CN105405867B - 形成具有隐埋腔和介电支持结构的半导体衬底的方法 - Google Patents

形成具有隐埋腔和介电支持结构的半导体衬底的方法 Download PDF

Info

Publication number
CN105405867B
CN105405867B CN201510564038.6A CN201510564038A CN105405867B CN 105405867 B CN105405867 B CN 105405867B CN 201510564038 A CN201510564038 A CN 201510564038A CN 105405867 B CN105405867 B CN 105405867B
Authority
CN
China
Prior art keywords
groove
narrow portion
area
semiconductor
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510564038.6A
Other languages
English (en)
Other versions
CN105405867A (zh
Inventor
J·G·拉文
M·戴内塞
H-J·舒尔策
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN105405867A publication Critical patent/CN105405867A/zh
Application granted granted Critical
Publication of CN105405867B publication Critical patent/CN105405867B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H01L21/0265—Pendeoepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76248—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using lateral overgrowth techniques, i.e. ELO techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Geometry (AREA)
  • Element Separation (AREA)

Abstract

本公开涉及形成具有隐埋腔和介电支持结构的半导体衬底的方法。具体地，公开了一种用于形成半导体器件的方法，包括形成从半导体衬底的第一表面延伸到半导体衬底中的多个沟槽。每一个沟槽都包括与宽部开放连通的窄部，宽部通过窄部与第一表面隔开。相邻沟槽的窄部通过半导体衬底的第一区域横向隔开。相邻沟槽的宽部通过半导体衬底的第二区域横向隔开，第二区域窄于第一区域。该方法还包括通过沟槽的窄部向沟槽的宽部引入氧化剂以氧化相邻沟槽之间的半导体衬底的第二区域，从而形成支持半导体衬底的第一区域的介电支持结构。

Description

形成具有隐埋腔和介电支持结构的半导体衬底的方法
技术领域
本发明总体上涉及半导体器件制造，更具体地，涉及具有隐埋腔和介电结构的半导体衬底。
背景技术
集成电路(IC)通常包括形成在半导体衬底中的一个或多个器件(例如，晶体管、二极管、电容器等)。在绝缘体上硅(SOI)技术中，半导体衬底包括绝缘的隐埋层。在一些应用中SOI衬底是优选的，因为绝缘的隐埋层与器件电隔离，这能够提高器件特性。例如，SOI技术的优势包括较低的寄生电容、相邻器件之间降低的串扰以及器件操作期间闭锁状态可能性的降低。
用于形成SOI衬底的已知技术包括SIMOX(注氧隔离)技术和智能切割(SmartCut)技术。在任一种工艺中，半导体衬底的表面被氧化以形成最终用作绝缘的隐埋层的介电层。随后，在衬底内形成多孔层。在智能切割的情况下，多孔层是注氢层，并且晶圆接合被应用，并且沿注氢层隔离衬底。在SIMOX的情况中，多孔层是注氧层。因此，与这些工艺相关联的离子注入和晶圆接合步骤在衬底制造工艺中引入了成本和复杂性。
用于形成SOI衬底的不包括离子注入和晶圆接合的一种可选技术被称为空洞层上硅(SON)技术。在SON技术中，不将氧化物材料(例如，SiO2)用作隐埋绝缘层，在衬底中设置未填充的空洞。这些未填充的空洞可用于为隐埋绝缘体提供良好的介电特性，因为空洞内的空气具有比氧化物材料低的介电常数。然而，SON技术受到限制，因为增加未填充空洞的尺寸以衬底的机械稳定性为代价。例如，如果空洞占据芯片面积的大部分，则仅有衬底的横向边缘支持衬底的上部。因此，降低了衬底的机械稳定性。
发明内容
根据一个实施例，公开了一种形成半导体器件的方法。该方法包括：形成从半导体衬底的第一表面延伸到半导体衬底中的多个沟槽。每个沟槽均包括与宽部开放连通的窄部，宽部通过窄部与第一表面隔开。相邻沟槽的窄部通过半导体衬底的第一区域横向隔开。相邻沟槽的宽部通过半导体衬底的第二区域横向隔开，第二区域窄于第一区域。该方法还包括通过沟槽的窄部向沟槽的宽部引入氧化剂以氧化相邻沟槽之间的半导体衬底的第二区域，从而形成支持半导体衬底的第一区域的介电支持结构。
根据另一实施例，公开了一种形成绝缘体上硅衬底的方法，其中绝缘体上硅衬底用于在其上形成一个或多个半导体器件。该方法包括：形成从半导体衬底的第一表面延伸的多个沟槽。每个沟槽均包括从第一表面延伸到宽腔部的窄部，宽腔部与第一表面隔开。该方法还包括：氧化沟槽的内侧壁以形成介电支持结构。介电支持结构布置在相邻沟槽的腔部之间且与第一表面隔开。该方法还包括：封闭多个沟槽中的每个沟槽的窄部以在第一表面之下形成隐埋绝缘层。隐埋绝缘层包括沟槽的宽腔部和介电支持结构。
根据另一实施例，公开了一种半导体器件。该半导体器件包括具有第一表面的半导体衬底。该器件还包括一个或多个半导体器件，形成在第一表面上，位于有源区域中。该器件还包括多个腔，位于半导体衬底中，在第一表面之下。该器件还包括介电支持结构，位于每个腔之间并且与第一表面隔开。介电支持结构支持半导体衬底的位于有源区域与腔之间的部分。介电支持结构包括氧化物。
本领域技术人员将在阅读以下详细描述并参照附图的基础上意识到附加特征和优势。
附图说明
附图中的元件没有必要相互按比例绘制。类似的参考标号表示对应的类似部件。所示各个实施例的特征可以进行组合，除非它们相互排斥。在附图中示出了实施例并且在以下描述中进行详细描述。
图1示出了根据实施例的具有形成在衬底中的多个沟槽的半导体衬底的部分截面图。
包括图2A和图2B的图2示出了根据实施例的氧化沟槽以在沟槽的较宽腔部之间形成介电支持结构。
图3示出了根据实施例的利用填充材料来填充沟槽。
图4示出了根据实施例的蚀刻在沟槽窄部中对填充材料具有选择性的氧化物。
图5示出了根据实施例的去除填充材料。
图6示出了根据实施例的利用半导体材料封闭沟槽的宽部。
图7示出了根据另一实施例的利用半导体材料封闭沟槽的宽部。
图8示出了封闭一些沟槽的宽部同时防止一个沟槽的宽部被封闭的实施例。
包括图9A至图9C的图9示出了根据实施例的通过局部加宽沟槽的窄部来防止沟槽封闭期间沟槽的窄部完全聚集。
图10示出了根据实施例的通过在沟槽的窄部中留下氧化物来防止至少一个沟槽的窄部完全封闭。
图11示出了根据实施例的沟槽用材料填充的衬底结构。
图12示出了根据实施例的沿着图11的截取线A-A的衬底的可能布局，其中较宽的腔部被配置为隐埋总线。
图13示出了根据实施例的沿着图11的截取线B-B的衬底的可能布局，其中接入沟槽包围了一部分半导体材料。
图14示出了根据实施例的具有与功率晶体管区域隔离的逻辑区域的半导体芯片的平面图。
具体实施方式
根据本文描述的实施例，形成半导体衬底以使衬底包括多个隐埋腔以及位于腔之间的介电支持结构。这可以通过在半导体衬底的第一表面处形成多个瓶颈状沟槽来实现。这些瓶颈状沟槽中的每一个都包括窄部，其从第一表面延伸到第一表面之下的宽部。沟槽相互横向隔离，使得在相邻沟槽的宽部之间具有相对较窄的半导体材料的区域。通过向沟槽的窄部中引入氧化剂，半导体材料的这个窄区域被氧化成介电支持结构。随后，沟槽可以被封闭，使得一些或所有沟槽的宽部(或宽部的部分)被半导体材料覆盖。根据一个实施例，通过执行氢退火工艺来封闭沟槽，这使得沟槽的窄部坍塌。根据可选实施例，通过外延横向过生长工艺(在沟槽的窄部之上延伸的半导体材料的表面处形成外延层)封闭沟槽，使得一些或所有沟槽的宽部(或宽部的部分)被半导体材料覆盖。
本文描述的方法允许在半导体衬底内形成多个腔(填充或未填充)而不损害衬底的机械稳定性。这种改进的机械稳定性至少部分地归功于介电支持结构，在腔之间以规则的间隔来设置介电支持结构。此外，这些介电支持结构免受上述坍塌沟槽的窄部的氢退火工艺。因此，可以沿着整个衬底或衬底的大部分在腔之上形成连续的有源器件区域。此外，该衬底是机械稳定的，并且不是仅依赖于位于腔的横向边缘侧处的半导体材料来实现半导体材料的上部的物理支持。
腔可用于形成各种衬底结构。例如，上述工艺可用于制造SOI衬底，其中绝缘层包括多个未填充腔以及位于腔之间的介电支持结构。该隐埋绝缘层具有良好的隔离特性，因为腔内的空气提供低k介电性。可选地，可以用导体或电绝缘体来填充腔。此外，如果一个或多个沟槽(部分沟槽或整个沟槽)没有被封闭，则可以从表面进入腔。此外，工艺步骤可以进行为一些沟槽被封闭而其他沟槽没有被封闭。隐埋腔可用于提供隐埋总线，其电连接至一个或多个电器件(例如，MOSFET、IGBT等)。可选地或另外地，沟槽可以被形成为使得沟槽的窄部包围并电隔离部分半导体材料。
参照图1，示出了具有第一表面102的半导体衬底100。半导体衬底100可由任何公知的半导体材料形成，诸如硅(Si)、碳化硅(SiC)、锗(Ge)、硅锗晶体(SiGe)、氮化镓(GaN)、砷化镓(GaAs)等。
在第一表面102处，在衬底100中形成多个沟槽104。每个沟槽104都包括窄部106和宽腔部108。窄部106和宽腔部108可以统一提供瓶颈状。窄部106与宽腔部108开放连通。即，窄部106从第一表面102延伸到宽腔部108，使得可经由窄部106从第一表面102进入宽腔部108。
相邻沟槽104的窄部106通过半导体衬底100的第一区域110横向分开，并且相邻沟槽104的宽腔部108通过半导体衬底100的第二区域112(其窄于第一区域110)横向分开。因此，相邻沟槽104之间的半导体材料具有与沟槽104相反的几何形状。
沟槽104可使用已知的技术(诸如掩蔽蚀刻)来形成。根据一个实施例，沟槽104通过在第一表面102处设置抗蚀掩模114并随后执行干式或湿式化学蚀刻工艺来形成。掩模包括限定沟槽104的位置的开口。在另一实施例中，沟槽104的窄部106可以通过初始各向异性蚀刻步骤(仅在垂直方向(即，垂直于第一表面102)上去除半导体材料)并且同时在侧壁106上沉积钝化保护膜107来形成。钝化膜107可以包括复杂氟碳聚合物或基于卤代硅的材料。随后，以可控倾斜方式来动态地改变工艺参数，以使工艺的平衡偏向更加各向同性的效果，其中在垂直方向和横向(即，平行于第一表面102)上去除半导体材料以形成宽腔部108。同时，还通过钝化膜107保护窄部106。例如，通过椭圆对称/散射仪方法实时地监控工艺以确保第二(分离)区域112的尺寸的可再生控制。
参照图2，在沟槽104的宽腔部108之间形成介电支持结构118。根据一个实施例，通过氧化工艺形成介电支持结构118，从而将沟槽104的窄部106用作工艺气体的进入和交换的接入沟槽。在该氧化工艺中，氧化剂(诸如水蒸气或氧气)可以通过窄部106被引入沟槽104的宽腔部108。氧化工艺可以是热氧化工艺，从而处于沟槽104的内侧壁处的半导体材料在高温下(例如，800°至1200℃)与氧化剂反应。因此，氧化物120扩展到半导体衬底100中，具体地扩展到相邻沟槽104之间的半导体衬底100的第二区域112中以形成介电支持结构118。如果需要的话，不去除在沟槽104的形成期间使用的蚀刻掩模114，表面102可以保持免受热氧化工艺的影响。在一个实施例中，掩模材料的组成包含至少一种阻氧层(oxygenbarrier)，例如氮化硅或氮氧化硅或氧化硅的膜。
在图2A的实施例中，控制氧化使得相邻沟槽104之间的第二区域112被完全氧化。即，相邻沟槽104的宽腔部108之间的半导体材料被完全氧化，使得在第二区域112被完全氧化之后，仅在相邻沟槽104的宽腔部108之间夹置介电支持结构118。在图2A中，介电支持结构118仅为了说明的目的通过边界线来突出表示。相邻沟槽104之间的介电支持结构118中的氧化物120可以不与形成在沟槽104的其他部分中的氧化物120区别。
图2B示出了可选实施例，其中控制氧化使得相邻沟槽104之间的第二区域112仅被部分氧化。即，相邻沟槽104的宽腔部108之间的半导体材料没有被完全氧化，使得在第二区域112被部分氧化之后，在相邻沟槽104的宽腔部108之间保留半导体材料的隐埋通孔区域122。
控制半导体衬底100的第二区域112的氧化以制造图2A和图2B的不同实施例可以通过适当地设置工艺参数来实现。例如，可以适当地控制氧化剂的量、氧化工艺的温度和持续时间，使得氧化物120具有与第二区域112的厚度的一半相对应的厚度。此外，可以控制第二区域112的厚度。在一个实施例中，厚度范围在200nm至600nm之间，例如300nm的目标。第二区域112的厚度可以通过控制相邻沟槽104的横向间隔来控制，其中横向间隔由上述掩模和蚀刻步骤来确定。在氧化物120的厚度已知并严格控制的情况下，第二区域112的厚度可以在该厚度左右进行调整。例如，通过使沟槽104彼此横向隔开不同量，使得一些第二区域112的厚度大于氧化物120的厚度的两倍且其他第二区域112的厚度小于氧化物120的厚度的两倍，一些第二区域112可以被完全氧化而其他第二区域112将仅被部分氧化。
参照图3，用于去除部分氧化物120的填充材料124被设置在沟槽104中。填充材料124可以为抗蚀刻材料或者氧化物120可以相对于例如非晶或多晶碳、氮化硅、CVD钨或聚合物(可以光敏或非光敏)被选择性蚀刻的任何材料。
参照图4，通过相对于填充材料124选择性蚀刻氧化物120来从沟槽的窄部106中去除氧化物120。该蚀刻工艺在蚀刻剂到达相邻沟槽104的宽腔部108之间的介电支持结构118之前停止。以这种方式，填充材料124用于从沟槽104的窄部106中蚀刻掉氧化物120而同时不去除介电结构。随后，如图5所示，可以从沟槽104中去除填充材料124。
参照图6，用半导体材料覆盖沟槽104的宽腔部108，使得沟槽104被封闭。因此，不可以从第一表面102进入宽腔部108，而是通过部分半导体材料与第一表面102隔开。
根据一个实施例，通过收缩去除了氧化物120的沟槽104的窄部105来实现用半导体材料封闭沟槽104。根据一个实施例，窄部106完全坍塌，其中氧化物120被去除使得窄部106中的沟槽内侧壁聚集。这可以通过执行Sato等人(2004)在Fabrication of Silicon-on-Nothing Structure by Substrate 100Engineering Using the Empty-Space-in-Silicon Formation Technique,Japanese Journal of Applied Physics,43(1),12-18中描述的硅中空白空间技术来完成，其内容结合于此作为参考。根据该技术，半导体衬底100被放置在氢环境空气中，并且在充分的温度和持续时间(例如，1110℃，10分钟)下进行退火以使得沟槽104进行再配置，使得沟槽104的下部扩展且沟槽104的上部收缩直到半导体材料聚集为止。如Sato等人所描述的，管状沟槽的阵列可用于通过使管状沟槽的下部在表面之下合并来在半导体衬底内形成大的空腔。相反，本发明的方法利用瓶颈状沟槽(在沟槽104的下部(即，宽腔部108)之间具有介电支持结构118)来防止下部在退火期间合并。因此，沟槽104的上部(即，窄部106)可以收缩并最终塌陷而沟槽104的下部(即，宽腔部108)保持为衬底100内的独立电绝缘实体。通过设置介电支持结构118，根据本技术处理的SOI结构与传统的SON结构相比具有较大的几何稳定性。
图7示出了可用于封闭沟槽104的可选方法。根据图7的实施例，执行外延横向过生长工艺。更具体地，在沟槽104之间的第一表面102处生长外延层126使得外延层126随着其在垂直方向上生长而横向扩展。外延横向过生长工艺可由多个外延循环(可称为生长循环)组成。在每个生长循环期间，将下方紧邻的材料作为生长晶体结构的模板，薄晶体层以逐层堆叠的方式沉积。可以重复该序列直到连续的外延层126在沟槽104之上扩展并包围宽腔部108。在又一些工艺步骤(未示出)中，该外延层126可以被平面化且半导体器件可形成在外延层126上。根据外延生长期间的工艺参数，外延层126可以横向延伸并因此过生长沟槽结构。为了确保外延层严格单晶，具体在两个相邻平台(在宽腔部108的横向凸起中)之间的接合部处，通过第一区域110设置单晶起始衬底。尽管第一区域110通过窄部104相互分离，但它们的晶体结构具有由衬底100的初始晶体结构所限定的宽范围规则。因此，第一区域110上生长的不同外延结构可以接合成一个单晶层。
参照图1至图7描述的方法可用于形成绝缘体上硅衬底，用于在其上形成一个或多个半导体器件。根据实施例，上述多个沟槽104形成在衬底100中并且所有沟槽104被覆盖(例如，通过氢退火或外延横向过生长)。因此，衬底100包括位于第一表面102之下的隐埋绝缘体层，其由沟槽104的宽腔部108和介电支持结构118组成。如果每个第二区域112如参照图2A所述被完全氧化，则隐埋绝缘体层可以形成为连续绝缘层。根据实施例，横跨整个衬底100形成沟槽104，使得该连续绝缘层在衬底100的相对侧之间延伸。
在封闭每个沟槽之前，沟槽104可以不被填充，使得当沟槽被封闭时，用环境空气(即，空气)来填充宽腔部108。因此，隐埋绝缘层大部分由空气形成。由于空气的介电常数大于氧化物材料的介电常数，所以本文描述的绝缘体上硅衬底提供了相对于SOI衬底(例如将SiO2用作隐埋介电层)改善的电隔离。
根据实施例，包括上述宽腔部108和介电支持结构118的隐埋绝缘层被用作蚀刻停止层来用于使用外延技术形成的功率器件(例如，IGBT、功率MOSFET、二极管)。在外延层的薄化之后，可以去除该隐埋绝缘层。因此，器件的厚度变化仅归因于外延层的厚度变化而不受减薄工艺的影响。在这些器件中，其他材料也可用于隐埋绝缘层，诸如氮化物层、氮氧化物层或各种组合。
图8示出了一些而非所有沟槽104被封闭的实施例。图8的器件可以根据如参照图1至图7描述的相同或相似的工艺步骤来形成，除了进行测量以抑制一个沟槽104被完全封闭而其他沟槽104被覆盖(例如，通过氢退火或外延横向过生长)。因此，在封闭工艺之后，至少一个沟槽104的窄部106保持与宽腔部108开放连通。即，在图8的实施例中，控制工艺使得第一表面102与宽腔部108之间的接入沟槽128免受封闭工艺。此外或可选地，可以控制工艺使得在一个沟槽104内，一个部分封闭而另一部分保持未封闭。
参照图9，可被执行以防止一个沟槽104的窄部106(或沟槽104的一部分)被完全封闭而其他沟槽104被封闭的方法步骤。权利要求9的方法涉及沟槽几何形状的变化，使得一些沟槽104(或沟槽104的一部分)在封闭工艺期间在其他沟槽之前完全封闭。
图9A示出了衬底100的平面图，其示出了封闭工艺之前的沟槽104的窄部106的横向拓扑。可以看出，形成沟槽104使得窄部106在表面通孔区域130中被加宽。即，在衬底100的横向上施加尺寸变化以局部地放大沟槽104的窄部106。这种局部放大的局部形成表面通孔区域130。
图9B是表面通孔区域130处的沟槽104的放大图。箭头示出了上述氢退火工艺期间衬底100中的半导体材料的移动的方向。可以看出，退火工艺使得半导体材料在近似于与沟槽104的侧壁正交的方向上迁移。因此，窄部106的平行侧壁(即，窄部106在表面通孔区域130外的部分)将在局部加宽的表面通孔区域130聚集之前聚集。
图9C示出了氢退火之后的半导体衬底100的平面图。可以看出，沟槽104已经被部分封闭但在表面通孔区域130处保持开放。表面通孔区域130的几何形状(例如，直径、曲率半径等)可以变化以实现任何期望的形状。此外，可以使用相同的概念以在退火期间保持一个沟槽104完全开放而其他沟槽104完全封闭。即，一个完整沟槽104的侧壁可以与其他沟槽104隔开较大的距离，使得一个完整沟槽104的侧壁根本不聚集而其他沟槽的侧壁聚集。此外，可以在外延横向过生长工艺中使用相同的概念以阻止一个沟槽104(或一个沟槽104的一部分)被外延生长层完全覆盖。外延过生长的侧壁可以不完全垂直和平行于窄部106的侧壁。例如，可以沿着相对于窄部106的侧壁倾斜的平面产生一些其他晶体刻面。
参照图10，示出了除了图9的方法步骤之外或者作为图9的方法步骤的可选可以被执行以防止一个沟槽104的窄部106(或沟槽104的一部分)被完全封闭而其他沟槽104被封闭的方法步骤。权利要求10的方法不依赖于沟槽几何形状而是利用沟槽104内的氧化物120来防止氧化部分封闭。在图2的氧化步骤之后且在图3的蚀刻步骤之前，对衬底100执行图10的方法。根据该方法，一个沟槽104的窄部106被材料132覆盖，材料132防止氧化物120在参照图3讨论的氧化物120的蚀刻期间被蚀刻(例如，抗蚀刻掩模)。因此，在窄部106中，从一些沟槽104而非所有沟槽104中去除氧化物120。剩余的氧化物120抑制窄部106在氢退火期间坍塌。
可以以任何各种几何形状沿着第一表面102形成防止氧化物120被蚀刻的材料132。根据实施例，形成材料132使其完全覆盖一个沟槽104并使得一个沟槽104完全没有被覆盖。因此，被完全覆盖的沟槽104将在窄部106中横跨沟槽104的整个长度保持氧化，并由此在氢退火期间不坍塌。可选地，材料132可具有仅覆盖一个(或多个)沟槽104的一部分但留下其他部分未覆盖的几何形状。因此，一个(或多个)沟槽104将在氢退火期间在一个部分中坍塌而在其他部分中保持开放。
图11示出了用材料134填充沟槽104的实施例。根据实施例，在封闭沟槽104之前，用材料134填充所有沟槽104。图9示出了例如通过CVD(化学气相沉积)、流体流动等在封闭沟槽104之后允许沟槽填充的实施例。可选地，在制造后期，与隐埋腔布局对准，其他各向异性蚀刻工艺可用于进入隐埋宽腔部108以填充它们。在每一个情况下，用于填充沟槽104的材料134可以是任何一种材料，并且可以根据应用要求而具有各种不同的特性。
根据实施例，材料134是电绝缘材料，诸如二氧化硅(SiO2)。可以在宽腔部108中和接入沟槽128中沉积材料134。即，可以沿着沟槽104的所有侧壁用电绝缘材料134填充沟槽104。
根据另一实施例，材料134是导电材料，诸如铜、铝或(掺杂或非掺杂)多晶硅区域。根据又一实施例，材料134是导热材料134，诸如相变材料或其他冷却介质。在该实施例中，沟槽104可用于在要求冷却机制的高温应用中提供传热结构。
任选地，可利用对氧化物120加衬的又一层136来填充沟槽。该又一层136可形成在窄部106和宽腔部108中。有一层136可以是导电材料，诸如铜、铝或(掺杂或非掺杂)多晶硅区域。根据实施例，沟槽138用电绝缘材料134填充并且由导电材料的又一层136加衬。这样做是为了形成电荷存储电容器，其电连接至形成在第一表面102处的一个或多个器件。
在图11中示出了两条截取线。线A-A’延伸穿过宽腔部108而线B-B’延伸穿过接入沟槽128(即，保持开放的沟槽104(其他沟槽104被封闭)的窄部106)。在两个区域中可能具有各种横向几何形状。因此，可能具有包括材料134(或多种材料)和氧化物120的各种隐埋衬底结构。现在将描述这些结构和对应形成方法的一些实例。
图12示出了沿着图11所示的截取线A-A’的宽腔部108的布局的示例性实施例。在该实施例中，材料134是导电材料并在半导体衬底100内形成隐埋总线138。隐埋总线138可以电连接至形成在衬底100的第一表面102处的一个或多个半导体器件(例如，MOSFET逻辑器件)。介电支持结构118在相邻总线138之间提供电绝缘。此外，宽腔部108可形成为传导电信号/电位或者具有相对较大的截面积，使得隐埋总线138可以容纳大电流。
可以使用接入沟槽128来完成隐埋总线138和有源器件之间的电连接。根据实施例，接入沟槽128被形成为参照图9讨论的圆形表面通孔区域130。接入沟槽128用电导体(例如，多晶硅)填充并在隐埋总线138与第一表面102之间形成垂直通孔连接140。图12所示的垂直通孔连接140表示沿着截取线B-B’的接入沟槽128的几何形状。
有利地，隐埋总线138可用于替换集成电路中的一个或多个顶层金属化层(即，后端制程金属化)。根据一个实施例，隐埋总线138被配置为电源线(即，VCC+/-或GND)，其通过垂直通孔连接140连接至形成在衬底100上的一个或多个半导体器件。根据可选实施例，隐埋总线138被配置为独立的信号线，其将形成在衬底100上的两个或多个半导体器件电连接在一起。在任一情况下，降低了顶层金属化的复杂度，因为一个顶层(例如，电压源或M1金属化层)是不需要的。因此，器件制造与传统的SOI技术相比更便宜且复杂度降低。
宽腔部108之间的介电支持结构118限定隐埋总线138的边界。隐埋总线138可以具有任何一种几何形状，其可以通过上述沟槽形成和氧化工艺来形成。例如，沟槽104和介电支持结构118可以沿着半导体衬底100在平行总线(即，带)中形成，使得每一个隐埋总线138是线性的且相互平行。可选地，沟槽104可以形成为使得隐埋总线138在第一表面102之下相交(例如，T形或X形接合)。此外或可选地，在第一表面102之下不聚集的两条隐埋总线138可以在第一表面102处电连接。可以通过使用垂直通孔连接140、第一表面102之上的上层金属化和/或第一表面102处的逻辑器件和对应互连层来完成这种连接。
图13示出了沿着图11的截取线B-B’的接入沟槽128的示例性布局。在该实施例中，接入沟槽128具有在横向上延伸的隔开的侧壁。即，这些接入沟槽128没有被配置为上述圆形表面通孔区域130，而是具有横跨衬底100相互横向延伸的侧壁。可以通过形成具有平行侧壁的沟槽104并在蚀刻氧化物120之前覆盖沟槽104来防止沟槽104以参照图10讨论的方式封闭来实现该结构。根据实施例，接入沟槽128包围半导体衬底100的部分144。例如，接入沟槽128可形成为多边形(例如，正方形、矩形、三角形等)或圆形。根据实施例，包括接入沟槽134的沟槽104被导电或电绝缘材料134填充以将包围部分144与半导体衬底100的相邻区域电隔离。
图14示出了可根据本文描述的方法形成的半导体器件146的芯片级平面图。图14的半导体器件146是集成并排结构，其包括功率晶体管部分148和逻辑部分150。功率晶体管部分148例如可包括IGBT。这些IGBT可以是横向器件，其被配置为在平行于第一表面102的方向上传导负载电流，或者可选地可以是垂直器件，其被配置为在垂直于第一表面102的方向上传导负载电流。逻辑部分150例如可以包括垂直或横向CMOS器件。半导体衬底100在衬底100的表面102之下包括多个宽腔部108(未示出)。这些宽腔部108在器件146中形成电绝缘隐埋腔。可以在器件146的边缘与两个部分148、150之间设置边缘终端区域152。
在图14的实施例中，逻辑部分150通过一个沟槽104与功率晶体管部分148绝缘。该沟槽104包括接入沟槽128，其在逻辑部分150周围在第一表面102处形成封闭环。接入沟槽128从第一表面102延伸到一个沟槽104的宽腔部108(在第一表面102之下具有对应形状的封闭环的外围腔)。即，接入沟槽128和外围腔是环绕部分衬底100的单个沟槽104。附加沟槽104和介电支持结构118可用于在第一表面102之下的外围腔内形成连续绝缘层。因此，形成逻辑部分150的接入沟槽128内的半导体材料的三维区域可完全与功率晶体管部分148电绝缘。可选地，逻辑部分150之下的介电支持结构118可以相互隔开，使得可以在隐埋通孔区域中实现电连接(例如，以参照图2B描述的方式)。根据实施例，逻辑部分150中的一个器件通过在介电支持结构118之间延伸的隐埋通孔连接至衬底电位。
接入沟槽128和宽腔部108可通过蚀刻步骤形成，该蚀刻步骤还形成用于功率晶体管部分148的栅极和场电极沟槽。此外，相邻的宽腔部108之间的介电支持结构118可以在形成用于功率晶体管部分148的栅极/栅极中的场氧化物和场电极沟槽的同一氧化工艺期间形成。以这种方式，逻辑部分150中的隐埋腔和接入沟槽128的形成不要求潜在增加工艺的成本和复杂性的附加步骤。
根据一个实施例，接入沟槽128和外围腔用导电材料填充并附接至功率晶体管部分148中存在的电位。例如，该电位可以是功率晶体管部分148中的功率晶体管的源极或栅极电位。可选地，该电位可以是浮置电位。此外，可以使用前面讨论的隐埋通孔和/或表面垂直通孔连接140来在逻辑部分140内(即，在接入沟槽128内)馈送电位。
根据实施例，逻辑部分150与功率器件部分相邻，并且通过本文描述的隐埋总线来设置两个区域之间的电连接。使用隐埋总线138和隐埋通孔和/或表面垂直通孔连接140，可以从功率晶体管部分148向逻辑部分150馈送多个不同的电位，反之亦然。例如，可以使用隐埋总线138和垂直通孔连接从功率晶体管部分148中的器件馈送源极电位、栅极电位和/或其他电位。以这种方式，逻辑部分150中的器件可以分别将功率晶体管部分148中的器件的源极和栅极电位用作Vcc-/+，并由此响应于功率器件部分中的器件的切换。又一/第三电位可以使用隐埋通孔和/或表面垂直通孔连接140连接逻辑部分150中的器件的输入。
根据实施例，逻辑部分150中的一个器件用于短路施加给功率晶体管部分148中的器件的栅极和源极电位。这些源极和栅极电位可以在隐埋总线138上承载，其中隐埋总线138从功率晶体管部分148延伸到衬底100的表面102之下的逻辑部分150。逻辑部分150中的器件可以使用隐埋通孔和/或表面垂直通孔连接140连接至这些栅极和源极电位。例如可以通过逻辑部分150中的温度传感器或者通过从功率晶体管部分148的功率晶体管部分到逻辑部分150在隐埋总线138上承载的第三信号来触发源极和栅极电位的短路。
为了方便描述，使用诸如“下方”、“之下”、“下部”、“上方”、“上部”、“在…下方”等的空间相对术语来解释一个元件相对于第二元件的定位。这些术语同于包括除图中所示或与图中所示不同的定向的不同器件定向。此外，诸如“第一”、“第二”等的术语也用于描述各种元件、区域、部分等并且也用于限制。类似的术语在整个描述中表示类似的元件。
如本文所使用的，术语“具有”、“包含”、“包括”等是开放性的术语，其表示所提元件或特征的存在而不用于排除附加元件或特征。冠词“一个”、“该”用于包括多个以及单个，除非另有明确指定。
应该理解，本文描述的各个实施例的特征可以相互组合，除非另有明确指定。
尽管本文示出和描述了具体实施例，但本领域技术人员应该理解，在不背离本发明的精神的情况下，可以针对所示和描述的具体实施例取代各种可选和/或等效实施。本申请用于覆盖本文讨论的具体实施例的任何修改或变化。因此，仅通过权利要求及其等效物来限制本发明。

Claims (20)

1.一种用于形成半导体器件的方法，所述方法包括：
形成从半导体衬底的第一表面延伸到所述半导体衬底中的多个沟槽，每个沟槽均包括与宽部开放连通的窄部，所述宽部通过所述窄部与所述第一表面隔开，相邻沟槽的窄部通过所述半导体衬底的第一区域横向隔开，相邻沟槽的宽部通过所述半导体衬底的第二区域横向隔开，所述第二区域窄于所述第一区域，所述半导体衬底的所述第一区域和所述第二区域包括相同的半导体材料；以及
通过所述沟槽的窄部向所述沟槽的宽部引入氧化剂以氧化面向所述第一区域的所述窄部中的沟槽的侧壁并氧化面向所述第二区域的所述宽部中的沟槽的侧壁，所述宽部中的氧化的侧壁形成支持所述半导体衬底的所述第一区域的介电支持结构；
从所述窄部中的沟槽的侧壁去除氧化物；以及
在去除所述氧化物之后利用半导体材料封闭所述沟槽。
2.根据权利要求1所述的方法，其中控制所述宽部中的沟槽的侧壁的氧化，使得所述第二区域在相邻沟槽之间被完全氧化，并且在所述第二区域被完全氧化之后，在相邻沟槽的宽部之间仅夹置所述介电支持结构。
3.根据权利要求1所述的方法，其中控制所述宽部中的沟槽的侧壁的氧化，使得所述第二区域在多个相邻沟槽之间仅被部分氧化，并且在所述第二区域被部分氧化之后，在所述多个相邻沟槽的宽部之间保留半导体区域。
4.根据权利要求1所述的方法，其中封闭所述沟槽包括以下至少一种处理：收缩至少一个沟槽的窄部；以及在至少一个沟槽的窄部之上生长半导体层。
5.根据权利要求4所述的方法，
其中从所述窄部中的沟槽的侧壁去除所述氧化物包括：
用填充材料来填充所述沟槽；
从对所述填充材料有选择性的至少一些沟槽的窄部的侧壁蚀刻所述氧化物；和
在蚀刻到达相邻沟槽的宽部之间的所述介电支持结构之前停止所述氧化物的蚀刻。
6.根据权利要求5所述的方法，其中利用半导体材料封闭所述沟槽包括：通过在氢环境下退火所述半导体衬底来收缩至少一些沟槽的窄部。
7.根据权利要求6所述的方法，还包括：通过在通孔区域中加宽至少一个沟槽的窄部来防止至少一个沟槽的窄部完全聚集，使得在退火之后，该窄部保持与所述通孔区域中的所述宽部开放连通。
8.根据权利要求6所述的方法，还包括：
在退火期间防止至少一个沟槽的窄部完全封闭；以及
在退火期间完全封闭其他多个沟槽的窄部，
其中防止至少一个沟槽的窄部完全封闭包括：在封闭沟槽之前用材料覆盖所述至少一个沟槽的窄部，所述材料被配置为防止所述至少一个沟槽中的氧化物在其他多个沟槽中的氧化物的蚀刻期间被蚀刻。
9.根据权利要求1所述的方法，其中利用半导体材料封闭所述沟槽包括外延横向过生长工艺，其中在至少一些沟槽的窄部之上生长半导体材料。
10.根据权利要求1所述的方法，还包括：
用导电材料填充至少一些沟槽以形成隐埋总线；
在所述衬底的所述第一表面处形成一个或多个半导体器件；以及
将所述一个或多个半导体器件电连接至所述隐埋总线。
11.根据权利要求1所述的方法，还包括：
通过一个或多个沟槽包围所述半导体衬底的器件区域；
用导电材料或电绝缘材料填充包围所述器件区域的所述一个或多个沟槽，以使所述器件区域与所述半导体衬底的相邻区域电隔离；以及
在所述器件区域中形成一个或多个半导体器件。
12.根据权利要求1所述的方法，还包括：
用导电材料对至少一些沟槽的宽部的侧壁加衬。
13.一种形成绝缘体上硅衬底的方法，所述绝缘体上硅衬底用于在其上形成一个或多个半导体器件，所述方法包括：
形成从半导体衬底的第一表面延伸的多个沟槽，每个沟槽均包括从所述第一表面延伸到腔部的窄部，所述腔部与所述第一表面隔开，所述半导体衬底包括单一的半导体材料；
氧化所述窄部和所述腔部中的所述沟槽的内侧壁以形成介电支持结构，所述介电支持结构布置在相邻沟槽的腔部之间；
从所述窄部中的沟槽的侧壁去除氧化物；以及
利用半导体材料封闭所述多个沟槽中的每个沟槽的窄部以在所述第一表面之下形成隐埋绝缘层，所述隐埋绝缘层包括所述沟槽的所述腔部和所述介电支持结构。
14.根据权利要求13所述的方法，其中在封闭每个沟槽的窄部之前未填充所述腔部，并且其中所述隐埋绝缘层形成连续绝缘层，所述连续绝缘层在所述衬底的相对侧之间延伸。
15.一种半导体器件，包括：
半导体衬底，具有第一表面；
一个或多个半导体器件，形成在所述第一表面上，位于有源区域中；
多个腔，位于所述半导体衬底中，在所述第一表面之下，每个腔均包括与宽部开放连通的窄部，所述宽部通过所述窄部与所述第一表面隔开，相邻腔的所述窄部通过所述半导体衬底的第一区域横向隔开，相邻腔的所述宽部通过所述半导体衬底的第二区域横向隔开，所述第二区域窄于所述第一区域，所述半导体衬底的所述第一区域和所述第二区域包括相同的半导体材料；以及
介电支持结构，位于每个腔之间并且与所述第一表面隔开，所述介电支持结构支持所述半导体衬底的位于所述有源区域与所述腔之间的部分，
其中所述介电支持结构包括氧化物，
以及其中所述介电支持结构沿所述宽部的深度延伸并与相邻的腔的底面对准，并且所述介电支持结构被形成在所述半导体衬底的所述第二区域中。
16.根据权利要求15所述的半导体器件，其中每个腔和所述介电支持结构形成隐埋绝缘层，所述隐埋绝缘层使所述有源区域与所述半导体衬底的下方区域电绝缘。
17.根据权利要求15所述的半导体器件，还包括：接入沟槽，从所述第一表面延伸到所述多个腔中的第一腔，其中所述接入沟槽和所述第一腔用导电材料填充。
18.根据权利要求17所述的半导体器件，其中所述接入沟槽和所述第一腔包围所述半导体衬底的器件区域，使得所述器件区域与所述衬底的相邻部分横向绝缘，其中所述器件区域包括一个或多个半导体器件。
19.根据权利要求18所述的半导体器件，其中所述多个腔中的一个或多个腔和所述介电支持结构在所述第一表面之下的所述第一腔内形成隐埋绝缘层，使得所述接入沟槽内的半导体材料的三维区域与所述衬底的相邻部分完全电绝缘。
20.根据权利要求18所述的半导体器件，其中所述接入沟槽和所述第一腔被配置为电荷存储电容器，所述电荷存储电容器电连接至一个所述半导体器件。
CN201510564038.6A 2014-09-08 2015-09-07 形成具有隐埋腔和介电支持结构的半导体衬底的方法 Active CN105405867B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/479,518 2014-09-08
US14/479,518 US9935126B2 (en) 2014-09-08 2014-09-08 Method of forming a semiconductor substrate with buried cavities and dielectric support structures

Publications (2)

Publication Number Publication Date
CN105405867A CN105405867A (zh) 2016-03-16
CN105405867B true CN105405867B (zh) 2019-07-30

Family

ID=55358641

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510564038.6A Active CN105405867B (zh) 2014-09-08 2015-09-07 形成具有隐埋腔和介电支持结构的半导体衬底的方法

Country Status (4)

Country Link
US (2) US9935126B2 (zh)
KR (1) KR101680980B1 (zh)
CN (1) CN105405867B (zh)
DE (1) DE102015114796B4 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016117990B4 (de) * 2016-09-23 2019-07-04 Infineon Technologies Ag Temporäre mechanische stabilisierung von halbleiterhohlräumen
DE102016119799B4 (de) * 2016-10-18 2020-08-06 Infineon Technologies Ag Integrierte schaltung, die einen vergrabenen hohlraum enthält, und herstellungsverfahren
CN108428664B (zh) * 2018-03-14 2021-01-01 上海华虹宏力半导体制造有限公司 绝缘体上硅衬底的制造方法
DE102019210285B4 (de) * 2019-07-11 2023-09-28 Infineon Technologies Ag Erzeugen eines vergrabenen Hohlraums in einem Halbleitersubstrat
CN110993499B (zh) * 2019-11-05 2022-08-16 北京北方华创微电子装备有限公司 一种刻蚀方法、空气隙型介电层及动态随机存取存储器
CN113539955B (zh) * 2021-08-05 2024-02-06 长鑫存储技术有限公司 半导体结构及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1388586A (zh) * 2001-04-26 2003-01-01 株式会社东芝 半导体器件

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5743438A (en) 1980-08-29 1982-03-11 Toshiba Corp Semiconductor device and manufacture thereof
JPH0779133B2 (ja) 1986-06-12 1995-08-23 松下電器産業株式会社 半導体装置の製造方法
EP1043769A1 (en) 1999-04-07 2000-10-11 STMicroelectronics S.r.l. Process for manufacturing a semiconductor material wafer comprising single-crystal regions separated by insulating material regions, in particular for manufacturing intergrated power devices, and wafer thus obtained
EP1835542A3 (en) 1999-09-30 2007-10-03 Kabushiki Kaisha Toshiba Semiconductor device with trench gate
KR100304713B1 (ko) 1999-10-12 2001-11-02 윤종용 부분적인 ｓｏｉ 구조를 갖는 반도체소자 및 그 제조방법
US6245636B1 (en) 1999-10-20 2001-06-12 Advanced Micro Devices, Inc. Method of formation of pseudo-SOI structures with direct contact of transistor body to the substrate
US6285057B1 (en) * 1999-11-17 2001-09-04 National Semiconductor Corporation Semiconductor device combining a MOSFET structure and a vertical-channel trench-substrate field effect device
JP4200626B2 (ja) 2000-02-28 2008-12-24 株式会社デンソー 絶縁ゲート型パワー素子の製造方法
KR100647364B1 (ko) 2000-06-23 2006-11-17 주식회사 하이닉스반도체 에스.오.아이.기판 제조방법
DE10123818B4 (de) 2001-03-02 2006-09-07 Infineon Technologies Ag Anordnung mit Schutzfunktion für ein Halbleiterbauelement
JP2004186557A (ja) * 2002-12-05 2004-07-02 Oki Electric Ind Co Ltd 半導体装置の製造方法
KR100553683B1 (ko) 2003-05-02 2006-02-24 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP4623956B2 (ja) 2003-11-12 2011-02-02 株式会社豊田中央研究所 Ｉｇｂｔ
US7423316B2 (en) 2004-05-12 2008-09-09 Kabushiki Kaisha Toyota Chuo Kenkyusho Semiconductor devices
US7157350B2 (en) 2004-05-17 2007-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming SOI-like structure in a bulk semiconductor substrate using self-organized atomic migration
WO2006109265A1 (en) 2005-04-14 2006-10-19 Nxp B.V. Semiconductor device and method for manufacture
JP2006324488A (ja) 2005-05-19 2006-11-30 Nec Electronics Corp 半導体装置及びその製造方法
US7405099B2 (en) 2005-07-27 2008-07-29 Freescale Semiconductor, Inc. Wide and narrow trench formation in high aspect ratio MEMS
EP1804281B1 (en) * 2005-12-28 2011-12-14 STMicroelectronics Srl Process for digging a deep trench in a semiconductor body and semiconductor body so obtained
US7445973B2 (en) 2006-09-29 2008-11-04 Micron Technology, Inc. Transistor surround gate structure with silicon-on-insulator isolation for memory cells, memory arrays, memory devices and systems and methods of forming same
US7888746B2 (en) 2006-12-15 2011-02-15 Hvvi Semiconductors, Inc. Semiconductor structure and method of manufacture
JP5350655B2 (ja) 2007-04-27 2013-11-27 株式会社半導体エネルギー研究所 半導体装置
US8022470B2 (en) 2008-09-04 2011-09-20 Infineon Technologies Austria Ag Semiconductor device with a trench gate structure and method for the production thereof
US8120074B2 (en) 2009-10-29 2012-02-21 Infineon Technologies Austria Ag Bipolar semiconductor device and manufacturing method
JP5585268B2 (ja) * 2010-07-22 2014-09-10 セイコーエプソン株式会社 単結晶炭化珪素膜付き基材及び単結晶炭化珪素膜の製造方法並びに単結晶炭化珪素膜付き基材の製造方法
US8610211B2 (en) 2010-07-23 2013-12-17 International Business Machines Corporation Semiconductor-on-insulator (SOI) structure with selectively placed sub-insulator layer void(s) and method of forming the SOI structure
JP5246302B2 (ja) * 2010-09-08 2013-07-24 株式会社デンソー 半導体装置
KR101172436B1 (ko) 2010-12-07 2012-08-20 한국과학기술원 에스오아이 기판 및 그 제조방법
JP5429365B2 (ja) 2011-03-15 2014-02-26 トヨタ自動車株式会社 半導体装置
JP2012204602A (ja) 2011-03-25 2012-10-22 Seiko Epson Corp 立方晶炭化珪素膜の製造方法
DE102011006332A1 (de) 2011-03-29 2012-10-04 Robert Bosch Gmbh Verfahren zum Erzeugen von monokristallinen Piezowiderständen
JP5768456B2 (ja) 2011-04-18 2015-08-26 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US8975715B2 (en) 2011-09-14 2015-03-10 Infineon Technologies Ag Photodetector and method for manufacturing the same
JP2013069817A (ja) 2011-09-21 2013-04-18 Toshiba Corp 半導体装置
US8816471B2 (en) 2012-01-13 2014-08-26 Newport Fab, Llc Electrical signal isolation and linearity in SOI structures
JP2013251397A (ja) 2012-05-31 2013-12-12 Denso Corp 半導体装置
US9666663B2 (en) 2013-08-09 2017-05-30 Infineon Technologies Ag Semiconductor device with cell trench structures and contacts and method of manufacturing a semiconductor device
US9653477B2 (en) 2014-01-03 2017-05-16 International Business Machines Corporation Single-chip field effect transistor (FET) switch with silicon germanium (SiGe) power amplifier and methods of forming
US9231091B2 (en) 2014-05-12 2016-01-05 Infineon Technologies Ag Semiconductor device and reverse conducting insulated gate bipolar transistor with isolated source zones
JP2016012637A (ja) 2014-06-27 2016-01-21 株式会社東芝 半導体装置
CN105261646A (zh) 2014-07-16 2016-01-20 中国科学院微电子研究所 半导体器件及其制造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1388586A (zh) * 2001-04-26 2003-01-01 株式会社东芝 半导体器件

Also Published As

Publication number Publication date
KR20160030055A (ko) 2016-03-16
DE102015114796A1 (de) 2016-03-10
KR101680980B1 (ko) 2016-11-29
US9935126B2 (en) 2018-04-03
CN105405867A (zh) 2016-03-16
US20160071759A1 (en) 2016-03-10
US20160322386A1 (en) 2016-11-03
US10312258B2 (en) 2019-06-04
DE102015114796B4 (de) 2021-12-09

Similar Documents

Publication Publication Date Title
CN105405867B (zh) 形成具有隐埋腔和介电支持结构的半导体衬底的方法
TWI669269B (zh) 在奈米片場效電晶體之內間隔件形成
TWI688096B (zh) 具有二極體隔離之堆疊奈米片場效電晶體
US10566454B2 (en) Self-aligned contact process enabled by low temperature
US10170497B2 (en) Method for manufacturing an electronic device and method for operating an electronic device
US20130140628A1 (en) Semiconductor device and method of manufacturing semiconductor device
KR101397598B1 (ko) 반도체 집적 회로 장치 및 그 제조 방법
TW201624640A (zh) 濕氣阻擋結構、護環以及具有上述的半導體元件
US10199392B2 (en) FinFET device having a partially dielectric isolated fin structure
JP2006093694A (ja) Ｆｅｔにおける埋め込みバイアス・ウェル
US10128358B2 (en) Transistor having a monocrystalline connection
CN109686737A (zh) 具有电源轨的半导体装置
CN107689347A (zh) 制造半导体器件的方法
CN104835715A (zh) 使用外延横向过生长来形成沟槽的方法和深垂直沟槽结构
US20110084356A1 (en) Local buried layer forming method and semiconductor device having such a layer
CN104701236B (zh) 在例如FinFET器件中使用的形成电介质隔离的鳍结构的方法
US10325811B2 (en) Field-effect transistors with fins having independently-dimensioned sections
KR102007071B1 (ko) 필드 전극을 갖는 트랜지스터 디바이스
TWI728688B (zh) 具有擴散阻擋間隔件區段之場效電晶體
TW201543675A (zh) 半導體配置及其形成方法
TW201733001A (zh) 控制ｅＤＲＡＭ深溝槽上方的磊晶生長以及如此形成的ｅＤＲＡＭ
TW202406008A (zh) 半導體裝置及其製作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant