TW202406008A - 半導體裝置及其製作方法 - Google Patents

Abstract

一種半導體裝置，包括絕緣基層、半導體層、絕緣層、隔離溝渠及吸除部位。半導體層及絕緣層依序設置於絕緣基層之上，且隔離溝渠設置於半導體層中且貫穿絕緣層。隔離溝渠由上至下包括第一截面、第二截面及第三截面，第一截面高於絕緣層的底面，第二截面及第三截面低於絕緣層的底面。吸除部位設置於半導體層中且接觸隔離溝渠，吸除部位的頂點低於第二截面。

Description

半導體裝置及其製作方法

本案關於一種半導體裝置，特別是關於一種具有吸除部位的半導體裝置及其製作方法。

積體電路中的半導體裝置，例如電晶體，通常是被製造在半導體基底之中，且半導體裝置的製作過程通常包含施行多次的摻雜、薄膜沉積、及磊晶成長等半導體製程。針對半導體基底，無可避免的會包括雜質(impurity)原子，且在上述的半導體製程中，亦可能進一步在半導體基底中產生雜質原子，此雜質(impurity)原子例如是銅、鐵和金等導電原子。當半導體基底中存在雜質原子時，除了會增加半導體裝置的漏電流，例如接面漏電流，亦會降低半導體裝置的崩潰電壓，進而劣化了半導體裝置的電性表現。

為了消除半導體基底中的雜質原子，一般會在半導體基底中設置吸除部分(gettering site)，以用於捕獲半導體基底中的雜質原子。然而，吸除部分一般是被製作於半導體塊材(bulk semiconductor)中，而非製作於半導體覆絕緣層(semiconductor-on-insulator，SOI)基板中。因此，針對製作在半導體覆絕緣層基板之上的半導體裝置，仍有必要進一步改善此半導體裝置中的吸除部分及其製作方法。

有鑑於此，有必要提供一種改良的半導體裝置，以改善習知半導體裝置的不足。

一種半導體裝置包括絕緣基層、半導體層、絕緣層、隔離溝渠及吸除部位。半導體層設置於絕緣基層之上，且絕緣層設置於半導體層之上。隔離溝渠設置於半導體層之中且貫穿絕緣層。隔離溝渠由上至下包括第一截面、第二截面及第三截面，第一截面高於絕緣層的底面，第二截面及第三截面低於絕緣層的底面。吸除部位設置於半導體層中且分別接觸隔離溝渠，吸除部位的頂點低於第二截面。

一種半導體裝置的製作方法，包括下述步驟。提供基底，其上依序設置有絕緣基層及半導體層。形成絕緣層於半導體層之上，其中絕緣層包括底面。形成隔離溝渠於半導體層及絕緣層中，以暴露出絕緣基層，形成隔離溝渠的步驟包括：蝕刻絕緣層，以形成上部貫穿孔於絕緣層中；以及在蝕刻絕緣層之後，蝕刻半導體層，以形成下部貫穿孔於半導體層中，下部貫穿孔的下部包括漸縮部，且在蝕刻半導體層的過程中，同時形成蝕刻抑制層，蝕刻抑制層覆蓋上部貫穿孔的內側壁。在形成隔離溝渠之後，以絕緣層作為離子佈植遮罩，形成吸除部位，其中吸除部位接觸隔離溝渠，且吸除部位的頂點低於絕緣層的底面。形成絕緣材料於隔離溝渠中。

根據本揭露的實施例，由於吸除部位的頂點低於絕緣層的底面，可使得吸除部位較遠離半導體層的上部，而得以避免吸除部位的晶格缺陷負面影響半導體層上部的電場分布，或是避免吸除部位中的雜質原子受到電場的吸引而向外擴散至半導體層上部，因而得以提升半導體裝置的電性表現。

此外，由於各隔離溝渠由上至下包括第一截面、第二截面、及第三截面，當第一截面及第三截面的寬度小於第二截面的寬度時，在形成吸除部位的過程中，可以更有利於讓吸除部位僅形成於隔離溝渠的下部周邊，而不會被形成於隔離溝渠的上部周邊。

本揭露提供了數個不同的實施例，可用於實現本揭露的不同特徵。為簡化說明起見，本揭露也同時描述了特定構件與佈置的範例。提供這些實施例的目的僅在於示意，而非予以任何限制。舉例而言，下文中針對「第一特徵形成在第二特徵上或上方」的敘述，其可以是指「第一特徵與第二特徵直接接觸」，也可以是指「第一特徵與第二特徵間另存在有其他特徵」，致使第一特徵與第二特徵並不直接接觸。此外，本揭露中的各種實施例可能使用重複的參考符號和/或文字註記。使用這些重複的參考符號與註記是為了使敘述更簡潔和明確，而非用以指示不同的實施例及/或配置之間的關聯性。

另外，針對本揭露中所提及的空間相關的敘述詞彙，例如：「在...之下」，「低」，「下」，「上方」，「之上」，「上」，「頂」，「底」和類似詞彙時，為便於敘述，其用法均在於描述圖式中一個元件或特徵與另一個（或多個）元件或特徵的相對關係。除了圖式中所顯示的擺向外，這些空間相關詞彙也用來描述半導體裝置在使用中以及操作時的可能擺向。隨著半導體裝置的擺向的不同（旋轉90度或其它方位），用以描述其擺向的空間相關敘述亦應透過類似的方式予以解釋。

雖然本揭露使用第一、第二、第三等等用詞，以敘述種種元件、部件、區域、層、及/或區塊(section)，但應了解此等元件、部件、區域、層、及/或區塊不應被此等用詞所限制。此等用詞僅是用以區分某一元件、部件、區域、層、及/或區塊與另一個元件、部件、區域、層、及/或區塊，其本身並不意含及代表該元件有任何之前的序數，也不代表某一元件與另一元件的排列順序、或是製造方法上的順序。因此，在不背離本揭露之具體實施例之範疇下，下列所討論之第一元件、部件、區域、層、或區塊亦可以第二元件、部件、區域、層、或區塊之詞稱之。

本揭露中所提及的「約」或「實質上」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」或「實質上」的情況下，仍可隱含「約」或「實質上」之含義。

雖然下文係藉由具體實施例以描述本揭露的發明，然而本揭露的發明原理亦可應用至其他的實施例。此外，為了不致使本發明之精神晦澀難懂，特定的細節會被予以省略，該些被省略的細節係屬於所屬技術領域中具有通常知識者的知識範圍。

第1圖是本揭露一實施例的晶片結構的俯視示意圖。如第1圖所示，晶片結構1可以被設置於晶圓的晶片區A中，而晶片區A的四周可以被切割道區B圍繞。在後續製程中，可以沿著切割道區B進行切割，以使得相鄰的晶片區A彼此分離。晶片區A中可以包括積體電路，且積體電路包括多個半導體元件區，例如分別用於容納功率電晶體、邏輯運算元件、或記憶體元件的半導體元件區20、30、40，但不限定於此。針對晶片區A中的半導體裝置100，其包括半導體元件區20及隔離區22。隔離區22，例如包含深溝渠隔離結構，其可以環繞半導體元件區20的四周，以將半導體元件區20電性絕緣於其他半導體元件區30、40，或是電性絕緣於晶片區A中的其他區域。

第2圖是本揭露一實施例沿著第1圖切線A-A’所繪示的剖面示意圖。如第2圖所示，半導體裝置100至少包含基底101、絕緣基層103、半導體層105、至少二絕緣層117、至少二隔離溝渠151、及至少二吸除部位153。基底101可以是半導體基底、絕緣基底，或是其他適合的承載基底(handle substrate)。根據本揭露一實施例，基底101可以被移除，而使得絕緣基層103的底面被暴露出。絕緣基層103，例如是埋設絕緣層(buried insulating layer)，設置於基底101之上，其組成例如包含氧化矽或其他含矽氧化物，或是其他適合的絕緣材料。藉由設置絕緣基層103，可以避免漏電流自基底101流至設置於絕緣基層103上方的層。半導體層105設置於絕緣基層103之上，其組成例如包含矽半導體，例如單晶矽，或是化合物半導體，例如氮化鎵或碳化矽。絕緣層117，例如淺溝渠隔離結構，設置於半導體層105之上，且絕緣層117包括埋設於半導體層105中的底面。隔離溝渠151設置於半導體層105中，並貫穿一些絕緣層117。隔離溝渠151中可以被填入絕緣材料，使得隔離溝渠151和被貫穿的絕緣層117可以做為深溝渠隔離結構200的部分組成。藉由設置絕緣基層103和深溝渠隔離結構200，便可將半導體元件區20電性絕緣於外部區域。

吸除部位153被設置於半導體層105中且接觸隔離溝渠151。吸除部位153會位於隔離溝渠151之間，且彼此間側向(例如X方向)分離。吸除部位153例如是摻雜區，例如是砷摻雜區或是其他合適的摻雜區，其可以用於捕獲半導體層105中的雜質原子，例如銅、鐵和金等導電原子，以避免雜質原子負面影響半導體裝置100的電性表現。根據本揭露一實施例，吸除部位153本身就具有導電性，且吸除部位153係經由離子佈植而形成，因此相較於鄰近的半導體層105，會具有較多的晶格缺陷。此外，由於吸除部位153係用於捕獲半導體層105中的雜質原子，因此當雜質原子被捕捉至吸除部位153時，吸除部位153會具有高濃度的雜質原子濃度。根據本揭露一實施例，藉由將吸除部位153僅設置於隔離溝渠151的下部周邊，而未設置於隔離溝渠151的上部周邊，此可以使得吸除部位153在垂直方向上(例如Z方向)分離於位於半導體層105上部的各摻雜區，例如源極摻雜區、汲極摻雜區、井區、基體區、飄移區等摻雜區。如此，可避免電流流經吸除部位15，或是可避免吸除部位153中的晶格缺陷負面影響各摻雜區中的電場分布，或是避免被捕捉至吸除部位153中雜質原子受到電場的吸引而向外擴散至各摻雜區中，因而得以提升半導體裝置的電性表現。

根據本揭露一實施例，半導體裝置100除了包含上述的部件之外，另可包含其他的部件，例如摻雜區、絕緣結構及電極結構。仍如第2圖所示，半導體裝置100包括井區171，具有第一導電型(例如p型)，其設置於半導體層105的上部且位於半導體元件區20的一側。源極摻雜區173和重摻雜區175，分別具有第二導電型(例如n型)和第一導電型，設置於井區171中。基體摻雜區177，具有第一導電型，設置於井區171中且緊鄰源極摻雜區173和重摻雜區175而設置。飄移區181，具有第二導電型，設置於半導體層105的上部且設置於半導體元件區20的另一側。汲極摻雜區183，具有第二導電型，設置於飄移區181中。絕緣結構185被設置於飄移區181中，以用於增加電流在飄移區181中的傳遞路徑。閘極結構191，設置於半導體層105之上且橫跨井區171和飄移區(drift region)181之間的接面。部分井區171的上部會緊鄰且重疊於閘極結構191的底面，而作為半導體裝置100的通道區域。介電層193和場板195會被依序設置於飄移區181之上，而與閘極結構191部分重疊。在操作半導體裝置100時，可藉由施加偏壓至場板195，以調控飄移區181內的電場分布。

第3圖是第1圖半導體裝置的局部區域的放大示意圖。如第3圖所示，深溝渠隔離結構200被設置於絕緣基層103之上且包含隔離溝渠151。隔離溝渠151包括上部溝渠125及下部溝渠135。上部溝渠125會被設置於上部貫穿孔127中，其中上部貫穿孔127是貫穿絕緣層117的孔洞。下部溝渠135會重合下部貫穿孔147，其中下部貫穿孔147是貫穿半導體層105的孔洞，且下部貫穿孔147會暴露出絕緣基層103的頂面。

蝕刻抑制層(inhibitor)141會覆蓋上部貫穿孔127的內側壁，而使得蝕刻抑制層141的內側壁143重合於上部溝渠125的內側壁132。蝕刻抑制層141組成例如包括聚合物(例如含氟聚合物)或氧化物(例如含矽氧化物)，其可以是在形成隔離溝渠151所施行的電漿蝕刻製程中所形成的固體產物。根據本揭露一實施例，蝕刻抑制層141不限於僅覆蓋上部貫穿孔127的內側壁，而可以進一步覆蓋下部貫穿孔147的局部的內側壁，而使得蝕刻抑制層141的部分內側壁可進一步重合於下部溝渠135的部分內側壁。根據本揭露的一實施例，蝕刻抑制層141具有傾斜面，且其定義出的開口寬度由上往下漸增。然而，根據其他實施例，蝕刻抑制層141在垂直方向上(例如Z方向)的剖面輪廓亦可能包括垂直面或彎曲面，且其開口寬度的最窄處不限於在其頂端，而可能是在其中端或底端。

針對隔離溝渠151，隔離溝渠151可包括多個溝渠截面，例如由上至下包括第一截面P1、第二截面P2、及第三截面P3。其中，第一截面P1高於絕緣層117的底面119，且被限定於兩相對的蝕刻抑制層141之間，而具有寬度Wp1。第二截面P2低於絕緣層117的底面119，且位於隔離溝渠151的下部溝渠135中，例如是位於下部溝渠135的外擴部133中，而具有寬度Wp2。第三截面P3低於絕緣層117的底面119，且位於隔離溝渠151的下部溝渠135中，例如是位於下部溝渠135的漸縮部137中，而具有寬度Wp3。寬度Wp1、Wp2、Wp3之間的關係滿足下述式(1)及式(2)：

Wp1 Wp2                                      (1)

Wp3 Wp2                                      (2)

此外，絕緣層117中的上部貫穿孔127可具有寬度Wt1，且上部貫穿孔127及隔離溝渠151的第三截面P3之間的寬度關係滿足下述式(3)：

Wt1 Wp3                                      (3)

對於下部溝渠135的外擴部133，其局部的內側壁134會向外擴大，而使得其局部的寬度會比上部貫穿孔127的寬度Wt1還寬，且外擴部133在垂直方向上(例如Z方向)的剖面輪廓可包括傾斜面或彎曲面。此外，針對外擴部133的最頂端，此最頂端會鄰近於絕緣層117的底角117c和半導體層105的頂角105c，且由於外擴部133的內側壁134會向外擴大，因此使得絕緣層117的底角117c和半導體層105的頂角105c彼此之間會側向(例如X方向)分離。

對於下部溝渠135的漸縮部137，漸縮部137會位於外擴部133下方，但不限定於緊鄰外擴部133，且漸縮部137的內側壁136會由上往下漸縮，而具有傾斜面或彎曲面。

根據本揭露一實施例，外擴部133中的任一截面的寬度都大於上部貫穿孔127的寬度Wt1，而漸縮部137中的一些截面的寬度小於上部貫穿孔127的寬度Wt1。此外，下部溝渠135除了包含外擴部133和漸縮部137之外，亦可包含其他的部分，例如垂直部或彎曲部。

吸除部位153會接觸隔離溝渠的部分區域，且沿著下部溝渠135的漸縮部137的內側壁136而設置，並直接接觸絕緣基層103。吸除部位153的頂點155會低於第二截面P2，因此吸除部位153會垂直(例如Z方向)分離於下部溝渠135的外擴部133。

深溝渠隔離結構200的隔離溝渠151中可以設置絕緣材料，以增加深溝渠隔離結構200的電性隔離能力。根據本揭露一實施例，隔離溝渠151中可包含絕緣材料161及填充材料163，其中絕緣材料161可順向覆蓋隔離溝渠151的內側壁132、134、136，而填充材料163可以填入隔離溝渠151中。填充材料163的組成可以是絕緣材料或導電材料，端視實際需求。根據本揭露一實施例，隔離溝渠151中可不存在順向性的絕緣材料161，使得填充材料163會直接接觸隔離溝渠151的內側壁132、134、136，此時填充材料163的組成可以是絕緣材料。

根據本揭露一實施例，為了保護半導體層105的表面，可以額外在半導體層105和絕緣層117之間設置墊層111，例如氧化物墊層107和氮化物墊層109，但不限定於此。

為了使本技術領域中具有通常知識者能據以實現本揭露的半導體裝置，以下進一步闡述本揭露半導體裝置的製作方法。

第4圖是本揭露一實施例製作半導體裝置的製程階段的剖面示意圖。如第4圖的剖面400所示，提供基底101，其上依序設置有絕緣基層103及半導體層105。絕緣基層103可以是鍵合層，因此可利用鍵合的方式以將半導體層105鍵合至基底101。半導體層105的表面設置有墊層111，例如是包含氧化物墊層107和氮化物墊層109。當半導體層105的組成為單晶矽時，氧化物墊層107的組成可以包含氧化矽，而氮化物墊層109的組成可以包含氮化矽。可以在墊層111中形成開口，並以墊層111作為蝕刻遮罩，以於半導體層105的表面形成至少二凹陷區113，且凹陷區113的底面會垂直分離於絕緣基層103。之後，沉積絕緣層117，使得絕緣層117覆蓋住墊層111，並填入凹陷區113中。其中，為了讓凹陷區113可以被絕緣層117填滿，可以施行高密度電漿化學氣相沉積製程(high density plasma chemical vapor deposition，HDPCVD)或其他適合的電漿增強化學氣相沉積製程(plasma enhanced chemical vapor deposition，PECVD)，以形成絕緣層117。在此製程階段，填入於凹陷區113的絕緣層117會具有底面119，在垂直方向上(例如Z方向)分離於絕緣基層103。

在後續的製程中，可以進一步在絕緣層117和半導體層105中形成至少一隔離溝渠，以暴露出絕緣基層103。形成隔離溝渠的製程係繪示於第5圖至第7圖。

第5圖是本揭露一實施例製作半導體裝置的製程階段的剖面示意圖。如第5圖的剖面402所示，形成蝕刻遮罩121，例如光阻，且蝕刻遮罩121中具有開口123。接著，蝕刻暴露出開口123的絕緣層117，以於絕緣層117中形成上部貫穿孔127。其中，上部貫穿孔127的底面包括寬度Wt1，且寬度Wt1會小於凹陷區113底面的寬度。在此製程階段，上部貫穿孔127會重合於上部溝渠125，且在後續製程中，上部溝渠125會構成隔離溝渠的上部。

第6圖是本揭露一實施例製作半導體裝置的製程階段的剖面示意圖。在蝕刻絕緣層117以形成上部貫穿孔127之後，接著如第6圖的剖面404所示，以絕緣層117作為蝕刻遮罩，蝕刻半導體層105，例如是施行電漿蝕刻製程或其他適合的蝕刻製程，而於半導體層105中形成暫態溝渠131。在蝕刻導體層105的過程中，會同時形成蝕刻抑制層141，且蝕刻抑制層141會覆蓋上部貫穿孔127的內側壁。此外，蝕刻抑制層141的厚度並非固定不變，而是會隨著蝕刻導體層105的進行而持續改變，例如逐漸增厚。根據本揭露一實施例，係利用深反應離子蝕刻(deep reactive ion etching，DRIE)製程，以蝕刻形成暫態溝渠131。由於深反應離子蝕刻製程所產生的固體產物，例如含氟聚合物或其他聚合物、或是含矽氧化物或其他氧化物，會沉積在上部貫穿孔127的內側壁，而使得兩相對的蝕刻抑制層141在上部溝渠125的第一截面P1定義出寬度Wp1，此寬度Wp1係小於上部貫穿孔127的寬度Wt1。根據本揭露實施例，在此製程階段，蝕刻抑制層141具有傾斜面，且其定義出的開口寬度由上往下漸增。然而根據其他實施例，蝕刻抑制層141在垂直方向上(例如Z方向)的剖面輪廓亦可能包括垂直面或彎曲面，且其開口寬度的最窄處不限於在其頂端，而可能是在其中端或底端。

針對暫態溝渠131，其包含外擴部133，外擴部133在第二截面P2的寬度Wp2會比上部貫穿孔127的寬度Wt1還寬，也比上部溝渠125的第一截面P1的寬度Wp1還寬。

第7圖是本揭露一實施例製作半導體裝置的製程階段的剖面示意圖。如第7圖的剖面406所示，繼續蝕刻半導體層105，例如繼續施行深反應離子蝕刻(deep reactive ion etching，DRIE)或其他適合的蝕刻製程，以於半導體層105中形成下部貫穿孔147(或稱為下部溝渠135)，並暴露出絕緣基層103。下部貫穿孔147會包含外擴部133和漸縮部137，且漸縮部137位於外擴部133下方。漸縮部137的內側壁136會由上往下漸縮，而具有傾斜面或彎曲面。其中，漸縮部137的底面包括寬度Wp3，且寬度Wp3會小於外擴部133的寬度Wp2。上部溝渠125和下部溝渠135可以構成隔離溝渠151的一部份，且隔離溝渠151由上至下包含內側壁132、內側壁134、及內側壁136，且蝕刻抑制層141的內側壁143重合於上部溝渠125的內側壁132。

第8圖是本揭露一實施例製作半導體裝置的製程階段的剖面示意圖。在形成隔離溝渠151之後，接著如第8圖的剖面408所示，以絕緣層117作為離子佈植遮罩，或同時以蝕刻抑制層141作為離子佈植遮罩，施行離子佈植製程，以形成接觸隔離溝渠151的吸除部位153。由於隔離溝渠151的第一截面P1、第二截面P2、及第三截面P3之間的寬度Wp1、Wp2、Wp3關係滿足上述式(1)及式(2)，因此當施行離子佈植製程時，吸除部位153只會被形成於漸縮部137的側邊，而不會被形成於外擴部133的側邊，而使得吸除部位153的頂點155低於絕緣層117的底面119。

第9圖是本揭露一實施例製作半導體裝置的製程階段的剖面示意圖。在形成吸除部位153之後，接著如第9圖的剖面410所示，依序形成絕緣材料161及填充材料163於隔離溝渠151中，其中絕緣材料161可順向覆蓋隔離溝渠151的內側壁132、134、136，而填充材料163可以填入隔離溝渠151中。填充材料163的組成可以是絕緣材料或導電材料，端視實際需求。

第10圖是本揭露一實施例製作半導體裝置的製程階段的剖面示意圖。如第10圖的剖面412所示，施行蝕刻製程，以去除未被蝕刻遮罩197覆蓋的填充材料163、絕緣材料161及絕緣層117，直至暴露出墊層111，而於隔離區22內形成深溝渠隔離結構200。在後續的製程中，可以施行適合的半導體製程，例如可以進一步在半導體元件區20內形成摻雜區、絕緣結構、電極結構或場板以形成類似如第2圖所示的半導體裝置根據本揭露一實施例，亦可以進一步移除基底101，以暴露出絕緣基層103的底面，但不限定於此。

根據上述實施例，由於半導體裝置100中的吸除部位153僅設置於隔離溝渠151的下部周邊，而未設置於隔離溝渠151的上部周邊，因此可以使得吸除部位153在垂直方向上(例如Z方向)分離於位於半導體層105上部的各摻雜區或各部件。如此，可避免電流流經吸除部位153，或是可避免吸除部位153中的晶格缺陷負面影響各摻雜區中的電場分布，或是避免被捕捉至吸除部位153中雜質原子受到電場的吸引而向外擴散至各摻雜區中，因而得以提升半導體裝置100的電性表現。此外，由於各隔離溝渠151由上至下包括第一截面P1、第二截面P2、及第三截面P3，當第一截面P1及第三截面P3的寬度Wp1、Wp3小於第二截面P2的寬度Wp2時，在施行離子佈植製程以形成吸除部位153的過程中，可更有利於讓吸除部位153僅形成於隔離溝渠151的下部周邊，而不會被形成於隔離溝渠151的上部周邊。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

1:晶片結構 20:半導體元件區 22:隔離區 30:半導體元件區 40:半導體元件區 100:半導體裝置 101:基底 103:絕緣基層 105:半導體層 105c:頂角 107:氧化物墊層 109:氮化物墊層 111:墊層 113:凹陷區 117:絕緣層 117c:底角 119:底面 121:蝕刻遮罩 123:開口 125:上部溝渠 127:上部貫穿孔 131:暫態溝渠 132:內側壁 133:外擴部 134:內側壁 135:下部溝渠 136:內側壁 137:漸縮部 141:蝕刻抑制層 143:內側壁 147:下部貫穿孔 151:隔離溝渠 153:吸除部位 155:頂點 161:絕緣材料 163:填充材料 171:井區 173:源極摻雜區 175:重摻雜區 181:飄移區 183:汲極摻雜區 185:絕緣結構 191:閘極結構 193:介電層 195:場板 197:蝕刻遮罩 200:深溝渠隔離結構 400:剖面 402:剖面 404:剖面 406:剖面 408:剖面 410:剖面 412:剖面 A:晶片區 B:切割道區 P1:第一截面 P2:第二截面 P3:第三截面 Wp1:寬度 Wp2:寬度 Wp3:寬度 Wt1:寬度

為了使下文更容易被理解，在閱讀本揭露時可同時參考圖式及其詳細文字說明。透過本文中之具體實施例並參考相對應的圖式，俾以詳細解說本揭露之具體實施例，並用以闡述本揭露之具體實施例之作用原理。此外，為了清楚起見，圖式中的各特徵可能未按照實際的比例繪製，因此某些圖式中的部分特徵的尺寸可能被刻意放大或縮小。 第1圖是本揭露一實施例的晶片結構的俯視示意圖。 第2圖是本揭露一實施例沿著第1圖切線A-A’所繪示的剖面示意圖。 第3圖是第1圖半導體裝置的局部區域的放大示意圖。 第4圖至第10圖是本揭露一實施例製作半導體裝置的不同製程階段的剖面示意圖。

101:基底

103:絕緣基層

105:半導體層

105c:頂角

107:氧化物墊層

109:氮化物墊層

111:墊層

117:絕緣層

117c:底角

119:底面

125:上部溝渠

127:上部貫穿孔

132:內側壁

133:外擴部

134:內側壁

135:下部溝渠

136:內側壁

137:漸縮部

141:蝕刻抑制層

143:內側壁

147:下部貫穿孔

151:隔離溝渠

153:吸除部位

155:頂點

161:絕緣材料

163:填充材料

200:深溝渠隔離結構

P1:第一截面

P2:第二截面

P3:第三截面

Wp1:寬度

Wp2:寬度

Wp3:寬度

Wt1:寬度

Claims (20)

1. 一種半導體裝置，包括： 一絕緣基層； 一半導體層，設置於該絕緣基層之上； 至少二絕緣層，設置於該半導體層之上，且各該絕緣層包括一底面； 至少二隔離溝渠，各該隔離溝渠設置於該半導體層之中且貫穿各該絕緣層，其中各該隔離溝渠由上至下包括一第一截面、一第二截面、及一第三截面，該第一截面高於各該絕緣層的該底面，該第二截面及該第三截面低於各該絕緣層的該底面；以及 至少二吸除部位，設置於該半導體層中，且分別接觸該些隔離溝渠，其中各該吸除部位的一頂點低於該第二截面。
2. 如請求項1所述的半導體裝置，其中各該絕緣層包括一底角，側向分離於該半導體層的一頂角。
3. 如請求項1所述的半導體裝置，其中各該隔離溝渠貫穿該半導體層，以暴露出該絕緣基層。
4. 如請求項1所述的半導體裝置，其中各該吸除部位沿著各該隔離溝渠的下部的內側壁而設置。
5. 如請求項1所述的半導體裝置，其中該些隔離溝渠之間的該些吸除部位彼此間側向分離。
6. 如請求項1所述的半導體裝置，其中該第一截面、該第二截面、及該第三截面之間的寬度關係滿足下述式(1)及式(2)： Wp1 Wp2                                                 (1) Wp3 Wp2                                                 (2) 其中，Wp1為該第一截面的寬度、Wp2為該第二截面的寬度、Wp3為該第三截面的寬度。
7. 如請求項1所述的半導體裝置，另包括： 至少二上部貫穿孔，分別設置於該些絕緣層中；以及 一蝕刻抑制層，覆蓋各該上部貫穿孔的內側壁。
8. 如請求項7所述的半導體裝置，其中各該上部貫穿孔及各該隔離溝渠的該第三截面之間的寬度關係滿足下述式(3)： Wt1 Wp3                                                 (3) 其中，Wt1為各該上部貫穿孔的寬度。
9. 如請求項7所述的半導體裝置，其中該蝕刻抑制層的組成包括聚合物或含矽氧化物。
10. 如請求項7所述的半導體裝置，其中該蝕刻抑制層的內側壁重合於各該隔離溝渠的上部的內側壁。
11. 如請求項7所述的半導體裝置，其中該蝕刻抑制層包括一傾斜面。
12. 如請求項7所述的半導體裝置，另包括至少二下部貫穿孔，設置於該半導體層中，其中該蝕刻抑制層進一步覆蓋各該下部貫穿孔的內側壁。
13. 如請求項1所述的半導體裝置，其中該半導體層的表面包括至少二凹陷區，且該些絕緣層分別填入該些凹陷區中。
14. 如請求項1所述的半導體裝置，另包含一主動元件區，設置於該些隔離溝渠之間，且該主動元件區包括一摻雜區，垂直分離於該些吸除部位。
15. 一種半導體裝置的製作方法，包括： 提供一基底，其上依序設置有一絕緣基層及一半導體層； 形成一絕緣層於該半導體層之上，其中該絕緣層包括一底面； 形成至少一隔離溝渠於該半導體層及該絕緣層中，以暴露出該絕緣基層，形成該至少一隔離溝渠包括： 蝕刻該絕緣層，以形成一上部貫穿孔於該絕緣層中；以及 在蝕刻該絕緣層之後，蝕刻該半導體層，以形成一下部貫穿孔於該半導體層中，該下部貫穿孔的下部包括一漸縮部，且在蝕刻該半導體層的過程中，同時形成一蝕刻抑制層，該蝕刻抑制層覆蓋該上部貫穿孔的內側壁； 在形成該至少一隔離溝渠之後，以該絕緣層作為離子佈植遮罩，形成一吸除部位，其中該吸除部位接觸該至少一隔離溝渠，且該吸除部位的一頂點低於該絕緣層的該底面；以及 形成一絕緣材料於該至少一隔離溝渠中。
16. 如請求項15所述的半導體裝置的製作方法，其中該至少一隔離溝渠由上至下包括一第一截面、一第二截面、及一第三截面，該第一截面高於各該絕緣層的該底面，該第二截面及該第三截面低於各該絕緣層的該底面，該第一截面、該第二截面、及該第三截面之間的寬度關係滿足下述式(1)及式(2)： Wp1 Wp2                                                 (1) Wp3 Wp2                                                 (2) 其中，Wp1為該第一截面的寬度、Wp2為該第二截面的寬度、Wp3為該第三截面的寬度。
17. 如請求項15所述的半導體裝置的製作方法，其中該蝕刻抑制層的組成包括聚合物或含矽氧化物。
18. 如請求項15所述的半導體裝置的製作方法，其中在蝕刻該半導體層的過程中，該蝕刻抑制層會逐漸增厚。
19. 如請求項15所述的半導體裝置的製作方法，其中在形成該吸除部位的過程中，另包括以該蝕刻抑制層作為離子佈植遮罩。
20. 如請求項15所述的半導體裝置的製作方法，其中該吸除部位直接接觸該絕緣基層。

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