DE102012207913B4

DE102012207913B4 - Verfahren zum Herstellen einer Fin-FET-Einheit

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Publication number: DE102012207913B4
Application number: DE102012207913.0A
Authority: DE
Inventors: Josephine B. Chang; Wilfried Ernst-August Haensch; Michael A. Guillorn
Original assignee: International Business Machines Corp
Current assignee: Auriga Innovations Inc
Priority date: 2011-06-10
Filing date: 2012-05-11
Publication date: 2014-05-15
Anticipated expiration: 2032-05-12
Also published as: US20140117464A1; DE102012207913A1; CN102820230B; CN102820230A; US20120313170A1; US8969965B2; US8637359B2

Abstract

Verfahren zum Fertigen einer Feldeffekttransistor-Einheit, das die folgenden Schritte umfasst: Bereitstellen eines Wafers, der eine aktive Schicht (106) auf einem Isolator (102) aufweist; Strukturieren einer Vielzahl von Finnen-Hartmasken auf der aktiven Schicht; Platzieren eines Dummy-Gate (404; 412) mit einer daraufliegenden Gate-Hartmaske (406; 414) über einem mittleren Abschnitt der Finnen-Hartmasken,; Ausbilden von Abstandschichten (506; 516) auf Seitenwänden des Dummy-Gates und der Gate-Hartmaske, wobei Abschnitte der aktiven Schicht außerhalb des Dummy-Gates und der Abstandschichten als Source- und Drain-Bereiche (502, 504; 512, 514) der Einheit dienen; Implantieren eines oder mehrerer Dotiermittel in die Source- und Drain-Bereiche; Abscheiden einer dielektrischen Füllmaterialschicht (702; 704) um das Dummy-Gate und die Abstandschichten herum; Entfernen des Dummy-Gates, um einen Graben (802; 804) in der dielektrischen Füllmaterialschicht auszubilden, wobei die Finnen-Hartmasken auf der aktiven Schicht in dem Graben vorhanden sind; Verwenden der Finnen-Hartmasken, um eine Vielzahl von Finnen in der aktiven Schicht in dem Graben zu ätzen, wobei die Finnen als Kanalbereich der Einheit dienen; Aktivieren der in den Source- und Drain-Bereichen implantierten Dotiermittel mithilfe von schneller thermischer Temperung; und Ausbilden eines Metall-Ersatzgates (1402; 1404) in dem Graben, wobei der Schritt der Aktivierung der in den Source- und Drain-Bereichen implantierten Dotiermittel vor dem Schritt des Ausbildens des Metall-Ersatzgates in dem Graben durchgeführt wird, wobei das Metall-Ersatzgate ein Metall zum Einstellen der Austrittsarbeit des Metall-Ersatzgates und ein Füllmetall aufweist.

Description

Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf integrierte Schaltungen und insbesondere auf Fin-Feldeffekttransistor(FinFET)-Einheiten und dabei auf Verfahren zu deren Herstellung.
Hintergrund der Erfindung
Aufgrund ihrer schnellen Schaltzeiten und hohen Stromdichten weisen Fin-Feldeffekttransistor(FinFET)-Einheiten eine erwünschte Einheitenarchitektur auf. In ihrer Grundform beinhaltet eine FinFET-Einheit einen Source-Anschluss, einen Drain-Anschluss und einen oder mehrere finnenförmige (finshaped) Kanäle zwischen Source- und Drain-Anschluss. Eine Gate-Elektrode über der/den Finne(n) steuert den Elektronenfluss zwischen Source und Drain.
Die Architektur einer FinFET-Einheit stellt jedoch beträchtliche Herausforderungen für die Fertigung dar. Da beispielsweise die Strukturgrößen der Einheiten (entsprechend der aktuellen Technologie) zunehmend geringer werden, wird das exakte und gleichmäßige Kontaktieren von Source und Drain zum Problem. Einige vorherige Darstellungen von FinFET-Einheiten wiesen einzelne Finnen, isolierte Einheiten oder Einheiten mit stark relaxiertem Rasterabstand (pitch) auf. Dank dieser Merkmale kann das Problem der Kontaktierung von Source und Drain umgangen werden.
Kontaktflächen für Source und Drain werden mitunter zum Kontaktieren der Finnen verwendet, wodurch während der Verarbeitung mechanische Stabilität erzielt, das Kontaktierungsschema der Einheit vereinfacht und der Außenwiderstand verringert wird. Die Kontaktflächen müssen jedoch genau mit dem Gate ausgerichtet werden, um einen zweckmäßigen Gate-Rasterabstand zu erzielen (bei Logikanordnungen mit Gate-Mindestrasterabstand) und um Schwankungen im extrinsischen Widerstand und der parasitären Kapazität zu minimieren. Eine korrekte und gleichmäßige Ausrichtung der Kontaktflächen mit dem Gate ist schwierig. Infolgedessen sind alternative Kontaktierungsschemata vorgeschlagen worden, die keine Kantaktierungsflächen verwenden. Ohne Kontaktierungsflächen muss der Kontakt jedoch mit einzelnen Finnen hergestellt werden, was zum Beispiel aufgrund von Diskrepanzen zwischen dem Mindestrasterabstand von Finnen und dem Mindestrasterabstand von Durchkontaktierungen schwierig sein kann.
Es sind außerdem Lösungen wie zum Beispiel epitaktisch zusammengefügte Finnen oder die Verwendung von Kontaktschienen zum Kontaktieren mehrerer Finnen vorgeschlagen worden. Es werden beispielsweise epitaktisch erhöhte Source- und Drain-Bereiche verwendet, um den Reihenwiderstand zu verringern und das Kontaktierungsschema zu vereinfachen. Informationen dazu sind zum Beispiel Kaneko et al., Sidewall transfer process and selective gate sidewall spacer formation technology for sub-15 nm finfet with elevated source/drain extension, IEDM Technical Digest, S. 844–847 (2005), Kavalieros et al., Tri-Gate Transistor Architecture with High-k Gate Dielectrics, Metal Gates and Strain Engineering, Symposium on VLSI Technology 2006, S. 50–51 (2006) und Shang et al., Investigation of FinFET Devices for 32 nm Technologies and Beyond, Symposium on VLSI Technology 2006, S. 54–55 (2006) zu entnehmen.
Epitaktische Prozesse haben jedoch aufgrund ihrer außerordentlichen Empfindlichkeit gegenüber Oberflächenchemie, Kristallorientierung und Wachstumsbedingungen Nachteile. Beispielsweise muss bei einem epitaktischen Wachstumsprozess ein parasitäres Wachstum auf dem Gate verhindert werden, die übrige Struktur der Einheit muss vor aggressiver präepitaktischer Reinigung geschlitzt werden, und die Facettierung und die Richtung des epitaktischen Wachstums müssen gesteuert werden, um die parasitäre Kapazität und den parasitären Widerstand zu minimieren und um auf unterschiedlich dotierten Source- und Drain-Flächen ein gleiches Wachstum zu erzielen.
Die Skalierung der Finnen-Breite stellt eine weitere Herausforderung bei der FinFET-Herstellung dar. Bei Schemata, bei denen die Finnen vor der Gate-Strukturierung ausgebildet werden, müssen dünne Finnen die Bearbeitung von Gates und Abstandsschichten überstehen, mit der häufig aggressive Ätzprozesse einhergehen.
Die durch Schulz eingereichte US-Patentanmeldung US 2006/0 189 043 A1 (im Folgenden „Schulz”) beschreibt ein Fertigungsverfahren für FinFET-Einheiten unter Verwendung einer Maskenschicht über einem Substrat, ein Erstellen eines Grabens in der Maskenschicht, ein Ausbilden von Finnen in dem Substrat in dem Graben und ein anschließendes Ausbilden einer planarisierten Gate-Elektrode in dem Graben über den Finnen. Die Lehren von Schulz ermöglichen jedoch die Ausbildung von Finnen nicht mit der für die Herstellung erforderlichen Präzision und Gleichmäßigkeit, insbesondere im Zusammenhang mit der Technologie skalierter Prozesse.
Daher wären FinFET-Einheiten und Verfahren zu deren Fertigung wünschenswert, die das Kontaktierungsschema der Einheiten und die Skalierbarkeit der Einheiten verbessern.
Die US 7 923 337 B2 betrifft eine verbesserte FinFET-Einheit und ein Verfahren zum Herstellen derselben.
Übersicht über die Erfindung
Die vorliegende Erfindung stellt verbesserte Fin-Feldeffekttransistor(FinFET)-Einheiten und Verfahren zu deren Fertigung bereit. In einem Aspekt der Erfindung wird ein Verfahren zur Fertigung einer Feldeffekttransistor-Einheit bereitgestellt. Das Verfahren beinhaltet die folgenden Schritte. Ein Wafer, der eine aktive Schicht auf einem Isolator aufweist, wird bereitgestellt. Eine Vielzahl von Finnen-Hartmasken wird auf der aktiven Schicht strukturiert. Ein Dummy-Gate wird über einem mittleren Abschnitt der Finnen-Hartmasken platziert, wobei Abschnitte der aktiven Schicht außerhalb des Dummy-Gate als Source- und Drain-Bereiche der Einheit dienen. Ein oder mehrere Dotiermittel werden in den Source- und den Drain-Bereich implantiert. Eine dielektrische Füllmaterialschicht wird um das Dummy-Gate herum abgeschieden. Das Dummy-Gate wird entfernt, um einen Graben in der dielektrischen Füllmaterialschicht auszubilden, wobei die Finnen-Hartmasken auf der aktiven Schicht in dem Graben vorhanden sind. Die Finnen-Hartmasken werden dazu verwendet, eine Vielzahl von Finnen in der aktiven Schicht in dem Graben zu ätzen, wobei die Finnen als Kanalbereich der Einheit dienen. Die in den Source- und den Drain-Bereich implantierten Dotiermittel werden mithilfe von schneller thermischer Temperung aktiviert. In dem Graben wird ein Ersatzgate ausgebildet, wobei der Schritt der Aktivierung der in den Source- und den Drain-Bereich implantierten Dotiermittel vor dem Schritt der Ausbildung des Ersatzgate in dem Graben durchgeführt wird.
Nach einer Ausführungsform der Erfindung umfasst das Dummy-Gate polykristallines Silicium.
Nach einer Ausführungsform der Erfindung umfasst das Verfahren des Weiteren den folgenden Schritt: Ausbilden einer Hartmaske auf dem Dummy-Gate.
Nach einer Ausführungsform der Erfindung umfasst das Verfahren des Weiteren den folgenden Schritt: Ausbilden von Abstandsschichten auf gegenüberliegenden Seiten des Dummy-Gate.
Nach einer Ausführungsform der Erfindung wird das Dummy-Gate mithilfe von nasschemischem Ätzen oder trockenchemischem Ätzen entfernt.
Nach einer Ausführungsform der Erfindung weisen die Finnen einen Rasterabstand von etwa 20 nm bis etwa 200 nm auf und jede der Finnen weist eine Breite von etwa 2 nm bis etwa 40 nm auf.
Nach einer Ausführungsform der Erfindung umfasst das Ersatzgate zumindest ein Metall zum Einstellen der Austrittsarbeit und zumindest ein Füllmetall.
Nach einer Ausführungsform der Erfindung umfasst das Metall zum Einstellen der Austrittsarbeit eines oder mehrere von Titannitrid und Tantalnitrid und das Füllmaterial umfasst eines oder mehrere von Wolfram und Aluminium.
In einem weiteren Aspekt der Erfindung wird eine Feldeffekttransistor-Einheit bereitgestellt. Die Einheit beinhaltet einen Source-Bereich; einen Drain-Bereich; eine Vielzahl von Finnen, die den Source-Bereich und den Drain-Bereich verbinden, wobei die Finnen als Kanalbereich der Einheit dienen und wobei die Finnen einen Rasterabstand von ca. 20 nm bis ca. 200 nm aufweisen und jede der Finnen eine Breite von ca. 2 nm bis ca. 40 nm aufweist; ein Metallgate, das jede der Finnen zumindest teilweise umgibt, wobei der Source- und der Drain-Bereich mit dem Metallgate selbstausgerichtet sind; und eine dielektrische Füllmaterialschicht um das Metallgate.
Nach einer Ausführungsform der Erfindung umgibt das Metallgate zumindest einen Abschnitt jeder der Finnen vollständig.
Nach einer Ausführungsform der Erfindung umfasst das Metallgate zumindest ein Metall zum Einstellen der Austrittsarbeit und zumindest ein Füllmetall.
Nach einer Ausführungsform der Erfindung umfasst das Metall zum Einstellen der Austrittsarbeit eines oder mehrere von Titannitrid und Tantalnitrid und das Füllmaterial umfasst eines oder mehrere von Wolfram und Aluminium.
Ein umfassenderes Verständnis der vorliegenden Erfindung wie auch weiterer Merkmale und Vorteile der vorliegenden Erfindung lässt sich durch Bezug auf die folgende genaue Beschreibung und die folgenden Zeichnungen erlangen.
Kurze Beschreibung der Zeichnungen
1 ist ein dreidimensionales Schaubild, das einen Halbleiter-auf-Isolator(SOI)-Wafer veranschaulicht, bei dem es sich um eine Ausgangsstruktur zur Fertigung einer Fin-Feldeffekttransistor(FinFET)-Einheit gemäß einer Ausführungsform der vorliegenden Erfindung handelt;
2A ist ein dreidimensionales Schaubild, das eine Flachgrabenisolation (shallow trench isolation, STI) veranschaulicht, die zum Definieren eines aktiven Bereichs in dem SOI-Wafer von 1 gemäß einer Ausführungsform der vorliegenden Erfindung angewendet werden ist;
2B ist ein dreidimensionales Schaubild, das Finnen-Hartmasken veranschaulicht, die auf dem SOI-Wafer von 1 gemäß einer Ausführungsform der vorliegenden Erfindung abgeschieden worden sind;
3A ist ein dreidimensionales Schaubild, das Finnen-Hartmasken veranschaulicht, die auf dem SOI-Wafer von 2A gemäß einer Ausführungsform der vorliegenden Erfindung abgeschieden worden sind;
3B ist ein dreidimensionales Schaubild, das eine Mesa-Isolation veranschaulicht, die zum Definieren eines aktiven Bereichs in dem SOI-Wafer von 2B gemäß einer Ausführungsform der vorliegenden Erfindung angewendet worden ist;
4A ist ein dreidimensionales Schaubild, das eine Dummy-Gate-Struktur, die über einem mittleren Abschnitt der Finnen-Hartmasken von 3A platziert worden ist, und sich unter dem Dummy-Gate hervor erstreckende Abschnitte der Finnen-Hartmasken veranschaulicht, die optional entfernt worden sind, wobei durch das Dummy-Gate nicht abgedeckte Abschnitte einer aktiven Schicht des Wafers als Source- und Drain-Bereiche der Einheit dienen, gemäß einer Ausführungsform der vorliegenden Erfindung;
4B ist ein dreidimensionales Schaubild, das eine Dummy-Gate-Struktur, die über einem mittleren Abschnitt der Finnen-Hartmasken von 3B platziert worden ist, und sich unter dem Dummy-Gate hervor erstreckende Abschnitte der Finnen-Hartmasken veranschaulicht, die optional entfernt worden sind, wobei durch das Dummy-Gate nicht abgedeckte Abschnitte einer aktiven Schicht des Wafers als Source- und Drain-Bereiche der Einheit dienen, gemäß einer Ausführungsform der vorliegenden Erfindung;
5A ist ein dreidimensionales Schaubild, das eine Ionenimplantation veranschaulicht, die in den Source und den Drain-Bereich von 4A gemäß einer Ausführungsform der vorliegenden Erfindung vorgenommen wird;
5B ist ein dreidimensionales Schaubild, das eine Ionenimplantation veranschaulicht, die in den Source- und den Drain-Bereich von 4B gemäß einer Ausführungsform der vorliegenden Erfindung vorgenommen wird;
6A ist ein dreidimensionales Schaubild, das Silicidbereiche veranschaulicht, die auf dem Source- und dem Drain-Bereich von 5A gemäß einer Ausführungsform der vorliegenden Erfindung ausgebildet worden sind;
6B ist ein dreidimensionales Schaubild, das Silicidbereiche veranschaulicht, die auf dem Source- und dem Drain-Bereich von 5B gemäß einer Ausführungsform der vorliegenden Erfindung ausgebildet worden sind;
7A ist ein dreidimensionales Schaubild, das eine Füllmaterialschicht veranschaulicht, die um das Dummy-Gate von 6A gemäß einer Ausführungsform der vorliegenden Erfindung herum abgeschieden worden ist;
7B ist ein dreidimensionales Schaubild, das eine Füllmaterialschicht veranschaulicht, die um das Dummy-Gate von 6B gemäß einer Ausführungsform der vorliegenden Erfindung herum abgeschieden worden ist;
8A ist ein dreidimensionales Schaubild, das das Dummy-Gate veranschaulicht, das entfernt worden ist und so einen Graben in der Füllmaterialschicht von 7A gemäß einer Ausführungsform der vorliegenden Erfindung ausgebildet hat;
8B ist ein dreidimensionales Schaubild, das das Dummy-Gate veranschaulicht, das entfernt worden ist und so einen Graben in der Füllmaterialschicht von 7B gemäß einer Ausführungsform der vorliegenden Erfindung ausgebildet hat;
9A ist ein dreidimensionales Schaubild, das Finnen veranschaulicht, die in der aktiven Schicht von 8A gemäß einer Ausführungsform der vorliegenden Erfindung ausgebildet worden sind,
9B ist ein dreidimensionales Schaubild, das Finnen veranschaulicht, die in der aktiven Schicht von 8B gemäß einer Ausführungsform der vorliegenden Erfindung ausgebildet worden sind;
10A ist ein dreidimensionales Schaubild, das Abstandsschichten veranschaulicht, die in dem Graben von 9A gemäß einer Ausführungsform der vorliegenden Erfindung ausgebildet worden sind;
10B ist ein dreidimensionales Schaubild, das Abstandsschichten veranschaulicht, die in dem Graben von 9B gemäß einer Ausführungsform der vorliegenden Erfindung ausgebildet worden sind;
11A ist ein dreidimensionales Schaubild, das die verbleibenden Finnen-Hartmasken von 14A veranschaulicht, die von der Oberseite der Finnen gemäß einer Ausführungsform der vorliegenden Erfindung entfernt worden sind;
11B ist ein dreidimensionales Schaubild, das die verbleibenden Finnen-Hartmasken von 10B veranschaulicht, die von der Oberfläche der Finnen gemäß einer Ausführungsform der vorliegenden Erfindung entfernt worden sind;
12A ist ein dreidimensionales Schaubild, das einen freigelegten Bereich eines Isolators von 11A in dem Graben zwischen den Finnen veranschaulicht, der vertieft worden ist, um optional eine Gate-all-around-Anordnung (Gate-rundherum-Anordnung) gemäß einer Ausführungsform der vorliegenden Erfindung zu ermöglichen;
12B ist ein dreidimensionales Schaubild, das einen freigelegten Bereich eines Isolators von 11B in dem Graben zwischen den Finnen veranschaulicht, der vertieft worden ist, um optional eine Gate-all-around-Anordnung gemäß einer Ausführungsform der vorliegenden Erfindung zu ermöglichen;
13A ist ein dreidimensionales Schaubild, das eine optionale Oxidopferschicht veranschaulicht, die auf den Finnen von 11A gemäß einer Ausführungsform der vorliegenden Erfindung aufgewachsen ist;
13B ist ein dreidimensionales Schaubild, das eine optionale Oxidopferschicht veranschaulicht, die auf den Finnen von 11B gemäß einer Ausführungsform der vorliegenden Erfindung aufgewachsen ist;
14A ist ein dreidimensionales Schaubild, das ein Ersatzgate veranschaulicht, das in dem Graben von 13A gemäß einer Ausführungsform der vorliegenden Erfindung ausgebildet worden ist;
14B ist ein dreidimensionales Schaubild, das ein Ersatzgate veranschaulicht, das in dem Graben von 13B gemäß einer Ausführungsform der vorliegenden Erfindung ausgebildet worden ist;
15A ist ein dreidimensionales Schaubild, das ein All-around-Gate-Ersatzgate (Rundherum-Gate-Ersatzgate) veranschaulicht, das in dem Graben von 12A gemäß einer Ausführungsform der vorliegenden Erfindung ausgebildet worden ist; und
15B ist ein dreidimensionales Schaubild, das ein All-around-Gate-Ersatzgate veranschaulicht, das in dem Graben von 12B gemäß einer Ausführungsform der vorliegenden Erfindung ausgebildet worden ist.
Genaue Beschreibung von bevorzugten Ausführungsformen
1 bis 15 sind Schaubilder, die eine beispielhafte Methodik zur Fertigung einer Fin-Feldeffekttransistor(FinFET)-Einheit veranschaulichen. Wie im Folgenden genau beschrieben wird, bedienen sich die vorliegenden Techniken eines Damaszener-Gate-Prozesses zum Erstellen von Source/Drain-Bereichen, die mit dem Gate selbstausgerichtet sind.
Der Fertigungsprozess beginnt mit einem Halbleiter-auf-Isolator(SOI)-Wafer. Es wird auf 1 verwiesen. Ein SOI-Wafer beinhaltet üblicherweise eine Schicht eines Halbleitermaterials (die gewöhnlich auch als Halbleiter-auf-Isolator-Schicht oder als SOI-Schicht bezeichnet wird), die durch einen Isolator von einem Substrat getrennt ist. Wenn es sich bei dem Isolator um ein Oxid (z. B. Siliciumdioxid (SiO₂)) handelt, wird er gewöhnlich als vergrabenes Oxid oder BOX bezeichnet. Gemäß den vorliegenden Techniken dient die SOI-Schicht als aktive Schicht der Einheit. Folglich wird die SOI-Schicht hierin als aktive Schicht bezeichnet. In dem in 1 dargestellten Beispiel beinhaltet der Ausgangs-Wafer eine aktive Schicht 106 über einem BOX 102. Zur einfacheren Darstellung ist ein Substrat, das sich üblicherweise unter dem BOX befindet, nicht abgebildet. Gemäß einer beispielhaften Ausführungsform wird eine aktive Schicht 106 aus einem Halbleitermaterial wie zum Beispiel Silicium (Si) (z. B. kristallinem Silicium), Silicium-Germanium (SiGe) oder Germanium (Ge) ausgebildet. Folglich kann die aktive Schicht 106 auch als „Halbleitereinheitenschicht” oder einfach als „Halbleiterschicht” bezeichnet werden.
Des Weiteren weist die aktive Schicht 106 bevorzugt eine Dicke von ca. 5 Nanometern (nm) bis ca. 40 nm auf. Handelsübliche SOI-Wafer verfügen üblicherweise über eine dickere SOI-Schicht. Folglich kann die SOI-Schicht eines handelsüblichen Wafers in der Dicke mithilfe von Techniken wie zum Beispiel einem oxidativen Verringern der Dicke verringert werden, um für die vorliegenden Techniken die gewünschte Dicke der aktiven Schicht zu erzielen.
Als Nächstes wird zumindest ein aktiver Bereich in der aktiven Schicht definiert. Dies kann auf eine Reihe unterschiedlicher Weisen erreicht werden, wobei zum Beispiel eine in einer Flachgrabenisolation (STI) und die andere in einer Mesa-Isolation besteht. Beide Szenerien werden in jeder der folgenden Figuren dargestellt, wobei die Ausführungsform mit STI im Unterabschnitt A jeder Figur und die Ausführungsform mit Mesa-Isolation im Unterabschnitt B jeder Figur abgebildet ist.
Folglich wird in der in 2A veranschaulichten beispielhaften Ausführungsform eine STI zum Definieren eines aktiven Bereichs in der aktiven Schicht des Wafers von 1 angewendet. Der STI-Isolationsprozess beginnt damit, dass als Erstes eine (nicht dargestellte) dielektrische Hartmaske auf Abschnitten der aktiven Schicht 106 ausgebildet wird, die als aktive Bereiche der Einheit dienen. Abschnitte der aktiven Schicht 106 außerhalb des aktiven Bereichs, die nicht durch die dielektrische Hartmaske geschützt sind, werden anschließend zum Beispiel mithilfe von reaktivem Ionenätzen (RIE) entfernt (diese Abschnitte der aktiven Schicht 106, die entfernt werden, entsprechen nichtaktiven Bereichen der Einheit). Ein dielektrisches STI-Material wird dann durchgehend auf der Struktur abgeschieden, beispielsweise mithilfe von chemischer Gasphasenabscheidung (CVD), plasmaunterstützter chemischer Gasphasenabscheidung (PECVD), Atom- oder Moleküllagenabscheidung (ALD oder MLD), Aufschleudern eines Dielektrikums (SOD) oder einer Kombination dieser Techniken. Zu geeigneten dielektrischen STI-Materialien zählt eine Silciumnitridauskleidung gefolgt von einer Siliciumoxidfüllung, sie sind jedoch nicht darauf beschränkt. Des abgeschiedene dielektrische STI-Material kann mithilfe einer Technik wie zum Beispiel einer chemisch-mechanischen Planarisierung (CMP) planarisiert werden, um das dielektrische STI-Material von den aktiven Bereichen zu entfernen. Das verbleibende dielektrische STI-Material ist in 2A als STI-Dielektrikum 202 dargestellt. Die dielektrische Hartmaske kann anschließend mithilfe von RIE, nasschemischem Ätzen, Gasphasenätzen oder einer Kombination dieser Techniken von den aktiven Bereichen entfernt werden, um die aktive Schicht 106 freizulegen. Auf diese Weise wurden die Abschnitte der aktiven Schicht, die entfernt wurden, gemäß diesem Prozess durch ein elektrisch trennendes Dielektrikum ersetzt.
STI wird üblicherweise mit Prozesstechnologie bei Strukturgrößen im Nano- bis Mikrometerbereich eingesetzt. Wie unten genau beschrieben wird, sind die vorliegenden Techniken zur Herstellung von FinFET-Einheiten mit Gate-Längen bis unter 30 nm, z. B. Gate-Längen bis ca. 22 nm, geeignet.
Alternativ kann eine Mesa-Isolation zum Definieren von aktiven Bereichen in dem SOI-Wafer von 1 verwendet werden. Wie aus der folgenden Beschreibung ersichtlich wird, werden Finnen-Hartmasken zur Fertigung einer Vielzahl von finnenförmigen Kanälen der Einheit verwendet. Die Finnen-Hartmasken können mit der STI-Isolationstechnik oder der Mesa-Isolationstechnik vor oder nach Durchführung der Isolationsschritte gefertigt werden. Folglich wurde in 2A lediglich beispielhaft gezeigt, dass die STI-Isolationsschritte durchgeführt werden, bevor die Finnen-Hartmasken ausgebildet werden. Der Prozess könnte jedoch das Ausbilden der Finnen-Hartmasken vor der Durchführung der STI-Isolationsschritte beinhalten. Dasselbe gilt für die Mesa-Isolation.
Ein zu berücksichtigender Faktor bei der Entscheidung, ob die Finnen-Hartmasken vor oder nach der Isolation ausgebildet werden sollen, besteht darin, dass es vorteilhaft sein kann, die Finnen-Strukturierung an einer Stelle in dem Prozess durchzuführen, an dem die Topografie auf dem Wafer weniger ausgeprägt ist. Folglich kann es bei einer Mesa-Isolation vorteilhaft sein, die Isolationsschritte nach der Hartmaskenstrukturierung durchzuführen, da die Finnen-Strukturierung ein anspruchsvollerer Lithografieschritt als die Lithografie der aktiven Bereiche ist. Bei der Finnen-Strukturierung wird die Form des Kanals festgelegt, und jede Ungleichmäßigkeit in der Breite der Finnen führt zu Schwankungen in der Schwellenspannung. Des Weiteren kann jede Rauigkeit der Strukturkanten ebenfalls zu Schwankungen in der Schwellenspannung oder zu einer verminderten Oberflächenbeweglichkeit im Kanal führen, Demgegenüber wird bei der Strukturierung von aktiven Bereichen die Form des Source- und des Drain-Bereichs festgelegt, die eine geringere Auswirkung auf die Leistungsfähigkeit der Einheit als der Kanal hat.
Daher wird bei der in 2B veranschaulichten beispielhaften Ausführungsform eine Vielzahl von Finnen-Hartmasken auf der aktiven Schicht 106 gefertigt. Gemäß einer beispielhaften Ausführungsform weist jede der Finnen-Hartmasken eine Höhe von ca. 2 nm bis ca. 50 nm auf. Wie in 2B dargestellt, können die Finnen-Hartmasken ausgebildet werden, indem zuerst ein Stapel eines Finnen-Hartmaskenmaterials abgeschieden und der Stapel anschließend mithilfe von Lithografie und Ätzen direkt strukturiert wird, um die jeweiligen Finnen-Hartmasken auszubilden. Gemäß einer beispielhaften Ausführungsform beinhaltet der Stapel des Finnen-Hartmaskenmaterials eine Oxidschicht (z. B. SiO₂), die thermisch auf der aktiven Schicht 106 bis zu einer Dicke von ca. 1 nm bis ca. 25 nm aufgewachsen ist, und eine Nitridschicht, die mithilfe einer chemischen Niederdruck-Gasphasenabscheidung (LPCVD) auf der SiO₂-Schicht bis zu einer Dicke von ca. 1 nm bis ca. 25 nm abgeschieden worden ist. Zu anderen Materialien, die in der Finnen-Hartmaske enthalten sein können, zählen ein Kohlenstoffmaterial, das bei hohen Temperaturen stabil ist, oder Hafniumoxid (HfO₂) oder Tantalnitrid (TaN). Lediglich beispielhaft sei gesagt, dass alle diese anderen Materialien einzeln als Finnen-Hartmaske oder in einer Kombination dieser Materialien (wie bei dem oben angegebenen Beispiel der Oxid-Nitrid-Kombination) in einen mehrschichtigen Stapel eingebunden verwendet werden können, unter der Voraussetzung, dass die oberste Schicht als Ätzmaske für die untere(n), darunterliegende(n) Schicht(en) dienen kann und dass es sich bei zumindest einer Schicht in dem Stapel um eine Ätzmaske für eine Ätzung eines Halbleitermaterials (z. B. der aktiven Schicht) handelt (wie es bei dem oben angegebenen Beispiel der Oxid-Nitrid-Kombination der Fall ist).
Der Stapel des Finnen-Hartmaskenmaterials wird anschließend direkt strukturiert, um eine Vielzahl von einzelnen Finnen-Hartmasken auszubilden. Es wird als Beispiel auf 2B verwiesen. Gemäß einer beispielhaften Ausführungsform werden Finnen-Hartmasken mit einem Rasterabstand hergestellt, d. h. mit einem Abstand zwischen jeweils benachbarten Finnen-Hartmasken (wie durch den Pfeil 208 angegeben) von ca. 20 nm bis ca. 200 nm und mit einer Breite D_fin (wie durch die Pfeile 210a und 210b angegeben) von ca. 2 nm bis ca. 40 nm. Insofern weisen die resultierenden Finnen ebenfalls einen Rasterabstand, d. h. einen Abstand zwischen benachbarten Finnen von ca. 20 nm bis ca. 200 nm und eine Breite von ca. 2 nm bis ca. 40 nm auf.
Alternativ könnten die Finnen-Hartmasken mithilfe einer Rasterabstands-Verdoppelungstechnik wie zum Beispiel einer Seitenwandabbildübertragung gefertigt werden. Beispielsweise kann ein Opferzwischenträgermaterial wie zum Beispiel polykristallines Silicium (Poly-Si) oder Kohlenstoff abgeschieden und strukturiert werden, und anschließend kann das/die gewünschte(n) Finnen-Hartmaskenmaterial(ien) (siehe oben) konform auf dem Opferzwischenträger abgeschieden und anisotrop geätzt werden, um Abstandsschichten auf Seitenwänden der Zwischenträger auszubilden. Anschließend können die Opferzwischenträger entfernt werden, sodass nur das Finnen-Hartmaskenmaterial übrig bleibt.
Abstandsverdoppelungstechniken wie zum Beispiel die Seitenwandabbildübertragung sind Fachleuten allgemein bekannt und werden daher hierin nicht weiter beschrieben. Unerwünschte Finnen-Hartmaskenstrukturen können ebenfalls mithilfe von Lithografie und Ätzen entfernt werden. Die zum Entfernen der unerwünschten Hartmaske verwendete Ätztechnik sollte so ausgewählt werden, dass bevorzugt die Hartmaske entfernt wird, ohne die anderen in der Struktur am vorderen Ende der Produktionslinie (front-end-of-line, FEOL) freigelegten Dünnschichten, insbesondere Silicium, zu entfernen. Diese Technik sollte auch mit dem lithografisch definierten Maskierungsmaterial (z. B. Fotolack) kompatibel sein. Zu Beispielen für diesen Prozess zählen ein RIE-Prozess auf der Grundlage von Fluorkohlenstoff bei einer Siliciumnitrid(SiN)-Hartmaske oder ein RIE-Prozess auf der Grundlage von BCl₃ bei HfO₂ oder TaN, sie sind jedoch nicht darauf beschränkt.
Bei einer weiteren Ausführungsform können die Finnen-Hartmasken mithilfe einer gerichteten Selbstanordnung unter Verwendung eines Diblock-Copolymers und eines geeigneten Schablonierungsschemas gefertigt werden. Beispielsweise können eine Kohlenstoff enthaltende Schicht und eine Hartmaskenschicht auf dem Finnen-Hartmaskenmaterial durch Aufschleudern oder mithilfe von Techniken auf der Grundlage einer CVD abgeschieden werden. Zu Beispielen für die Kohlenstoff enthaltende Schicht zählen durch CVD abgeschiedener amorpher Kohlenstoff oder eine durch Aufschleudertechniken abgeschiedene organische Planarisierungsschicht, sie sind jedoch nicht darauf beschränkt. Zu Beispielen für die Hartmaskenschicht zählen durch Niedertemperatur-CVD, -PECVD oder -ALD abgeschiedene Dünnschichten aus Siliciumoxid, -nitrid oder -oxinitrid, sie sind jedoch nicht darauf beschränkt. Außerdem kann diese Schicht aus einer durch Schleuderbeschichtung abgeschiedenen, Silicium oder Titan enthaltenden ARC-Schicht oder aus einer durch ALD abgeschiedenen TaN-, HfO₂-, oder Aluminiumoxid(Al₂O₃)-Dünnschicht bestehen. Nachdem diese Dünnschichten platziert worden sind, kann mithilfe von Lithografie und Chemoepitaxie einer geeigneten Neutralisatiofsschicht eine Schablonierungsstruktur auf der Fläche der Hartmaskenschicht ausgebildet werden. Die lithografische Struktur kann aufgelöst werden und so die darunter liegende Hartmaskenschicht freilegen. Ein Diblock-Copolymer aus Polystyrol (PS) und Poly(methylmetacrylat) (PMMA) kann auf die Fläche aufgeschleudert und getempert werden, um Polymer-Lamellen aus alternierendem PS und PMMA auszubilden. Die Periode der PS-PMMA-Struktur kann durch Abstimmen der Molekülmasse der Polymere angepasst werden, was geordnete Strukturen mit einem Rasterabstand von ca. 20 nm bis ca. 50 nm zur Folge hat. Das PMMA kann mithilfe eines selektiven RIE-Prozesses aus der Struktur entfernt werden. Nach der Ausbildung dieser Struktur kann die Struktur in die Hartmaskenschicht auf der organischen Planarisierungsschicht geätzt werden. Die anschließende Struktur kann wie oben beschrieben in die Hartmaskenstruktur übertragen werden. Unerwünschte Bereiche der Struktur können wie oben beschrieben mit einer weiteren Lithografie und Ätzung entfernt werden.
In ähnlicher Weise wird bei der in 2A und 3A dargestellten beispielhaften Ausführungsform (der Ausführungsform, bei der STI zum Definieren des aktiven Bereichs angewendet wurde) eine Vielzahl von Finnen-Hartmasken auf der aktiven Schicht 106 definiert. Die Finnen-Hartmasken können mithilfe derselben unmittelbar hierüber beschriebenen Techniken ausgebildet werden, und folglich können die Finnen-Hartmasken, wie in 3B dargestellte dieselbe Zusammensetzung (z. B. eine duale Oxid-(z. B. SiO₂)/Nitrid-Hartmaske) und dieselben Abmessungen aufweisen, wie im Zusammenhang mit der Beschreibung von 2B oben beschrieben worden ist.
Bei einer Mesa-Isolation, wie in 3B dargestellt, können nun die Isolationsschritte durchgeführt werden (wenn sie nicht bereits vor der Hartmaskenausbildung durchgeführt wurden), um einen aktiven Bereich in der aktiven Schicht 106 zu definieren. Gemäß einer beispielhaften Ausführungsform wird die Mesa-Isolation durchgeführt, indem zuerst eine (nicht dargestellte) dielektrische Hartmaske auf Abschnitten der aktiven Schicht 106 ausgebildet wird, die als aktive Bereiche der Einheit dienen. Abschnitte der aktiven Schicht 106 außerhalb des aktiven Bereichs, die nicht durch die dielektrische Hartmaske geschützt sind, werden anschließend zum Beispiel mithilfe von RIE entfernt (diese Abschnitte der aktiven Schicht 106, die entfernt werden, entsprechen nichtaktiven Bereichen der Einheit).
Um den Damaszener-Gate-Prozess zu beginnen, wird als Nächstes ein Dummy-Gate ausgebildet. Der Prozess der Ausbildung des Dummy-Gate beinhaltet als Erstes das Abscheiden eines Stapels eines Dummy-Gate-Materials auf der aktiven Schicht 105 und anschließendes Strukturieren des Materials, um das Dummy-Gate über einem mittleren Abschnitt der Finnen-Hartmasken auszubilden. Gemäß einer beispielhaften Ausführungsform beinhaltet der Stapel des Dummy-Gate-Materials hier eine Oxidschicht auf der aktiven Schicht (die als Ätzstopp für die Dummy-Gate-Ätzung dienen soll, dargestellt als Oxidschicht 402 in 4A oder als Oxidschicht 410 in 4B, siehe unten) und eine Poly-Si-Schicht auf der Oxidschicht. Eine Siliciumnitrid-Hartmaskenschicht (die nicht als Teil des Dummy-Gate betrachtet wird, da sie zum Schutz der Oberseite des Dummy-Gate vor Prozessen dient, die das Dummy-Gate-Material angreifen, wie zum Beispiel vor RIE, epitaktischem Siliciumwachstum oder Silicidierung, und die später in dem Prozess von der Oberseite des Dummy-Gate entfernt wird) kann auf der Poly-Si-Schicht ausgebildet werden. Lediglich als Beispiel kann die Oxidschicht durch thermisches Oxidieren der freigelegten Fläche der aktiven Schicht 106 ausgebildet werden, oder sie kann mithilfe von beispielsweise CVD oder ALD auf der aktiven Schicht 106 abgeschieden werden. In beiden Fällen weist die Oxidschicht eine Dicke von ca. 0,5 nm bis ca. 2 nm auf. Die Poly-Si-Schicht kann mittels CVD bis zu einer Dicke von ca. 40 nm bis ca. 200 nm auf der Oxidschicht und über den Finnen-Hartmasken abgeschieden werden. Die Siliciumnitrid-Hartmaskenschicht kann mittels CVD bis zu einer Dicke von ca. 10 nm bis ca. 100 nm auf der Poly-Si-Schicht abgeschieden werden.
Da die Dummy-Gate-Materialien über den Finnen-Hartmasken statt auf einer ebenen Fläche abgeschieden werden, kann es des Weiteren wünschenswert sein, eine der Schichten der Materialien (z. B. mithilfe von CMP) nach der Abscheidung zu planarisieren, um die Topografie zu verringern. Nach dem Abscheiden der Poly-Si-Schicht kann die Poly-Si-Schicht zum Beispiel planarisiert werden (z. B. mittels CMP), um eine ebene Fläche bereitzustellen, auf der die Siliciumnitrid-Hartmaskenschicht abgeschieden werden soll.
Als Nächstes wird der Stapel der Materialien strukturiert, um Dummy-Gates 404 (4A) und 414 (4B) auszubilden. Das Strukturieren wird unter Verwendung von Lithografie (d. h. fotolithografischem Strukturieren eines Fotolackstapels) und Ätzen (d. h. RIE) erzielt, was, von einem mittleren Abschnitt abgesehen, der sich mittig über den Finnen-Hartmasken befindet und bei dem es sich um das Dummy-Gate 404 (4A)/412 (4B) handelt (wobei die Oxidschicht 402 oder 410 als Ätzstopp verwendet wird), in der Entfernung der gesamten Poly-Si-Schicht resultiert. Die Siliciumnitrid-Hartmaskenschicht wird ebenfalls in diesem Prozess strukturiert, wobei jeweils eine Siliciumnitrid-Hartmaske 406/414 auf dem Dummy-Gate 404/412 ausgebildet wird. Wie oben hervorgehoben, dient die Siliciumnitrid-Hartmaske zum Schutz der Oberseite des Dummy-Gate und wird später in dem Prozess entfernt. Gemäß einer beispielhaften Ausführungsform weist das Dummy-Gate 404 oder 412 eine Höhe (als Höhe 404H in 4A oder als Höhe 412H in 4B dargestellt) von ca. 40 nm bis ca. 200 nm und eine Länge (als Länge 404L in 4A oder als Länge 412L in 4B dargestellt) von ca. 5 nm bis ca. 45 nm auf. Es ist zu beachten, dass nicht durch das Dummy-Gate abgedeckte Abschnitte der Finnen-Hartmasken (d. h. Abschnitte der Finnen-Hartmaske, die sich unter dem Dummy-Gate hervor erstrecken) mithilfe eines zusätzlichen und anschließenden Ätzschrittes weggeätzt werden können. Dieser Schritt ist jedoch optional. Es kann vorteilhaft sein, die nicht durch das Dummy-Gate abgedeckten Abschnitte der Finnen-Hartmasken zu erhalten, da sie dazu verwendet werden können, eine selbstausgerichtete Textur in den Source- und den Drain-Bereich der Einheit einzubringen. Diese Abschnitte der Finnen-Hartmasken können mithilfe von RIE, nasschemischen. Ätzen, Gasphasenätzen oder einer Kombination dieser Techniken entfernt werden.
Das Dummy-Gate definiert einen Abschnitt der aktiven Schicht 106, in dem Finnen ausgebildet werden (siehe unten), wobei die Finnen als Kanalbereich der Einheit dienen. Nicht durch das Dummy-Gate abgedeckte Abschnitte der aktiven Schicht 106 (die hierin auch als außerhalb des Dummy-Gate befindlich bezeichnet werden) dienen als Source- und Drain-Bereiche der Einheit. Der Source- und der Drain-Bereich können nun mithilfe aller geeigneten Techniken gefertigt werden, die Fachleuten bestens bekannt sind, wie zum Beispiel durch Verwendung von Abstandsschichten, Ionenimplantation, Source/Drain-Vertiefung, epitaktischem Aufwachsen von integrierten Source/Drain-Materialien, Aktivierungstempervorgängen und/oder Salicidbildung.
5A, die sich aus 4A (der Ausführungsform, in der STI zum Definieren des aktiven Bereichs verwendet wurde) ergibt, veranschaulicht zum Beispiel eine in die Source/Drain-Bereiche 502 und 504 durchgeführte Ionenimplantation. Wie in 5A dargestellt, wird die Ionenimplantation durch optionale Abstandsschichten 506, die auf den Seitenwänden des Dummy-Gate 404 und der Siliciumnitrid-Hartmaske 406 ausgebildet worden sind, von dem Kanalbereich versetzt. Die Abstandsschichten 506 können auch wünschenswert sein, um das Dummy-Gate-Material vor nachfolgenden Prozessen wie zum Beispiel Silicidierung oder Epitaxie zu schätzen (siehe unten). Die Abstandsschichten 506 können mithilfe jedes herkömmlichen, nach dem Stand der Technik bekannten Prozesses gefertigt werden und können aus jedem geeigneten Abstandsschichtmaterial (z. B. einem Nitridmaterial) ausgebildet werden. Gemäß einer beispielhaften Ausführungsform weiden die Source/Drain-Bereiche 502 und 504 mithilfe von tiefen Implantationen von oben nach unten mit einem Dotiermittel dotiert. Zu geeigneten Dotiermitteln zählen Bor, Arsen und Phosphor, sie sind jedoch nicht auf diese beschränkt. Die in den Source- und den Drain-Bereich implantierten Dotiermittel können abhängig von der Wärmebeständigkeit und den thermischen Anforderungen des jeweiligen erwünschten Ersatzgate-Flusses entweder an dieser Stelle oder an einer nachfolgenden Stelle im Fertigungsprozess mithilfe von schneller thermischer Hochtemperaturtemperung (RTA) aktiviert werden. Die RTA kann zum Beispiel durchgeführt werden, wenn Silicid auf den Source/Drain-Bereichen platziert oder nicht platziert worden ist oder wenn kein Silicid auf ihnen platziert worden ist, jedoch eine oder mehrere dielektrische Dünnschichten auf ihnen vorhanden sind. Derselbe Prozess kann durchgeführt werden, um die Source/Drain-Bereiche 512 und 514 in der Ausführungsform mit Mesa-Isolation auszubilden (d. h. einschließlich des Ausbildens von Abstandsschichten 516 auf den Seitenwänden des Dummy-Gate 412 und der Siliciumnitrid-Hartmaske 414, um die Ionenimplantation von dem Kanalbereich zu versetzen und das Dummy-Gate während nachfolgender Bearbeitungsschritte zu schützen). Es wird auf 5B verwiesen, die sich aus 4B ergibt. Abschnitte der Ätzstopp-Oxidschicht 402 (5A) oder der Ätzstopp-Oxidschicht 410 (5B) sind noch unter dem Dummy-Gate-Stapel vorhanden, können jedoch aus dem Source- und dem Drain-Bereich entfernt werden (zum Beispiel mithilfe eines aus einer Vielfalt von herkömmlichen Nassreinigungsverfahren wie beispielsweise Eintauchen in Fluorwasserstoff (HF) im Anschluss an das RIE).
Im Gegensatz dazu wird bei herkömmlichen Prozessablaufen wie zum Beispiel dem bei Schulz beschriebenen (siehe oben) kein Dummy-Gate zum Fertigen der Source/Drain-Bereiche vor der Ausbildung des Gate eingesetzt. Des Weiteren ermöglichen herkömmliche Prozessabläufe, wie oben beschrieben, die Ausbildung von Finnen nicht mit der für die Herstellung erforderlichen Präzision und Gleichmäßigkeit, insbesondere im Zusammenhang mit der Technologie skalierter Prozesse.
Ein Silicid-zuerst- (silicide-first) oder ein Silicid-zuletzt-Prozess (silicide-last) kann zum Ausbilden von Silicidbereichen auf den Source/Drain-Bereichen angewendet werden. Beim ersten können die Silicidbereiche 602 (6A) oder 604 (6B) an dieser Stelle im Prozess auf den Source/Drain-Bereichen 502/504 (6A) oder 512/514 (6B) ausgebildet werden. Aufgrund von thermischen Einschränkungen des Silicidmaterials und der thermischen Anforderungen anderer Schritte wie zum Beispiel der Gate-Stapelausbildung kann es vorzuziehen sein, eine Silicidschicht erst auszubilden, nachdem das abschließende Gate-Metall platziert worden ist, und dabei ein Silicid zu verwenden, das auf dem Boden eines in einer dielektrischen Schicht erstellten Grabens ausgebildet worden ist, das im Folgenden als Grabensilicid bezeichnet wird. Hierbei handelt es sich um einen Silicid-zuletzt-Ansatz. Wie in der gesamten Beschreibung stellt 6A, die sich aus 5A ergibt, die Ausführungsform dar, in der eine STI zum Definieren des aktiven Bereichs verwendet wurde, und 6B, die sich aus 5B ergibt, stellt die Ausführungsform dar, in der eine Mesa-Isolation zum Definieren des aktiven Bereichs verwendet wurde.
Als Nächstes wird eine dielektrische Füllmaterialschicht 702 (7A) oder 704 (7B) um das Dummy-Gate herum abgeschieden. Wie in der gesamten Beschreibung stellt 7A, die sich aus 6A ergibt, die Ausführungsform dar, in der eine STI zum Definieren des aktiven Bereichs verwendet wurde, und 7B, die sich aus 6B ergibt, stellt die Ausführungsform dar, in der eine Mesa-Isolation zum Definieren des aktiven Bereichs verwendet wurde. Die Füllmaterialschicht 702 (7A) oder 704 (7B) kann jedes geeignete Füllmaterial beinhalten, zum Beispiel ein dielektrisches Material wie beispielsweise SiO₂, das durch eine CVD-, PECVD-, ALD- oder Aufschleudertechnik oder durch eine Kombination dieser Techniken abgeschieden wird.
Anschließend wird eine CMP angewendet, um das dielektrische Füllmaterial zu planarisieren, wodurch eine Oberfläche des Dummy-Gate freigelegt wird. Die Hartmaske 406 oder 414 und Abschnitte der Abstandsschichten 506 oder 516 über dem Dummy-Gate können in diesem Prozess entfernt werden. Wenn etwas Hartmasken- und/oder Abstandsschichtmaterial verbleibt, kann ein anschließender Ätzschritt unter Verwendung von RIE, nasschemischem Ätzen oder Gasphasenätzen angewendet werden, um das verbleibende Material zu entfernen. Beispielweise kann Phosphorsäure bei erhöhter Temperatur angewendet werden, um eine Entfernung der SiN-Dünnschicht mit hoher Selektivität in Bezug auf SiO₂ zu erzielen. Es wird auf 6A bzw. 6B verwiesen. Demgemäß weisen die dielektrischen Füllmaterialschichten 702 oder 704 eine Dicke entsprechend der Höhe des Dummy-Gate 404 bzw. 412 von beispielsweise ca. 40 nm bis ca. 200 nm auf.
Als Nächstes wird das Dummy-Gate 404/412 entfernt, wodurch ein Gate-Graben 802/804 in der Füllmaterialschicht 702/704 ausgebildet wird. Es wird auf 8A bzw. 8B verwiesen. Wie in der gesamten Beschreibung stellt 8A, die sich aus 7A ergibt, die Ausführungsform dar, in der eine STI zum Definieren des aktiven Bereichs verwendet wurde, und 8B, die sich aus 7B ergibt, stellt die Ausführungsform dar, in der eine Mesa-Isolation zum Definieren des aktiven Bereichs verwendet wurde. Da es sich bei dem Graben 802/804 um eine negative Struktur des Dummy-Gate 404/412 handelt, befindet sich der Graben 802/804 ebenfalls mittig über den Finnen-Hartmasken. Es wird auf 8A bzw. 8B verwiesen. Gemäß einer beispielhaften Ausführungsform grenzt der Gate-Graben 802/804 einen Finnen-Kanalbereich der FinFET-Einheit von dem Source- und dem Drain-Bereich der Einheit ab.
Das Dummy-Gate kann mithilfe einer nasschemischen Ätzung oder einer Trockenätzung entfernt werden. Gemäß einer beispielhaften Ausführungsform wird eine Nassätzung (wie zum Beispiel eine TMAH-Ätzung oder eine Ätzung mit warmem Ammoniak) oder eine Trockenätzung wie zum Beispiel RIE angewendet, um das Dummy-Gate 404/412 jeweils selektiv in Bezug auf das Füllmaterial 702/704 zu entfernen. Die Oxidschicht 402 (8A) oder 410 (8B) dient während des Dummy-Gate-Entfernungsprozesses als Ätzstopp.
Technikers zum Einsetzen einer Dummy-Gate-Struktur zusammen mit einer FinFET-Architektur werden auch in der an Chang et al. erteilten US-Patentschrift Nr. 7 923 337 mit dem Titel „Fin Field Effect Transistor Devices with Self-Aligned Source and Drain Regions” und in der durch Chang et al. eingereichten US-Patentanmeldung mit der Veröffentlichungsnr. 2009/0302372 mit dem Titel „Fin Field Effect Transistor Devices with Self-Aligned Source and Drain Regions” beschrieben, deren beider Inhalt durch Bezugnahme hierin eingeschlossen werden. Die Verwendung eines Dummy-Gate ist ein wichtiger Aspekt der vorliegenden Techniken. Zum einen ermöglicht das Dummy-Gate, dass die Finnen-Hartmasken vor der Ausbildung der Füllmaterialschicht platziert werden können, sodass die freigelegten Finnen-Hartmasken bereits in dem Graben vorhanden sind, wenn das Dummy-Gate entfernt wird. Die Finnen-Hartmasken sind wichtig, damit präzisere und gleichmäßigere Finnen in dem Finnen-Bereich ausgebildet werden. Aufgrund der Topografie im Graben wäre das Strukturieren klar definierter Finnen mit geraden Seitenwänden innerhalb des Grabens, ohne dass die Finnen-Hartmasken bereits vorhanden sind, äußerst schwierig, wenn es überhaupt möglich wäre. Wie oben beschrieben, ist eine Minimierung von Abweichungen der Finnen-Abmessungen wünschenswert, da Abweichungen die Schwellenwerte der Einheit ändern kennen. Zum zweiten ermöglicht das Dummy-Gate, dass die Source/Drain-Bereiche vor dem Einbringen des letzten (Ersatz-)Gate-Materials gefertigt werden können. Diese Abfolge ermöglicht die Anwendung von Hochtemperaturschritten wie zum Beispiel die Aktivierung des Source/Drain-Dotiermittels, die für das abschließende Gate-Material nachteilig sein können.
Als Nächstes werden Finnen in der aktiven Schicht 106 ausgebildet. Es wird auf 9A bzw. 9B verwiesen. Wie in der gesamten Beschreibung stellt 9A, die sich aus 8A ergibt, die Ausführungsform dar, in der eine STI zum Definieren des aktiven Bereichs verwendet wurde, und 9B, die sich aus 8B ergibt, stellt die Ausführungsform dar, in der eine Mesa-Isolation zum Definieren des aktiven Bereichs verwendet wurde.
Gemäß einer beispielhaften Ausführungsform wird eine anisotrope (z. B. Silicium-) RIE angewendet, um Abschnitte, beispielsweise die Abschnitte 902/904, der aktiven Schicht 106 in dem Graben 802/804 zu entfernen, die nicht durch die Finnen-Hartmasken abgedeckt werden. Es wird auf 9A bzw. 9B verwiesen. Das BOX 102 dient als Ätzstopp. Die Oxidschicht 402/410 kann entfernt werden, indem der Finnen-RIE-Abfolge ein Durchbruchschritt hinzugefügt wird oder indem eine kurze Nassätzung vor der RIE angewendet wird.
Ein Vorteil der vorliegenden Lehren besteht darin, dass die Finnen nur in dem Graben 602/804 geätzt werden und die Source/Drain-Bereiche der Einheit unter der jeweiligen Füllmaterialschicht unversehrt bleiben. Des Weiteren sind auf diese Weise hergestellte Source/Drain-Bereiche mit dem Graben 802/804 und folglich mit einem Gate der Einheit, das in dem Graben ausgebildet wird, selbstausgerichtet (siehe unten).
Wie oben beschrieben, können die vorliegenden Techniken zum Ausbilden von Finnen verwendet werden, die einen Rasterabstand, d. h. einen Abstand zwischen jeweils benachbarten Finnen von ca. 20 nm bis ca. 200 nm und eine Breite von ca. 2 nm bis ca. 40 nm aufweisen. Des Weiteren kann jede der Finnen eine Höhe von ca. 10 nm bis ca. 50 nm aufweisen.
Innere Abstandsschichten 1002/1004 können optional in dem Graben 802/804 ausgebildet werden. Es wird auf 10A bzw. 10B verwiesen. Wie in der gesamten Beschreibung stellt 10A, die sich aus 9A ergibt, die Ausführungsform dar, in der eine STI zum Definieren des aktiven Bereichs verwendet wurde, und 10B, die sich aus 9B ergibt, stellt die Ausführungsform dar, in der eine Mesa-Isolation zum Definieren des aktiven Bereichs verwendet wurde. Dieser Schritt ist optional. Das Platzieren von Abstandsschichten zwischen Bereichen, aus denen die Source/Drain-Bereiche der Einheit und das Gate der Einheit (das in dem Graben 802/804 ausgebildet wird, siehe unten) gebildet werden, trägt zur Minimierung der parasitären Kapazität in der fertiggestellten Einheit bei, es ist jedoch nicht erforderlich, um einen Gate-Source/Drain-Kurzschluss während eines epitaktischen Aufwachsens oder einer Silicidierung bei erhöhten Source/Drain-Bereichen (raised source/drain, RSD), d. h. wie bei üblichen FinFET-Abläufen, zu verhindern.
Gemäß einer beispielhaften Ausführungsform werden die inneren Abstandsschichten 1002/1004 ausgebildet, indem zuerst eine Nitridschicht konform in dem Graben 802 bzw. 804 abgeschieden wird. Anschließend wird eine anisotrope Nitrid-RIE angewendet, um die inneren Abstandsschichten 1002/1004 in der Nitridschicht zu definieren. Eine lange Überätzung ist erforderlich, um die Seitenwände der Finnen freizulegen, sodass die Abstandsschichten nur entlang der Seitenwände des Grabens und nicht auf den Finnen vorhanden sind. Der Mindestabtrag der Abstandsschichten 1002/1004 ist folglich die Höhe der Finnen und der verbleibenden Finnen-Hartmaskenschichten. Das Ausmaß der Überätzung betragt zum Beispiel zwischen ca. 50 Prozent (%) und ca. 80% der Ätzzeit, die zum Entfernen der gesamten Nitridschicht erforderlich ist. Nährend dieser Ätzung kann auch der Nitridabschnitt der Finnen-Hartmasken entfernt werden (wobei der Oxid-Abschnitt, z. B. der SiO₂-Abschnitt, verbleibt). Es wird auf 9A bzw. 9B verwiesen.
Als Nächstes können optional alle über den Finnen verbleibenden Finnen-Hartmasken beispielsweise unter Verwendung einer isotropen RIE entfernt werden. Es wird auf 11A bzw. 11B verwiesen. Wie in der gesamten Beschreibung stellt 11A, die sich aus 10A ergibt, die Ausführungsform dar, in der eine STI zum Definieren des aktiven Bereichs verwendet wurde, und 11B, die sich aus 10B ergibt, stellt die Ausführungsform dar, in der eine Mesa-Isolation zum Definieren des aktiven Bereichs verwendet wurde. Das Entfernen der Finnen-Hartmasken ist jedoch nicht in allen Fällen erforderlich. Die Finnen-Hartmasken können zum Beispiel oben auf den Finnen verbleiben, wenn eine Dual-Gate-Einheitenstruktur erwünscht ist, bei der sich Kanäle nur auf den vertikalen Flächen von Finnen befinden (d. h. ein FinFET).
Die Finnen-Hartmasken können entfernt werden, wenn eine Tripel-Gate-Einheitenstruktur (d. h. ein Tri-Gate) erwünscht ist, bei der sich Kanäle sowohl auf den vertikalen Flächen als auch auf der Oberseite der Finnen befinden.
Wenn eine Gate-all-around-Einheitenstruktur erwünscht ist, bei der sich Kanäle auf allen vier Seiten der Finne befinden, kann optional ein freigelegter Abschnitt 1202/1204 des BOX 102 in dem Graben zwischen den Finnen unterätzt/vertieft werden. Es wird auf 12A bzw. 12B verwiesen. Wie in der gesamten Beschreibung stellt 12A, die sich aus 11A ergibt, die Ausführungsform dar, in der eine STI zum Definieren des aktiven Bereichs verwendet wurde, und 12B, die sich aus 11B ergibt, stellt die Ausführungsform dar, in der eine Mesa-Isolation zum Definieren des aktiven Bereichs verwendet wurde. Dieser Schritt ist optional. Gemäß einer beispielhaften Ausführungsform wird der abschnitt 1202/1204 des BOX 102 unter Verwendung einer isotropen Nassätzung wie zum Beispiel HF unterätzt. Dieser Prozess legt eine zusammenhängende Fläche um jede der Finnen in dem Kanalbereich frei. Das Ersatzgate kann dann so ausgebildet werden, dass es jede der Finnen vollständig umgibt (d. h. eine Gate-all-around-Anordnung). Es wird als Beispiel auf die unten beschriebenen 15A und 15B verwiesen.
Des Weiteren können optional Prozesse zur Optimierung der Kanaloberfläche durchgeführt werden, um die Beweglichkeit der Oberflächenladung zu verbessern und Grenzflachen-Störstellen zu verringern. Lediglich als Beispiel kann eine dünne Oxidopferschicht 1302/1304 thermisch auf den freigelegten Flächen der Finnen aufgewachsen (d. h. die freigelegten Flächen der Finnen werden so abgedeckt, dass die Finnen in dieser Darstellung nicht zu sehen sind) und anschließend abgelöst werden, um mit ihr eine Oberflächenschicht der Finnen-Kanäle zu entfernen, die möglicherweise während einer Plasmabearbeitung beschädigt worden ist, wodurch eine gleichmäßigere Kanaloberfläche erzeugt wird. Es wird auf 13A bzw. 13B verwiesen. Alternativ kann eine Temperung von ca. 600°C bis ca. 900°C durchgeführt werden, bei der ein Gas wie beispielsweise Wasserstoff (H₂) vorhanden ist, um einen begrenzten Rückstrom von Atomen an der Oberfläche der Finnen-Kanäle zu ermöglichen, um beschädigte Stellen zu reparieren oder eine gleichmäßigere Kanaloberfläche zu erzeugen. 13A/13B ergeben sich zwar aus 11A/11B, derselbe in 13A/13B veranschaulichte Prozess kann jedoch auch in den in 12A bzw. 12B dargestellten optionalen Gate-all-around-Ausführungsformen durchgeführt werden. Wie in der gesamten Beschreibung stellt 13A die Ausführungsform dar, in der eine STI zum Definieren des aktiven Bereichs verwendet wurde, und 138 stellt die Ausführungsform dar, in der eine Mesa-Isolation zum Definieren des aktiven Bereichs verwendet wurde.
Abschließend wird ein Ersatzgate-Stapel 1402/1404 ausgebildet. Es wird auf 14A bzw. 14B verwiesen. Wie in der gesamten Beschreibung stellt 14A, die sich aus 13A ergibt, die Ausführungsform dar, in der eine STI zum Definieren des aktiven Bereiche verwendet wurde, und 14B, die sich aus 13B ergibt, stellt die Ausführungsform dar, in der eine Mesa-Isolation zum Definieren des aktiven Bereichs verwendet wurde. Um den Ersatzgate-Stapel 1402/1404 auszubilden, wird ein Stapel von Ersatzgate-Materialien durch aufeinanderfolgende Abscheidungsprozesse sowohl in dem Graben 802/804 als auch über dem dielektrischen Füllmaterial ausgebildet. Gemäß einer beispielhaften Ausführungsform beinhaltet der Stapel der Ersatzgate-Materialien insbesondere eine Gate-Dielektrikum (um das Gate von den Finnen-Kanälen zu trennen) und ein Gate-Metall auf dem Gate-Dielektrikum. Folglich beginnt in diesem Beispiel der Prozess der Ausbildung des Ersatzgate damit, dass zuerst ein geeignetes Gate-Dielektrikum in dem Graben 802/804 und über dem dielektrischen Füllmaterial abgeschieden wird. Zu geeigneten Gate-Dielektrika zählen SiO₂ und/oder HfO₂, sie sind jedoch nicht darauf beschränkt. Als Nächstes werden ein oder mehrere geeignete Gate-Metalle über dem Gate-Dielektrikum abgeschieden (d. h. so, dass der Stapel der Ersatzgate-Materialien in dem Graben 802/804 und über dem dielektrischen Füllmaterial vorhanden ist). Bei einer beispielhaften Ausführungsform wird ein Metall zum Einstellen der Austrittsarbeit zusammen mit einem Füllmetall als Gate-Metall verwendet. Beispielsweise werden ein oder mehrere Metalle zum Einstellen der Austrittsarbeit als Erstes auf dem Gate-Dielektrikum abgeschieden. Zu geeigneten Gate-Metallen zum Einstellen der Austrittsarbeit zählen Titannitrid (TiN) und/oder TaN, sie sind jedoch nicht auf diese beschränkt. Als Nächstes wird ein Füllmetall auf dem Metall zum Einstellen der Austrittsarbeit abgeschieden. Zu geeigneten Füllmetallen zählen Wolfram (W) und/oder Aluminium (Al), sie sind jedoch nicht auf diese beschränkt. Jede der Schichten in dem Stapel der Ersatzgate-Materialien kann zum Beispiel durch CVD oder ALD abgeschieden werden.
Durch den abgeschiedenen Stapel von Ersatzgate-Materialien wird der Graben 802/804 überfüllt. Gemäß einer beispielhaften Ausführungsform wird dieses überschüssige Material entfernt, d. h. es wird von dem Ersatzgate mithilfe einer CMP abgetragen, um alles abgeschiedene Ersatzgate-Material zu entfernen, das sich nicht in einem Gate-Graben befindet (wodurch auch etwas von dem dielektrischen Füllmaterial 702/704, siehe 14A bzw. 14B, entfernt werden kann). Dies resultiert in einem Ersatzgate-Stapel, der jede der Finnen teilweise umgibt. Bei einem All-around-Gate umgibt das Gate zumindest einen Abschnitt jeder der Finnen vollständig.
Eine optionale All-around-Gate-Anordnung wird in 15A und 15B veranschaulicht. 15A und 15B ergeben sich zwar jeweils aus 12A und 12B, es versteht sich jedoch, dass alle Zwischenschritte wie beispielsweise die in 13A und 13B dargestellten auf dieselbe Weise durchgeführt werden können, wie oben beschrieben. Wie in der gesamten Beschreibung stellt 15A die Ausführungsform dar, in der eine STI zum Definieren des aktiven Bereichs verwendet wurde, und 15B stellt die Ausführungsform dar, in der eine Mesa-Isolation zum Definieren des aktiven Bereichs verwendet wurde. Wie im Zusammenhang mit der Beschreibung von 12A und 12B oben beschrieben, kann ein freigelegter Abschnitt des BOX 102 in dem Graben zwischen den Finnen unterätzt/vertieft werden, um eine zusammenhängende Flache um jede der Finnen in dem Kanalbereich freizulegen, wenn eine Gate-all-around-Einheitenstruktur mit Kanälen auf allen vier Seiten der Finne erwünscht ist. 15A und 15B, die sich aus dieser optionalen Ausführungsform ergeben, veranschaulichen, wie der Ersatzgate-Stapel, nachdem er wie oben beschrieben ausgebildet worden ist, zumindest einen Abschnitt jeder der Finnen vollständig umgibt (der Gate-all-around-Ersatzgate-Stapel ist in 15A und 15B mit 1402' bzw. 1404' bezeichnet, um ihn von dem Ω-förmigen Ersatzgate-Stapel in 14A und 14B zu unterscheiden, der jede der Finnen nicht vollständig umgibt, beide Typen von Ersatzgate-Stapeln werden jedoch auf genau dieselbe Weise ausgebildet (und bearbeitet, z. B. abgetragen), wie oben beschrieben).

Claims

Verfahren zum Fertigen einer Feldeffekttransistor-Einheit, das die folgenden Schritte umfasst: Bereitstellen eines Wafers, der eine aktive Schicht (106) auf einem Isolator (102) aufweist; Strukturieren einer Vielzahl von Finnen-Hartmasken auf der aktiven Schicht; Platzieren eines Dummy-Gate (404; 412) mit einer daraufliegenden Gate-Hartmaske (406; 414) über einem mittleren Abschnitt der Finnen-Hartmasken,; Ausbilden von Abstandschichten (506; 516) auf Seitenwänden des Dummy-Gates und der Gate-Hartmaske, wobei Abschnitte der aktiven Schicht außerhalb des Dummy-Gates und der Abstandschichten als Source- und Drain-Bereiche (502, 504; 512, 514) der Einheit dienen; Implantieren eines oder mehrerer Dotiermittel in die Source- und Drain-Bereiche; Abscheiden einer dielektrischen Füllmaterialschicht (702; 704) um das Dummy-Gate und die Abstandschichten herum; Entfernen des Dummy-Gates, um einen Graben (802; 804) in der dielektrischen Füllmaterialschicht auszubilden, wobei die Finnen-Hartmasken auf der aktiven Schicht in dem Graben vorhanden sind; Verwenden der Finnen-Hartmasken, um eine Vielzahl von Finnen in der aktiven Schicht in dem Graben zu ätzen, wobei die Finnen als Kanalbereich der Einheit dienen; Aktivieren der in den Source- und Drain-Bereichen implantierten Dotiermittel mithilfe von schneller thermischer Temperung; und Ausbilden eines Metall-Ersatzgates (1402; 1404) in dem Graben, wobei der Schritt der Aktivierung der in den Source- und Drain-Bereichen implantierten Dotiermittel vor dem Schritt des Ausbildens des Metall-Ersatzgates in dem Graben durchgeführt wird, wobei das Metall-Ersatzgate ein Metall zum Einstellen der Austrittsarbeit des Metall-Ersatzgates und ein Füllmetall aufweist.
Verfahren nach Anspruch 1, das des Weiteren den folgenden Schritt umfasst: Definieren zumindest eines aktiven Bereichs in der aktiven Schicht durch Entfernen von Abschnitten der aktiven Schicht außerhalb des aktiven Bereichs.
Verfahren nach Anspruch 2, das des Weiteren den folgenden Schritt umfasst: Ersetzen der Abschnitte der aktiven Schicht, die entfernt worden sind, durch ein dielektrisches Material.
Verfahren nach Anspruch 1, das des Weiteren den folgenden Schritt umfasst: Entfernen von Abschnitten der Finnen-Hartmasken, die sich unter dem Dummy-Gate hervor erstrecken.
Verfahren nach Anspruch 1, das des Weiteren den folgenden Schritt umfasst: Planarisieren der dielektrischen Füllmaterialschicht, um eine Oberseite des Dummy-Gates freizulegen.
Verfahren nach Anspruch 1, wobei es sich bei jeder der Finnen-Hartmasken um eine duale Hartmaskenstruktur handelt, die eine Nitrid-Finnen-Hartmaskenschicht und eine Oxid-Finnen-Hartmaskenschicht umfasst.
Verfahren nach Anspruch 1, das des Weiteren den folgenden Schritt umfasst: Entfernen der Finnen-Hartmasken von der Oberseite der Finnen.
Verfahren nach Anspruch 7, das des Weiteren die folgenden Schritte umfasst: Aufwachsen einer Oxidopferschicht auf freigelegten Flüchen der Finnen; und Ablösen der Oxidopferschicht, um alle Oberflächenschäden von den Finnen zu beseitigen.
Verfahren nach Anspruch 1, das des Weiteren den folgenden Schritt umfasst: Vertiefen eines freigelegten Abschnitts (1202; 1204) des Isolators in dem Graben zwischen den Finnen.
Verfahren nach Anspruch 9, wobei der freigelegte Abschnitt des Isolators mithilfe einer isotropen Nassätzung vertieft wird.
Verfahren nach Anspruch 1, das des Weiteren den folgenden Schritt umfasst: Ausbilden eines Gate-Dielektrikums auf den Finnen, das das Ersatzgate von den Finnen trennt.
Verfahren nach Anspruch 9, wobei das Metall-Ersatzgate (1402; 1404) zumindest einen Abschnitt jeder der Finnen vollständig umgibt.