DE102011000911A1 - Nitridhalbleiterbauelement - Google Patents

Nitridhalbleiterbauelement Download PDF

Info

Publication number
DE102011000911A1
DE102011000911A1 DE102011000911A DE102011000911A DE102011000911A1 DE 102011000911 A1 DE102011000911 A1 DE 102011000911A1 DE 102011000911 A DE102011000911 A DE 102011000911A DE 102011000911 A DE102011000911 A DE 102011000911A DE 102011000911 A1 DE102011000911 A1 DE 102011000911A1
Authority
DE
Germany
Prior art keywords
group iii
iii nitride
barrier layer
layer
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102011000911A
Other languages
English (en)
Other versions
DE102011000911B4 (de
Inventor
Oliver Haeberlen
Walter Rieger
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of DE102011000911A1 publication Critical patent/DE102011000911A1/de
Application granted granted Critical
Publication of DE102011000911B4 publication Critical patent/DE102011000911B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/852—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs being Group III-V materials comprising three or more elements, e.g. AlGaN or InAsSbP
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/343—Gate regions of field-effect devices having PN junction gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/602—Heterojunction gate electrodes for FETs

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

Es wird ein Halbleiterbauelement beschrieben. Bei einer Ausführungsform enthält das Bauelement eine Gruppe-III-Nitridkanalschicht (3) und eine Gruppe-III-Nitridbarrierenschicht (4) auf der Gruppe-III-Nitridkanalschicht (3), wobei die Gruppe-III-Nitridbarrierenschicht (4) einen ersten Abschnitt (4-1) und einen zweiten Abschnitt (4-2) umfasst, wobei der erste Abschnitt (4-1) eine Dicke kleiner als der zweite Abschnitt (4-2) umfasst. Eine p-dotierte Gruppe-III-Nitridgateschichtsektion (5) ist mindestens auf dem ersten Abschnitt (4-1) der Gruppe-III-Nitridbarrierenschicht (4) ausgebildet und ein Gatekontakt (10) ist auf der p-dotierten Gruppe-III-Nitridgateschichtsektion (5) ausgebildet.

Description

  • Die vorliegende Beschreibung betrifft Ausführungsformen von Nitridhalbleiterbauelementen und insbesondere Transistoren mit hoher Elektronenbeweglichkeit (HEMTs – High Electron Mobility Transistors) und Verfahren zum Herstellen solcher Bauelemente. Die Beschreibung bezieht sich auch auf Leistungsnitridhalbleiterbauelemente wie etwa Leistungs-HEMTs.
  • HINTERGRUND
  • Übliche Leistungsbauelemente auf der Basis von GaN (Galliumnitrid) sind hauptsächlich laterale HEMTs unter Verwendung eines zweidimensionalen Elektronengases (2-DEG), das an dem Heteroübergang zwischen undotiertem GaN und undotiertem AlGaN (Aluminium-Galliumnitrid) entsteht. Solche Bauelemente sind in der Regel normalerweise durchgeschaltete Bauelemente (engl.: normally-on devices).
  • Zu Ansätzen zum Ausbilden von normalerweise ausgeschalteten Bauelementen (engl.: normally-off devices), das heißt Anreicherungsbauelementen, zählen eine p-dotierte AlGaN- oder p-dotierte GaN-Barrierenschicht zwischen der Gateelektrode und der undotierten Barrierenschicht, um das Leitfähigkeitsband der Barrierenschicht derart anzuheben, dass die Schwellwertspannung des Bauelements zu positiven Werten verschoben wird. Um funktionale Bauelemente zu erhalten, sollte die undotierte Barrierenschicht keine zu hohe Dichte des zweidimensionalen. Elektronengases erzeugen, was dem Anstieg bei der Schwellwertspannung entgegenwirkt. Durch das Reduzieren der Dichte des 2-DEG wird jedoch auch die Leitfähigkeit des Driftgebiets zwischen Sourceelektrode und Drainelektrode reduziert.
  • Ein weiterer Ansatz besteht in dem Ausbilden einer versenkten Gatestruktur (engl.: recessed-gate-structure) mit einer reduzierten Barrierendicke unter der durch ein Schottky-Metall ausgebildeten Gateelektrode. Das Herstellen solcher Strukturen ist kompliziert und kann nicht immer reproduziert werden.
  • Aus diesen und weiteren Gründen besteht ein Bedarf an der vorliegenden Erfindung.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • Gemäß einer Ausführungsform wird ein Nitridhalbleiterbauelement bereitgestellt. Das Nitridhalbleiterbauelement enthält eine Gruppe-III-Nitridkanalschicht; eine Gruppe-III-Nitridbarrierenschicht auf der Gruppe-III-Nitridkanalschicht, wobei die Gruppe-III-Nitridbarrierenschicht einen ersten Abschnitt und einen zweiten Abschnitt umfasst, wobei der erste Abschnitt eine Dicke kleiner als der zweite Abschnitt umfasst; eine p-dotierte Gruppe-III-Nitridgateschichtsektion, auf mindestens dem ersten Abschnitt der Gruppe-III-Nitridbarrierenschicht angeordnet; und einen Gatekontakt auf der p-dotierten Gruppe-III-Nitridgateschichtsektion.
  • KURZE BESCHREIBUNG DER VERSCHIEDENEN ANSICHTEN DER ZEICHNUNGEN
  • Eine umfassende und ermöglichende Offenbarung einschließlich des besten Modus davon für einen Durchschnittsfachmann ist im Rest der Spezifikation eingehender dargelegt, einschließlich Bezugnahme auf die beiliegenden Figuren.
  • 1 zeigt ein als ein HEMT verkörpertes Nitridhalbleiterbauelement gemäß einer Ausführungsform.
  • 2A bis 2E zeigen Prozesse eines Verfahrens zum Herstellen eines Nitridhalbleiterbauelements wie etwa eines HEMT gemäß einer Ausführungsform.
  • 3A bis 3E zeigen Prozesse eines Verfahrens zum Herstellen eines Nitridhalbleiterbauelements wie etwa eines HEMT gemäß einer Ausführungsform.
  • 4A bis 4E zeigen Prozesse eines Verfahrens zum Herstellen eines Nitridhalbleiterbauelements wie etwa eines HEMT gemäß einer Ausführungsform.
  • 5 zeigt die Beziehung zwischen Schwellwertspannung, Al-Gehalt in der Barrierenschicht und der Dicke der Barrierenschicht.
  • 6 zeigt ein als ein HEMT verkörpertes Nitridhalbleiterbauelement gemäß einer Ausführungsform.
  • 7A bis 7D zeigen Prozesse eines Verfahrens zum Herstellen eines Nitridhalbleiterbauelements einschließlich eines Verarmungs- und eines Anreicherungsnitridhalbleiterbauelements wie etwa einen Verarmungs- und einen Anreicherungs-HEMT gemäß einer Ausführungsform.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es wird nun ausführlich auf verschiedene Ausführungsformen Bezug genommen, von denen ein oder mehrere Beispiele in den Figuren dargestellt sind. Jedes Beispiel wird als Erläuterung bereitgestellt und soll keine Beschränkung der beigefügten Ansprüche darstellen. Beispielsweise können als Teil einer Ausführungsform gezeigte oder beschriebene Merkmale an oder in Verbindung mit anderen Ausführungsformen verwendet werden, um eine noch weitere Ausführungsform zu erhalten. Es ist beabsichtigt, dass die vorliegende Beschreibung solche Modifikationen und Variationen enthält. Die Beispiele werden unter Verwendung einer spezifischen Sprache beschrieben, die nicht so ausgelegt werden sollte, als dass sie den Schutzbereich der beigefügten Ansprüche beschränkt. Die Zeichnungen sind nicht maßstabsgetreu und sind nur zu darstellenden Zwecken gedacht.
  • Der Ausdruck „seitlich”, wie er in dieser Spezifikation verwendet wird, soll eine Orientierung parallel zu der Hauptoberfläche eines Halbleitersubstrats beschreiben.
  • Der Ausdruck „vertikal”, wie er in dieser Spezifikation verwendet wird, soll eine Orientierung beschreiben, die senkrecht zu der Hauptoberfläche des Halbleitersubstrats angeordnet ist.
  • In dieser Spezifikation wird eine zweite Oberfläche eines Halbleitersubstrats so angesehen, dass sie durch die untere oder hintere Oberfläche ausgebildet wird, während eine erste Oberfläche so angesehen wird, dass sie durch die obere, vordere oder Hauptoberfläche des Halbleitersubstrats gebildet wird. Die Ausdrücke „über” und „unter”, wie in dieser Spezifikation verwendet, beschreiben deshalb einen relativen Ort eines strukturellen Merkmals zu einem anderen strukturellen Merkmal unter Berücksichtigung dieser Orientierung.
  • In dieser Spezifikation beschriebene spezifische Ausführungsformen betreffen unter anderem Leistungshalbleiterbauelemente und insbesondere Bauelemente, die durch einen Feldeffekt gesteuert werden, wie etwa einen Transistor mit hoher Elektronenbeweglichkeit (HEMT) unter Verwendung eines zweidimensionalen Elektronengases (2-DEG). Solche Bauelemente werden auch als Heteroübergangsfeldeffekttransistoren (HFETs) beschrieben.
  • Unter Bezugnahme auf 1 wird eine erste Ausführungsform eines Nitridhalbleiterbauelements wie etwa ein HEMT beschrieben. In der folgenden Beschreibung wird das Nitridhalbleiterbauelement als HEMT bezeichnet, ohne darauf beschränkt zu sein. Wie aus der weiteren Beschreibung hervorgeht, enthält der HEMT 100 eine Barrierenschicht, die im Vergleich zu der Barrierenschicht in der Gate-Drain- und Gate-Source-Sektion unter der Gateelektrode des HEMT 100 dünner ist.
  • Gemäß einer Ausführungsform wird ein Nitridhalbleiterbauelement bereitgestellt. Das Nitridhalbleiterbauelement enthält eine Gruppe-III-Nitridkanalschicht; eine Gruppe-III-Nitridbarrierenschicht auf der Gruppe-III-Nitridkanalschicht, wobei die Gruppe-III-Nitridbarrierenschicht einen ersten Abschnitt und einen zweiten Abschnitt umfasst, wobei der erste Abschnitt eine Dicke kleiner als der zweite Abschnitt umfasst; eine p-dotierte Gruppe-III-Nitridgateschichtsektion, auf mindestens dem ersten Abschnitt der Gruppe-III-Nitridbarrierenschicht angeordnet; und einen Gatekontakt auf der p-dotierten Gruppe-III-Nitridgateschichtsektion.
  • Gemäß einer weiteren Ausführungsform wird ein Verfahren zum Herstellen eines Nitridhalbleiterbauelements bereitgestellt. Das Verfahren beinhaltet Bereitstellen einer Gruppe-III-Nitridkanalschicht; Ausbilden einer Gruppe-III-Nitridbarrierenschicht aufweisend einen ersten Abschnitt und einen zweiten Abschnitt auf der Gruppe-III-Nitridkanalschicht, wobei der erste Abschnitt eine Dicke aufweist, die geringer ist als der zweite Abschnitt; Ausbilden einer p-dotierten Gruppe-III-Nitridgateschichtsektion mindestens auf dem ersten Abschnitt der Gruppe-III-Nitridbarrierenschicht; Ausbilden eines Gatekontakts auf der p-dotierten Gruppe-III-Nitridgateschichtsektion; Ausbilden einer Sourceelektrode Ausbilden einer Drainelektrode, von der Sourceelektrode beabstandet.
  • Weitere Ausführungsformen, Modifikationen und Verbesserungen des Halbleiterbauelements und des Verfahrens ergeben sich aus der folgenden Beschreibung und den beigefügten Ansprüchen.
  • Der HEMT 100 enthält ein Halbleitersubstrat 1, das aus verschiedenen Materialien wie etwa GaN (Galliumnitrid), Si (Silizium), SiC (Siliziumcarbid) oder Al2O3 (Saphir) hergestellt sein kann. Beispiele für SiC-Substrate sind die Polytypen 4H, 3C, 6H und 15R von SiC. SiC weist beispielsweise eine höhere Wärmeleitfähigkeit als Saphir auf, was die Wärmeableitung des Bauelements erleichtert.
  • Der HEMT 100 kann unter Verwendung verschiedener Materialien hergestellt werden. Gemäß einer oder mehreren hierin beschriebener Ausführungsformen basiert das zum Herstellen des HEMT verwendete Materialsystem auf Gruppe-III-Nitridhalbleitermaterialien. Gruppe III bezieht sich auf Halbleiterverbindungen, die zwischen Stickstoff und einem oder mehreren Elementen aus der Gruppe III des Periodensystems ausgebildet werden, in der Regel Al (Aluminium), Ga (Gallium) und In (Indium). Gruppe-III-Nitridhalbleitermaterialien beziehen sich auf binäre Materialien wie etwa. GaN und InN, ternäre Materialien wie etwa AlGaN und AlInN und quaternäre Materialien wie etwa AlGaInN. Diese Materialien weisen eine hohe spontane piezoelektrische Polarisation auf, was für das Generieren eines 2-DEG sehr nützlich ist.
  • Da zwischen dem Substrat 1 und dem Material der Gruppe III eine Gitterfehlanpassung vorliegen könnte, kann auf dem Substrat 1 eine optionale Pufferschicht 2 vorgesehen werden. Für die Pufferschicht 2 können verschiedene Materialien verwendet werden. Gemäß einer oder mehreren Ausführungsformen kann ein geeignetes Material für die Pufferschicht 2 AlwGa1-wN (0 ≤ w ≤ 1) sein. In der Regel wird AlN (AlwGa1-wN für w = 1) beispielsweise in der in 1 gezeigten Ausführungsform verwendet. Gemäß einer oder mehreren Ausführungsformen kann auch eine durch abwechselnde Kombinationen aus Halbleiternitridschichten ausgebildete mehrschichtige Pufferschicht verwendet werden. Die Pufferschicht 2 kann eine ausreichende Dicke aufweisen, um eine Gitterkompensation zu liefern.
  • Der HEMT 100 enthält auch eine Gruppe-III-Nitridschicht 3, die eine Kanalschicht bildet. In der folgenden Beschreibung wird die Gruppe-III-Nitridschicht 3 als Kanalschicht bezeichnet. Die Kanalschicht 3 kann allgemein aus AlaGa1-aN mit 0 ≤ a ≤ 1 bestehen und ist in der Regel signifikant dicker als die Pufferschicht 2. Die Kanalschicht 3 kann auch dünner sein als die Pufferschicht 2 oder kann von gleicher Dicke sein. Gemäß einer oder mehreren Ausführungsformen wird die Kanalschicht 3 aus GaN (AlaGa1-aN für a = 0) hergestellt. Die Kanalschicht 3 ist in der Regel undotiert. In Verbindung mit dieser Spezifikation bedeutet undotiert nicht absichtlich dotiert. Ein Fachmann versteht, dass Halbleitermaterialien nicht vollständig undotiert sind und Spuren von Verunreinigungen enthalten könnten.
  • Bei einer Ausführungsform ist die Kanalschicht 3 dicker als die Pufferschicht 2 und kann im Bereich von etwa 2 μm bis 6 μm liegen, wenngleich auch andere Dicken verwendet werden können. Die Kanalschicht 3 ist auf der optionalen Pufferschicht 2 gegenüber dem Substrat 1 angeordnet. Wenn keine Pufferschicht 2 verwendet wird, wird die Kanalschicht 3 direkt auf dem Substrat 1 angeordnet sein, beispielsweise wenn ein Gruppe-III-Nitridsubstrat 1 verwendet wird.
  • Eine Gruppe-III-Nitridbarrierenschicht 4, die nachfolgend als Barrierenschicht bezeichnet wird, ist auf der Kanalschicht 3 gegenüber der optionalen Pufferschicht 2 und dem Substrat 1 enthalten. Gemäß einer oder mehreren Ausführungsformen kann die Barrierenschicht 4 aus einem Material hergestellt sein ausgewählt aus der Gruppe beinhaltend AlbGa1-bN (0 ≤ b ≤ 1) und AlcIn1-cN (0 ≤ c ≤ 1 und a < c). Gemäß einer oder mehreren Ausführungsformen ist der Gehalt an Aluminium in der Barrierenschicht 4 höher als der Gehalt an Aluminium in der Kanalschicht 3, d. h. a < b und a < c. Ein Beispiel ist Al0 , 3Ga0,7N für die Barrierenschicht 4 und GaN für die Kanalschicht 3. Die Barrierenschicht 4 kann eine einzelne Schicht oder eine Zusammensetzung mit zwei, drei oder mehr Schichten sein. Beispielsweise kann die Barrierenschicht 4 aus mehreren Monoschichten bestehen. Bei einer oder mehreren Ausführungsformen ist die Barrierenschicht 4 undotiert.
  • Gemäß einer oder mehreren Ausführungsformen kann die Barrierenschicht 4 aus mindestens einer ersten Gruppe-III-Nitridbarrierenschicht 41, die nachfolgend als die erste Barrierenschicht bezeichnet wird, und mindestens einer zweiten Gruppe-III-Nitridbarrierenschicht 42, die nachfolgend als die zweite Barrierenschicht bezeichnet wird, bestehen. Die erste Barrierenschicht 41 kann aus Alb1Ga1-b1N (0 ≤ b1 ≤ 1) oder Alc1In1-c1N (0 ≤ c1 ≤ 1) mit in der Regel a < b1 und a < c1 bestehen, d. h. der Al-Gehalt in der ersten Barrierenschicht 41 ist bei einer oder mehreren Ausführungsformen höher als in der Kanalschicht 3. Die zweite Barrierenschicht 42 kann aus Alb2Ga1-b2N (0 ≤ b2 ≤ 1) oder Alc2In1-c2N (0 ≤ c2 ≤ 1) mit in der Regel a < b2 und a < c2 bestehen, d. h., der Al-Gehalt in der zweiten Barrierenschicht 42 ist bei einer oder mehreren Ausführungsformen höher als in der Kanalschicht 3. Die erste und zweite Barrierenschicht 41, 42 sind in der Regel undotiert.
  • Die erste Barrierenschicht 41 ist vergleichsweise dünn, beispielsweise kleiner oder gleich 5 nm, beispielsweise 1 nm bis 2 nm dick. Die zweite Barrierenschicht 42 kann von der gleichen Dicke sein, beispielsweise kleiner oder gleich 5 nm, kann aber auch dicker sein als die erste Barrierenschicht 41, beispielsweise etwa 20 nm. Die erste und zweite Barrierenschicht 41 und 42 können auch andere Dicken und andere Dickenrelationen aufweisen. Beispielsweise können. beide Barrierenschichten 41, 42 im Wesentlichen die gleiche Dicke wie etwa 5 nm aufweisen.
  • Das Gebiet, wo die erste Barrierenschicht 41 von einer unten beschriebenen Gateschichtsektion 5 bedeckt ist, wird auch als erster Abschnitt 4-1 der Barriere 4 bezeichnet, während das Gebiet, wo sowohl die erste als auch zweite Barrierenschicht 41, 42 miteinander in Kontakt stehen, als zweiter Abschnitt 4-2 der Barrierenschicht 4 bezeichnet wird. Der erste Abschnitt 4-1 bildet das Gategebiet, während der zweite Abschnitt 4-2 eine Gate-Source-Sektion bzw. eine Gate-Drain-Sektion bildet. Gemäß einer oder mehreren Ausführungsformen weist der erste Abschnitt 4-1 der Barrierenschicht 4 eine Dicke kleiner als die Dicke des zweiten Abschnitts 4-2 auf.
  • 1 zeigt Dickenrelationen zwischen der ersten Barrierenschicht 41 und der aus der ersten und zweiten Barrierenschicht 41, 42 bestehenden Barrierenschicht 4. Die erste Barrierenschicht 41 (erster Abschnitt 4-1 der Barrierenschicht 4) weist eine Dicke „a” auf, während die Dicke der Barrierenschicht 4 außerhalb des Gategebiets (zweiter Abschnitt 4-2 der Barrierenschicht 4) „b” ist. Bei einer oder mehreren Ausführungsformen kann die Dickenrelation a:b im Bereich von etwa 1:2 bis etwa 1:10 liegen.
  • Bei einer Ausführungsform wird die Barrierenschicht 4 auf und in Kontakt mit der Kanalschicht 3 ausgebildet, um eine Heteroübergangsgrenzschicht auszubilden. Bei einer Ausführungsform weist das Material der Barrierenschicht 4 eine größere Bandabstandsbreite auf als das Material der Kanalschicht 3. Die Differenz bei der Bandabstandsbreite kann beispielsweise dadurch eingestellt werden, dass der Al-Gehalt in den jeweiligen Schichten gewählt wird. Wenn die Barrierenschicht 4 mindestens die erste und die zweite Barrierenschicht 41, 42 enthält, ist die erste Barrierenschicht 41 in der Regel auf und in Kontakt mit der Kanalschicht 3 angeordnet, so dass die Heteroübergangsgrenzschicht zwischen der Kanalschicht 3 und der ersten Barrierenschicht 41 ausgebildet ist.
  • An der Heteroübergangsgrenzschicht zwischen der Kanalschicht 3 und der Barrierenschicht 4 oder zwischen der Kanalschicht bzw. der ersten Barrierenschicht 41 entsteht infolge der piezoelektrischen Polarisation, der Gitterfehlanpassung und der Differenz der Bandabstandsbreiten der Kanalschicht 3 und der Barrierenschicht 4 oder der ersten Barrierenschicht 41 eine 2-DEG-Schicht 8. Bei einer Ausführungsform weisen die Barrierenschicht 4 und die erste und zweite Barrierenschicht 41, 42 einen größeren Bandabstand auf als die Kanalschicht 3. Die 2-DEG-Schicht 8 bildet einen leitenden Kanal, der eine Sourceelektrode 11 mit einer Drainelektrode 12 verbindet. Ohne zusätzliche Maßnahmen bildet der HEMT 100 ein normalerweise durchgeschaltetes Verarmungsmodusbauelement, da die 2-DEG-Schicht 8 einen leitenden Kanal zwischen Sourceelektrode 11 und Drainelektrode 12 bereitstellt.
  • Der HEMT 100 enthält weiterhin eine Passivierungsschicht 6 und einen Gatekontakt 10.
  • Um ein (normalerweise ausgeschaltetes) Anreicherungsmodusbauelement zu erhalten, ist auf der Barrierenschicht 4 eine p-dotierte Gruppe-III-Nitridgateschichtsektion 5 angeordnet, die nachfolgend als Gateschichtsektion 5 bezeichnet wird. Die Gateschichtsektion 5 kann aus p-dotiertem AlzGa1-zN mit 0 ≤ z ≤ 1 hergestellt sein, beispielsweise GaN (AlzGa1-zN für z = 0). Die Gateschichtsektion 5 reduziert die Elektronenpopulation in der 2-DEG-Schicht 8 unter dem Gategebiet (erster Abschnitt 4-1) der Barrierenschicht 4, was eine Verschiebung der Schwellwertspannung von etwa 3 V in positiver Richtung im Vergleich zu einem Bauelement bewirkt, das keine p-dotierte Gateschichtsektion enthält. Da die 3 V ungefähr dem Bandabstand der Barrierenschicht 4 entsprechen, wird die Entstehung des 2-DEG in dem Gategebiet eingeschränkt oder verhindert, so dass das Bauelement normalerweise ausgeschaltet ist.
  • Die p-dotierte Gateschichtsektion 5 kann eine Dicke von etwa 100 nm aufweisen, wenngleich auch andere Dicken verwendet werden können. Die Dotierkonzentration der p-dotierten Gateschichtsektion 5 beträgt in der Regel etwa 1018cm–3, wenngleich auch andere Dotierkonzentrationen verwendet werden können. Die p-Dotierkonzentration kann zu der oberen Oberfläche der Gateschichtsektion 5 hin erhöht werden, um einen niederohmigen p-Kontakt zu einem Gatemetall. bereitzustellen. Bei einer Ausführungsform kann auf der Gateschichtsektion 5 eine zusätzliche stark p-dotierte Gruppe-III-Nitridkappenschicht abgeschieden werden. Weiterhin kann die Gateschichtsektion 5 mehrere p-dotierte Gruppe-III-Nitridschichten mit unterschiedlichen Dotierkonzentrationen und unterschiedlichen Zusammensetzungen enthalten, falls gewünscht. Beispiele für das als p-dotierte Gateschichtsektion 5 verwendete Material sind GaN und Al0,2Ga0,8N.
  • Bei einer Ausführungsform wird die Gateschichtsektion 5 in dem Gategebiet auf und in Kontakt mit der Barrierenschicht 4 oder im Fall der ersten und zweiten Barrierenschicht 41, 42 auf und in Kontakt mit der ersten Barrierenschicht 41 ausgebildet. Die zweite Barrierenschicht 42 kann dann auf und in Kontakt mit der ersten Barrierenschicht 41 in Gebieten ausgebildet werden, die nicht von der Gateschichtsektion 5 bedeckt sind.
  • Die Wahl des für die Kanalschicht 3 und die Barrierenschicht 4 verwendeten Materials beeinflusst auch das Ausmaß, in dem die 2-DEG-Schicht 8 an dem Heteroübergang zwischen der Kanalschicht 3 und der Barrierenschicht 4 ausgebildet wird. Beispielsweise hat der Al-Gehalt in der Barrierenschicht 4 oder allgemeiner der Unterschied beim Al-Gehalt zwischen der Kanalschicht 3 und der Barrierenschicht 4 eine Auswirkung auf die Schwellwertspannung des Bauelements. Ein weiterer, zu berücksichtigender Parameter ist die Dicke der Barrierenschicht 4. 5 zeigt die Relation zwischen der Dicke der Barrierenschicht 4 in dem Gategebiet zwischen der Gateschichtsektion 5, dem Al-Gehalt der Barrierenschicht 4 unter der Gateschichtsektion 5 und der Schwellwertspannung. Um eine Schwellwertspannung größer als –1 V zu erhalten, d. h. einen positiveren Wert, kann ein vergleichsweise großer Al-Gehalt verwendet werden, wenn die Barrierenschicht 4 zwischen der Gateschichtsektion 5 und der Kanalschicht 3 dünn ausgeführt wird. Beispielsweise kann die Barrierenschicht 4 oder die erste Barrierenschicht 41 eine Dicke von bis zu 9 nm aufweisen, wenn ihr Al-Gehalt etwa 30% bis 35% nicht übersteigt. Durch weiteres Reduzieren der Dicke der Barrierenschicht 4 zwischen der p-dotierten Gateschichtsektion 5 und der Kanalschicht 3 kann ein noch größerer Al-Gehalt verwendet werden. Die Dicke und der Al-Gehalt der Barrierenschicht 4 unter der p-dotierten Gateschichtsektion 5 oder die Dicke der ersten Barrierenschicht 41 werden in der Regel so gewählt, dass eine durch die Barrierenschicht, d. h. ohne die p-dotierte Gateschichtsektion 5, verursachte Schwellwertverschiebung von höchstens –1 V erhalten wird.
  • Die undotierte Barrierenschicht 4 verschiebt die Schwellwertspannung zu negativen Werten durch Erhöhen der Dichte des Elektronengases in der 2-DEG-Schicht 8. Eine hohe Dichte des Elektronengases in der Gate-Drain- und Gate-Source-Sektion ist erwünscht. Im Gegensatz dazu verschiebt die p-dotierte Gateschichtsektion 5 die Schwellwertspannung in dem Gategebiet zu positiven Werten. Die Kombination aus diesen beiden entgegengesetzten Effekten definiert die Schwellwertspannung des HEMT.
  • Gemäß einer oder mehreren Ausführungsformen kann der Al-Gehalt der ersten Barrierenschicht 41 von dem Al-Gehalt der zweiten Barrierenschicht 42 verschieden sein, wenngleich sowohl die erste als auch die zweite Barrierenschicht 41, 42 auch den gleichen Al-Gehalt aufweisen können. Bei einer Ausführungsform weist die erste Barrierenschicht 41 einen höheren Al-Gehalt auf als die zweite Barrierenschicht 42. Bei einer oder mehreren Ausführungsformen kann der Al-Gehalt der ersten Barrierenschicht 41 von dem Al-Gehalt der p-dotierten Gateschichtsektion 5 verschieden sein. Das Verwenden eines anderen Al-Gehalts in der ersten und zweiten Barrierenschicht 41, 42 gestattet eine größere Freiheit beim Festlegen der elektrischen Eigenschaften des HEMT 100. Dies gestattet beispielsweise das Einstellen der Schwellwertspannung des Bauelements, die durch die entgegengesetzte Wirkung der p-dotierten Gateschichtsektion 5 und der ersten Barrierenschicht 41 definiert ist, unabhängig von der Einstellung des Widerstands der Gate-Drain-Sektion bzw. der Gate-Source-Sektion der 2-DEG-Schicht 8. Somit ist es möglich, die Gate-Drain-Sektion (GD-Sektion) und die Gate-Source-Sektion (GS-Sektion) mit einem niedrigen Widerstand auszustatten, während die Schwellwertspannung auf einem gewünschten Pegel gehalten wird. Um den Durchschaltwiderstand des HEMT 100 zu reduzieren, kann die erste Barrierenschicht 41 dünn ausgeführt werden und beispielsweise aus AlN (Alb1Ga1-b1N für b1 = 1) bestehen, während die zweite Barrierenschicht 42 aus Al0,3Ga0,7N (Alb2Ga1-b2N für b2 = 0,3) hergestellt sein kann. Es ist auch möglich, das gleiche Material für die erste und zweite Barrierenschicht 41, 42 zu verwenden, da die kleinere unterschiedliche Dicke der ersten Barrierenschicht 41 (erster Abschnitt 4-1; Gategebiet) alleine im Vergleich zu der größeren Dicke der kombinierten ersten und zweiten Barrierenschicht 41, 42 (zweiter Abschnitt 4-2; Gate-Drain-Sektion und Gate-Source-Sektion) auch zu einer anderen Dichte des Elektronengases in der 2-DEG-Schicht 8 führt.
  • Das Verwenden eines anderen Al-Gehalts für die erste und zweite Barrierenschicht 41, 42 erleichtert auch den Herstellungsprozess. Durch Einstellen des Al-Gehalts der ersten Schicht 41 relativ zu dem Al-Gehalt der p-dotierten Gateschichtsektion 5 beispielsweise ist ein selektives Ätzen des Materials der Gateschichtsektion 5 relativ zu der ersten Barrierenschicht 41 möglich, so dass die erste Barrierenschicht 41 als ein Ätzstopp fungiert.
  • Eine weitere Verbesserung besteht darin, dass die Dicke der aus der ersten und zweiten Barrierenschicht 41, 42 bestehenden Barrierenschicht 4 im Gebiet zwischen der Gateschichtsektion 5 und der Kanalschicht 3 (Gategebiet) fein justiert werden kann, da die Dicke der Barrierenschicht 4 in diesem Gebiet auch die Schwellwertspannung beeinflusst. Beispielsweise können Variationen der Dicke in diesem Gebiet von etwa 1 nm beobachtbare Variationen der Schwellwertspannung bewirken. Da die erste Barrierenschicht 41 separat ausgebildet werden kann, in der Regel durch epitaxiale Abscheidung, die fein gesteuert werden kann, kann die Dicke der Barrierenschicht 4 zwischen der p-dotierten Gateschichtsektion 5 und der Kanalschicht 3 fein justiert werden. Weiterhin können Variationen der Dicke zwischen auf übliche Weise verarbeiteten Bauelementen reduziert werden, was die Ausbeute verbessert.
  • Falls gewünscht, kann die Barrierenschicht 4 auch weitere Schichten enthalten. Im Grunde kann die Barrierenschicht 4 mehrere Schichten aus unterschiedlichem oder dem gleichen Material enthalten. Weiterhin kann die erste Barrierenschicht 41 mehr als eine Schicht aus unterschiedlichem oder gleichem Material enthalten. Zudem kann die zweite Barrierenschicht 42 mehr als eine Schicht enthalten, wie etwa zwei oder drei Schichten aus dem gleichen oder einem anderen Material. Die Verwendung von mehr Schichten liefert mehr Freiheit beim Einstellen der elektrischen Charakteristika des Bauelements. Die Barrierenschicht 4 oder die zweite Barrierenschicht 42 kann zusätzlich von einer dünnen, z. B. 2 nm, Schicht aus GaN bedeckt werden, um die Oxidationsanfälligkeit der Barrierenschicht zu reduzieren.
  • Gemäß einer oder mehreren Ausführungsformen enthält der HEMT 100 eine Barrierenschicht 4 mit einer Ausnehmung. Der Ausdruck „Ausnehmung” ist als ein Gebiet zu verstehen, wo die Barrierenschicht 4 einen Abschnitt mit geringerer Dicke als benachbarte Gebiete aufweist. Diese Ausnehmung wird durch den ersten Abschnitt 4-1 der Barrierenschicht 4 mit einer Dicke definiert, die kleiner ist als der zweite Abschnitt 4-2 der Barrierenschicht 4. Die Ausnehmung kann durch ein teilweises Ätzen der Barrierenschicht 4 ausgebildet werden und kann auch eine Anhäufung unter Verwendung von zwei oder mehr Barrierenschichten sein. Die p-dotierte Gateschichtsektion 5 wird mindestens in der Ausnehmung ausgebildet, beispielsweise auf und in Kontakt mit dem ersten Abschnitt 4-1 der Barrierenschicht 4. Gemäß einer oder mehreren Ausführungsformen enthält die Barrierenschicht 4 eine erste Barrierenschicht 41 und eine zweite Barrierenschicht 42, die auf und in Kontakt mit der ersten Barrierenschicht 41 ausgebildet ist. Die zweite Barrierenschicht 42 enthält eine Öffnung, die sich zu der ersten Barrierenschicht 41 erstreckt, um eine Ausnehmung (Gateabschnitt) der Barrierenschicht 4 zu definieren. Die p-dotierte Gateschichtsektion 5 ist in der Öffnung der zweiten Barrierenschicht 42 und auf und in Kontakt mit der ersten Barrierenschicht 41 angeordnet.
  • Gemäß einer oder mehreren Ausführungsformen wird ein Nitridhalbleiterbauelement bereitgestellt, das Folgendes enthält: eine Gruppe-III-Nitridkanalschicht und eine Gruppe-III-Nitridbarrierenschicht auf der Gruppe-III-Nitridkanalschicht, wobei die Gruppe-III-Nitridbarrierenschicht eine Ausnehmung enthält. Eine p-dotierte Gruppe-III-Nitridgateschichtsektion ist mindestens in der Ausnehmung der Gruppe-III-Nitridbarrierenschicht angeordnet. Ein Gatekontakt ist auf der p-dotierten Gruppe-III-Nitridgateschicht angeordnet. Das Nitridhalbleiterbauelement enthält weiterhin eine Sourceelektrode und eine von der Sourceelektrode beabstandete Drainelektrode.
  • Gemäß einer oder mehreren Ausführungsformen wird ein Transistor mit hoher Elektronenbeweglichkeit (HEMT) bereitgestellt, der ein Substrat, eine Pufferschicht auf dem Substrat und eine Kanalschicht auf dem Substrat enthält. Eine erste Barrierenschicht ist auf und in Kontakt mit der Kanalschicht angeordnet. Die erste Barrierenschicht weist einen Bandabstand auf, der größer ist als der Bandabstand der Kanalschicht, um ein zweidimensionales Elektronengas (2-DEG) an einem Heteroübergang zwischen der Kanalschicht und der ersten Barrierenschicht einzugrenzen. Eine p-dotierte Gateschichtsektion ist auf und in Kontakt mit der ersten Barrierenschicht in einem Gategebiet des HEMT angeordnet. Ein ohmscher Gatekontakt ist auf der p-dotierten Gateschichtsektion angeordnet, um die p-dotierte Gateschichtsektion elektrisch zu kontaktieren. Ein Sourcekontakt ist in einem Sourcegebiet des HEMT angeordnet, um die 2-DEG-Schicht elektrisch zu kontaktieren. Ein Drainkontakt ist in einem Draingebiet des HEMT angeordnet, um die 2-DEG-Schicht elektrisch zu kontaktieren, wobei das Draingebiet derart von dem Sourcegebiet beabstandet ist, dass die p-dotierte Gateschichtsektion zwischen dem Sourcekontakt und dem Drainkontakt angeordnet ist. Eine zweite Barrierenschicht ist auf und in Kontakt mit der ersten Barrierenschicht angeordnet.
  • Gemäß einer oder mehreren Ausführungsformen enthält der HEMT weiterhin ein Substrat und eine Pufferschicht zwischen dem Substrat und der Gruppe-III-Nitridschicht.
  • Unter Bezugnahme auf die 2A bis 2E wird eine erste Ausführungsform eines Herstellungsverfahrens beschrieben. Diese Ausführungsform beinhaltet eine nichtselektive epitaxiale Abscheidung von ersten und zweiten Barrierenschichten und ein selektives Ätzen einer Gateschicht relativ zu der ersten Barrierenschicht.
  • Es wird ein Substrat 1 bereitgestellt, das eine optionale Pufferschicht 2 und eine Gatekanalschicht 3 enthält, wie oben beschrieben. Das Halbleitersubstrat 1 kann in der Regel ein einzelnes monokristallines Volumenmaterial sein. Die Pufferschicht 2 und die Kanalschicht 3 werden in der Regel durch epitaxiale Abscheidung ausgebildet. Bei dieser Ausführungsform ist beispielsweise das Substrat 1 ein Si-Wafer, die Pufferschicht 2 ist aus AlN hergestellt und die Kanalschicht 3 ist aus GaN hergestellt. Es kann auch eine mehrschichtige Pufferschicht 2 verwendet werden. Als nächstes wird eine dünne erste Barrierenschicht 41, beispielsweise aus AlGaN oder AlN hergestellt, epitaxial auf der Kanalschicht 3 abgeschieden. Die erste Barrierenschicht 41 kann eine Dicke im Bereich von einigen wenigen nm aufweisen, wie etwa zwischen 1 nm und 20 nm, insbesondere zwischen 1 mm und 10 nm und ganz besonders zwischen 1 nm und 2 nm, je nach ihrem Al-Gehalt. Bei einem weiteren Prozess wird in der Regel durch Epitaxie eine in situ p-dotierte Gateschicht 5-1 abgeschieden. Die p-dotierte Gateschicht 5-1 kann eine Dicke von etwa 100 nm aufweisen, wenngleich auch andere Dicken in einem Bereich von beispielsweise 50 nm bis 200 nm möglich sind.
  • Gemäß einer oder mehreren Ausführungsformen kann der Al-Gehalt der ersten Barrierenschicht 41 in einem Bereich von etwa 18% bis etwa 25% liegen, wobei der Al-Gehalt der zweiten Barrierenschicht 42 höher ist als der Al-Gehalt der ersten Barrierenschicht 41. Wie sich aus der in 5 dargestellten Relation ergibt, ist es wünschenswert, in der ersten Barrierenschicht 41 einen niedrigen Al-Gehalt zu haben, um eine signifikante Verschiebung der Schwellwertspannung zu negativen Spannungen zu vermeiden. Andererseits sollte der Al-Gehalt der ersten Barrierenschicht 41 hoch genug sein, um ein selektives Ätzen der Gateschicht 5-1 relativ zu der ersten Barrierenschicht zu gestatten, wie unten beschrieben. Wenn die erste Barrierenschicht 41 einen sehr hohen Al-Gehalt enthält, sollte die Dicke der ersten Barrierenschicht 41 entsprechend reduziert werden, um die durch die erste Barrierenschicht 41 verursachte Schwellwertverschiebung im Bereich von 0 V bis –1 V zu halten.
  • Die p-dotierte Gateschicht 5-1 wird zum Ausbilden der p-dotierten Gateschichtsektion 5 verwendet und besteht deshalb aus dem obenbeschriebenen Material für die p-dotierte Gateschichtsektion 5. In der Regel ist die Gateschicht 5-1 in situ mit Mg höher dotiert, wenngleich auch andere Dotierstoffe verwendet werden können.
  • Eine Maske 7 wird auf der p-dotierten Gateschicht 5-1 in einem Gategebiet des Bauelements ausgebildet, d. h. in einem Bereich, wo die p-dotierte Gateschichtsektion 5 ausgebildet werden soll. Das Material der Maske 7 ist nicht beschränkt und kann Material zum Ausbilden einer Hartmaske wie etwa SiO2 oder organisches oder polymeres Material enthalten. Die resultierende Struktur ist in 2A dargestellt.
  • In einem nachfolgenden Prozess wird die p-dotierte Gateschicht 5-1 selektiv zu der Maske 7 und auch zu dem Material der ersten Barrierenschicht 41 geätzt. Auf der Gateschicht 5 kann eine nichtgezeigte, hoch p-dotierte Kappenschicht ausgebildet werden, um eine guten ohmschen Kontakt zu einem später ausgebildeten Gatekontakt bereitzustellen. Die erste Barrierenschicht 41 kann deshalb als eine Ätzstoppschicht fungieren. Um selektives Ätzen zu ermöglichen, kann der Al-Gehalt der ersten Barrierenschicht 41 selektiv auf den Al-Gehalt der p-dotierten Gateschicht 5-1 eingestellt werden. Beispielsweise kann der Al-Gehalt der ersten Barrierenschicht 41 höher sein als der Al-Gehalt der p-dotierten Gateschicht 5-1. Dies führt zu einem erwünschten anderen Ätzverhalten. Als ein Beispiel kann der Al-Gehalt der ersten Barrierenschicht 41 in einem Bereich von etwa 10% bis etwa 30% liegen, während die p-dotierte Gateschicht 5-1 kein Al enthält. Der Ätzprozess kann ein Plasmaätzen sein, wobei SF6 als Ätzmittel verwendet wird. Die resultierende Struktur ist in 2B gezeigt.
  • 2C zeigt weitere Prozesse, die eine Abscheidung einer zweiten Barrierenschicht 42 auf exponierten Abschnitten der ersten Barrierenschicht 41 und bei dieser Ausführungsform auch auf der Gateschichtsektion 5 beinhalten. Diejenigen Abschnitte der zweiten Barrierenschicht 42, die auf der Gateschichtsektion 5 angeordnet sind, dienen nicht als Barrierenschicht und sind deshalb nicht als ein Abschnitt der Barrierenschicht 4 anzusehen. Somit enthält die Barrierenschicht 4 einen ersten Abschnitt 4-1 mit einer geringen Dicke, definiert durch die erste Barrierenschicht 41, und nur einen zweiten Abschnitt 4-2, definiert durch die Kombination aus erster und zweiter Barrierenschicht 41, 42. Die zweite Barrierenschicht 42 wird durch Epitaxie bis zu einer Dicke von etwa 5 nm bis 50 nm, beispielsweise 20 nm, abgeschieden. Das Material der zweiten Barrierenschicht 42 kann das gleiche sein wie das der ersten Barrierenschicht 41 oder kann davon verschieden sein. Beispielsweise kann AlGaN oder AlInN mit einem geeigneten Al-Gehalt verwendet werden.
  • Bei einem weiteren Prozess wird eine Passivierungsschicht 6 abgeschieden, was in oder ex situ erfolgen kann. Die resultierende Struktur ist in 2C gezeigt.
  • Bei einem weiteren Prozess werden Kontaktöffnungen, um die Ausbildung von Source- und Drainelektroden zu gestatten, in die Passivierungsschicht 6 und die Barrierenschicht 4 geätzt. Die ausgebildeten Öffnungen können sich ganz durch die Barrierenschicht 4 erstrecken, d. h. durch die erste und zweite Barrierenschicht 41, 42. Es ist auch möglich, dass sich die Öffnungen nur bis zu der ersten Barrierenschicht 41 erstrecken. Bei einem weiteren Prozess wird ein Kontaktmetall abgeschieden, um die Source- und Drainelektroden 11, 12 auszubilden. Dann wird eine Ofentemperung durchgeführt, die die Ausbildung von metallurgischen Phasen bewirkt, um den elektrischen Kontakt zu der 2-DEG-Schicht 8 zu verbessern. Die ausgebildeten metallurgischen Phasen erstrecken sich auch durch die erste Barrierenschicht 41 unter den Source- und Drainelektroden 11, 12, selbst wenn die geätzten Öffnungen an der ersten Barrierenschicht 41 aufhören, so dass ein gewünschter elektrischer Kontakt zu der 2-DEG-Schicht 8, an der Grenzfläche zwischen der Kanalschicht 3 und der ersten Barrierenschicht 41 ausgebildet, zuverlässig ausgebildet wird.
  • Bei einem weiteren Prozess wird ein Gatekontakt 10 durch Ätzen einer Öffnung durch die Passivierungsschicht 6 und die zweite Barrierenschicht 42 und Abscheiden eines leitenden Materials zum Bereitstellen einer elektrischen Verbindung zu der Gateschichtsektion 5 ausgebildet. Bei der vorliegenden Ausführungsform sind alle der Kontakte 10 und Elektroden 11, 12 ohmsche Kontakte. Das Material des Kontakts 10 und der Elektroden 11, 12 kann entsprechend spezifischer Anforderungen gewählt werden. Es ist auch möglich, die Source- und Drainelektroden 11, 12 und den Gatekontakt 10 in einem gemeinsamen Prozess auszubilden. Die resultierende Struktur ist in 2E gezeigt, die 1 entspricht.
  • Unter Bezugnahme auf 3A bis 3E wird eine weitere Ausführungsform zum Herstellen eines Nitridhalbleiterbauelements beschrieben. Diese Ausführungsform beinhaltet eine selektive epitaxiale Abscheidung einer zweiten Barrierenschicht auf exponierten Abschnitten einer ersten Barrierenschicht und ein selektives Ätzen einer p-dotierten Gateschicht relativ zu der zweiten Barrierenschicht.
  • Im Unterschied zu der ersten Ausführungsform entfällt die Pufferschicht 2, da das Substrat 1 aus einem Halbleitermaterial mit einer der Gitterstruktur der Kanalschicht 3 ähnlichen Gitterstruktur besteht. Falls erwünscht kann auch eine Pufferschicht aufgenommen werden. Die erste Barrierenschicht 41 wird auf der Kanalschicht 3 ausgebildet, wie oben beschrieben.
  • Eine Masken- oder Opferschicht 15 wird auf der ersten Barrierenschicht. 41 ausgebildet. Die Maske 15 kann beispielsweise eine Hartmaske sein, die aus einem Oxid wie etwa SiO2 besteht und durch Abscheiden einer etwa 100 nm dicken Oxidschicht ausgebildet wird, die danach strukturiert wird. Die Maske 15 definiert das Gebiet, wo die Gateschichtsektion später ausgebildet wird, d. h. das Gategebiet. Die resultierende Struktur ist in 3A gezeigt.
  • Eine zweite Barrierenschicht 42 wird auf der ersten Barrierenschicht 41 durch selektives epitaxiales Aufwachsen von AlGaN oder InAlN bis zu einer Dicke von etwa 20 nm ausgebildet. Kein Halbleitermaterial wird auf der Maske 15 abgeschieden, wie in 3B gezeigt.
  • In einem nachfolgenden Prozess, wie in 3C gezeigt, wird die Hartmaske 15 durch eine Nassoxidätzung entfernt, so dass eine Öffnung in der zweiten Barrierenschicht 42 zum Exponieren der ersten Barrierenschicht 41 ausgebildet wird. Die erste und zweite Barrierenschicht 41, 42 bilden zusammen die Barrierenschicht 4, die eine durch die Öffnung in der zweiten Barrierenschicht 42 ausgebildete Ausnehmung aufweist.
  • Bei einem Weiteren Prozess wird, wie in 3C gezeigt, eine in situ p-dotierte Gateschicht 5-2 abgeschieden, wobei ein Material und ein Prozess wie oben beschrieben verwendet werden. Die p-dotierte Gateschicht 5-2 kleidet auch die Öffnung der zweiten Barrierenschicht 42 aus und füllt sie (Ausnehmung in der Barrierenschicht 4), so dass die p-dotierte Gateschicht 5-2 ebenfalls auf und in Kontakt mit der ersten Barrierenschicht in dem durch die Öffnung definierten Gategebiet ausgebildet wird.
  • Wie in 3D gezeigt, wird die p-dotierte Gateschicht 5-2 unter Verwendung einer lithografisch ausgebildeten Maske (nicht gezeigt) geätzt. Das Ätzen, in der Regel ein Plasmaätzen unter Verwendung von SF6, erfolgt selektiv zu dem Material der zweiten Barrierenschicht 42, so dass das Ätzen an der zweiten Barrierenschicht 42 endet. Wie oben in Verbindung mit der in 2A bis 2E gezeigten Ausführungsform beschrieben, kann die Ätzselektivität dadurch eingestellt werden, dass der Al-Gehalt der die Ätzstoppschicht bildenden zweiten Barrierenschicht 42 gewählt wird. In der Regel liegt der Al-Gehalt im Bereich von etwa 18% bis etwa 25%, was zu einer ausreichenden Ätzselektivität gegenüber p-dotiertem GaN führt, das als Material der p-dotierten Gateschicht 5-2 verwendet werden kann. Ein höherer Al-Gehalt verbessert sogar die Ätzselektivität und verbessert auch die Kanalcharakteristika in der Gate-Drain- und Gate-Source-Sektion der 2-DEG-Schicht 8, ohne die Schwellwertspannung des HEMT 100 zu beeinflussen. Da die zweite Barrierenschicht 42 außerhalb des Gategebiets ausgebildet wird, kann sie einen hohen Al-Gehalt aufweisen.
  • Die resultierende Struktur ist in 3D gezeigt. Die so ausgebildete p-dotierte Gateschichtsektion 5 bedeckt einen Teil der zweiten Barrierenschicht 42, da die lithografische Maske größer als die Öffnung ausgebildet worden ist, um ein Entfernen der p-dotierten Gateschicht 5-2 im Fall einer Fehlausrichtung der lithografischen Maske zu verhindern.
  • In einem weiteren Prozess, wie in 3E gezeigt, wird eine Passivierungsschicht 6 abgeschieden und ein Gatekontakt 10 und Source- und Drainelektroden 11 und 12 werden ausgebildet, beispielsweise wie oben beschrieben.
  • Bei dieser Ausführungsform kann das gleiche Material für die erste und zweite Barrierenschicht 41, 42 verwendet werden. Es ist jedoch auch möglich, falls gewünscht, verschiedene Materialien zu verwenden, insbesondere Materialien mit einem unterschiedlichen Al-Gehalt.
  • Die in 2A bis 2E und 3A bis 3D gezeigten Ausführungsformen gestatten eine sehr präzise Einstellung der Dicke des ersten Abschnitts 4-1 der Barrierenschicht 4 zwischen der Gateschichtsektion 5 und der Kanalschicht 3, da die Dicke in diesem Gebiet durch den zum Ausbilden der ersten Barrierenschicht 41 verwendeten epitaxialen Abscheidungsprozess gesteuert wird. Eine weitere Verbesserung besteht darin, dass der Al-Gehalt der ersten Barrierenschicht 41 ebenfalls niedriger sein kann als der Al-Gehalt der zweiten Barrierenschicht 42, um die Schwellwertspannung des HEMT 100 in einem Gebiet von etwa +2 V bis etwa +3 V zu halten, ohne die Leitfähigkeit der 2-DEG-Schicht 8 in der Gate-Drain- bzw. Gate-Source-Sektion zu beeinflussen. Weiterhin beziehen sich die in 2A bis 2E und 3A bis 3D gezeigten Ausführungsformen auf den obenbeschriebenen HEMT mit doppelter Barrierenschicht.
  • Unter Bezugnahme auf die 4A bis 4E wird eine weitere Ausführungsform zum Herstellen eines Nitridhalbleiterbauelements beschrieben. Diese Ausführungsform beinhaltet ein teilweises Ätzen einer Barrierenschicht und eine selektive epitaxiale Abscheidung einer p-dotierten Gateschicht auf exponierten Abschnitten der Barrierenschicht. Weiterhin verwendet diese Ausführungsform eine einzelne Barrierenschicht. Anstatt einer einzelnen Barrierenschicht kann auch eine doppelte Schichtstruktur wie oben beschrieben verwendet werden. Beispielsweise können die Barrierenschichten mit unterschiedlichem Al-Gehalt verwendet werden, um selektives Ätzen zu gestatten.
  • Der Prozess beginnt mit einer Kanalschicht 3, die auf einem nichtgezeigten Substrat und einer optionalen Pufferschicht angeordnet sein kann, auf der eine Barrierenschicht 4 ausgebildet werden soll. Bei dieser Ausführungsform wird die Barrierenschicht 4 durch eine einzelne Schicht gebildet. Es ist auch möglich, mehrere Barrierenschichten aufzunehmen, die zusammen die Barrierenschicht 4 bilden. Beispielsweise können mehrere Monoschichten aus dem gleichen oder einem unterschiedlichen Material verwendet werden. Das Verwenden von unterschiedlichen Materialien gestattet beispielsweise die Ausbildung einer Barrierenschicht mit einer Abstufung beim Al-Gehalt. Bei dieser Ausführungsform kann die Barrierenschicht 4 beispielsweise eine epitaxial aufgewachsene AlGaN- oder eine AlInN-Schicht mit einer Dicke von etwa 20 nm sein, sie kann aber auch aus einem beliebigen der oben beschriebenen Materialien bestehen. Die Kanalsschicht 3 kann beispielsweise aus GaN hergestellt sein, kann aber auch aus einem der oben beschriebenen Materialien bestehen.
  • Eine Deckschicht 17, die später auch eine Passivierungsschicht darstellt, wird auf der Barrierenschicht 4 abgeschieden. Die Deckschicht 17 kann beispielsweise eine aus SiO2 oder Si3N4 bestehende Hartmaske sein.
  • Wie in 4B gezeigt, wird die Deckschicht 17 unter Verwendung einer nichtgezeigten lithografischen Maske strukturiert, um eine Öffnung in der Deckschicht 17 auszubilden, wobei die Öffnung das Gategebiet des Bauelements definiert. Bei einem weiteren Prozess wird die Barrierenschicht teilweise geätzt, beispielsweise durch plasmaunterstütztes SF6-Ätzen, wobei die strukturierte Deckschicht 17 als Ätzmaske zum Ausbilden einer Ausnehmung 18 in der Barrierenschicht 4 verwendet wird. Die Ätzzeit steuert das Ausmaß, in dem die Barrierenschicht 4 ausgebildet wird, und wird so gewählt, dass die Barrierenschicht 4 nicht vollständig entfernt wird, d. h., ein dünner Abschnitt der Barrierenschicht 4 bleibt zurück. Falls bei einer Ausführungsform die Barrierenschicht 4 eine erste und eine zweite Barrierenschicht aus unterschiedlichen Materialien enthält, wie oben. beschrieben, ist es auch möglich, die zweite Barrierenschicht selektiv zu der ersten Barrierenschicht zu ätzen, die dann als Ätzstoppschicht fungiert. Die resultierende Struktur ist in 4B dargestellt, die einen dünnen ersten Abschnitt 4-1 (Ausnehmung 18) der Barrierenschicht 4 in dem Gategebiet und einen dicken zweiten Abschnitt 4-2 außerhalb des Gategebiets zeigt.
  • Wie in 4C gezeigt, wird eine in situ p-dotierte Gateschichtsektion 5 durch selektive epitaxiale Abscheidung auf einem exponierten Abschnitt der Barrierenschicht 4, d. h. dem exponierten ersten Abschnitt 4-1, abgeschieden. Die Abscheidung kann derart gesteuert werden, dass es zu keinem seitlichen Überwachsen kommt. Die Gateschichtsektion 5 kann eine größere Dicke als die Barrierenschicht 4 aufweisen und kann gegenüber der oberen Oberfläche der Deckschicht 17 ausgenommen sein. Bei dieser Ausführungsform besteht die p-dotierte Gateschichtsektion 5 aus GaN, sie kann aber auch aus einem beliebigen der oben beschriebenen Materialien bestehen.
  • Bei einem weiteren Prozess wird eine selektive epitaxiale Abscheidung von weiterem Material der p-dotierten Gateschichtsektion 5 durchgeführt, was ebenfalls zu einem teilweisen seitlichen Überwachsen der Gateschichtsektion 5 über die Deckschicht 17 führt, wie in 4D gezeigt.
  • Wie in 4E dargestellt, wird ein Gatekontakt 10 auf der p-dotierten Gateschichtsektion 5 ausgebildet und Source- und Drainelektroden 11, 12 werden wie oben beschrieben ausgebildet.
  • Gemäß einer weiteren Ausführungsform wird ein Verfahren zum Herstellen eines Nitridhalbleiterbauelements bereitgestellt. Das Verfahren beinhaltet Bereitstellen einer Gruppe-III-Nitridkanalschicht; Ausbilden einer Gruppe-III-Nitridbarrierenschicht mit einer Ausnehmung auf der Gruppe-III-Nitridkanalschicht, der Gruppe-III-Nitridbarrierenschicht; Ausbilden einer p-dotierten Gruppe-III-Nitridgateschichtsektion mindestens in der Ausnehmung der Gruppe-III-Nitridbarrierenschicht; Ausbilden eines Gatekontakts auf der p-dotierten Gruppe-III-Nitridgateschichtsektion; Ausbilden einer Sourceelektrode; Ausbilden einer von der Sourceelektrode beabstandeten Drainelektrode.
  • Ein Fachmann versteht, dass Prozesse aus den obigen Ausführungsformen kombiniert und ausgetauscht werden können, um weitere Ausführungsformen zu erhalten. Insbesondere können die funktionalen Schichten Materialien enthalten, die von dem spezifischen Material verschieden sind, das in Verbindung mit den obigen Ausführungsformen beschrieben wird, solange die gewünschten funktionalen Charakteristika im Wesentlichen die gleichen bleiben oder äquivalent dazu sind.
  • 6 zeigt eine weitere Ausführungsform bezüglich eines Nitridhalbleiterbauelements. Das Bauelement 200, das ein HEMT sein kann, kann im Wesentlichen die gleiche Struktur wie das Bauelement 100 von 1 aufweisen, mit dem Unterschied, dass die p-dotierte Gateschichtsektion durch ein Metall 13 ersetzt ist, das auf der ersten Barrierenschicht 41 einen Schottky-Kontakt bildet. Je nach der Dicke der ersten Barrierenschicht 41 kann das Bauelement ein Anreicherungsmodus- oder ein Verarmungsmodusbauelement sein. Der Ansatz mit doppelter Barrierenschicht kann deshalb auch auf Verarmungsmodusbauelemente angewendet werden, um eine präzise Dickensteuerung der Barrierenschicht 4 zum Ausbilden einer ausgenommenen Gatestruktur zu gestatten. Die Herstellungsverfahren wie oben gezeigt können leicht angepasst werden, indem die p-dotierte Gateschicht 5-1 und die p-dotierte Gateschichtsektion 5 durch ein Metall zum Ausbilden eines Schottky-Kontakts ersetzt werden.
  • Die in 3A bis 3E gezeigten Prozesse eignen sich beispielsweise zum Ausbilden eines derartigen HEMT. Die Prozesse der 3A und 3B werden beispielsweise zum Ausbilden der ersten und zweiten Barrierenschicht 41, 42 verwendet. Anders als bei den in 3C und 3D gezeigten Prozessen wird eine Schottky-Metallschicht 13-1 abgeschieden und strukturiert, um einen Schottky-Kontakt 13 auszubilden. Der übrige Prozess, wie in 3C gezeigt, kann zum Fertigstellen des HEMT verwendet werden.
  • Diese Modifikation gestattet eine leichte Integration von Verarmungs- und Anreicherungsbauelementen in ein einzelnes Substrat zum Ausbilden von komplementären integrierten Schaltungen auf der Basis eines Gruppe-III-Nitridhalbleitermaterials. Da ähnliche Prozesse zum Ausbilden der Verarmungs- und der Anreicherungsbauelemente verwendet werden können, erfordert die Integration nur einige wenige zusätzliche Schritte. Dies eröffnet die Möglichkeit zum Auslegen von Gruppe-III-Nitridlogikbauelementen, die bei hoher Geschwindigkeit und mit niedrigem Stromverbrauch arbeiten können. Weiterhin können komplementäre Leistungsbauelemente oder Leistungsbauelemente mit integrierter Logik ausgebildet werden.
  • Dementsprechend wird ein Nitridhalbleiterbauelement wie etwa ein HEMT bereitgestellt. Das Nitridhalbleiterbauelement enthält eine Gruppe-III-Nitridkanalschicht; mindestens eine erste Gruppe-III-Nitridbarrierenschicht auf der Gruppe-III-Nitridkanalschicht; mindestens eine zweite Gruppe-III-Nitridbarrierenschicht auf der ersten Gruppe-III-Nitridbarrierenschicht, wobei die zweite Barrierenschicht eine Öffnung enthält, die sich zu der ersten Barrierenschicht erstreckt; eine Schottky-Metallsektion mindestens in der Öffnung in Kontakt mit der ersten Gruppe-III-Nitridbarrierenschicht; eine 2-DEG-Schicht an dem Übergang zwischen der Gruppe-III-Nitridkanalschicht und der ersten Gruppe-III-Nitridbarrierenschicht; einen Gatekontakt auf der Schottky-Metallsektion; eine Sourceelektrode in elektrischem Kontakt mit der 2-DEG-Schicht und eine Drainelektrode in elektrischem Kontakt mit der 2-DEG-Schicht und von der Sourceelektrode beabstandet.
  • Dementsprechend wird ein Nitridhalbleiterbauelement wie etwa ein HEMT bereitgestellt. Das Nitridhalbleiterbauelement enthält eine Gruppe-III-Nitridkanalschicht; mindestens eine erste Gruppe-III-Nitridbarrierenschicht auf der Gruppe-III-Nitridkanalschicht; mindestens eine zweite Gruppe-III-Nitridbarrierenschicht auf der ersten Gruppe-III-Nitridbarrierenschicht, wobei die zweite Barrierenschicht eine Öffnung enthält, die sich zu der ersten Barrierenschicht erstreckt; eine Gateschichtsektion mindestens in der Öffnung in Kontakt mit der ersten Gruppe-III-Nitridbarrierenschicht; eine 2-DEG-Schicht an dem Übergang zwischen der Gruppe-III-Nitridkanalschicht und der ersten Gruppe-III-Nitridbarrierenschicht; einen Gatekontakt auf der Gateschichtsektion; eine Sourceelektrode in elektrischem Kontakt mit der 2-DEG-Schicht und eine Drainelektrode in elektrischem Kontakt mit der 2-DEG-Schicht und von der Sourceelektrode beabstandet. Die Gateschichtsektion kann ein Schottky-Metall oder ein p-dotiertes Gruppe-III-Nitridmaterial sein.
  • Die gemeinsame Verarbeitung von Verarmungsmodus- und Anreicherungsmodusbauelementen ist in 7A bis 7C dargestellt. Die Herstellung des Bauelements 300 einschließlich einem Anreicherungsmodusbauelement 100 und einem Verarmungsmodusbauelement 400 basiert auf den Prozessen der 3A bis 3E. Nach der selektiven Abscheidung der zweiten Barrierenschicht 42 im Gebiet beider Bauelemente 100, 400 wird zuerst die p-dotierte Gateschichtsektion 5 in dem Gebiet des Anreicherungsmodusbauelements 100 ausgebildet (7A), und dann wird der Schottky-Kontakt 13 in dem Gebiet des Verarmungsmodusbauelements 200 ausgebildet. Danach werden Passivierungsschicht 6, Gatekontakte 100 und Source- bzw. Drainelektroden 11, 12 in dem Gebiet beider Bauelemente ausgebildet. Die endgültige Struktur ist in 7C gezeigt. Es wäre auch möglich, ein beispielsweise auf 4A bis 4E basierendes Herstellungsverfahren zu verwenden.
  • Eine weitere Variation ist in 7D gezeigt. Die zweite Barrierenschicht 41 in dem Gebiet des Verarmungsmodusbauelements 500 enthält keine Öffnung, so dass die Barrierenschicht 4 die gleiche Dicke in dem ersten Abschnitt 4-1 und dem zweiten Abschnitt 4-2 aufweist.
  • Eine weitere Option besteht darin, auf dem ausgenommenen Abschnitt (ersten Abschnitt) der Barrierenschicht unter der p-dotierten Gateschichtsektion eine zusätzliche Gatedielektrikumsschicht auszubilden. Dies führt ebenfalls zu der Ausbildung eines Anreicherungsmodusbauelements. Solche Anreicherungsmodusbauelemente können dementsprechend zusammen mit den obenbeschriebenen Anreicherungsmodusbauelementen integriert werden.
  • Gemäß einer oder mehreren Ausführungsformen wird eine Nitridhalbleiterschaltung bereitgestellt, die mindestens ein Verarmungsmodusbauelement und mindestens ein Anreicherungsmodusbauelement, wie oben beschrieben, enthält. Beide Bauelemente können eine doppelte Barrierenschicht, wie oben beschrieben, enthalten.
  • Die schriftliche Beschreibung oben enthält spezifische Ausführungsformen, einschließlich den besten Modus, und um es auch einem beliebigen Fachmann zu ermöglichen, die Erfindung anzufertigen und zu verwenden. Während die Erfindung im Hinblick auf unterschiedliche spezifische Ausführungsformen beschrieben worden ist, erkennt der Fachmann, dass die Erfindung mit Modifikationen innerhalb des Gedankens und Schutzbereichs der Ansprüche praktiziert werden kann. Insbesondere können sich gegenseitig nicht ausschließende Merkmale der obenbeschriebenen Ausführungsformen miteinander kombiniert werden. Der patentierbare Schutzbereich wird durch die Ansprüche definiert und kann andere Beispiele beinhalten, die sich dem Fachmann ergeben. Solche weiteren Beispiele sollen in dem Schutzbereich der Ansprüche liegen.

Claims (25)

  1. Halbleiterbauelement, umfassend: eine Gruppe-III-Nitridkanalschicht (3); eine Gruppe-III-Nitridbarrierenschicht (4) auf der Gruppe-III-Nitridkanalschicht (3), wobei die Gruppe-III-Nitridbarrierenschicht (4) einen ersten Abschnitt (4-1) und einen zweiten Abschnitt (4-2) umfasst, wobei der erste Abschnitt (4-1) eine Dicke kleiner als der zweite Abschnitt (4-2) umfasst; eine p-dotierte Gruppe-III-Nitridgateschichtsektion (5), auf mindestens dem ersten Abschnitt (4-1) der Gruppe-III-Nitridbarrierenschicht (4) angeordnet; einen Gatekontakt (10) auf der p-dotierten Gruppe-III-Nitridgateschichtsektion (5); eine Sourceelektrode (11); und eine Drainelektrode (12), die von der Sourceelektrode (11) beabstandet ist.
  2. Bauelement nach Anspruch 1, wobei die Gruppe-III-Nitridbarrierenschicht (4) Folgendes umfasst: mindestens eine erste Gruppe-III-Nitridbarrierenschicht (41) auf der Gruppe-III-Nitridkanalschicht (3), wobei die p-dotierte Gruppe-III-Nitridgateschichtsektion (5) mindestens auf und in Kontakt mit der ersten Gruppe-III-Nitridbarrierenschicht (41) angeordnet ist; und mindestens eine zweite Gruppe-III-Nitridbarrierenschicht (42), die auf und in Kontakt mit der ersten Gruppe-III-Nitridbarrierenschicht (41) angeordnet ist.
  3. Bauelement nach Anspruch 2, wobei die erste Gruppe-III-Nitridbarrierenschicht (41) einen Al-Gehalt umfasst, der von einem Al-Gehalt der zweiten Gruppe-III-Nitridbarrierenschicht (42) verschieden ist.
  4. Bauelement nach Anspruch 2 oder 3, wobei die erste Gruppe-III-Nitridbarrierenschicht (41) einen Al-Gehalt umfasst, der von einem Al-Gehalt der p-dotierten Gruppe-III-Nitridgateschichtsektion (5) verschieden ist.
  5. Bauelement nach einem der Ansprüche 2 bis 4, wobei die zweite Gruppe-III-Nitridbarrierenschicht (42) ebenfalls auf der p-dotierten Gruppe-III-Nitridgateschichtsektion (5) angeordnet ist.
  6. Bauelement nach einem der Ansprüche 2 bis 5, wobei die zweite Gruppe-III-Nitridbarrierenschicht (42) eine Öffnung umfasst, die sich zu der ersten Gruppe-III-Nitridbarrierenschicht (41) erstreckt und eine Ausnehmung der Gruppe-III-Nitridbarrierenschicht (4) definiert, wobei die p-dotierte Gruppe-III-Nitridgateschichtsektion (5) in der Öffnung angeordnet ist.
  7. Bauelement nach einem der Ansprüche 1 bis 6, wobei der erste Abschnitt (4-1) eine Ausnehmung (18) der Gruppe-III-Nitridbarrierenschicht (4) definiert.
  8. Bauelement nach einem der Ansprüche 1 bis 7, weiterhin umfassend: eine Gatedielektrikumsschicht zwischen der p-dotierten Gruppe-III-Nitridgateschichtsektion (5) und dem ersten Abschnitt (4-1) der Gruppe-III-Nitridbarrierenschicht (4).
  9. Halbleiterbauelement, umfassend: eine Gruppe-III-Nitridkanalschicht (3); mindestens eine erste Gruppe-III-Nitridbarrierenschicht (41) auf der Gruppe-III-Nitridkanalschicht (3); eine Gateschichtsektion (5) auf der ersten Gruppe-III-Nitridbarrierenschicht (41), wobei die Gateschichtsektion (5) ein Material umfasst ausgewählt aus der Gruppe bestehend aus einem p-dotierten Gruppe-III-Nitridhalbleiter und einem Schottky-kontaktbildenden Metall; mindestens eine zweite Gruppe-III-Nitridbarrierenschicht (42) auf der ersten Gruppe-III-Nitridbarrierenschicht (41) bei der Gateschichtsektion (5); eine 2-DEG-Schicht (8) an dem Übergang zwischen der Gruppe-III-Nitridkanalschicht (3) und der ersten Gruppe-III-Nitridbarrierenschicht (41); einen Gatekontakt (10) auf der Gateschichtsektion (5); eine Sourceelektrode (11) in elektrischem Kontakt mit der 2-DEG-Schicht (8); eine Drainelektrode (12) in elektrischem Kontakt mit der 2-DEG-Schicht (8) und von der Sourceelektrode (11) beabstandet.
  10. Bauelement nach Anspruch 9, wobei die erste Gruppe-III-Nitridbarrierenschicht (41) einen Al-Gehalt umfasst, der von einem Al-Gehalt der zweiten Gruppe-III-Nitridbarrierenschicht (42) verschieden ist.
  11. Bauelement nach Anspruch 9 oder 10, wobei die zweite Gruppe-III-Nitridbarrierenschicht (42) eine Öffnung umfasst, wobei die Gateschichtsektion (5) in der Öffnung angeordnet ist.
  12. Halbleiterbauelement, umfassend: eine undotierte Kanalschicht (3) bestehend aus AlaGa1-aN mit 0 ≤ a ≤ 1; eine undotierte Barrierenschicht (4) umfassend ein Material ausgewählt aus der Gruppe bestehend aus AlbGa1-bN (0 ≤ b ≤ 1 und a < b) und AlcIn1-cN (0 ≤ c ≤ 1 und a < c) auf der Kanalschicht (3), wobei die Barrierenschicht (4) einen höheren Bandabstand als die Kanalschicht (3) aufweist und einen Heteroübergang mit der Kanalschicht (3) bildet, wobei die Barrierenschicht (4) einen ersten Abschnitt (4-1) mit einer Dicke umfasst, die geringer ist als ein zweiter Abschnitt (4-2) der Barrierenschicht (4); eine p-dotierte Gateschicht (5) umfassend AlzGa1-zN mit 0 ≤ z ≤ 1 auf und in Kontakt mit dem ersten Abschnitt (4-1) der Barrierenschicht (4); einen Gatekontakt (10) auf der p-dotierten Gateschicht (5); eine Sourceelektrode (11); und eine Drainelektrode (12), die von der Sourceelektrode (11) beabstandet ist.
  13. Bauelement nach Anspruch 12, wobei die Barrierenschicht (4) Folgendes umfasst: mindestens eine erste Barrierenschicht (41), die ein Material umfasst ausgewählt aus der Gruppe bestehend aus Alb1Ga1-b1N (0 ≤ b1 ≤ 1 und a < b1) und Alc1In1-c1N (0 ≤ c1 ≤ 1 und a < c1) auf der Kanalschicht (3), wobei die erste Barrierenschicht (41) einen höheren Bandabstand als die Kanalschicht (3) aufweist und einen Heteroübergang mit der Kanalschicht (3) bildet, wobei die p-dotierte Gateschicht (5) auf und in Kontakt mit einem Abschnitt der ersten Barrierenschicht (41) angeordnet ist; mindestens eine zweite Barrierenschicht (42), die ein Material umfasst ausgewählt aus der Gruppe bestehend aus Alb2Ga1-b2N (0 ≤ b2 ≤ 1; a < b2) und Alc2In1-c2N(0 ≤ c2 ≤ 1; a < c2) auf und in Kontakt mit einem anderen Abschnitt der ersten Barrierenschicht (41).
  14. Bauelement nach Anspruch 13, wobei b1 ≠ b2 und c1 ≠ c2.
  15. Bauelement nach Anspruch 13 oder 14, wobei die erste Barrierenschicht (41) eine Dicke aufweist, die anders ist als eine Dicke der zweiten Barrierenschicht (42).
  16. Verfahren zum Herstellen eines Halbleiterbauelements, umfassend: Bereitstellen einer Gruppe-III-Nitridkanalschicht (3); Ausbilden einer Gruppe-III-Nitridbarrierenschicht (4) umfassend einen ersten Abschnitt (4-1) und einen zweiten Abschnitt (4-2) auf der Gruppe-III-Nitridkanalschicht (3), wobei der erste Abschnitt (4-1) eine Dicke aufweist, die geringer ist als der zweite Abschnitt (4-2); Ausbilden einer p-dotierten Gruppe-III-Nitridgateschichtsektion (5) mindestens auf dem ersten Abschnitt (4-1) der Gruppe-III-Nitridbarrierenschicht (4); Ausbilden eines Gatekontakts (10) auf der p-dotierten Gruppe-III-Nitridgateschichtsektion (5); Ausbilden einer Sourceelektrode (11); und Ausbilden einer Drainelektrode (12), die von der Sourceelektrode (11) beabstandet ist.
  17. Verfahren nach Anspruch 16, umfassend: Ausbilden mindestens einer ersten Gruppe-III-Nitridbarrierenschicht (41) auf der Gruppe-III-Nitridkanalschicht (3); Ausbilden der p-dotierten Gruppe-III-Nitridgateschichtsektion (5) auf und in Kontakt mit der ersten Gruppe-III-Nitridbarrierenschicht (41); und Ausbilden mindestens einer zweiten Gruppe-III-Nitridbarrierenschicht (42) auf und in Kontakt mit der ersten Gruppe-III-Nitridbarrierenschicht (41), wobei die ersten und zweiten Gruppe-III-Nitridbarrierenschichten zusammen die Gruppe-III-Nitridbarrierenschicht (4) bilden.
  18. Verfahren nach Anspruch 17, umfassend: Ausbilden einer p-dotierten Gruppe-III-Nitridgateschicht (5-1) auf der ersten Gruppe-III-Nitridbarrierenschicht (41), wobei die p-dotierte Gruppe-III-Nitridgateschicht (5-1) ein Material umfasst, das bezüglich des Materials der ersten Gruppe-III-Nitridbarrierenschicht (41) selektiv geätzt werden kann; selektives Ätzen der p-dotierten Gruppe-III-Nitridgateschicht (5) zu der ersten Gruppe-III-Nitridbarrierenschicht (41), um die p-dotierte Gruppe-III-Nitridgateschichtsektion (5) auf der ersten Gruppe-III-Nitridbarrierenschicht (41) auszubilden; und Ausbilden der zweiten Gruppe-III-Nitridbarrierenschicht (42).
  19. Verfahren nach Anspruch 18, umfassend: Ausbilden einer Maske (7) auf der p-dotierten Gruppe-III-Nitridgateschicht (5-1), um die p-dotierte Gruppe-III-Nitridgateschichtsektion (5) zu definieren, und Ätzen der p-dotierten Gruppe-III-Nitridgateschicht (5-1) unter Verwendung der Maske (7).
  20. Verfahren nach einem der Ansprüche 17 bis 19, umfassend: Ausbilden einer Öffnung in der zweiten Gruppe-III-Nitridbarrierenschicht (42), um einen Gateabschnitt (4-1) der ersten Gruppe-III-Nitridbarrierenschicht (41) zu exponieren; und Ausbilden der p-dotierten Gruppe-III-Nitridgateschichtsektion (5) mindestens in der Öffnung der zweiten Gruppe-III-Nitridbarrierenschicht (42).
  21. Verfahren nach einem der Ansprüche 17 bis 20, umfassend: Ausbilden einer Maske (15) auf der ersten Gruppe-III-Nitridbarrierenschicht (41), um einen Gateabschnitt in der ersten Gruppe-III-Nitridbarrierenschicht zu bedecken, wobei der Gateabschnitt den ersten Abschnitt (4-1) der Barrierenschicht (4) definiert; Abscheiden der zweiten Gruppe-III-Nitridbarrierenschicht (42) auf unbedeckten Abschnitten der ersten Gruppe-III-Nitridbarrierenschicht (41); Entfernen der Maske (15), um den Gateabschnitt (4-1) der ersten Gruppe-III-Nitridbarrierenschicht (41) zu exponieren; Ausbilden der p-dotierten Gruppe-III-Nitridgateschichtsektion (5) auf dem exponierten Gateabschnitt der ersten Gruppe-III-Nitridbarrierenschicht (41).
  22. Verfahren nach einem der Ansprüche 16 bis 21, umfassend: Ausbilden einer Deckschicht (17) auf der Gruppe-III-Nitridbarrierenschicht (4), wobei die Deckschicht (17) mindestens eine Öffnung umfasst zum Definieren einer Ausnehmung (18) der Gruppe-III-Nitridbarrierenschicht (4); Ätzen der Gruppe-III-Nitridbarrierenschicht (4), um die Ausnehmung (18) in der Gruppe-III-Nitridbarrierenschicht (4) auszubilden; Ausbilden der p-dotierten Gruppe-III-Nitridgateschichtsektion (5) in der Ausnehmung (18) der Gruppe-III-Nitridbarrierenschicht (4).
  23. Verfahren zum Ausbilden eines Halbleiterbauelements, umfassend: Bereitstellen einer Gruppe-III-Nitridkanalschicht (3); Ausbilden mindestens einer ersten Gruppe-III-Nitridbarrierenschicht (41) auf der Gruppe-III-Nitridkanalschicht (3); Ausbilden einer p-dotierten Gruppe-III-Nitridgateschichtsektion (5) auf und in Kontakt mit der ersten Gruppe-III-Nitridbarrierenschicht (41); und Ausbilden mindestens einer zweiten Gruppe-III-Nitridbarrierenschicht (42) auf und in Kontakt mit der ersten Gruppe-III-Nitridbarrierenschicht (41); Ausbilden eines Gatekontakts (10) auf der p-dotierten Gruppe-III-Nitridgateschichtsektion (5); Ausbilden einer Sourceelektrode (11); Ausbilden einer Drainelektrode (12), die von der Sourceelektrode (11) beabstandet ist.
  24. Verfahren nach Anspruch 23, umfassend: Ausbilden einer p-dotierten Gruppe-III-Nitridgateschicht (5-1) auf der ersten Gruppe-III-Nitridbarrierenschicht (41), wobei die p-dotierte Gruppe-III-Nitridgateschicht (5-1) ein Material umfasst, das bezüglich des Materials der ersten Gruppe-III-Nitridbarrierenschicht (41) selektiv geätzt werden kann; Ausbilden einer Maske (7) auf der p-dotierten Gruppe-III-Nitridgateschicht (5-1); Ätzen der p-dotierten Gruppe-III-Nitridgateschicht (5-1) unter Verwendung der Maske (7), um die p-dotierte Gruppe-III-Nitridgateschichtsektion (5) auszubilden; Ausbilden der zweiten Gruppe-III-Nitridbarrierenschicht (42).
  25. Verfahren nach Anspruch 23, umfassend: Ausbilden einer Maske (15) auf der ersten Gruppe-III-Nitridbarrierenschicht (41), um einen Gateabschnitt (4-1) der ersten Gruppe-III-Nitridbarrierenschicht (41) zu bedecken; Abscheiden der zweiten Gruppe-III-Nitridbarrierenschicht (42) auf unbedeckten Abschnitten der ersten Gruppe-III-Nitridbarrierenschicht (41); Entfernen der Maske (15), um den Gateabschnitt (4-1) der ersten Gruppe-III-Nitridbarrierenschicht (41) zu exponieren; Ausbilden der p-dotierten Gruppe-III-Nitridgateschichtsektion (5) auf dem exponierten Gateabschnitt (4-1) der ersten Gruppe-III-Nitridbarrierenschicht (41).
DE102011000911.6A 2010-02-26 2011-02-24 Nitridhalbleiterbauelement und Verfahren Active DE102011000911B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/713,336 US20110210377A1 (en) 2010-02-26 2010-02-26 Nitride semiconductor device
US12/713,336 2010-02-26

Publications (2)

Publication Number Publication Date
DE102011000911A1 true DE102011000911A1 (de) 2011-09-01
DE102011000911B4 DE102011000911B4 (de) 2018-06-28

Family

ID=44502051

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102011000911.6A Active DE102011000911B4 (de) 2010-02-26 2011-02-24 Nitridhalbleiterbauelement und Verfahren

Country Status (3)

Country Link
US (3) US20110210377A1 (de)
JP (2) JP5823138B2 (de)
DE (1) DE102011000911B4 (de)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2713402A3 (de) * 2012-09-28 2016-01-13 Samsung Electronics Co., Ltd Selbstsperrender Transistor mit hoher Elektronenmobilität
WO2017001082A1 (de) * 2015-06-29 2017-01-05 Robert Bosch Gmbh Transistor mit hoher elektronenbeweglichkeit
EP2747145A3 (de) * 2012-12-21 2017-03-08 Nichia Corporation Feldeffekttransistor
FR3041150A1 (fr) * 2015-09-14 2017-03-17 Commissariat Energie Atomique Transistor a enrichissement comportant une heterojonction algan/gan et une grille en diamant dope p
US10090406B2 (en) 2014-09-18 2018-10-02 Infineon Technologies Austria Ag Non-planar normally off compound semiconductor device
US10186591B2 (en) 2015-06-26 2019-01-22 Toyota Jidosha Kabushiki Kaisha Nitride semiconductor device
DE102017125803A1 (de) 2017-11-06 2019-05-09 Institut Für Mikroelektronik Stuttgart Halbleiterbauelement mit einer Transistorstruktur vom Anreicherungstyp
DE102016100116B4 (de) * 2015-01-14 2021-04-29 Denso Corporation Halbleitereinrichtung und Verfahren zu deren Herstellung
DE102014114635B4 (de) 2014-04-30 2024-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Seitenwand-Passivierung für HEMT-Vorrichtungen

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3378114B2 (ja) 1994-04-15 2003-02-17 新日本製鐵株式会社 溶鋼への希土類元素の添加方法および添加材
US20110241020A1 (en) * 2010-03-31 2011-10-06 Triquint Semiconductor, Inc. High electron mobility transistor with recessed barrier layer
JP2012054440A (ja) * 2010-09-02 2012-03-15 Sanken Electric Co Ltd 半導体装置及びこれを用いた電気回路、電気回路の制御方法
US9136116B2 (en) * 2011-08-04 2015-09-15 Avogy, Inc. Method and system for formation of P-N junctions in gallium nitride based electronics
US8969912B2 (en) 2011-08-04 2015-03-03 Avogy, Inc. Method and system for a GaN vertical JFET utilizing a regrown channel
JP5878317B2 (ja) * 2011-08-08 2016-03-08 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2013077635A (ja) * 2011-09-29 2013-04-25 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
US8669591B2 (en) * 2011-12-27 2014-03-11 Eta Semiconductor Inc. E-mode HFET device
US9887139B2 (en) 2011-12-28 2018-02-06 Infineon Technologies Austria Ag Integrated heterojunction semiconductor device and method for producing an integrated heterojunction semiconductor device
JP2013157407A (ja) * 2012-01-27 2013-08-15 Fujitsu Semiconductor Ltd 化合物半導体装置及びその製造方法
JP5662367B2 (ja) * 2012-03-26 2015-01-28 株式会社東芝 窒化物半導体装置およびその製造方法
US9111905B2 (en) * 2012-03-29 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
KR101922120B1 (ko) * 2012-07-19 2018-11-26 삼성전자주식회사 고전자이동도 트랜지스터 및 그 제조방법
JP6087552B2 (ja) * 2012-09-21 2017-03-01 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP2014090033A (ja) * 2012-10-29 2014-05-15 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2014110393A (ja) * 2012-12-04 2014-06-12 Fujitsu Ltd 化合物半導体装置及びその製造方法
US8937317B2 (en) 2012-12-28 2015-01-20 Avogy, Inc. Method and system for co-packaging gallium nitride electronics
US9324645B2 (en) 2013-05-23 2016-04-26 Avogy, Inc. Method and system for co-packaging vertical gallium nitride power devices
US8947154B1 (en) 2013-10-03 2015-02-03 Avogy, Inc. Method and system for operating gallium nitride electronics
KR102100928B1 (ko) 2013-10-17 2020-05-15 삼성전자주식회사 고전자 이동도 트랜지스터
US9324809B2 (en) 2013-11-18 2016-04-26 Avogy, Inc. Method and system for interleaved boost converter with co-packaged gallium nitride power devices
US9685345B2 (en) * 2013-11-19 2017-06-20 Nxp Usa, Inc. Semiconductor devices with integrated Schottky diodes and methods of fabrication
KR102021887B1 (ko) 2013-12-09 2019-09-17 삼성전자주식회사 반도체 소자
US9048303B1 (en) * 2014-01-30 2015-06-02 Infineon Technologies Austria Ag Group III-nitride-based enhancement mode transistor
US9337279B2 (en) 2014-03-03 2016-05-10 Infineon Technologies Austria Ag Group III-nitride-based enhancement mode transistor
US9509284B2 (en) 2014-03-04 2016-11-29 Infineon Technologies Austria Ag Electronic circuit and method for operating a transistor arrangement
KR102248478B1 (ko) 2014-09-18 2021-05-06 인텔 코포레이션 실리콘 cmos-호환가능 반도체 디바이스들에서의 결함 전파 제어를 위한 경사 측벽 패싯들을 가지는 우르자이트 이종에피택셜 구조체들
EP3198649A4 (de) 2014-09-25 2018-05-16 Intel Corporation Iii-n-epitaxiale vorrichtungsstrukturen auf freistehenden silicium-mesas
EP3221886A4 (de) * 2014-11-18 2018-07-11 Intel Corporation Cmos-schaltungen mit n-kanal- und p-kanal- galliumnitridtransistoren
WO2016099509A1 (en) 2014-12-18 2016-06-23 Intel Corporation N-channel gallium nitride transistors
US9305917B1 (en) * 2015-03-31 2016-04-05 Infineon Technologies Austria Ag High electron mobility transistor with RC network integrated into gate structure
WO2016186654A1 (en) 2015-05-19 2016-11-24 Intel Corporation Semiconductor devices with raised doped crystalline structures
US10388777B2 (en) 2015-06-26 2019-08-20 Intel Corporation Heteroepitaxial structures with high temperature stable substrate interface material
ITUB20155862A1 (it) 2015-11-24 2017-05-24 St Microelectronics Srl Transistore di tipo normalmente spento con ridotta resistenza in stato acceso e relativo metodo di fabbricazione
WO2017111869A1 (en) 2015-12-24 2017-06-29 Intel Corporation Transition metal dichalcogenides (tmdcs) over iii-nitride heteroepitaxial layers
JP6639260B2 (ja) * 2016-02-12 2020-02-05 トヨタ自動車株式会社 半導体装置
CN106910724B (zh) * 2016-04-05 2020-06-05 苏州捷芯威半导体有限公司 一种半导体器件
US10211329B2 (en) * 2016-06-16 2019-02-19 Infineon Technologies Americas Corp. Charge trapping prevention III-Nitride transistor
US20180061975A1 (en) * 2016-08-24 2018-03-01 Rohm Co., Ltd. Nitride semiconductor device and nitride semiconductor package
JP6860847B2 (ja) * 2017-03-13 2021-04-21 サンケン電気株式会社 ノーマリオフ型のｈｆｅｔおよびその製造方法
US11145648B2 (en) * 2017-03-31 2021-10-12 Intel Corporation Enhancement/depletion device pairs and methods of producing the same
US11257811B2 (en) 2017-07-14 2022-02-22 Cambridge Enterprise Limited Power semiconductor device with an auxiliary gate structure
US11336279B2 (en) 2017-07-14 2022-05-17 Cambridge Enterprise Limited Power semiconductor device with a series connection of two devices
GB2564482B (en) 2017-07-14 2021-02-10 Cambridge Entpr Ltd A power semiconductor device with a double gate structure
WO2019066935A1 (en) 2017-09-29 2019-04-04 Intel Corporation REDUCED CONTACT RESISTANCE GROUP III (N-N) NITRIDE DEVICES AND METHODS OF MAKING THE SAME
US11233053B2 (en) 2017-09-29 2022-01-25 Intel Corporation Group III-nitride (III-N) devices with reduced contact resistance and their methods of fabrication
TWI644427B (zh) * 2018-01-02 2018-12-11 世界先進積體電路股份有限公司 高電子移動率電晶體
CN110034171B (zh) * 2018-01-11 2022-11-22 世界先进积体电路股份有限公司 高电子移动率晶体管
US10541313B2 (en) * 2018-03-06 2020-01-21 Infineon Technologies Austria Ag High Electron Mobility Transistor with dual thickness barrier layer
US10516023B2 (en) 2018-03-06 2019-12-24 Infineon Technologies Austria Ag High electron mobility transistor with deep charge carrier gas contact structure
US10424659B1 (en) * 2018-05-08 2019-09-24 Vanguard International Semiconductor Corporation High electron mobility transistor
CN108899366B (zh) * 2018-06-11 2022-05-17 西安电子科技大学 一种新型P-GaN栅结构的增强型器件及其制作方法
CN109037153A (zh) * 2018-06-29 2018-12-18 江苏能华微电子科技发展有限公司 一种氮化镓基hemt器件的制备方法及氮化镓基hemt器件
JP7216523B2 (ja) * 2018-11-12 2023-02-01 ローム株式会社 窒化物半導体装置
CN109742143A (zh) 2018-12-29 2019-05-10 苏州汉骅半导体有限公司 集成增强型和耗尽型的hemt及其制造方法
CN110061053B (zh) * 2019-01-15 2024-07-23 中山大学 一种增强型半导体晶体管及其制备方法
CN111834439B (zh) * 2019-04-22 2025-11-04 珠海格力电器股份有限公司 一种高电子迁移率晶体管、其制备方法及电子装置
US12382651B2 (en) * 2019-05-07 2025-08-05 Cambridge Gan Devices Limited Power semiconductor device with an auxiliary gate structure
US11955478B2 (en) * 2019-05-07 2024-04-09 Cambridge Gan Devices Limited Power semiconductor device with an auxiliary gate structure
CN111916351A (zh) * 2019-05-10 2020-11-10 中国科学院苏州纳米技术与纳米仿生研究所 半导体器件及其制备方法
CN110224032B (zh) * 2019-05-24 2021-04-13 西安电子科技大学 具有结型栅AlGaN/GaN异质结的横向晶体管及其制作方法
CN110459595B (zh) * 2019-08-29 2024-09-06 华南理工大学 一种增强型AlN/AlGaN/GaN HEMT器件及其制备方法
US11349023B2 (en) * 2019-10-01 2022-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Integration of p-channel and n-channel E-FET III-V devices without parasitic channels
KR102767849B1 (ko) * 2019-12-12 2025-02-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN111106171B (zh) * 2019-12-31 2024-03-19 晶能光电股份有限公司 AlN势垒层、AlN/GaN HEMT外延结构及其生长方法
CN112331719B (zh) * 2020-04-30 2022-09-13 英诺赛科(苏州)半导体有限公司 半导体器件以及制造半导体器件的方法
WO2021217651A1 (en) 2020-04-30 2021-11-04 Innoscience (suzhou) Semiconductor Co., Ltd. Semiconductor device and method for manufacturing the same
US11888051B2 (en) * 2020-05-08 2024-01-30 Globalfoundries Singapore Pte. Ltd. Structures for a high-electron-mobility transistor and related methods
WO2022000362A1 (en) * 2020-07-01 2022-01-06 Innoscience (Zhuhai) Technology Co., Ltd. Semiconductor device and fabrication method thereof
CN111710651B (zh) * 2020-08-20 2020-11-13 浙江集迈科微电子有限公司 集成型GaN器件及其制备方法
CN115332314A (zh) * 2020-10-20 2022-11-11 英诺赛科(苏州)科技有限公司 半导体器件
JP7536619B2 (ja) * 2020-11-26 2024-08-20 ローム株式会社 窒化物半導体装置
CN213635993U (zh) * 2020-12-17 2021-07-06 苏州晶湛半导体有限公司 一种增强型半导体器件
CN115347042B (zh) 2021-05-14 2025-10-21 联华电子股份有限公司 半导体结构及其制作方法
CN115394648A (zh) * 2021-05-25 2022-11-25 联华电子股份有限公司 氮化物半导体元件及其制造方法
JP7732071B2 (ja) * 2021-08-30 2025-09-01 華為技術有限公司 窒化ガリウム素子、窒化ガリウム素子を製造するための方法、および電子デバイス
TWI832676B (zh) * 2022-06-09 2024-02-11 超赫科技股份有限公司 高電子遷移率電晶體之製造方法
CN115172367A (zh) * 2022-07-07 2022-10-11 广东中科半导体微纳制造技术研究院 具有多阈值电压的GaN基HEMT结构、其制备方法及应用
JP2024528764A (ja) * 2022-07-07 2024-08-01 広東中科半導体微納制造技術研究院 複数の閾値電圧を有するＧａＮ系ＨＥＭＴ構造、その製造方法および用途
US20240162224A1 (en) * 2022-11-14 2024-05-16 Cambridge Gan Devices Limited Current sensing in power semiconductor devices
CN118016698A (zh) * 2024-04-09 2024-05-10 英诺赛科（珠海）科技有限公司 半导体结构和半导体结构制造方法以及半导体器件
CN121078753A (zh) * 2025-11-06 2025-12-05 深圳平湖实验室 一种氮化镓器件及其制备方法、电子设备

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6548333B2 (en) * 2000-12-01 2003-04-15 Cree, Inc. Aluminum gallium nitride/gallium nitride high electron mobility transistors having a gate contact on a gallium nitride based cap segment
US7382001B2 (en) * 2004-01-23 2008-06-03 International Rectifier Corporation Enhancement mode III-nitride FET
JP4041075B2 (ja) * 2004-02-27 2008-01-30 株式会社東芝 半導体装置
JP4002918B2 (ja) * 2004-09-02 2007-11-07 株式会社東芝 窒化物含有半導体装置
JP4705412B2 (ja) * 2005-06-06 2011-06-22 パナソニック株式会社 電界効果トランジスタ及びその製造方法
US7485512B2 (en) * 2005-06-08 2009-02-03 Cree, Inc. Method of manufacturing an adaptive AIGaN buffer layer
JP2007220895A (ja) * 2006-02-16 2007-08-30 Matsushita Electric Ind Co Ltd 窒化物半導体装置およびその製造方法
JP5126733B2 (ja) * 2006-09-29 2013-01-23 独立行政法人産業技術総合研究所 電界効果トランジスタ及びその製造方法
JP2008211172A (ja) * 2007-01-31 2008-09-11 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
US7838904B2 (en) 2007-01-31 2010-11-23 Panasonic Corporation Nitride based semiconductor device with concave gate region
JP5089215B2 (ja) * 2007-03-28 2012-12-05 古河電気工業株式会社 窒化物化合物半導体層のエッチング方法及びその方法を用いて製造された半導体デバイス
JP5056206B2 (ja) * 2007-06-28 2012-10-24 住友電気工業株式会社 Ｉｉｉ族窒化物系半導体トランジスタおよびｉｉｉ族窒化物半導体積層ウエハ
US7621344B2 (en) * 2007-07-10 2009-11-24 Frey Grant J Drill pipe wiper system and associated method
US7915643B2 (en) * 2007-09-17 2011-03-29 Transphorm Inc. Enhancement mode gallium nitride power devices
US20090072269A1 (en) * 2007-09-17 2009-03-19 Chang Soo Suh Gallium nitride diodes and integrated components
JP2009099691A (ja) * 2007-10-15 2009-05-07 Sanken Electric Co Ltd 電界効果半導体装置の製造方法
JP5032965B2 (ja) * 2007-12-10 2012-09-26 パナソニック株式会社 窒化物半導体トランジスタ及びその製造方法
JP2009200395A (ja) * 2008-02-25 2009-09-03 Sanken Electric Co Ltd Ｈｆｅｔおよびその製造方法
JP2009231395A (ja) * 2008-03-19 2009-10-08 Sumitomo Chemical Co Ltd 半導体装置および半導体装置の製造方法
US8309987B2 (en) * 2008-07-15 2012-11-13 Imec Enhancement mode semiconductor device
JP5468768B2 (ja) * 2008-12-05 2014-04-09 パナソニック株式会社 電界効果トランジスタ及びその製造方法
JP2010225765A (ja) * 2009-03-23 2010-10-07 Panasonic Corp 半導体装置及びその製造方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2713402A3 (de) * 2012-09-28 2016-01-13 Samsung Electronics Co., Ltd Selbstsperrender Transistor mit hoher Elektronenmobilität
EP2747145A3 (de) * 2012-12-21 2017-03-08 Nichia Corporation Feldeffekttransistor
DE102014114635B4 (de) 2014-04-30 2024-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Seitenwand-Passivierung für HEMT-Vorrichtungen
US10090406B2 (en) 2014-09-18 2018-10-02 Infineon Technologies Austria Ag Non-planar normally off compound semiconductor device
DE102016100116B4 (de) * 2015-01-14 2021-04-29 Denso Corporation Halbleitereinrichtung und Verfahren zu deren Herstellung
DE102016111400B4 (de) 2015-06-26 2019-10-02 Toyota Jidosha Kabushiki Kaisha Nitridhalbleitereinrichtung
US10186591B2 (en) 2015-06-26 2019-01-22 Toyota Jidosha Kabushiki Kaisha Nitride semiconductor device
WO2017001082A1 (de) * 2015-06-29 2017-01-05 Robert Bosch Gmbh Transistor mit hoher elektronenbeweglichkeit
US10153363B2 (en) 2015-06-29 2018-12-11 Robert Bosch Gmbh Transistor having high electron mobility and method of its manufacture
FR3041150A1 (fr) * 2015-09-14 2017-03-17 Commissariat Energie Atomique Transistor a enrichissement comportant une heterojonction algan/gan et une grille en diamant dope p
WO2017046077A1 (fr) * 2015-09-14 2017-03-23 Commissariat A L'energie Atomique Et Aux Energies Alternatives TRANSISTOR A ENRICHISSEMENT COMPORTANT UNE HETEROJONCTION AlGaN/GaN ET UNE GRILLE EN DIAMANT DOPE P
WO2019086664A1 (de) 2017-11-06 2019-05-09 Institut Fuer Mikroelektronik Stuttgart Halbleiterbauelement mit einer transistorstruktur vom anreicherungstyp
DE102017125803A1 (de) 2017-11-06 2019-05-09 Institut Für Mikroelektronik Stuttgart Halbleiterbauelement mit einer Transistorstruktur vom Anreicherungstyp
US11257915B2 (en) 2017-11-06 2022-02-22 Institut Für Mikroelektronik Stuttgart Semiconductor element having an enhancement-type transistor structure

Also Published As

Publication number Publication date
US11004966B2 (en) 2021-05-11
JP2011181922A (ja) 2011-09-15
JP5823138B2 (ja) 2015-11-25
US20110210377A1 (en) 2011-09-01
US20210313462A1 (en) 2021-10-07
US12094963B2 (en) 2024-09-17
US20150243775A1 (en) 2015-08-27
JP2014116607A (ja) 2014-06-26
DE102011000911B4 (de) 2018-06-28

Similar Documents

Publication Publication Date Title
DE102011000911B4 (de) Nitridhalbleiterbauelement und Verfahren
DE112010001589B4 (de) Kompensierter GATE-MISFET
DE112010001556B4 (de) Rückdiffusionsunterdrückende Strukturen
DE112010001555B4 (de) GaN-HEMT vom Anreicherungstyp und Verfahren zu seiner Herstellung
DE102014114635B4 (de) Seitenwand-Passivierung für HEMT-Vorrichtungen
DE102009018054B4 (de) Lateraler HEMT und Verfahren zur Herstellung eines lateralen HEMT
DE102017119774B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102012207370B4 (de) Selbstsperrender HEMT und Verfahren zu dessen Herstellung
DE102017111974A1 (de) Iii-nitrid-halbleiterbauelement mit dotierten epi-strukturen
DE102013102156B4 (de) Verbundschichtstapelung für Enhancement Mode-Transistor
DE102016113735A1 (de) Durchschlagfestes HEMT-Substrat und Bauelement
DE112020005904T5 (de) Ill-NITRID-TRANSISTOR MIT MODIFIZIERTER DRAIN-ZUGRIFFSREGION
DE102014108625A1 (de) Gate-stack für selbstsperrenden verbundhalbleitertransistor
DE102013103966B4 (de) Kontaktstrukturen für Verbindungshalbleitervorrichtungen und Herstellungsverfahren hierfür
DE102015114791A1 (de) Transistor mit einer hohen Elektronenbeweglichkeit, der eine vergrabene Feldplatte aufweist
DE102008013755A1 (de) Deckschichten beinhaltend Aluminiumnitrid für Nitrid-basierte Transistoren und Verfahren zu deren Herstellung
DE112010001557T5 (de) Dotierungsdiffusionsverfahren an GaN-Pufferschichten
DE102019120731A1 (de) Elektronische Vorrichtung, einschliesslich eines Transistors und eines variablen Kondensators
DE102019004466A1 (de) PROZESS ZUM BILDEN EINER ELEKTRONISCHEN VORRICHTUNG EINSCHLIEßLICH EINES ZUGANGSBEREICHS
DE112021005668T5 (de) Nitrid-Halbleiterbauteil und dessen Herstellung
DE112015005817T5 (de) Halbleitervorrichtung
DE102005045542A1 (de) Nicht-Planares III-Nitrid Powergerät mit einem lateralen Leitungspfad
DE102015115734A1 (de) Nicht-planares selbstsperrendes Halbleiterbauelement
DE102021115509A1 (de) Galliumnitrid-basierte vorrichtung mit stufenartiger feldplatte und verfahren zu deren herstellung
DE102014118834A1 (de) Halbleiterbauelement und Verfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R130 Divisional application to

Ref document number: 102011123084

Country of ref document: DE

R020 Patent grant now final
R082 Change of representative
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0029778000

Ipc: H10D0030470000