JP6860847B2

JP6860847B2 - ノーマリオフ型のｈｆｅｔおよびその製造方法

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Publication number: JP6860847B2
Application number: JP2017047912A
Authority: JP
Inventors: 憲佐藤
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2017-03-13
Filing date: 2017-03-13
Publication date: 2021-04-21
Anticipated expiration: 2037-03-13
Also published as: JP2018152470A

Description

本発明は、ノーマリオフ型のＨＦＥＴ（ＨｅｔｅｒｏＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）およびその製造方法に関する。

従来のＨＦＥＴは、ＳｉＣ（またはＳｉ、ＧａＮ、サファイア等）から成る半導体基板と、半導体基板上に形成されたＡｌＮ等の窒化物半導体から成るバッファ層と、バッファ層上に形成されたノンドープＧａＮから成る電子走行層と、電子走行層上に形成されたノンドープＡｌＧａＮまたは、ノンドープＡｌＧａＮ層を含む積層から成る電子供給層と、電子供給層上に形成され且つ一部が開口したＳｉＮｘ又はＳｉＯｘから成る絶縁膜と、電子供給層上に形成されたゲート電極とソース電極とドレイン電極と、を備えている。ここで、ノンドープとは半導体層に対し意図的に不純物を導入していないことを意味する。

ＡｌＧａＮのバンドギャップはＧａＮのバンドギャップよりも大きく、ＡｌＧａＮの格子定数はＧａＮの格子定数よりも小さいため、ＧａＮから成る電子走行層上にＡｌＧａＮから成る電子供給層を形成すると、電子供給層に引張応力が作用してピエゾ（圧電）分極が生じる。電子供給層では自発分極も生じるため、電子走行層と電子供給層とのヘテロ接合界面近傍において、ピエゾ分極と自発分極による電界が作用してたとえば２次元電子ガス（２ＤＥＧ）層の２次元キャリアガスが発生する。ＨＦＥＴは、上記の２ＤＥＧ層をチャネルとして利用することで、例えばドレインからチャネルを経由してソースへと向かう電子の流れを制御できるスイッチング素子として利用される。

一方で、従来のＨＦＥＴにおいて、電子走行層と電子供給層とのヘテロ接合界面におけるエネルギーレベルがフェルミレベル以下となる。そのため、従来のＨＦＥＴは負の閾値を有するノーマリオン（デプレッション型）の特性を有する。しかし、従来のＨＦＥＴをパワー半導体素子として例えば電源装置に適用した場合、異常時の安全確保のため、正の閾値を有するノーマリオフ（エンハンスメント）型であることが必要である。この問題を解決するＨＦＥＴが特許文献１で開示されている。

図６はノーマリオフ特性を有するＧａＮ系の材料を用いたＨＦＥＴの断面構造を示す図である。ＳｉＣから成る半導体基板１と、半導体基板１上に形成されたＡｌＮから成るバッファ層２と、バッファ層２上に形成されたノンドープＧａＮから成る電子走行層３と、電子走行層３上に形成されたノンドープＡｌＧａＮから成る電子供給層４と、電子供給層４の一部の上に形成されたｐ型ＧａＮから成るｐ型半導体層５と、ｐ型半導体層５上に形成されたｐ＋型ＧａＮから成る高濃度ｐ型半導体層５１と、電子供給層４上とｐ型半導体層５側面と高濃度ｐ型半導体層５１上および側面とに形成され且つ一部が開口したＳｉＯｘから成る絶縁膜７と、高濃度ｐ型半導体層５１上に形成され且つ高濃度ｐ型半導体層５１とオーミック接合するＰｄから成るゲート電極８と、電子供給層４上であってｐ型半導体層５を間に設けるようにｐ型半導体層５と離間して形成されたＴｉとＡｌとから成るソース電極９およびドレイン電極１０と、を備えている。図６のＨＦＥＴはゲート電極８直下の電子供給層４上にｐ型ＧａＮから成るｐ型半導体層５１を形成されている。これにより、電子走行層４および電子供給層５のエネルギーレベルが引き上げられ、ノーマリオフ特性を有するＨＦＥＴが得られる。

特開２００９−２００３９５号公報

上記特許文献１のようなＨＦＥＴにおいてノーマリオフ化するためには、ｐ型ＧａＮ層５直下の電子走行層３に２次元電子ガスのキャリア濃度を低減する必要がある。そのため、ｐ型ＧａＮ層５直下の電子供給層４を薄く形成する。すると、ｐ型ＧａＮ層５直下の周りの電子供給層４も薄くなり、電子走行層３に生じる２次元電子ガスのキャリア濃度が低下し、ＨＦＥＴのオン抵抗が高くなってしまう問題点がある。また、ｐ型ＧａＮ層５直下の電子供給層４を厚く形成すると、ＨＦＥＴを良好にオフすることができない問題がある。

そこで、本発明の目的は、良好にノーマリオフが実現でき且つオン抵抗を低減できるノーマリオフ型のＨＦＥＴ（ＨｅｔｅｒｏＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）を提供することである。

上記課題を解決し上記目的を達成するために、ノーマリオフ型のＨＦＥＴは、窒化物半導体から成る第１の半導体層と、第１の半導体層上に第１の半導体層と組成が異なる窒化物半導体から成る第２の半導体層と、第１の半導体層と第２の半導体層との界面近傍の第１の半導体層内に生じる２次元キャリアガスとを備える主半導体領域と、２次元キャリアガスと電気的に接続される第１の主電極と、２次元キャリアガスと電気的に接続され且つ第１の主電極と離間して形成される第２の主電極と、第２の半導体層上であって第１の主電極と第２の主電極との間に形成され且つｐ型の導電型を有する第３の半導体層と、第２の半導体層上及び第３の半導体層の少なくとも一部を覆うように形成され、窒化物半導体から成る第４の半導体層と、第３の半導体層と電気的に接続する制御電極と、を含み、第３の半導体層の側面は傾斜し、第２の半導体層上の第４の半導体層の厚みは第３の半導体層の側面上の第４の半導体層の厚みよりも厚く、第３の半導体層の直下の第２の半導体層の厚みよりも第３の半導体層の外側の第２の半導体層の領域の厚みが薄いことを特徴とする。

また、上記課題を解決し上記目的を達成するために、ノーマリオフ型のＨＦＥＴの製造方法は、窒化物半導体から成る第１の半導体層上に、第１の半導体層と異なる組成を有する窒化物半導体から成る第２の半導体層し、第２の半導体層上にｐ型の導電型を有する第３半導体層を形成する工程と、第３の半導体層の少なくとも一部を除去する工程と、第２の半導体層上及び第３の半導体層の少なくとも一部を覆うように形成され、窒化物半導体から成る第４の半導体層を形成する工程と、第４の半導体層を貫通し、第３の半導体層と電気的に接続するゲート電極を形成する工程と、を含み、第３の半導体層の側面は傾斜し、第２の半導体層上の第４の半導体層の厚みは第３の半導体層の側面上の第４の半導体層の厚みよりも厚く、第３の半導体層の直下の第２の半導体層の厚みよりも第３の半導体層の外側の第２の半導体層の領域の厚みが薄いことを特徴とする。

本発明によれば、良好にノーマリオフが実現でき且つオン抵抗を低減できるノーマリオフ型のＨＦＥＴ及びその製造方法を提供することができる。

本発明の第１実施例のＨＦＥＴの構造を示す断面図である。本発明の第１実施例のＨＦＥＴの構造を示す断面図である。本発明の第１実施例のノーマリオフ型のＨＦＥＴの製造方法を示す工程断面図である。本発明の第１実施例の変形例のノーマリオフ型のＨＦＥＴの製造方法を示す工程断面図である。本発明の第２実施例のノーマリオフ型のＨＦＥＴの構造を示す断面図である。従来のノーマリオフ型のＨＦＥＴの構造を示す断面図である。

次に、図１〜４を参照して本発明の実施形態に係わる半導体装置（ノーマリオフ型のＨＦＥＴ）およびその製造方法の一例について説明する。

図１及び図２は、本発明の第１実施例の半導体装置の断面構造を示す図である。図１の半導体装置は、ＳｉＣ又はＳｉから成るシリコン系半導体基板１と、半導体基板１上に形成されたＡｌＮから成る窒化物半導体のバッファ層２と、バッファ層２上に形成されたノンドープＧａＮから成る第１の窒化物半導体層３（第１半導体層）と、第１の窒化物半導体層３上に形成され、ノンドープＡｌＧａＮから成る第１の窒化物半導体層３とは異なる組成で形成され、ノンドープ又はｎ型不純物をドープした第２の窒化物半導体層４（第２半導体層）と、第２の窒化物半導体層４の一部の上に形成されたｐ型ＡｌＧａＮ又はｐ型ＧａＮから成るｐ型導電型の窒化物半導体の第３の半導体層５（第３半導体層）と、第２の窒化物半導体層４上及び第３の半導体層５の少なくとも一部の上を覆うように例えば第３の半導体層５の側面上に形成され、第３の半導体層５直下の第２の窒化物半導体層４の厚みｙ１よりも厚い厚みｙ２であって、ノンドープ又はｎ型不純物をドープした窒化物半導体から成る第４の半導体層６（第４半導体層）とを備える。第１の窒化物半導体層３は電子走行層となり、第２の窒化物半導体層４と接する第４の半導体層６の部分と第２の窒化物半導体層４とが電子供給層となる。第３の半導体層５の直下の電子供給層と電子走行層との界面近傍の電子走行層内の少なくとも一部には２次元電子ガス層が生じておらず、この領域を除くゲート・ドレイン間、ゲート・ソース間には、電子供給層と電子走行層との界面近傍の電子走行層内に２次元電子ガス層が生じている。第１の窒化物半導体層３、第２の窒化物半導体層４、及び第２の窒化物半導体層４と接する第４の半導体層６の部分が主半導体領域を構成している。第２の窒化物半導体層４の厚みｙ１は例えば５ｎｍ〜１０ｎｍである。第３の半導体層５の厚みは例えば５０ｎｍ〜２００ｎｍである。第４の半導体層６の厚みｙ２は例えば２０ｎｍ〜５０ｎｍであり、第３の半導体層５の厚みは第４の半導体層６の厚みｙ２よりも厚くなっている。第４の半導体層６の厚みｙ２は第３の半導体層５の側面上の第４の半導体層６の厚みｙ３よりも厚く形成される。

また、第３の半導体層５よりも外側の第６の窒化物半導体層６の厚みｙ２は第３の半導体層５直下よりも外側の第２の窒化物半導体層４の部分の厚みｙ４よりも厚く形成される。実施例１の半導体装置によれば、第３の半導体層５の少なくとも一部を覆うように第４の半導体層６を設けることにより、良好にノーマリオフが実現でき且つオン抵抗を低減できる。

第３の半導体層５は第２の窒化物半導体層４上の一部の領域のみに形成されており、第３の半導体層５の下面に段差が無く、第３の半導体層５の下面の幅は第３の半導体層５の上面の幅よりも広くなっている。そして、第３の半導体層５の側面はなだらかな傾斜を有している。

第２の窒化物半導体層４上及び第３の半導体層５の側面上において、第４の半導体層６は第１の窒化物半導体層３とは異なる組成で形成され、例えば第２の窒化物半導体層４と同じ組成（ＡｌＧａＮ）から成る。なお、第４の半導体層６は第２の窒化物半導体層４よりもAlの含有率が大きいＡｌＧａＮから成る窒化物半導体であっても良い。これにより、電子走行層内の２次元電子ガスを高め、オン電圧の低い半導体装置を提供することができる。

また、第２の窒化物半導体層４はノンドープの窒化物半導体であって、第４の半導体層６はシリコン等のｎ型ドーパントを含む窒化物半導体であることが望ましい。これにより、第３の半導体層５直下の第２の窒化物半導体層４の部分のチャネル抵抗を比較的高めつつ、第３の半導体層５直下よりも外側の第４の半導体層６のチャネル抵抗を低減することができる。さらに、第３の半導体層５直下の第２の窒化物半導体層４の部分の厚みｙ１は第３の半導体層５直下よりも外側の第２の窒化物半導体層４の部分の厚みｙ４よりも厚いことが望ましい。これにより、第２の窒化物半導体層４は第４の半導体層６よりもＮ型不純物が低いので、第３の半導体層５直下の第２の窒化物半導体層４の抵抗を高めることができ、オン抵抗を低く抑えつつ、ゲートリーク電流を抑制することができる。また、第４の半導体層６は第３の半導体層５の側面上だけでなく第３の半導体層５の上面上にも
設けて良い。

第４の半導体層６上には、一部が開口したＳｉＮｘ又はＳｉＯｘ（ｘは１〜２の整数である。）から成る絶縁膜７を備える。ここで、絶縁膜７は第４の半導体層６に対して２次元電子ガス層のキャリア濃度を増加させる応力を生じさせるように歪を有する膜として形成することが望ましい。これにより、２次元電子ガス層のキャリア濃度が高まり、ＨＦＥＴのオン電圧を低減することができる。

ゲート電極（制御電極）８は絶縁膜７の開口部で第４の半導体層６を貫通して第３の半導体層５と電気的に接続されている。ゲート電極８は第４の半導体層６とショットキー接合するように例えばＰｄやＮｉから成る。ゲート電極８の側面又は上面と第４の半導体層６との間に絶縁膜７を間に設けてもよい。

ソース電極（第１の主電極）９およびドレイン電極（第２の主電極）１０はゲート電極８を間に設けるように第１の窒化物半導体層３上に配置されており、例えばＴｉとＡｌとから成る。ソース電極９およびドレイン電極１０は絶縁膜７の開口部で第２の窒化物半導体層４及び第４の半導体層６を貫通するように設けられているが、ソース電極９およびドレイン電極１０は２次元電子ガス層と電気的に低抵抗接続していれば良い。例えば、ソース電極９およびドレイン電極１０は第２の窒化物半導体層４を貫通しないように第２の窒化物半導体層４上に形成してもよい。さらに、ソース電極９およびドレイン電極１０は第４の半導体層６も貫通しないように第４の半導体層６上に形成してもよい。

図３は、本発明の第１実施例の半導体装置の製造方法を示す工程断面図である。まず、図３（ａ）のように、半導体基板１上にエピタキシャル成長により、厚さが例えば１００ｎｍのＡｌＮから成るバッファ層２と、厚さが例えば２μｍのＧａＮから成る第１の窒化物半導体層３とＡｌＧａＮから成る第２の窒化物半導体層４と、不純物濃度は例えば１×１０^１９ｃｍ^−３であるｐ型ＡｌＧａＮ又はｐ型ＧａＮから成るｐ型導電型の窒化物半導体の第３の半導体層５とをＭＯＣＶＤ法もしくはＭＢＥ法等によって、この順に積層する。この時、第３の半導体層５直下の第１の窒化物半導体層３の領域に２次元電子ガス層が生じない程度に第２の窒化物半導体層４の厚みと第３の半導体層５の厚みが決定される。

次に、図３（ｂ）のように、ゲート形成領域（制御領域）となる第３の半導体層５の一部の上にシリコン酸化膜等のマスクを形成し、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅ−ＣｏｕｐｌｅｄＰｌａｓｍａ）法等のドライエッチングにより、ゲート形成領域以外の第３の半導体層５の領域部分と第３の半導体層５の外側の第２の窒化物半導体層４が厚み方向に除去され、第３の半導体層５直下の第２の窒化物半導体層４の厚みｙ１よりも第３の半導体層５よりも外側の第２の窒化物半導体層４の領域の厚みｙ４が薄くなっている。このドライエッチングにより、第３の半導体層５の下面の幅は第３の半導体層５の上面の幅よりも広くなるように第３の半導体層５の側面に傾斜が形成される。なお、第３の半導体層５のエッチング工程は無くても良い。

また、第３の半導体層５よりも外側の第２の窒化物半導体層４の領域は一部ではなく完全に除去されてもよい。この場合、第２の窒化物半導体層４を完全に除去した後であって次の図３（ｃ）で示す工程の前に、第２の窒化物半導体層４を第１の窒化物半導体層３上に再度ＭＯＣＶＤ法もしくはＭＢＥ法等によって形成して、第２の窒化物半導体層４を設けても良い。

次に、図３（ｃ）のように、第３の半導体層５の少なくとも一部を覆うように、ＭＯＣＶＤ法もしくはＭＢＥ法等のエピタキシャル層の選択成長によって、厚み２５ｎｍの第４の半導体層６を形成する。第４の半導体層６は第１の窒化物半導体層３とは異なる組成で形成され、例えば第２の窒化物半導体層４と同じ組成（ＡｌＧａＮ）から成る。第４の半導体層６を設けることで、第３の半導体層５の直下の少なくとも一部を除く第１の窒化物半導体層３には、高濃度の２次元電子ガス層ができる。

ここで、第４の半導体層６は第２の窒化物半導体層４よりもAlの含有率が大きいＡｌＧａＮから成る窒化物半導体であっても良い。これにより、第３の半導体層５と第４の半導体層６との界面における２次元電子ガス濃度が高まり、オン抵抗を低減することができる。また、第２の窒化物半導体層４はノンドープの窒化物半導体であって、第４の半導体層６はシリコン等のｎ型ドーパントを含む窒化物半導体であることが望ましい。これにより、第３の半導体層５直下の第２の窒化物半導体層４の部分のチャネル抵抗を比較的高めつつ、第３の半導体層５直下よりも外側の第４の半導体層６のチャネル抵抗を低減することができる。さらに、第３の半導体層５直下よりも外側のドレイン・ゲート間形成領域下及びソース・ゲート間形成領域下に相当する第２の窒化物半導体層４の部分の厚みｙ４は第３の半導体層５直下よりも外側の第４の窒化物半導体層６の部分の厚みｙ２よりも薄く、第４の半導体層６はシリコン等のｎ型ドーパントを含んでいることが望ましい。これにより、第３の半導体層５直下の第２の窒化物半導体層４の部分のチャネル抵抗を比較的高めつつ、第３の半導体層５直下よりも外側の第４の半導体層６のチャネル抵抗を低減することができる。よって、オン抵抗を低く抑えながらゲートリーク電流を抑制することができる。

第４の半導体層６が第３の半導体層５の側面上に設けられる場合、第２の窒化物半導体層４上の第４の半導体層６の厚みｙ２は第３の半導体層５の側面上の厚みｙ３よりも厚く形成される。なお、第３の半導体層５上のマスクを除去せず、ＭＯＣＶＤ法もしくはＭＢＥ法等の選択成長によって、第４の半導体層６を形成しても良い。これにより、第４の半導体層６をセルフアラインで形成することができる。

また、図３（ｃ）のように、第４の半導体層６は第３の半導体層５の側面上だけでなく、第３の半導体層５の上面上にも設けて良い。

また、マスクをSiOx膜とすることで、第４の半導体層６中の酸素、Siの取り込み効果によって、第４の半導体層６のみn型ドープされ、ＨＦＥＴの低抵抗化に寄与することができる。

次に、図３（ｄ）のように、ドライエッチングにより、絶縁膜７の一部を開口し、絶縁膜７の開口部内に第４の窒化物半導体層６を貫通する穴を形成し、穴内に形成されたゲート電極８によってゲート電極８と第３の半導体層５が接続される。ここで、穴を形成してゲート電極８を形成する前にレーザアニール等により活性加熱処理をして、第３の半導体層５の活性化率を向上させても良い。

また、ゲート電極８から離間し、ゲート電極８の両側に設けるように絶縁膜７の一部を開口し、その開口部内に第４の窒化物半導体層６及び第２の窒化物半導体層４を貫通する穴を形成し、ソース電極９とドレイン電極１０とを形成する。

ここで、ゲート電極８とソース電極９とドレイン電極１０とは、絶縁膜７よりも前に形成されても良い。

第３の半導体層５を形成するに当たり、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅ−ＣｏｕｐｌｅｄＰｌａｓｍａ）法等のドライエッチングにより、ゲート形成領域以外の第３の半導体層５の領域部分と第３の半導体層５の外側の第２の窒化物半導体層４が厚み方向に除去され、第３の半導体層５直下の第２の窒化物半導体層４の厚みｙ１よりも第３の半導体層５よりも外側の第２の窒化物半導体層４の領域の厚みｙ４が薄くなる。若しくは第３の半導体層５よりも外側の第２の窒化物半導体層４の領域の厚みを厚くすると、第３の半導体層５直下の第２の窒化物半導体層４の厚みｙ１が厚くなり、第３の半導体層５が２次元電子ガスを遮断するノーマリオフとしての機能が十分発揮できなくなる。しかし、実施例１に係る半導体装置の製造方法によれば、その後に第４の窒化物半導体層６を形成しているので、第３の半導体層５直下の第２の窒化物半導体層４の厚みｙ１をノーマリオフ特性が十分に発揮できる厚みにしつつ、２次元電子ガス層の濃度を高めることができる。よって、実施例１に係る半導体装置の製造方法によれば、チャネル抵抗が低減することができ、オン電圧を低減することができる。さらに、ゲート電極８直下にリセス部を形成していないので、リセス形状のばらつきによる閾値のばらつきが無く、閾値の制御を容易に行うことができる。また、図３（ｂ）のようにドライエッチングによって第２の窒化物半導体層４の厚みが多少ばらついたとしても、第４の窒化物半導体層６の厚みを調整することで、チャネル抵抗のバラツキを抑制することができる。

（変形例）実施例１の半導体装置の変形例について、図４で示す。なお、同一部材には原則として同一の符号を附し、その繰り返しの説明は省略する。図４の(a)については、図３の(a)と同じである。その後、図４（ｂ）において、ゲート形成領域（制御領域）となる第３の半導体層５の一部の上にシリコン酸化膜等のマスクを形成し、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅ−ＣｏｕｐｌｅｄＰｌａｓｍａ）法等のドライエッチングにより、ゲート形成領域以外の第３の半導体層５の領域部分と第３の半導体層５の外側の第２の窒化物半導体層４が完全に除去される。その際、第３の半導体層５の外側の第１の窒化物半導体層３の上面側の一部も除去されても良い。

次に図４（ｃ）において、第３の半導体層５の少なくとも一部を覆うように、ＭＯＣＶＤ法もしくはＭＢＥ法等の選択成長によって、第５の半導体層６１と厚み２５ｎｍの第６の半導体層６２とを形成する。第５の半導体層６１はＧａＮから成り、第５の半導体層６１と第１の窒化物半導体層３で電子走行層を構成する。また、第６の半導体層６２はＡｌＧａＮから成り、第１の窒化物半導体層３と接する第５の半導体層６１の領域上の第６の半導体層６２の領域は電子供給層として機能する。これにより、第６の半導体層６２と第１の窒化物半導体層３と接する第５の半導体層６１の領域との界面近傍には、高濃度の２次元電子ガス層ができる。そして、第４の半導体層６上にＳｉＮｘ又はＳｉＯｘ（ｘは１〜２の整数である。）から成る絶縁膜７を形成する。絶縁膜７は水素を多く添加させても良い。

次に、図４（ｄ）のように、ドライエッチングにより、絶縁膜７の一部を開口し、絶縁膜７の開口部内に第５の半導体層６１と第６の半導体層６２を貫通する穴を形成し、穴内に形成されたゲート電極８によってゲート電極８と第３の半導体層５が接続される。また、ゲート電極８から離間してゲート電極８の両側に絶縁膜７の一部を開口し、その開口部内に第５の半導体層６１と第６の半導体層６２を貫通する穴を形成し、ソース電極９とドレイン電極１０とを形成する。

実施例１の半導体装置の変形例によれば、電子供給層は選択成長される第６の半導体層６２の厚さで決定されるので、電子供給層の厚みのバラツキを抑制することができる。また、電子走行層の上面が選択成長される第５の半導体層６１の上面となり、電子走行層の上面がドライエッチングによるダメージの影響を受けず、オン抵抗のバラツキを抑制することができる。なお、第５の半導体層６１は第１の窒化物半導体層３よりも炭素濃度が低くなるように形成しても良い。第５の半導体層６１の炭素濃度が第１の窒化物半導体層３の炭素濃度よりも低いことで、第５の半導体層６１に高濃度の２次元電子ガスを生じることができる。

（第２実施例）図５は、第２実施例のＨＦＥＴを示す断面図である。図５の半導体装置は、ゲート電極８が第３の半導体層５よりもドレイン電極１０側の第４の窒化物半導体層６の傾斜した側面上にも絶縁膜７を介して延びている点が図１のＨＦＥＴと異なる。図５のようにゲート電極８を形成することにより、ドレイン電極１０側の第３の半導体層５の電界集中を容易に緩和することができ、ＨＦＥＴのリーク電流を抑制することができる。

本発明のＨＦＥＴは、上記の実施例に限定されず、様々な変形が可能なものである。例えば、半導体基板１は、Ｓｉ、ＧａＮまたはサファイアで構成されても良い。また、バッファ層２は、ＡｌＮ層上にＡｌＧａＮやＧａＮ等を含む多層膜やＡｌＮ層、ＡｌＧａＮ、ＧａＮの少なくとも２つが繰返し積層された多層バッファ層で構成されても良い。また、第２の窒化物半導体層４、第３の半導体層５、第４の半導体層６はＩｎＧａＮ、ＩｎＡｌＮ等のＩｎ、Ａｌ、Ｇａを含む窒化物半導体としてもよい。特に第３の半導体層５はピエゾ電界が強く生じる材料としてもよい。また、第４の半導体層６と絶縁膜７との間にＧａＮ等の窒化物半導体から成るｃａｐ層を形成してもよい。また、ゲート電極５が形成される第３の半導体層５の上面が凹部となっていてもよい。また、ゲート電極９と第３の半導体層５との間にゲート電極９とは異なる導電材料から成る導電層を形成してもよい。また、第１の窒化物半導体層３上に第２の窒化物半導体層４よりもAl含有率の高い窒化物半導体層から成るスペーサ層を形成し、その上に第２の窒化物半導体層４を形成しても良い。

１半導体基板２バッファ層３第１の窒化物半導体層４第２の窒化物半導体層５第３の半導体層６第４の半導体層７絶縁膜８ゲート電極９ソース電極１０ドレイン電極

Claims

窒化物半導体から成る第１の半導体層と、
前記第１の半導体層上に前記第１の半導体層と組成が異なる窒化物半導体から成る第２の半導体層と、
前記第１の半導体層と前記第２の半導体層との界面近傍の前記第１の半導体層内に生じる２次元キャリアガスとを備える主半導体領域と、
前記２次元キャリアガスと電気的に接続される第１の主電極と、
前記２次元キャリアガスと電気的に接続され且つ前記第１の主電極と離間して形成される第２の主電極と、
前記第２の半導体層上であって前記第１の主電極と前記第２の主電極との間に形成され且つｐ型の導電型を有する第３の半導体層と、
前記第２の半導体層上及び前記第３の半導体層の少なくとも一部を覆うように形成され、窒化物半導体から成る第４の半導体層と、
前記第３の半導体層と電気的に接続する制御電極と、を含み、
前記第３の半導体層の側面は傾斜し、
前記第２の半導体層上の前記第４の半導体層の厚みは前記第３の半導体層の側面上の前記第４の半導体層の厚みよりも厚く、
前記第３の半導体層の直下の前記第２の半導体層の厚みよりも前記第３の半導体層の外側の前記第２の半導体層の領域の厚みが薄いノーマリオフ型のＨＦＥＴ。
前記第２の半導体層上の前記第４の半導体層の厚みは、前記第３の半導体層直下の前記第２の半導体層の厚みよりも厚いことを特徴とする請求項１のノーマリオフ型のＨＦＥＴ。
前記第３の半導体層の下面に段差が無いことを特徴とする請求項１又は２のノーマリオフ型のＨＦＥＴ。
前記第４の半導体層は前記第３の半導体層の側面上を経由して前記第３の半導体層の上面上に延伸し、前記制御電極は絶縁膜を介して前記第２の主電極側の前記第４の半導体層上に延伸することを特徴とする請求項１乃至３のいずれか１つのノーマリオフ型のＨＦＥＴ。
前記制御電極直下の少なくとも一部における、前記第１の半導体層と前記第２の半導体層との界面近傍の前記第１の半導体層内に２次元電子ガスが生じていないことを特徴とする請求項１乃至４のいずれか１つのノーマリオフ型のＨＦＥＴ。
前記第４の半導体層はｎ型ドーパントを含み、前記第４の半導体層は前記第２の半導体層よりもｎ型不純物が高いことを特徴とする請求項１乃至５のいずれか１つに記載のノーマリオフ型のＨＦＥＴ。
前記第４の半導体層のＡｌの含有率が前記第２の半導体層のＡｌの含有率よりも高いことを特徴とする請求項１乃至６のいずれか１つのノーマリオフ型のＨＦＥＴ。
窒化物半導体から成る第１の半導体層上に、
前記第１の半導体層と異なる組成を有する窒化物半導体から成る第２の半導体層を形成し、前記第２の半導体層上にｐ型の導電型を有する第３の半導体層を形成する工程と、
前記第３の半導体層の少なくとも一部を除去する工程と、
前記第２の半導体層上及び前記第３の半導体層の少なくとも一部を覆うように形成され、窒化物半導体から成る第４の半導体層を形成する工程と、
前記第４の半導体層を貫通し、前記第３の半導体層と電気的に接続する制御電極を形成する工程と、を含み、
前記第３の半導体層の側面は傾斜し、
前記第２の半導体層上の前記第４の半導体層の厚みは前記第３の半導体層の側面上の前記第４の半導体層の厚みよりも厚く、
前記第３の半導体層の直下の前記第２の半導体層の厚みよりも前記第３の半導体層の外側の前記第２の半導体層の領域の厚みが薄いことを特徴とするノーマリオフ型のＨＦＥＴの製造方法。
前記第４半導体層形成前に、制御領域よりも外側の前記第３の半導体層の少なくとも一部を除去する工程を含むことを特徴とする請求項８のノーマリオフ型のＨＦＥＴの製造方法。
前記第１の半導体層内に形成される２次元電子ガス層と電気的に接続される第１と第２の主電極との間に前記制御電極が設けられたノーマリオフ型のＨＦＥＴの製造方法であって、
前記第４の半導体層の形成工程は前記第２の半導体層上から前記第３の半導体層の側面上を経由して前記第３の半導体層の上面上に延伸して形成する工程であり、
前記制御電極は絶縁膜を介して前記第２の主電極側の第４半導体層上に延伸する工程であることを特徴とする請求項９のノーマリオフ型のＨＦＥＴの製造方法。
前記第４の半導体層はｎ型ドーパントを含み、前記第４の半導体層は前記第２の半導体層よりもｎ型不純物が高いことを特徴とする請求項８乃至１０のいずれか１つに記載のノーマリオフ型のＨＦＥＴの製造方法。
前記第２の半導体層上の前記第４の半導体層の厚みは、前記第３の半導体層直下の前記第２の半導体層の厚みよりも厚いことを特徴とする請求項８乃至１１のいずれか１つに記載のノーマリオフ型のＨＦＥＴの製造方法。