CN111710651B - 集成型GaN器件及其制备方法 - Google Patents

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Abstract

本发明提供一种集成型GaN器件及其制备方法，制备方法包括：在半导体外延结构上制备不同器件的源漏电极，制备器件隔离结构，刻蚀外延帽层和势垒层，制备显露GaN沟道层的栅极开口，外延帽层及势垒层采用不同工艺去除，制备栅介质层及栅极结构，得到不同器件，再制备互连电极结构，实现器件互连。本发明在同一半导体外延衬底上有效集成了第一器件和第二器件，为电路设计提供多种可行性设计，减少了寄生及成本。通过工艺设计，除栅极开口的刻蚀外，其他步骤都同时进行，不增加工艺难度，在提升器件整体性能的同时节约了后道封装成本。对于形成栅极开口过程中的外延帽层及势垒层的刻蚀，可以更好的控制刻蚀精度，避免传统刻蚀对材料造成的破坏。

Description

集成型GaN器件及其制备方法
技术领域
本发明属于半导体集成电路制造领域，特别是涉及一种集成型GaN器件及其制备方法。
背景技术
GaN材料的研究与应用是目前全球半导体研究的前沿和热点，是研制微电子器件、光电子器件的新型半导体材料，并与SIC、金刚石等半导体材料一起，被誉为是继第一代Ge、Si半导体材料、第二代GaAs、InP化合物半导体材料之后的第三代半导体材料。它具有宽的直接带隙、强的原子键、高的热导率、化学稳定性好（几乎不被任何酸腐蚀）等性质和强的抗辐照能力，在光电子、高温大功率器件和高频微波器件应用方面有着广阔的前景。
传统的GaN器件的工作模式多为耗尽型常开器件，存在功耗高和应用电路设计复杂的问题。作为常开器件，通常需外连诸如Si器件进行开关控制，因此性能受限于Si材料器件。由于GaN材料本身性能优异，不但功率密度高，且频率也高，因此为了更好的利用其材料性能特性，进行不同性能、功能开发，需尽可能在同一晶圆上集成不同类型器件，但现有技术中难以有效集成上述不同器件，常规工艺过程中存在不可避免的刻蚀缺陷大大影响了器件性能。
因此，如何提供一种集成型GaN器件及其制备方法，以解决现有的上述问题实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种集成型GaN器件及其制备方法，用于解决现有技术中难以在同一晶圆上有效集成GaN基异种器件的问题。
为实现上述目的及其他相关目的，本发明提供一种集成型GaN器件的制备方法，所述制备方法包括步骤：
提供半导体外延结构，所述半导体外延结构自下而上包括半导体衬底、GaN沟道层、势垒层以及外延帽层；
于所述半导体外延结构上制备第一源极、第一漏极、第二源极以及第二漏极；
对所述半导体外延结构进行离子注入以形成器件隔离结构，所述器件隔离结构自所述外延帽层延伸至所述GaN沟道层中，所述器件隔离结构将所述第一源极、所述第一漏极与所述第二源极、所述第二漏极隔离；
刻蚀去除所述第一源极及所述第一漏极之间的部分所述外延帽层及其下方的所述势垒层，以形成栅极开口，所述栅极开口显露所述GaN沟道层，其中，所述外延帽层及所述势垒层分别采用不同的工艺进行刻蚀；
于所述半导体外延结构表面形成栅介质层，所述第一源极及所述第一漏极之间的所述栅介质层构成第一栅介质层，所述第一栅介质层还覆盖所述栅极开口的底部及侧壁，所述第二源极及所述第二漏极之间的所述栅介质层构成第二栅介质层；
于所述第一栅介质层表面形成第一栅极结构，得到第一器件，所述第一栅极结构至少填充所述栅极开口，于所述第二栅介质层表面形成第二栅极结构，得到第二器件；以及
制备互连电极结构，以实现所述第一器件与所述第二器件的电连接。
可选地，进行离子注入形成所述器件隔离结构过程中，采用多步离子注入形成所述隔离结构，其中，所述离子注入的注入能量介于5KeV-200KeV之间，注入剂量介于5*1012 -5*1013 cm-2之间，注入粒子包括N2、He、O2、Ar、Fe、C、Al、Xe中的至少一种。
可选地，所述势垒层包括AlN层，所述势垒层的厚度介于2nm-5nm之间；所述外延帽层包括GaN层，所外延帽层的厚度介于1nm-3nm之间。
可选地，刻蚀所述外延帽层的工艺包括：
1）在ICP腔室中对所述外延帽层进行表面改性处理，以形成表面改性层；
2）在同一腔室中对改性处理后的所述外延帽层进行等离子处理，以去除所述表面改性层，实现所述外延帽层的刻蚀。
可选地，步骤1）中，进行所述表面改性处理的工艺包括采用氯气对所述外延帽层的表面进行改性，形成的所述表面改性层包括氯化物层，以降低所述外延帽层中化学键的解离能；步骤2）中，进行所述等离子体处理的离子包括Ar离子。
可选地，步骤1）及步骤2）中，所述ICP腔室中的源功率相同，所述ICP腔室中的压强相同。
可选地，步骤1）及步骤2）中，所述ICP腔室中的源功率介于80W-120W之间，所述ICP腔室中的压强介于25mTorr-35mTorr之间；步骤2）中，所述等离子体处理的射频功率介于1W-4W之间。
可选地，步骤2）之后还包括步骤3）：循环进行步骤1）及步骤2），直至去除所述外延帽层。
可选地，每一个循环中，步骤1）中进行所述氯气改性处理的时间介于30s-60s之间，步骤2）中进行所述等离子处理的时间介于10s-30s之间，所述外延帽层的刻蚀厚度小于0.5nm，以通过多步循环实现所述外延帽层的无损伤刻蚀。
可选地，采用湿法选择性工艺去除所述势垒层，去除所述势垒层的试剂包括KOH及AZ400K中的至少一种。
可选地，采用原子层沉积工艺形成所述栅介质层，所述栅介质层包括BeO材料层，所述BeO材料层的沉积温度介于100℃-300℃之间，所述BeO材料层的厚度介于5nm-50nm之间。
可选地，形成所述栅介质层之前还包括于所述外延结构表面形成连续的自然氧化层的步骤，其中，所述自然氧化层及所述栅介质层基于同一原子层沉积工艺腔室完成，且所述自然氧化层基于臭氧形成，所述栅介质层的氧源包括臭氧。
可选地，制备所述互连电极结构的步骤包括：在形成所述第一栅极结构及所述第二栅极结构的所述半导体外延结构上形成介质钝化层；采用光刻刻蚀工艺在所述介质钝化层中形成互连通孔；于所述互连通孔中沉积金属，形成金属连接柱，以得到所述互连电极结构。
本发明还提供一种集成型GaN器件，所述集成型GaN器件优选采用本发明的集成型GaN器件制备方法制备得到，当然，也可以采用其他方法制备，所述集成型GaN器件包括：
半导体外延结构，自下而上包括半导体衬底、GaN沟道层、势垒层以及外延帽层；
第一源极、第一漏极、第二源极以及第二漏极，形成于所述半导体外延结构上，其中，所述第一源极及所述第一漏极之间的所述外延帽层及其下方的所述势垒层中形成有栅极开口，所述栅极开口显露所述GaN沟道层；
器件隔离结构，所述器件隔离结构自所述外延帽层延伸至所述GaN沟道层中，将所述第一源极、所述第一漏极与所述第二源极、所述第二漏极隔离；
栅介质层，形成于所述半导体外延结构表面，包括位于所述第一源极及所述第一漏极之间的第一栅介质层，以及位于所述第二源极及所述第二漏极之间的第二栅介质层，所述第一栅介质层还覆盖所述栅极开口的底部及侧壁；
第一栅极结构及第二栅极结构，所述第一栅极结构形成于所述第一栅介质表面，且至少填充所述栅极开口，构成第一器件，所述第二栅极结构形成于所述第二栅介质层表面，构成第二器件；以及
互连电极结构，位于所述半导体外延结构上，实现所述第一器件与所述第二器件的电连接。
可选地，所述栅介质层包括BeO材料层，所述BeO材料层的厚度介于5nm-50nm之间。
可选地，所述互连电极结构包括形成在所述外延结构上的介质钝化层以及形成在所述介质钝化层中金属连接柱。
可选地，所述势垒层包括AlN层，所述势垒层的厚度介于2nm-5nm之间；所述外延帽层包括GaN层，所外延帽层的厚度介于1nm-3nm之间。
如上所述，本发明的集成型GaN器件及其制备方法，在同一半导体外延衬底上有效集成了第一器件和第二器件，为电路设计提供多种可行性设计，从而方便电路设计及互连，不用通过制备独立的分立器件，再最后经过打线连接，减少了寄生及成本，如可以是增强型器件和耗尽型器件，免去了外连Si器件的需求，扩大了GaN器件应用范围。本发明通过工艺设计，除了第一器件的栅极开口的无损刻蚀外，其他步骤都同时进行，不增加工艺难度，工艺简便，成本低，在提升器件整体性能的同时节约了后道封装成本。对于形成栅极开口过程中的外延帽层及势垒层的刻蚀，采用分步选择性、无损刻蚀工艺，可以更好的控制刻蚀精度，同时，采用Cl基表面改性后刻蚀、湿法刻蚀，避免了传统干法离子束刻蚀对材料造成的破坏，且工艺成本更低。
附图说明
图1显示为本发明实施例集成型GaN器件制备的工艺流程图。
图2显示为本发明实施例集成型GaN器件制备中提供半导体外延结构的示意图。
图3显示为本发明实施例集成型GaN器件制备中形成第一源极、第一漏极、第二源极、第二漏极以及器件隔离结构的结构示意图。
图4显示为本发明实施例集成型GaN器件制备中形成图形化介质层的结构示意图。
图5显示为本发明实施例集成型GaN器件制备中刻蚀外延帽层形成初始开口的示意图。
图6显示为本发明实施例集成型GaN器件制备中形成栅极开口的结构示意图。
图7显示为本发明实施例集成型GaN器件制备中形成第一栅介质层及第二栅介质层的结构示意图。
图8显示为本发明实施例集成型GaN器件制备中形成第一栅极结构及第二栅极结构的结构示意图。
图9显示为本发明实施例集成型GaN器件制备中形成互连电极结构的结构示意图。
元件标号说明
100-半导体外延结构;101-半导体衬底;102-缓冲层;103-GaN沟道层;104-势垒层;105-外延帽层;106-第一源极;107-第一漏极;108-第二源极;109-第二漏极;110-器件隔离结构;111-图像化光刻胶层;111a-刻蚀开口;112-初始开口;113-栅极开口;114-栅介质层;114a-第一栅介质层;114b-第二栅介质层;115-第一栅极结构;116-第二栅极结构;117-第一器件;118-第二器件;119-钝化介质层;120-金属连接柱;S1~S7-步骤。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。另外，本发明中使用的“介于……之间”包括两个端点值。
在本申请的上下文中，所描述的第一特征在第二特征 “之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
如图1所示，本发明提供一种集成型GaN器件的制备方法，所述制备方法包括步骤：
S1：提供半导体外延结构，所述半导体外延结构自下而上包括半导体衬底、GaN沟道层、势垒层以及外延帽层；
S2：于所述半导体外延结构上制备第一源极、第一漏极、第二源极以及第二漏极；
S3：对所述半导体外延结构进行离子注入以形成器件隔离结构，所述器件隔离结构自所述外延帽层延伸至所述GaN沟道层中，所述器件隔离结构将所述第一源极、所述第一漏极与所述第二源极、所述第二漏极隔离；
S4：刻蚀去除所述第一源极及所述第一漏极之间的部分所述外延帽层及其下方的所述势垒层，以形成栅极开口，所述栅极开口显露所述GaN沟道层，其中，所述外延帽层及所述势垒层分别采用不同的工艺进行刻蚀；
S5：于所述半导体外延结构表面形成栅介质层，所述第一源极及所述第一漏极之间的所述栅介质层构成第一栅介质层，所述第一栅介质层还覆盖所述栅极开口的底部及侧壁，所述第二源极及所述第二漏极之间的所述栅介质层构成第二栅介质层；
S6：于所述第一栅介质层表面形成第一栅极结构，得到第一器件，所述第一栅极结构至少填充所述栅极开口，于所述第二栅介质层表面形成第二栅极结构，得到第二器件；以及
S7：制备互连电极结构，以实现所述第一器件与所述第二器件的电连接。
下面将结合附图详细说明本发明的集成型GaN器件的制备方法，其中，需要说明的是，上述顺序并不严格代表本发明所保护的集成型GaN器件的制备顺序，本领域技术人员可以依据实际工艺步骤进行改变，图1仅示出了一种示例中的集成型GaN器件的制备步骤。
首先，如图1中的S1及图2所示，进行步骤S1，提供半导体外延结构100，所述半导体外延结构100自下而上包括半导体衬底101、GaN沟道层103、势垒层104以及外延帽层105。其中，所述半导体外延结构100各材料层可以采用外延技术生长获得，也可以外购获得，只要实现各材料层所需功能即可。
具体的，所述半导体衬底100可以包括但不限于蓝宝石衬底、SiC衬底、Si衬底、GaN衬底等，在其它实施例中，所述半导体衬底100还可以为其他元素半导体或化合物半导体的衬底。另外，所述半导体衬底100可以为单层材料层结构，还可以为叠层结构。本实施例中，所述半导体衬底100选择Si衬底，利用硅作为衬底，可在大尺寸晶圆上实现GaN材料的异质外延，节省了单位尺寸外延成本。
另外，所述半导体外延结构100还包括形成在所述半导体衬底101及所述GaN沟道层103之间的缓冲层102，可以释放外延生长的异质结构与衬底之间由于晶格失配和热失配产生的应力，所述缓冲层102可以为但不限于AlGaN缓冲层，本实施例中选择为AlGaN缓冲层。
作为示例，所述势垒层104包括AlN层，所述势垒层104的厚度介于2nm-5nm之间，例如，可以为2.5nm、3nm或4nm；所述外延帽层105包括GaN层，所外延帽层105的厚度介于1nm-3nm之间，例如，可以为1.5nm、2nm或2.5nm。其中，本实施例中，所述势垒层104选择为AlN层，一方面，AlN相较与AlGaN具有更大的极化效应，可通过沉积小于传统AlGaN（20-30nm）厚度的AlN（2-5nm），在GaN沟道内极化出更多二维电子气密度。而且，由于AlN势垒层厚度较薄，缩短了栅极-沟道的距离，提高了栅控；另一方面，选择AlN层作为势垒层，还可以基于AlN作为势垒层的特征有利于后续形成栅极开口的刻蚀，即利用湿法刻蚀，可以实现AlN相对于GaN的选择性刻蚀，从而有利于减少刻蚀过程中产生的缺陷，有利于提升器件性能。本实施例中，所述外延帽层105选择为GaN层，GaN层相较于AlN层更稳定，有利于有效保护AlN层，此外，选择GaN层作为所述外延帽层，还可以基于GaN层作为外延帽层的特征，进行厚度、掺杂等的设置（本示例发明工艺步骤适用于p-GaN增强型器件，即通过掺杂形成p-GaN，可进行增强型GaN HEMT器件制备），以有利于后续形成栅极开口的刻蚀，从而有利于减少刻蚀过程中产生的缺陷，有利于提升器件性能。
接着，如图1中的S2及图3所示，进行步骤S2，于所述半导体外延结构100上制备第一源极106、第一漏极107、第二源极108以及第二漏极109。在一示例中，所述第一源极106、所述第一漏极107、所述第二源极108以及所述第二漏极109基于同一工艺制备。
在一示例中，上述各源漏电极可以通过光刻、金属沉积、金属剥离以及退火工艺制备，得到欧姆接触电极。该步骤中，通过上述工艺可以定义出集成在同一所述半导体衬底101上的不同器件的源漏极。例如，可以是所述第一源极106和所述第一漏极107构成增强型器件的源漏电极，所述第二源极108和所述第二漏极109构成耗尽型器件的源漏电极。在一具体示例中，可以先通过光刻胶光刻工艺定义出各个源漏电极的位置，所述光刻胶层上具有显露所述外延帽层105的各个电极的电极开口，然后再在所述外延帽层105的表面得到各个源漏电极。其中，各个源漏电极的材料可以是金属叠层，如Ti/Al/Ni/Au。当然，也可根据需要，进行其他材料的沉积。在本示例中，所述半导体衬底101选择为Si衬底，该步骤中各个源漏电极采用非金叠层，如Ti/Al/TaN，并后续退火550℃-850℃，实现欧姆接触。
继续，如图1中的S3及图3所示，进行步骤S3，对所述半导体外延结构100进行离子注入以形成器件隔离结构110，所述器件隔离结构110自所述外延帽层105延伸至所述GaN沟道层103中，所述器件隔离结构110将所述第一源极106、所述第一漏极107与所述第二源极108、所述第二漏极109隔离。在该步骤中，通过离子注入的方式制备器件隔离结构110，从而实现后续形成的第一器件及第二器件的隔离。可以依据实际电路功能需求，先进行器件的隔离，后续根据需要形成互联，有助于电路设计的多样性。在本实施例中，选择在不同器件的各个源漏电极制备完成之后且在器件的栅极开口形成之前制备所述器件隔离结构110。在一示例中，所述器件隔离结构110延伸至所述GaN沟道层103的二维电子气的下方，以实现器件隔离，在一可选示例中，所述器件隔离结构110贯穿所述外延帽层105、所述势垒层104并延伸贯穿所述GaN沟道层103。在另一示例中，所述器件隔离结构110延伸至所述缓冲层内。
作为示例，进行离子注入形成所述器件隔离结构110过程中，所述离子注入的注入能量介于5KeV-200KeV之间，例如，可以是10 KeV 、50 KeV 、80KeV、100KeV、150KeV，注入剂量介于5*1012 -5*1013 cm-2之间，例如，可以是8*1012、2*1013，注入粒子包括N2、He、O2、Ar、Fe、C、Al、Xe中的至少一种，本实施例中选择为N2进行注入，由氮离子注入产生的空穴分步，通过多次能量和剂量注入，得到在500nm-600nm深度区域中均匀分步的空位，密度为5*1020cm-3。
在一示例中，采用分布进行离子注入的方式，以实现平坦的离子注入效果。其中，在进行第一次离子注入时形成高斯分布，后续进行多步不同能量、剂量的离子注入，使得分布平坦化。在一具体示例中，多步离子注入能量可进行线性变化（由大到小），达到所需均匀的注入效果。例如，先在注入能量200KeV（注入深度最深），注入剂量1*1013cm-2注入N2，然后在注入能量150keV（注入深度稍浅），注入剂量2*1013cm-2注入N2，再依次降低注入能量，使注入深度逐次变浅，最后在注入能量5KeV（注入深度最浅），注入剂量5*1013cm-2注入N2，使表面注入浓度最大，确保良好隔离。
接着，如图1中的S4及图4-6所示，进行步骤S4，刻蚀去除所述第一源极106及所述第一漏极107之间的部分所述外延帽层105及其下方的所述势垒层104，以形成栅极开口113，所述栅极开口113显露所述GaN沟道层103，其中，所述外延帽层105及所述势垒层104分别采用不同的工艺进行刻蚀。
该步骤中，同时刻蚀掉上下对应的所述外延帽层105及所述势垒层104以制备第一器件的栅极凹槽，例如，第一器件可以是MOS晶体管。去除所述外延帽层105并去除下方的所述势垒层104，形成显露所述GaN沟道层103的所述栅极开口113，以实现确保了在不加正向栅压的情况下不存在二维电子气，形成增强型器件（第一器件）。其中，所述GaN沟道层的二维电子气是因为势垒层（如AlN或AlGaN势垒层）的存在才产生的极化作用效果，刻蚀掉所述势垒层，使得在不加电的情况下GaN沟道层内就没有极化的二维电子气，可以制备增强型MOSFET器件，这时的GaN器件为MOS增强型器件，即阈值是正的，大小可以根据后续栅氧沉积的厚度、栅氧材料种类进行相应调节。进一步，本发明通过湿法选择性刻蚀，可以形成无损、清晰、平滑的GaN界面，有益于器件性能，工艺成本、难度也低，可重复性也高，相对于GaN的刻蚀选择比较高。
作为示例，所述外延帽层105及所述势垒层104采用不同的工艺进行刻蚀。如图4所示，首先，在所述半导体外延结构100表面形成图形化光刻胶层111，所述图形化光刻胶层111具有刻蚀开口111a，所述刻蚀开口111a定义出后续需要形成的栅极开口的位置，然后，先刻蚀所述外延帽层105，形成初始开口112，最后，再刻蚀所述势垒层104，形成所述栅极开口113。在一可选示例中，所述外延帽层105选择为GaN层，所述势垒层104选择为AlN层。
在一可选示例中，刻蚀所述外延帽层105的工艺包括：
首先，进行步骤1），在ICP腔室中对所述外延帽层105进行表面改性处理，以形成表面改性层（图中未示出）；接着，进行步骤2），在同一腔室中对改性处理后的所述外延帽层105进行等离子处理，以去除所述表面改性层，实现所述外延帽层105的刻蚀。也就是说，本发明采用氯化+等离子体处理的方式实现所述外延帽层105的刻蚀。基于本发明的原子层刻蚀方法（ALE），可以实现对所述外延帽层105的无损刻蚀，而且刻蚀厚度精确可控，相对于ICP或RIE刻蚀工艺，有效缓解了刻蚀对材料的损伤，从而避免了由于刻蚀损伤对栅极功能的影响。本发明通过对上述外延帽层及后续对势垒层的去除技术以确保栅极刻蚀质量及厚度控制。
另外，步骤1）和步骤2）之后还包括步骤3）：循环进行步骤1）及步骤2），直至去除所述外延帽层105，即交替的进行氯化-等离子体处理-氯化-等离子体处理的工艺，实现材料层的一层一层刻蚀，通过多次循环实现所述外延帽层105的刻蚀去除，有利于防止材料层的过刻蚀。在一示例中，每一个循环中，即每进行一次步骤1）和步骤2）的过程，步骤1）中进行所述氯气改性处理的时间介于30s-60s之间，如可以是40s、50s等，以确保表层GaN改性，形成Ga-Cl键的表面；步骤2）中进行所述等离子处理的时间介于10s-30s之间，例如，可以是12s、15s、20s，所述外延帽层105的刻蚀厚度小于0.5nm，例如，可以是0.1nm、0.2nm、0.3nm，以去除改性的Ga-Cl。通过本发明的工艺可以对栅极开口实现原子级刻蚀控制，确保充分氯化后刻蚀。
具体的，作为示例，所述势垒层104包括AlN层，所述势垒层104的厚度介于2nm-5nm之间，例如，可以为2.5nm、3nm或4nm；所述外延帽层105包括GaN层，所外延帽层105的厚度介于1nm-3nm之间，例如，可以为1.5nm、2nm或2.5nm。在一示例中，步骤1）中，进行所述表面改性处理的工艺包括采用氯气对所述外延帽层105的表面进行改性，在ICP腔内使用Cl2气体代替等离子体Cl2进行所述外延帽层105（如GaN层或AlGaN层）表面改性，形成氯化物，以降低所述外延帽层105中化学键（Ga相关键，如Ga-N键）的解离能，从而显着降低等离子体离子能量及等离子对GaN势垒的轰击，可以降低步骤2）中等离子体的RF功率；步骤2）中，进行所述等离子体处理的离子包括Ar离子。此工艺能精确控制刻蚀厚度，且不会因高能量等离子体轰击对材料造成损伤。也就是说，基于本申请的方案，通过步骤1）改性后的帽层，可以很容易通过步骤2）去除掉改性材料层，因为材料解离能降低了，而相对于传统刻蚀，传统等离子刻蚀需要等离子轰击材料表面去除，会对材料造成损伤。进一步，所述势垒层104选择为AlN层，所述外延帽层105选择为GaN层，可设计所外延帽层105的厚度介于1nm-3nm之间，从而上述材料层作为器件结构基础，有利于对所述外延帽层105通过表面改性+去除的工艺提高性能。基于氯气改性可以是在ICP腔内通入Cl2气体，不施加RF功率设置，因此腔内没有等离子气体，不对材料进行轰击，只是对材料进行表面改性。有别于传统Cl基ICP刻蚀，不会因为等离子体刻蚀对材料造成损伤。例如，氯气最终是以氯离子的形式作用，即发生化学反应，Cl2+GaN -> Ga-Cl+NCl。
在进一步可选示例中，步骤1）及步骤2）中，所述ICP腔室中的源功率介于80W-120W之间，例如，可以是90W、100W、110W；所述ICP腔室中的压强介于25mTorr-35mTorr之间，例如，可以是28mTorr、30mTorr、32mTorr；步骤2）中，所述等离子体处理的射频功率介于1W-4W之间，例如，可以是1.5W、2W、3W。通过上述工艺，表面氯化过程可以显着降低Ga-N键的解离能，因此，Ar等离子体的RF功率非常低（1-4 W），对应的自偏压趋于0V，如对应的自偏压为0V。
该示例中，步骤1）和步骤2）均选择为ICP腔室，且二者可以选择为同一腔室，无需专用的ALE设备，也无需ALD设备，在传统刻蚀设备中进行工艺，无需额外购置其他设备。在一示例中，步骤1）及步骤2）中，所述ICP腔室中的源功率相同，所述ICP腔室中的压强相同。其中，在步骤1）与步骤2）中，源功率与压强都相同，然后在步骤2）中，开启RF功率，形成等离子体，利用Ar等离子体去除改性的GaN层。其中，在步骤1）与步骤2）中功率、压强相同，可以使腔内条件稳定，且步骤1）与步骤2）可集成在同一个工序（recipe）内，工艺稳定，可重复性高。从而可以保证在循环进行的步骤当中保持稳定的参数，无需往复改动参数，以防止上述循环改动对设备等造成的不利，而且对设置参数的稳定性也有不良影响，调节参数都需要一个参数变化过程、稳定过程。从而基于本申请的上述方案的设置也可以方便工艺，节省时间。
具体的，去除所述GaN外延帽层105之后，采用湿法选择性工艺去除所述势垒层104（如AlN层），其中，湿法刻蚀为选择性刻蚀，停止于所述GaN沟道层表面，且为无损刻蚀，不同于传统的ICP等离子体刻蚀，不存在等离子体刻蚀造成的材料损伤。其中，去除所述势垒层104的试剂包括KOH及AZ400K中的至少一种。这两种试剂刻蚀可以容易的刻蚀去除AlN，并停止于GaN沟道层表面，且对材料表面没有伤害。即本发明对所述外延帽层105及所述势垒层104可以均采用无损的选择性刻蚀，既确保了对材料无损伤，又能精确控制，GaN帽层是通过ALE刻蚀，ALN势垒层通过湿法刻蚀。
接着，如图1中的S5及图7所示，进行步骤S5，于所述半导体外延结构100表面形成栅介质层114，所述第一源极106及所述第一漏极107之间的所述栅介质层构成第一栅介质层114a，所述第一栅介质层114a还覆盖所述栅极开口113的底部及侧壁，所述第二源极108及所述第二漏极109之间的所述栅介质层构成第二栅介质层114b。
作为示例，采用原子层沉积工艺形成所述栅介质层114，所述栅介质层包括高K介质层，以为Al2O3、HfO2、ZrO2、BeO等高k介质层，所述栅介质层114的厚度介于5nm-50nm之间，例如，可以是8nm、10nm、15nm。在一示例中，在沉积所述栅介质层114之前还包括去除上一步骤中的图形化光刻胶层，清洁材料表面的步骤。
在一优选示例中，所述栅介质层114包括BeO材料层，所述BeO材料层的沉积温度介于100℃-300℃之间，所述BeO材料层的厚度介于5nm-50nm之间。本示例中，采用BeO材料层作为栅氧，在一示例中，沉积条件为100℃-300℃温度范围内，例如可以是150℃、180℃、200℃。在一示例中，利用Be(CH3)2和O3作为气源。在一示例中，BeO材料层的沉积厚度为5-50nm，例如，选择为10nm、15nm、20nm、25nm、30nm、40nm、45nm等。
基于上述方式得到的上述BeO作为栅氧，优点是比例如SiO2在内的现有栅氧层具有更高的热导率（330W/Km）、带隙能量（~11eV）和介电常数（~7）。另外，作为一种绝缘材料，金刚石是地球上唯一一种热导率超过BeO的材料，因此BeO能增强GaN器件的散热能力。以BeO作为栅氧，可通过BeO材料在GaN表面、栅极进行及时散热。基于BeO具有良好的散热特性，可无需额外在器件表面制备热沉（如金刚石、石墨烯薄膜），大大简化了工艺制程。进一步，采用所述BeO材料层作为栅氧层，可以在AlN/GaN HEMTs中提供额外的极化功能。BeO薄膜由于其非中心对称的晶体结构，表现出强烈的自发极化和压电极化。AlN/GaN HEMTs中2DEG沟道的形成是由极化引起的异质界面电荷引起的。因此，当BeO薄膜与AlN/GaN异质结结合时，薄膜中的极化场会改变HEMTs的极化，从而提高2DEG载流子密度，增强器件性能。同时，BeO/AlN/GaN、BeO/GaN结构，增强了对应GaN沟道内的极化效应，载流子浓度得到提高，有益于器件电性能优化。此外，通过臭氧O3进行BeO栅氧制备，可保证BeO单晶薄膜质量，避免因常规H2O作为气源造成薄膜非晶化，从而有效抑制栅极漏电流，且可以与形成的自然氧化层相集成。
作为示例，形成所述栅介质层114之前还包括所述半导体外延结构100表面形成连续的自然氧化层（图中未示出）的步骤。所述自然氧化层可以是0.5nm-1nm厚的氧化薄层，如可以是0.6nm、0.8nm，所述自然氧化层可以作为过渡介质，GaN-GaO因为自然氧化所以界面质量较好，后续栅介质层（如BeO）/GaO氧化物层间界面也较好，对应总的界面缺陷较低。在一示例中，形成所述自然氧化层后采用原子层沉积工艺（ALD）形成所述栅介质层104，进一步得到良好的界面接触。在一示例中，采用臭氧形成所述自然氧化层。在进一步可选示例中，在ALD腔内，先通入臭氧O3进行材料表面氧化，形成GaO薄层，再在同一个所述ALD腔内采用原子层沉积工艺形成栅介质层（如，再进行BeO沉积），优选地，所述栅介质层的形成以O3作为氧气源。其中，在同一ALD腔内进行表面氧化处理，然后不出腔，直接进行栅氧沉积，避免了样品暴露于空气，同时利用O3作为沉积栅氧的气源，能使所沉积的栅氧更致密，降低栅介质内缺陷，质量更好。且栅介质层中作为氧源的O3与所述自然氧化层形成所采用的O3为同一种气体，两步工艺可以认为同一工序，在所述ALD腔内形成富氧的环境，以提高材料膜层的形成质量。同时，氧气源选择为O3，替代传统工艺中的H2O作为氧气源，使用O3作为氧源气体的ALD化学方法减少了羟基杂质（OH-）和残留氢（H），从而减少了氧化层体内和界面陷阱。
接着，如图1中的S6及图8所示，进行步骤S6，于所述第一栅介质层114a表面形成第一栅极结构115，得到第一器件117，所述第一栅极结构115至少填充所述栅极开口113，于所述第二栅介质层表面114b形成第二栅极结构116，得到第二器件118。该步骤中，制备两个器件的栅极结构，即同时制备出增强型器件和耗尽型器件的栅极。在一示例中，可以是先通过光刻的工艺定义出增强型器件和耗尽型器件的栅极，再沉积金属、剥离获得栅电极。栅极结构的金属材料可以采用本领域常用的栅电极材料。在一示例中，所述第一器件117为增强型器件，所述第一栅极结构115可以设计为丁字型结构，填充满形成了所述第一栅介质层114a之后的所述栅极开口113，所述第二栅极结构116可以设计为方形柱。
最后，如图1中的S7及图9所示，进行步骤S7，制备互连电极结构，以实现所述第一器件117与所述第二器件118的电连接。本发明在同一GaN外延衬底上同时制备不同的器件，如增强型、耗尽型GaN器件，可实现增强型GaN器件与耗尽型GaN器件的集成，最后通过金属互连实现两种器件在同一单片晶圆上的互连，并组成功能模块，在单片晶圆上形成互连电路，大大降低了打线互连产生的寄生效应，也为电路设计提供了多种可能性。
作为示例，制备所述互连电极结构的步骤包括：在形成所述第一栅极结构115及所述第二栅极结构116的所述半导体外延结构100上形成介质钝化层119；采用光刻刻蚀工艺在所述介质钝化层119中形成互连通孔；于所述互连通孔中沉积金属，形成金属连接柱120，得到所述互连电极结构。其中，所述介质钝化层119的材料包括但不限于SiN，所述互连通孔定义出第一器件与第二器件的电极互连位置，可以依据实际选择，如图9所示，该示例中，所述第一器件的所述第一漏极电极与所述第二器件的所述第二源极电极电连接，所述第一源极电极及所述第二漏极电极各自电性引出。所述互连通孔可以采用RIE干法刻蚀制备。
本发明还提供一种集成型GaN器件，所述集成型GaN器件优选采用本发明的集成型GaN器件制备方法制备得到，当然，也可以采用其他方法制备。其中，对于本实施例中所述集成型GaN器件结构特征及其相关描述可以参考本实施例中集成型GaN器件制备方法中的描述，在此不再赘述。本实施例中，所述集成型GaN器件包括：
半导体外延结构100，自下而上包括半导体衬底101、GaN沟道层103、势垒层104以及外延帽层105；
第一源极106、第一漏极107、第二源极108以及第二漏极109，形成于所述半导体外延结构100上，其中，所述第一源极106及所述第一漏极107之间的所述外延帽层105及其下方的所述势垒层104中形成有栅极开口113，所述栅极开口113显露所述GaN沟道层103；
器件隔离结构110，所述器件隔离结构自所述外延帽层105延伸至所述GaN沟道层103中，将所述第一源极106、所述第一漏极107与所述第二源极108、所述第二漏极109隔离；
栅介质层114，形成于所述半导体外延结构100表面，包括位于所述第一源极及所述第一漏极之间的第一栅介质层114a，以及位于所述第二源极及所述第二漏极之间的第二栅介质层114b，所述第一栅介质层114a还覆盖所述栅极开口113的底部及侧壁；
第一栅极结构115及第二栅极结构116，所述第一栅极结构115形成于所述第一栅介质114a表面，且至少填充所述栅极开口113，构成第一器件117，所述第二栅极结构116形成于所述第二栅介质层114b表面，构成第二器件118；以及
互连电极结构，实现所述第一器件117与所述第二器件118的电连接。
作为示例，所述栅介质层114包括高K介质层，所述栅介质层114的厚度介于5nm-50nm之间。
作为示例，所述栅介质层包括BeO材料层。
作为示例，所述互连电极结构包括形成在所述外延结构上的介质钝化层119以及形成在所述介质钝化层中金属连接柱120。
作为示例，所述势垒层104包括AlN层，所述势垒层104的厚度介于2nm-5nm之间。
作为示例，所述外延帽层105包括GaN层，所外延帽层105的厚度介于1nm-3nm之间。
作为示例，所述外延结构与所述栅介质层之间还形成有自然氧化层。
综上所述，本发明提供一种集成型GaN器件及其制备方法，在同一半导体外延衬底上有效集成了第一器件和第二器件，为电路设计提供多种可行性设计，从而方便电路设计及互连，不用通过制备独立的分立器件，再最后经过打线连接，减少了寄生及成本，如可以是增强型器件和耗尽型器件，可实现如Si器件的CMOS功能，扩大了GaN器件应用范围。本发明通过工艺设计，除了第一器件的栅极开口的刻蚀外，其他步骤都同时进行，不增加工艺难度，工艺简便，成本低，在提升器件整体性能的同时节约了后道封装成本。对于形成栅极开口过程中的外延帽层及势垒层的刻蚀，采用分步刻蚀工艺，可以更好的控制刻蚀精度，同时，采用湿法刻蚀，避免了传统干法离子束刻蚀对材料造成的破坏，且工艺成本更低。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (15)

1.一种集成型GaN器件的制备方法，其特征在于，所述制备方法包括步骤：
提供半导体外延结构，所述半导体外延结构自下而上包括半导体衬底、GaN沟道层、势垒层以及外延帽层；
于所述半导体外延结构上制备第一源极、第一漏极、第二源极以及第二漏极；
对所述半导体外延结构进行离子注入以形成器件隔离结构，所述器件隔离结构自所述外延帽层延伸至所述GaN沟道层中，所述器件隔离结构将所述第一源极、所述第一漏极与所述第二源极、所述第二漏极隔离；
刻蚀去除所述第一源极及所述第一漏极之间的部分所述外延帽层及其下方的所述势垒层，以形成栅极开口，所述栅极开口显露所述GaN沟道层，其中，所述外延帽层及所述势垒层分别采用不同的工艺进行刻蚀；
于所述半导体外延结构表面形成栅介质层，所述第一源极及所述第一漏极之间的所述栅介质层构成第一栅介质层，所述第一栅介质层还覆盖所述栅极开口的底部及侧壁，所述第二源极及所述第二漏极之间的所述栅介质层构成第二栅介质层；
于所述第一栅介质层表面形成第一栅极结构，得到第一器件，所述第一栅极结构至少填充所述栅极开口，于所述第二栅介质层表面形成第二栅极结构，得到第二器件；
制备互连电极结构，以实现所述第一器件与所述第二器件的电连接。
2.根据权利要求1所述的集成型GaN器件的制备方法，其特征在于，进行离子注入形成所述器件隔离结构过程中，采用多步离子注入形成所述隔离结构，其中，所述离子注入的注入能量介于5-200KeV之间，注入剂量介于5*1012-5*1013cm-2之间，注入粒子包括N2、He、O2、Ar、Fe、C、Al、Xe中的至少一种。
3.根据权利要求1所述的集成型GaN器件的制备方法，其特征在于，所述势垒层包括AlN层，所述势垒层的厚度介于2nm-5nm之间；所述外延帽层包括GaN层，所外延帽层的厚度介于1nm-3nm之间。
4.根据权利要求1所述的集成型GaN器件的制备方法，其特征在于，刻蚀所述外延帽层的工艺包括：
1）在ICP腔室中对所述外延帽层进行表面改性处理，以形成表面改性层；
2）在同一腔室中对改性处理后的所述外延帽层进行等离子处理，以去除所述表面改性层，实现所述外延帽层的刻蚀。
5.根据权利要求4所述的集成型GaN器件的制备方法，其特征在于，步骤1）中，进行所述表面改性处理的工艺包括采用氯气对所述外延帽层的表面进行改性，形成的所述表面改性层包括氯化物层，以降低所述外延帽层中化学键的解离能；步骤2）中，进行所述等离子处理的离子包括Ar离子。
6.根据权利要求5所述的集成型GaN器件的制备方法，其特征在于，步骤1）及步骤2）中，所述ICP腔室中的源功率相同，所述ICP腔室中的压强相同；所述ICP腔室中的源功率介于80W-120W之间，所述ICP腔室中的压强介于25mTorr-35mTorr之间；步骤2）中，所述等离子体处理的射频功率介于1W-4W之间。
7.根据权利要求5所述的集成型GaN器件的制备方法，其特征在于，步骤2）之后还包括步骤3）：循环进行步骤1）及步骤2），直至去除所述外延帽层。
8.根据权利要求7所述的集成型GaN器件的制备方法，其特征在于，每一个循环中，步骤1）中采用氯气进行所述表面改性处理的时间介于30s-60s之间，步骤2）进行所述等离子处理的时间介于10s-30s之间，所述外延帽层的刻蚀厚度小于0.5nm，以通过多步循环实现所述外延帽层的无损伤刻蚀。
9.根据权利要求4所述的集成型GaN器件的制备方法，其特征在于，采用湿法选择性工艺去除所述势垒层，去除所述势垒层的试剂包括KOH及AZ400K中的至少一种。
10.根据权利要求1所述的集成型GaN器件的制备方法，其特征在于，采用原子层沉积工艺形成所述栅介质层，所述栅介质层包括BeO材料层，所述BeO材料层的沉积温度介于100℃-300℃之间，所述BeO材料层的厚度介于5nm-50nm之间。
11.根据权利要求1所述的集成型GaN器件的制备方法，其特征在于，形成所述栅介质层之前还包括于所述外延结构表面形成连续的自然氧化层的步骤，其中，所述自然氧化层及所述栅介质层基于同一原子层沉积工艺腔室完成，且所述自然氧化层基于臭氧形成，所述栅介质层的氧源包括臭氧。
12.根据权利要求1-11中任意一项所述的集成型GaN器件的制备方法，其特征在于，制备所述互连电极结构的步骤包括：在形成所述第一栅极结构及所述第二栅极结构的所述半导体外延结构上形成介质钝化层；采用光刻刻蚀工艺在所述介质钝化层中形成互连通孔；于所述互连通孔中沉积金属，形成金属连接柱，以得到所述互连电极结构。
13.一种采用如权利要求1-12中任意一项所述的集成型GaN器件的制备方法制备的集成型GaN器件，其特征在于，所述集成型GaN器件包括：
半导体外延结构，自下而上包括半导体衬底、GaN沟道层、势垒层以及外延帽层；
第一源极、第一漏极、第二源极以及第二漏极，形成于所述半导体外延结构上，其中，所述第一源极及所述第一漏极之间的所述外延帽层及其下方的所述势垒层中形成有栅极开口，所述栅极开口显露所述GaN沟道层；
器件隔离结构，所述器件隔离结构自所述外延帽层延伸至所述GaN沟道层中，将所述第一源极、所述第一漏极与所述第二源极、所述第二漏极隔离；
栅介质层，形成于所述半导体外延结构表面，包括位于所述第一源极及所述第一漏极之间的第一栅介质层，以及位于所述第二源极及所述第二漏极之间的第二栅介质层，所述第一栅介质层还覆盖所述栅极开口的底部及侧壁；
第一栅极结构及第二栅极结构，所述第一栅极结构形成于所述第一栅介质层表面，且至少填充所述栅极开口，构成第一器件，所述第二栅极结构形成于所述第二栅介质层表面，构成第二器件；以及
互连电极结构，位于所述半导体外延结构上，实现所述第一器件与第二器件的互连。
14.根据权利要求13所述的集成型GaN器件，其特征在于，所述栅介质层包括BeO材料层，所述BeO材料层的厚度介于5nm-50nm之间；所述互连电极结构包括形成在所述外延结构上的介质钝化层以及形成在所述介质钝化层中金属连接柱。
15.根据权利要求13-14中任意一项所述的集成型GaN器件，其特征在于，所述势垒层包括AlN层，所述势垒层的厚度介于2nm-5nm之间；所述外延帽层包括GaN层，所外延帽层的厚度介于1nm-3nm之间。
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CN113053742B (zh) * 2021-03-12 2024-06-11 浙江集迈科微电子有限公司 GaN器件及制备方法
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US20110210377A1 (en) * 2010-02-26 2011-09-01 Infineon Technologies Austria Ag Nitride semiconductor device
US9035318B2 (en) * 2013-05-03 2015-05-19 Texas Instruments Incorporated Avalanche energy handling capable III-nitride transistors
CN107887383B (zh) * 2017-11-06 2021-06-29 中国科学院微电子研究所 GaN基单片功率逆变器及其制作方法

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