DE102007040587B4 - Halbleitervorrichtung und Herstellungsverfahren derselben - Google Patents

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Abstract

Verfahren zum Herstellen einer Halbleitervorrichtung mit:
einem Schritt zum Ausbilden einer Mehrzahl von MOSFETs, von denen jeder einen Kanal eines ersten Leitungstyps aufweist, in einem Streifen auf der ersten Hauptoberfläche eines Wafers (11),
einem Schritt des Implantierens einer Verunreinigung eines ersten Leitungstyps in die zweite Hauptoberfläche des Wafers (11) zum Ausbilden einer Pufferschicht (21) und des Durchführens einer Laserausheilungsbehandlung in einem Streifen, unter Auslassung von äquidistanten Spalten, zum Ausbilden einer Pufferschicht (21), in der die implantierten Verunreinigungen in einem Streifen aktiviert sind,
einem Schritt des Implantierens einer Verunreinigung eines zweiten Leitungstyps in die zweite Hauptoberfläche des Substrates nach dem Ausbilden der Pufferschicht (21) und des Durchführens einer Laserausheilungsbehandlung auf der gesamten Oberfläche der zweiten Hauptoberfläche zum Ausbilden einer Kollektorschicht (22) und zum Aktivieren der Pufferschicht (21), und
einem Schritt des Ausbildens einer Emitterelektrode (23) auf der ersten Hauptoberfläche und des Ausbildens einer Kollektorelektrode (24) auf der...

Description

  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen eines Bipolartransistors mit isoliertem Gate (IGBT) eines Schwachdurchgriffstyps und spezieller auf ein Verfahren zum Herstellen einer Halbleitervorrichtung, welche die Absenkung des Zerstörungswiderstandes bei einem Kurzschlusstest verhindern kann und die Schaltgeschwindigkeit erhöhen kann, während die Schwankung der AN-Spannungen unterdrückt wird, sowie ein Verfahren zum Herstellen solch einer Halbleitervorrichtung, sowie auf solch eine Halbleitervorrichtung.
  • DE 103 30 571 A1 beschreibt ein vertikales Leistungshalbleiterbauelement, z. B. eine Diode oder ein IGBT, bei dem im Randbereich des Bauelements Injektionsdämpfungsmittel zur Verringerung der Ladungsträgerinjektion aus dem Rückseitenemitter bzw. dem Kathodenemitter in diesem Randabschnitt vorgesehen sind.
  • DE 696 10 970 T2 beschreibt ein Halbleiterbauelement mit Bipolarstruktur und dessen Herstellungsverfahren. Insbesondere ist ein Halbleiterbereich des n-Typs mit einer hohen Konzentration auf der Grenze zwischen einer Pufferschicht und einer Halbleiterschicht des n-Typs ausgebildet. Der Halbleiterbereich einer hohen Konzentration ist dabei insbesondere streifenförmig, wobei Überlegungen hinsichtlich einer optimalen Breite des Bereichs hoher Konzentration angestellt werden.
  • DE 103 02 628 A1 bezieht sich auf eine Leistungshalbleitervorrichtung mit einer Potentialdifferenz entlang einer Substratoberfläche zur Vermeidung von Variationen in der Durchbruchsspannung. Insbesondere wird eine Schutzringstruktur offenbart, welche auf einen Halbleiterelementbereich eines IGBT angewendet wird, der aus einem n+-Emitter, einem Gateoxidfilm, einer Polysiliziumgateelektrode, einem Zwischenschichtisolierfilm, einer Emitterelektrode und einer p+-Isolationswanne aufgebaut ist.
  • DE 10 2005 021 249 A1 beschreibt eine Leistungshalbleitervorrichtung, bei der ein Betrieb eines parasitären Transistors unterdrückt ist. Insbesondere weist ein IGBT eine Mehrzahl ringförmiger p-Schutzringe auf, die an der Oberfläche einer Driftschicht ausgebildet sind. Die Driftschicht enthält einen Bereich kurzer Trägerlebensdauer, der es ermöglicht, dass die darin enthaltenen Träger eine kürzere Lebensdauer als in der Driftschicht haben. So ein Bereich wird gebildet durch Bestrahlen mit radioaktiven Strahlen und/oder Partikelstrahlen, um den vorbestimmten Bereich mit Einfangstellen für Träger zu versehen. Der Bereich kurzer Trägerlebensdauer fängt unerwünschte Träger ein, die in der n-Driftschicht driften, so dass ein unnötiger Strom des IGBT beseitigt wird.
  • DE 690 26 184 T2 offenbart eine Halbleiteranordnung mit Überspannungsschutzvorrichtung und ein Verfahren zu deren Herstellung. Insbesondere wird offenbart, durch Ausbilden einer Kristalldefektschicht mit hoher Dichte mittels Bestrahlung einen Durchbruchsstrom zu dem Bereich der Kristalldefektschicht zu lenken.
  • Das US-Patent US 6 274 892 B1 offenbart Halbleitervorrichtungen, die mittels Direktanschluss bei niedrigen Temperaturen kontaktiert werden. Insbesondere werden lokal begrenzte Lebensdauererniedrigungsschichten nahe der Verbindungsfläche offenbart.
  • Ein Bipolartransistor mit isoliertem Gate (IGBT) wird weithin in Leistungswandlern, wie beispielsweise Wechselrichtern, verwendet. Der Gesamtverlust beim Betrieb des IGBT kann ausgedrückt werden durch die Gesamtheit des ständigen Verlustes, bestimmt durch die AN-Spannung und die Schaltverluste, bestimmt durch die Anschaltgeschwindigkeit und die Abschaltgeschwindigkeit. Zum Erhalt eines kompakten IGBT eines hohen Preis-/Leistungsverhältnisses muss der Gesamtverlust verringert werden. Deshalb wurden Bemühungen zum Verringern des Gesamtverlustes durchgeführt durch Verkleinern eines Oberflächen-MOSFET, Umwandeln einer Planarstruktur in eine Grabenstruktur oder Optimieren der Ladungsträgerverteilung in der Vertikalrichtung.
  • IGBTs werden angesteuert bei verschiedenen Frequenzen in Abhängigkeit von der Verwendung und es ist auch wichtig zum Absenken des Gesamtverlustes, dass die AN-Spannungen und Schaltgeschwindigkeiten so gesteuert werden, dass sie zu den Ansteuerfrequenzen passen. Wenn beispielsweise ein IGBT bei einer hohen Frequenz angesteuert wird, wird das Verhältnis des ständigen Verlustes zu dem Gesamtverlust verringert, und der Anteil des Schaltverlustes wird erhöht. In diesem Falle ist es zum Absenken des Gesamtverlustes erforderlich, ein Element mit einer hohen Schaltgeschwindigkeit zu entwerfen, sogar wenn die AN-Spannung etwas hoch ist.
  • In IGBTs mit dem gleichen MOS-Aufbau oder Querschnittsaufbau stehen AN-Spannungen und Schaltgeschwindigkeiten in einer Wechselbeziehung (trade-off-Beziehung). Speziell wenn die AN-Spannung verringert wird, wird die Schaltgeschwindigkeit ebenfalls verringert. Wenn die AN-Spannung erhöht wird, wird die Schaltgeschwindigkeit ebenfalls erhöht. Die Verfahren zur diesbezüglichen Steuerung werden grob in zwei Verfahren klassifiziert. Eines ist ein Verfahren, bei dem die Lebensdauer in dem IGBT durch Bestrahlen mit Elektronenstrahlen, Protonen oder Heliumionen kontrolliert wird (s. beispielsweise JP 09-121052 ). Das andere ist ein Verfahren, bei dem die Konzentrationen in der P-Kollektorschicht und der N-Pufferschicht auf der Rückseitenfläche kontrolliert werden zum Verändern der Effizienz der Löcherinjektion von der P-Kollektorschicht in die N–-Driftschicht in dem AN-Zustand.
  • IGBTs können klassifiziert werden in einen Durchgriffstyp, bei dem ein epitaktischer Wafer als Material verwendet wird, einen Nichtdurchgriffstyp, bei dem ein Schmelzzonen(Float-Zone)-Wafer als Material verwendet wird, und einen Schwachdurchgriffs(LPT)-Typ, welcher eine Zwischenstruktur zwischen diesen ist. Von diesen Strukturen wurden kürzlich Schwachdurchgriffsstyp-IGBTs aktiv entwickelt, welche geringe Materialkosten und eine exzellente Leistungsfähigkeit aufweisen.
  • 15 ist eine Querschnittsansicht, die einen bekannten Schwachdurchgriffstyp-IGBT zeigt. Auf der Deckfläche eines Wafers 11 ist eine Mehrzahl von MOSFETs, von denen jeder einen N-Kanal aufweist, in einem Streifen ausgebildet. Speziell ist eine P-Basisschicht 13 auf einer N–-Driftschicht 12 ausgebildet, und N+-Emitterschichten 14 sind auf der Oberfläche von Teilen der P-Basisschicht 13 ausgebildet. Gräben sind so ausgebildet, dass sie die N+-Emitterschichten 14 durchdringen, und Gateelektroden 16 sind in den Gräben mit Gateisolationsfilmen 15 dazwischen ausgebildet.
  • Auf den Gateelektroden 16 sind Isolationsschichten 17 ausgebildet. Auf der unteren Oberfläche des Wafers ist eine N-Pufferschicht 21 ausgebildet. Auf der Seite der unteren Oberfläche des Wafers 11, weiter unten als die N-Pufferschicht 21, ist eine P-Kollektorschicht 22 ausgebildet. Eine Emitterelektrode 23 ist auf der Deckfläche des Wafers 11 ausgebildet und eine Kollektorelektrode 24 ist auf der unteren Oberfläche des Wafers 11 ausgebildet.
  • Die AN-Spannungen und die Schaltgeschwindigkeiten des Schwachdurchgriffstyps-IGBT werden allgemein eingestellt durch Einstellen der Konzentration der P-Kollektorschicht. Speziell kann die Schaltgeschwindigkeit erhöht werden durch Verringern der Konzentration in der P-Kollektorschicht zum Verringern der Anzahl der von der P-Kollektorschicht in die N–-Driftschicht injizierten Löcher. Falls jedoch die Injektionseffizienz der Löcher außerordentlich niedrig ist, ist die Feldstärke auf der P-Kollektorseite erhöht, wenn der IGBT in einem Kurzschlusszustand ist. Da der parasitäre Thyristor in dem IGBT durch durch die Feldstärke erzeugte Stoßionen leicht angeschaltet wird, wird das Problem eines verringerten Zerstörungswiderstandes verursacht.
  • , Wenn die Konzentration in der P-Kollektorschicht zusätzlich verringert wird, wächst die Schwankung des Kontaktwiderstandes zwischen der P-Kollektorschicht und der Kollektorelektrode, welcher durch den Kontakt zu der P-Kollektorschicht ausgebildet wird, an. Deshalb wird das Problem einer großen Schwankung der AN-Spannung verursacht.
  • Zum Lösen der oben beschriebenen Probleme ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung bereitzustellen, bei der die Erniedrigung des Zerstörungswiderstandes bei dem Kurzschlusstest verhindert wird und die Schaltgeschwindigkeit erhöht ist, während die Schwankung der AN-Spannungen herabgedrückt ist, sowie ein Verfahren zum Herstellen solch einer Halbleitervorrichtung.
  • Die Aufgabe wird gelöst durch ein Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1 und eine Halbleitervorrichtung nach Anspruch 4.
  • Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.
  • Gemäß der vorliegenden Erfindung kann die Absenkung des Zerstörungswiderstandes bei dem Kurzschlusstest verhindert werden und die Schaltgeschwindigkeit kann erhöht werden, während die Schwankung der AN-Spannungen herabgedrückt wird.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Zeichnungen. Von den Figuren zeigen:
  • 1 eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt,
  • 2 eine Draufsicht, welche eine N-Pufferschicht einer Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt,
  • 3–5 Querschnittsansichten zum Erläutern eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung,
  • 6 eine Draufsicht, welche die N-Pufferschicht einer Halbleitervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt,
  • 7 eine Querschnittsansicht entlang der Linie A-A in 6,
  • 8 eine Querschnittsansicht entlang der Linie B-B' in 5,
  • 9 eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung zeigt,
  • 10 eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß der vierten Ausführungsform der vorliegenden Erfindung zeigt,
  • 11–13 Querschnittsansichten zum Erläutern eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der vierten Ausführungsform der vorliegenden Erfindung,
  • 14 eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß der fünften Ausführungsform der vorliegenden Erfindung zeigt,
  • 15 eine Querschnittsansicht, welche einen bekannten Schwachdurchgriffstyp-IGBT zeigt.
  • Erste Ausführungsform
  • 1 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt. Auf der Deckfläche (erste Hauptoberfläche) eines Wafers 11 ist eine Mehrzahl von MOSFETs, von denen jeder einen N-Kanal aufweist, in einem Streifen ausgebildet. Speziell ist eine P-Basisschicht 13 auf einer N–-Driftschicht 12 ausgebildet, und N+-Emitterschichten 14 sind auf der Oberfläche von Teilen der P-Basisschicht 13 ausgebildet. Gräben sind so ausgebildet, dass sie die N+-Emitterschichten 14 durchdringen, und Gateelektroden 16 sind in den Gräben mit Gateisolationsfilmen 15 dazwischen ausgebildet. Auf den Gateelektroden 16 sind Isolationsschichten 17 ausgebildet.
  • Auf der unteren Oberfläche (zweite Hauptoberfläche) des Wafers 11 ist eine N-Pufferschicht 21 ausgebildet. Auf der Seite der unteren Oberfläche des Wafers 11, weiter unten als die N-Pufferschicht 21, ist eine P-Kollektorschicht 22 ausgebildet. Eine Emitterelektrode 23 ist auf der Deckfläche des Wafers 11 ausgebildet und eine Kollektorelektrode 24 ist auf der unteren Oberfläche des Wafers 11 ausgebildet. 2 ist eine Draufsicht, die eine N-Pufferschicht einer Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt. Hoch aktivierte Abschnitte 21a und niedrig aktivierte Abschnitte 21b sind abwechselnd in einem Streifen ausgebildet.
  • Als nächstes wird ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen beschrieben. Wie 3 zeigt, wird zunächst eine Mehrzahl von MOSFETs, von denen jeder einen N-Kanal aufweist, in einem Streifen auf einem Float-Zone-Wafer 11 ausgebildet. Speziell wird eine P-Basisschicht 13 auf einer N–-Driftschicht 12 ausgebildet, und N+-Emitterschichten 14 werden auf der Oberfläche von Teilen der P-Basisschicht 13 ausgebildet. Gräben werden so ausgebildet, dass sie die N+-Emitterschichten 14 durchdringen, und Gateelektroden 16 werden in den Gräben mit dazwischenliegenden Gateisolationsfilmen 15 ausgebildet. Auf den Gateelektroden 16 werden Isolationsschichten 17 ausgebildet.
  • Wie 4 zeigt, wird als nächstes eine N-Typ-Verunreinigung, beispielsweise As, in die untere Oberfläche des Wafers 11 implantiert. Dann wird eine Laserausheilungsbehandlung in einem Streifen unter Belassen von äquidistanten Spalten durchgeführt zum Ausbilden einer N-Pufferschicht 21, welche in einem Streifen aktiviert wurde.
  • Wie 5 zeigt, wird als nächstes eine P-Typ-Verunreinigung, beispielsweise B, in die untere Oberfläche des Wafers 11 implantiert. Dann wird die P-Kollektorschicht 22 ausgebildet und die N-Pufferschicht 21 wird aktiviert durch Durchführen einer Laserausheilungsbehandlung auf der gesamten Oberfläche der unteren Oberfläche des Wafers 11.
  • Schließlich wird eine Emitterelektrode 23 auf der oberen Oberfläche des Wafers 11 ausgebildet und eine Kollektorelektrode 24 wird auf der unteren Oberfläche des Wafers 11 ausgebildet zum Ausbilden eines IGBT eines Schwachdurchgriffstyps, der in 1 gezeigt ist.
  • Wie oben beschrieben, wird bei der ersten Ausführungsform eine Laserausheilungsbehandlung lokal durchgeführt nach dem Implantieren einer N-Typ-Verunreinigung zum abwechselnden Ausbilden von hoch aktivierten Abschnitten 21a und niedrig aktivierten Abschnitten 2lb in einem Streifen in der N-Pufferschicht 21. Dadurch kann in den hoch aktivierten Abschnitten 21a in der N-Pufferschicht 21 die Locherinjektionseffizienz von der P-Kollektorschicht 22 zu der N–-Driftschicht 12, wenn die Vorrichtung angeschaltet ist, unterdrückt werden, und die Abschaltgeschwindigkeit (d. h. Schaltgeschwindigkeit) kann erhöht werden.
  • In einem kurzgeschlossenen Zustand und wenn die Feldstärke auf der Seite der P-Kollektorschicht 22 erhöht ist, kann eine Verringerung des Zerstörungswiderstandes bei dem Kurzschlusstest verhindert werden, da die Einbringung von Löchern durch die niedrig aktivierten Abschnitte 21b in einem Streifen in der N-Pufferschicht 21 beschleunigt ist und die Feldstärke verringert ist. Da die hoch aktivierten Abschnitte 21a in der N-Pufferschicht 21 vorhanden sind, kann die Injektionseffizienz von der P-Kollektorschicht 22 zu der N–-Driftschicht 12 abgesenkt werden, und die Schwankung der AN-Spannungen kann herabgedrückt werden, sogar wenn die Konzentration in der P-Kollektorschicht 22 nicht abgesenkt ist.
  • Zweite Ausführungsform
  • Bei der ersten Ausführungsform war die Richtung des Streifens der hoch aktivierten Abschnitte 21a und der niedrig aktivierten Abschnitte 21b in der N-Pufferschicht 21 parallel zu der Richtung des Streifens einer Mehrzahl von MOSFETs. Zum Verwirklichen eines stabilen Betriebs durch Abgleichen der Ladungsträgerverteilung in dem IGBT, wenn der IBGT angeschaltet ist, muss in diesen Fall der Abstand zwischen den hoch aktivierten Abschnitten 21a und den niedrig aktivierten Abschnitten 21b ein Vielfaches des Streifen-Rastermaßes der Mehrzahl von MOSFETs betragen. Da jedoch der Strahldurchmesser der Laserstrahlen größer ist als der Streifen-Rasterabstand der MOSFETs, sind die Anforderungen an die Bestrahlungsgenauigkeit mit den Laserstrahlen hoch, und eine Realisierung ist schwierig.
  • Deshalb wird bei der zweiten Ausführungsform bei dem Schritt des Ausbildens der N-Pufferschicht 21 die Richtung des Streifens der Regionen, bei denen die Laserausheilungsbehandlung durchgeführt wird und bei denen die Laserausheilungsbehandlung nicht durchgeführt wird, senkrecht zu der Richtung des Streifens der Mehrzahl von MOSFETs gewählt. Die weiteren Schritte sind die gleichen wie die Schritte bei der ersten Ausführungsform.
  • 6 ist eine Draufsicht, welche die N-Pufferschicht einer Halbleitervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt. 7 ist eine Querschnittsansicht entlang der Linie A-A' in 6; 8 ist eine Querschnittsansicht entlang der Linie B-B' in 6. Wie die Zeichnungen zeigen, ist die Richtung der Streifen der hoch aktivierten Abschnitte 21a und der niedrig aktivierten Abschnitte 21b in der N-Pufferschicht 21 senkrecht zu der Richtung der Streifen der Mehrzahl von MOSFETs. Die weiteren Konfigurationen sind die gleichen wie die Konfigurationen der ersten Ausführungsform.
  • Unabhängig von dem Abstand zwischen den Regionen zum Durchführen einer Laserausheilungsbehandlung und zum Nichtdurchführen einer Laserausheilungsbehandlung kann dadurch die Ladungsträgerverteilung in dem IGBT, wenn der IGBT angeschaltet ist, abgeglichen werden, und ein stabiler Betrieb sowie eine Verbesserung bei der Zerstörung können verwirklicht werden.
  • Dritte Ausführungsform
  • 9 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung zeigt. In dem Umfang der Region zum Ausbilden einer Mehrzahl von MOSFETs sind Guardringe 25 (feldbegrenzende Ringe: FLRs) auf der Deckfläche des Wafers 11 ausgebildet. Koch aktivierte Abschnitte 21a sind auf der gesamten Oberfläche der N-Pufferschicht 21 entsprechend der Region zum Ausbilden der Guardringe 25 ausgebildet. Die weitere Konfiguration ist die gleiche wie die Konfiguration der ersten Ausführungsform.
  • Bei dem Herstellungsverfahren der Halbleitervorrichtung gemäß der dritten Ausführungsform werden zusätzlich zu dem Verfahren der ersten Ausführungsform Guardringe 25 in dem Umfang der Region zum Ausbilden einer Mehrzahl von MOSFETs ausgebildet durch Implantieren einer P-Typ-Verunreinigung, beispielsweise B, auf der Deckfläche des Wafers 11. Bei dem Schritt des Ausbildens einer N-Pufferschicht 21 wird dann eine N-Typ-Verunreinigung, beispielsweise As, in die gesamte Oberfläche der unteren Oberfläche des Wafers 11 implantiert. In der Region zum Ausbilden eines MOSFET wird eine Laserausheilungsbehandlung durchgeführt auf der unteren Oberfläche des Wafers 11 in einem Streifen unter Auslassung äquidistanter Spalte zum Ausbilden einer N-Pufferschicht 21, welche in einem Streifen aktiviert wurde. Andererseits wird eine Laserausheilungsbehandlung auf der gesamten Oberfläche der Region in der unteren Oberfläche des Wafers 11 entsprechend der Region zum Ausbilden der Guardringe 25 durchgeführt. Die weiteren Schritte sind die gleichen wie die Schritte bei der ersten Ausführungsform.
  • Wenn der IGBT angeschaltet ist, werden hier Elektronen zu der N–-Driftschicht 12 von der N+-Emitterschicht 14 in dem MOSFET über die Kanäle zugeführt. Gleichzeitig werden Löcher von der P-Kollektorschicht 22 in die N–-Driftschicht 12 injiziert. Durch die Injektion der Löcher wird der Widerstand der N–-Driftschicht 12 verringert, und die AN-Spannung kann abgesenkt werden. Die Injektion von Löchern wird nicht nur unmittelbar unter dem MOSFET beschleunigt, sondern ebenfalls unmittelbar unter den Guardringen 25. Die Injektion der Löcher in die N–-Driftschicht 12 unmittelbar unter den Guardringen 25 trägt jedoch wenig zu dem Absenken der AN-Spannung bei.
  • Wenn der IGBT abgeschaltet wird, werden in der N–-Driftschicht 12 akkumulierte Ladungsträger durch das zwischen dem Kollektor und dem Emitter zur Verfügung gestellte elektrische Feld angezogen und fließen von der Emitterelektrode 23 ab. Da jedoch alle unmittelbar unter den Guardringen 25 akkumulierten Löcher in die nahe Emitterelektrode 23 fließen, ist die Löcherdichte in dem IGBT lokal erhöht. Deshalb wird der parasitäre Thyristor in dem IGBT leicht angeschaltet. Wenn somit die Region mit einem niedrigen Zerstörungswiderstand lokal in dem IGBT ausgebildet ist, wird dieser Bereich beim Schalten oder Abschalten bei dem Kurzschlusstest einem Latch-UP unterzogen, und das Problem eines Durchbruchs des IBGT wird verursacht.
  • Bei der dritten Ausführungsform ist daher der Aktivierungsgrad der N–-Pufferschicht 21 unmittelbar unter den Guardringen 25 erhöht. Da die Löcherdichte in der N–-Driftschicht 12 unmittelbar unter den Guardringen 25 im AN-Zustand abgesenkt werden kann, kann dadurch der Zerstörungswiderstand in dem Übergangszustand beim Abschalten erhöht werden.
  • Vierte Ausführungsform
  • 10 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß der vierten Ausführungsform der vorliegenden Erfindung zeigt. Eine Mehrzahl von MOSFETs, von denen jeder einen N-Kanal aufweist, ist auf der Deckfläche eines Wafers 11 in einem Streifen ausgebildet. Eine N-Pufferschicht 21 ist auf der unteren Oberfläche des Wafers 11 ausgebildet. Auf der Seite der unteren Oberfläche des Wafers 11, weiter unten als die N-Pufferschicht 21, ist eine P-Kollektorschicht 22 ausgebildet. Eine Emitterelektrode 23 ist auf der Deckfläche des Wafers 11 ausgebildet und eine Kollektorelektrode 24 ist auf der unteren Oberfläche des Wafers 11 ausgebildet. Eine Gitterdefektregion 26 als Streifen oder als Netz ist in der N–-Driftschicht 12 bei der Mehrzahl der MOSFETs ausgebildet.
  • Als nächstes wird ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vierten Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen beschrieben. Wie 11 zeigt, wird zunächst eine Mehrzahl von MOSFETs, von denen jeder einen N-Kanal aufweist, in einem Streifen auf einem Float-Zone-Wafer 11 ausgebildet.
  • Wie 12 zeigt, wird als nächstes eine N-Typ-Verunreinigung, beispielsweise As, in die untere Oberfläche des Wafers 11 implantiert, und eine Laserausheilungsbehandlung wird durchgeführt zum Ausbilden einer N-Pufferschicht 21. Dann wird eine P-Typ-Verunreinigung, beispielsweise B, von der unteren Oberfläche des Wafers 11 her implantiert, und eine Laserausheilungsbehandlung wird durchgeführt zum Ausbilden einer P-Kollektorschicht 22.
  • Wie 13 zeigt, werden als nächstes unter Verwendung einer Edelstahlmaske 27, welche unterschiedliche Dicken von Al in einem Streifen oder einem Netz aufweist, geladene Teilchen, beispielsweise Protonen und Heliumionen, lokal auf die N–-Driftschicht 12 bei der Mehrzahl der MOSFETs gestrahlt zum Ausbilden einer Gitterdefektregion 26 in einem Streifen oder einem Netz. Schließlich wird auf der Deckfläche des Wafers 11 eine Emitterelektrode 23 ausgebildet und auf der unteren Oberfläche des Wafers 11 wird eine Kollektorelektrode 24 ausgebildet zum Ausbilden eines Schwachdurchgriffstyp-IGBT, der in 10 gezeigt ist.
  • Zum Erhöhen der Schaltgeschwindigkeit wird hier die Rate der geladenen Teilchen, beispielsweise Protonen und Heliumionen, erhöht und die Lebensdauer in der Vertikalrichtung in der N–-Driftschicht 12 wird außerordentlich verkürzt. Da Löcher von der P-Kollektorschicht 22 nicht in die N–-Driftschicht 12 injiziert werden, wenn die Spannung zwischen dem Kollektor und dem Emitter in dem AN-Zustand des IGBT niedrig ist, arbeitet jedoch der IGBT einfach als ein MOSFET, und kein Strom fließt, wenn die Dosis übermäßig erhöht wird. Wenn die Spannung zwischen dem Kollektor und dem Emitter erhöht wird, werden Löcher von der P-Kollektorschicht 22 injiziert, der IGBT fängt an, als ein IGBT zu arbeiten, und es fließt sofort Strom. Speziell erhält die I-V-Kennlinie eine zurück schwingende Gestalt.
  • Bei der vierten Ausführungsform ist deshalb eine Gitterdefektregion 26 in einem Streifen oder einem Netz in der N–-Driftschicht 12 bei den MOSFETs ausgebildet. Dadurch sind in der N–-Driftschicht 12 Gebiete einer außerordentlich kurzen Lebensdauer und Gebiete einer langen Lebensdauer abwechselnd vorhanden. Durch Ausbilden des Gebietes mit der somit extrem kurzen Lebensdauer kann die Löcherinjektionseffizienz von der P-Kollektorschicht 22 in die N–-Driftschicht 12 herabgedrückt werden, und ein Hochgeschwindigkeits-IGBT kann verwirklicht werden. Sogar in dem Zustand, in dem die Spannung zwischen dem Kollektor und dem Emitter niedrig ist, gelangen Löcher durch das Gebiet einer langen Lebensdauer und werden von der P-Kollektorschicht 22 in die N–-Driftschicht 12 injiziert. Dadurch wird ein IGBT-Betrieb bereitgestellt, der einen stabilen Betrieb liefert.
  • Fünfte Ausführungsform
  • 14 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung gemäß der fünften Ausführungsform der vorliegenden Erfindung zeigt. In dem Umfang des Gebietes zum Ausbilden einer Mehrzahl von MOSFETs sind Guardringe 25 (Feldbegrenzungsringe: FLRs) auf der Deckfläche des Wafers 11 ausgebildet. Eine Gitterdefektregion 26 ist auf der gesamten Oberfläche der Region der N–-Driftschicht 12 entsprechend der Region zum Ausbilden der Guardringe 25 ausgebildet. Die weiteren Konfigurationen sind die gleichen wie die Konfigurationen der ersten Ausführungsform.
  • Bei dem Herstellungsverfahren der Halbleitervorrichtung gemäß der fünften Ausführungsform werden zusätzlich zu dem Verfahren der ersten Ausführungsform Guardringe 25 in dem Umfang des Gebietes zum Ausbilden einer Mehrzahl von MOSFETs durch Implantieren einer P-Typ-Verunreinigung, beispielsweise B, auf der Deckfläche des Wafers 11 ausgebildet. Dann werden in dem Schritt des Ausbildens der Gitterdefektregion 26 geladene Teilchen auf die gesamte Oberfläche der N–-Driftschicht 12 entsprechend der Region zum Ausbilden der Guardringe 25 gestrahlt zum Ausbilden der Gitterdefektregion 26. Die weiteren Schritte sind die gleichen wie die Schritte bei der ersten Ausführungsform.
  • Gemäß der fünften Ausführungsform kann in der gleichen Weise wie bei der dritten Ausführungsform der Zerstörungswiderstand beim Übergangszustand des Ausschaltens erhöht werden.

Claims (6)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung mit: einem Schritt zum Ausbilden einer Mehrzahl von MOSFETs, von denen jeder einen Kanal eines ersten Leitungstyps aufweist, in einem Streifen auf der ersten Hauptoberfläche eines Wafers (11), einem Schritt des Implantierens einer Verunreinigung eines ersten Leitungstyps in die zweite Hauptoberfläche des Wafers (11) zum Ausbilden einer Pufferschicht (21) und des Durchführens einer Laserausheilungsbehandlung in einem Streifen, unter Auslassung von äquidistanten Spalten, zum Ausbilden einer Pufferschicht (21), in der die implantierten Verunreinigungen in einem Streifen aktiviert sind, einem Schritt des Implantierens einer Verunreinigung eines zweiten Leitungstyps in die zweite Hauptoberfläche des Substrates nach dem Ausbilden der Pufferschicht (21) und des Durchführens einer Laserausheilungsbehandlung auf der gesamten Oberfläche der zweiten Hauptoberfläche zum Ausbilden einer Kollektorschicht (22) und zum Aktivieren der Pufferschicht (21), und einem Schritt des Ausbildens einer Emitterelektrode (23) auf der ersten Hauptoberfläche und des Ausbildens einer Kollektorelektrode (24) auf der zweiten Hauptoberfläche.
  2. Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Anspruch 1, bei dem bei dem Schritt des Ausbildens der Pufferschicht (21) die Richtung des Streifens der Region, welche der Laserausheilungsbehandlung unterzogen wird, und der Region, welche nicht der Laserausheilungsbehandlung unterzogen wird, senkrecht zu der Richtung des Streifens der Mehrzahl der MOSFETs gewählt wird.
  3. Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Anspruch 1, das weiterhin einen Schritt aufweist zum Ausbilden eines Guardrings (25) auf der ersten Hauptoberfläche in dem Umfang der Region zum Ausbilden der Mehrzahl von MOSFETs, wobei bei dem Schritt des Ausbildens der Pufferschicht (21) eine Verunreinigung des ersten Leitungstyps in die gesamte Oberfläche der zweiten Hauptoberfläche implantiert wird und eine Laserausheilungsbehandlung auf der gesamten Oberfläche der Region in der zweiten Hauptoberfläche entsprechend der Region zum Ausbilden des Guardrings (25) durchgeführt wird.
  4. Halbleitervorrichtung mit: einer Mehrzahl von MOSFETs, von denen jeder einen Kanal eines ersten Leitungstyps aufweist, die in einem Streifen auf der ersten Hauptoberfläche eines Wafers (11) ausgebildet sind, einer Pufferschicht (21) eines ersten Leitungstyps, die auf der zweiten Hauptoberfläche des Wafers (11) ausgebildet ist, wobei die Pufferschicht (21) aus hoch aktivierten Abschnitten (21a) und niedrig aktivierten Abschnitten (21b) besteht, welche abwechselnd in Streifen ausgebildet sind, einer Kollektorschicht (22) eines zweiten Leitungstyps, die auf der Seite der zweiten Hauptoberfläche des Wafers (11) auf der Pufferschicht (21) ausgebildet ist, einer Emitterelektrode (23), die auf der ersten Hauptoberfläche des Wafers (11) ausgebildet ist, und einer Kollektorelektrode (24), die auf der zweiten Hauptoberfläche des Wafers (11) ausgebildet ist.
  5. Halbleitervorrichtung nach Anspruch 4, bei der die Richtung der Streifen der hoch aktivierten Abschnitte (21a) und der niedrig aktivierten Abschnitte (21b) in der Pufferschicht (21) senkrecht zu der Richtung der Streifen der Mehrzahl der MOSFETs ist.
  6. Halbleitervorrichtung nach Anspruch 4 oder 5, die weiterhin einen Guardring (25) aufweist, der auf der ersten Hauptoberfläche in dem Umfang der Region zum Ausbilden der Mehrzahl von MOSFETs ausgebildet ist, wobei die hoch aktivierten Abschnitte (21a) auf der gesamten Oberfläche der Region in der Pufferschicht (21) entsprechend der Region zum Ausbilden des Guardrings (25) ausgebildet sind.
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