KR20080069501A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

단락 시험에서의 파괴 내량의 저하를 방지하고, 온 전압의 편차를 억제하면서, 스위칭 스피드를 높인다. 본 발명에 따른 반도체 장치의 제조 방법은, 웨이퍼의 제1주면에 제1도전형의 채널을 가지는 복수의 MOSFET를 스트라이프 모양으로 형성하는 공정과, 웨이퍼의 제2주면에 제1도전형의 불순물을 주입하고, 등간격의 간극을 두고 스트라이프 모양으로 레이저 어닐 처리를 행함으로써 스트라이프 모양으로 활성화된 버퍼층을 형성하는 공정과, 버퍼층을 형성한 후에, 제2주면에 제2도전형의 불순물을 주입하고, 제2주면의 전체면에 레이저 어닐 처리를 행함으로써 콜렉터층을 형성하여, 버퍼층을 활성화하는 공정과, 제1주면에 이미터 전극을 형성하고, 제2주면에 콜렉터 전극을 형성하는 공정을 가진다.
버퍼층, 콜렉터층, 콜렉터 전극, 불순물

Description

반도체 장치 및 그 제조 방법{Semiconductor Device and Method for Manufacturing The Same}
본 발명은, 라이트 펀치 스루 타입의 절연 게이트 바이폴러트랜지스터(Insulated Gate Bipolar Transistor:IGBT)의 제조 방법에 관하며, 특히 단락 시험에서의 파괴 내량의 저하를 방지하고, 온 전압의 편차를 억제하면서 스위칭 스피드를 빠르게 할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
절연 게이트 바이폴러트랜지스터(Insulated Gate Bipolar Transistor:IGBT)는, 인버터 등의 전력변환 장치에 널리 이용되고 있다. IGBT를 동작시킬 때의 토털 손실은, 온 전압으로 결정되는 정상 손실과，턴온과 턴오프의 스피드로 결정되는 스위칭 손실의 합계로 나타낼 수 있다. 콤팩트하게 원가 효율이 높은 IGBT를 얻기 위해서는, 토털 손실을 작게 할 필요가 있다. 그 때문에 표면 MOSFET의 미세화, 플래너 구조로부터 트렌치 구조의 변환 또는 세로 방향의 캐리어 분포의 최적화를 행하는 것으로, 토털 손실을 낮추는 노력이 행해지고 있다.
IGBT는 용도에 따라 여러 가지 주파수로 구동되며, 구동 주파수에 맞추어 온 전압과 스위칭 스피드를 조정하는 것도, 토털 손실을 낮추기 위해 중요하다. 예를 들면 높은 주파수로 구동할 경우에는, 토털 손실 안에서 정상 손실의 비율이 작아지고, 스위칭 손실의 비율이 높아진다. 이 경우, 토털 손실을 낮추기 위해서는, 다소 온 전압이 높아도, 스위칭 스피드가 빠른 소자를 설계할 필요가 있다.
MOS구조나 단면구조가 같은 IGBT에서는, 온 전압과 스위칭 스피드는 트레이드 오프의 관계에 있다. 즉, 온 전압을 낮게 하면 스위칭 스피드는 늦어지고, 온 전압을 높게 하면 스위칭 스피드는 빨라진다. 이들의 조정 방법은 크게 나누어 2가지가 있으며, 하나는, 전자선, 양성자 또는 헬륨의 조사로 IGBT내부의 라이프 타임 컨트롤을 행하는 방법이다(예를 들면 특허문헌 1참조). 또 하나는, 이면의 P콜렉터층의 농도나 N버퍼층의 농도를 조정하여, 온 상태 시에 P콜렉터층으로부터 N-드리프트층으로 주입되는 홀의 주입 효율을 바꾸는 방법이다.
IGBT는, 그 세로 구조로부터, 에피텍셜 웨이퍼를 재료로 하는 펀치 스루 타입, 플로팅 존 웨이퍼를 재료로 하는 넌 펀치 스루 타입, 그것들의 중간적 구조인 라이트 펀치 스루 타입으로 분류할 수 있다. 이들의 구조 중 최근은, 재료비가 낮고, 특성적으로도 뛰어난 라이트 펀치 스루 타입 IGBT의 개발이 한창 행해지고 있다.
도 15는, 종래의 라이트 펀치 스루 타입 IGBT를 나타내는 단면도이다. 웨이퍼(11)의 윗면에, N채널을 가지는 복수의 MOSFET가 스트라이프 모양으로 형성되어 있다. 즉, N-드리프트층(12)위에 P베이스층(13)이 형성되고, P베이스층(13)의 표면 의 일부에 N+이미터층(14)이 형성되어 있다. N+이미터층(14)을 관통하도록 트렌치 홈이 형성되고, 이 트렌치 홈 안에 게이트 절연막(15)을 통해 게이트 전극(16)이 형성되어 있다.
또한 게이트 전극(16)위에 절연막(17)이 형성되어 있다. 웨이퍼(11)의 밑면에 N버퍼층(21)이 형성되어 있다. N버퍼층(21)보다도 웨이퍼(11)의 밑면측에, P콜렉터층(22)이 형성되어 있다. 웨이퍼(11)의 윗면에 이미터 전극(23)이 형성되고, 웨이퍼(11)의 밑면에 콜렉터 전극(24)이 형성되어 있다.
[특허문헌 1] 일본국 공개특허공보 특개평9-121052호
라이트 펀치 스루 타입 IGBT의 온 전압과 스위칭 스피드의 조정은, 일반적으로 P콜렉터층의 농도를 조정하는 것으로 행해진다. 즉, 스위칭 스피드를 빠르게 하기 위해서는, P콜렉터층의 농도를 낮추어 P콜렉터층에서 N-드리프트층으로 주입되는 홀의 양을 줄이면 된다. 그러나, 홀의 주입 효율이 극히 낮아지면, IGBT가 단락 상태가 되었을 때 P콜렉터측의 전계 강도가 높아진다. 그리고, 이 전계 강도에 의해 발생한 임팩트 이온에 의해 IGBT내부의 기생 사이리스터가 온 되기 쉬워지므로, 파괴 내량이 저하한다는 문제가 있다.
또한 P콜렉터층의 농도를 낮추면, P콜렉터층과 접촉하여 형성된 콜렉터 전극과 P콜렉터층의 접촉저항의 편차가 커진다. 이 때문에, 온 전압의 편차가 커진다는 문제가 있다.
본 발명은, 상술한 바와 같은 과제를 해결하기 위한 것으로서, 그 목적은, 단락 시험에서의 파괴 내량의 저하를 방지하고, 온 전압의 편차를 억제하면서, 스위칭 스피드를 높이 수 있는 반도체 장치 및 그 제조 방법을 얻는 것이다.
본 발명의 청구항 1에 따른 반도체 장치의 제조 방법은, 웨이퍼의 제1주면에 제1도전형의 채널을 가지는 복수의 MOSFET를 스트라이프 모양으로 형성하는 공정과, 웨이퍼의 제2주면에 제1도전형의 불순물을 주입하고, 등간격의 간극을 두고 스 트라이프 모양으로 레이저 어닐 처리를 행하는 것으로 스트라이프 모양으로 활성화된 버퍼층을 형성하는 공정과, 버퍼층을 형성한 후에, 제2주면에 제2도전형의 불순물을 주입하고, 제2주면의 전체면에 레이저 어닐 처리를 행함으로써 콜렉터층을 형성하고, 버퍼층을 활성화하는 공정과, 제1주면에 이미터 전극을 형성하고, 제2주면에 콜렉터 전극을 형성하는 공정을 가진다.
본 발명의 청구항 4에 따른 반도체 장치의 제조 방법은, 웨이퍼의 제1주면에 제1도전형의 채널을 가지는 복수의 MOSFET를 스트라이프 모양으로 형성하는 공정과, 웨이퍼의 제2주면에 제1도전형의 불순물을 주입하여 레이저 어닐 처리를 행함으로써 버퍼층을 형성하는 공정과, 제2주면에 제2도전형의 불순물을 주입하여 레이저 어닐 처리를 행함으로써 콜렉터층을 형성하는 공정과, 복수의 MOSFET의 제1도전형의 드리프트층에 하전입자를 국소적으로 조사하여 스트라이프 모양 또는 메쉬 모양의 격자결함 영역을 형성하는 공정과, 제1주면에 이미터 전극을 형성하고, 제2주면에 콜렉터 전극을 형성하는 공정을 가진다.
본 발명의 청구항 6에 따른 반도체 장치는, 웨이퍼의 제1주면에 스트라이프 모양으로 형성되어, 제1도전형의 채널을 가지는 복수의 MOSFET와, 웨이퍼의 제2주면에 형성되어 고활성화부와 저활성화부가 교대로 스트라이프 모양으로 형성된 제1도전형의 버퍼층과, 버퍼층보다도 웨이퍼의 제2주면측에 형성된 제2도전형의 콜렉터층과, 웨이퍼의 제1주면에 형성된 이미터 전극과, 웨이퍼의 제2주면에 형성된 콜렉터 전극을 가진다.
본 발명의 청구항 9에 따른 반도체 장치는, 웨이퍼의 제1주면에 스트라이프 모양으로 형성되어 제1도전형의 채널을 가지는 복수의 MOSFET와, 웨이퍼의 제2주면에 형성된 제1도전형의 버퍼층과, 버퍼층보다도 웨이퍼의 제2주면측에 형성된 제2도전형의 콜렉터층과, 웨이퍼의 제1주면에 형성된 이미터 전극과, 웨이퍼의 제2주면에 형성된 콜렉터 전극과, 복수의 MOSFET의 제1도전형의 드리프트층내에 형성된 스트라이프 모양 또는 메쉬 모양의 격자결함 영역을 가진다. 본 발명의 그 외의 특징은 이하에 명백하게 한다.
본 발명에 의해, 단락 시험에서의 파괴 내량의 저하를 방지하고, 온 전압의 편차를 억제하면서, 스위칭 스피드를 높일 수 있다.
실시예 1.
도 1은, 본 발명의 실시예 1에 따른 반도체 장치를 나타내는 단면도이다. 웨이퍼(11)의 윗면(제1주면)에, N채널을 가지는 복수의 MOSFET가 스트라이프 모양으로 형성되어 있다. 즉, N-드리프트층(12)위에 P베이스층(13)이 형성되고, P베이스층(13)의 표면의 일부에 N+이미터층(14)이 형성되어 있다. N+이미터층(14)을 관통하도록 트렌치 홈이 형성되고, 이 트렌치 홈 내에 게이트 절연막(15)을 통해 게이트 전극(16)이 형성되어 있다. 게이트 전극(16)위에 절연막(17)이 형성되어 있다.
웨이퍼(11)의 밑면(제2주면)에 N버퍼층(21)이 형성되어 있다. 버퍼층(21)보다도 웨이퍼(11)의 밑면측에, P콜렉터층(22)이 형성되어 있다. 웨이퍼(11)의 윗면 에 이미터 전극(23)이 형성되고, 웨이퍼(11)의 밑면에 콜렉터 전극(24)이 형성되어 있다. 도 2는, 본 발명의 실시예 1에 따른 반도체 장치의 N버퍼층을 나타내는 평면도이다. 고활성화부(21a)와 저활성화부(21b)가 교대로 스트라이프 모양으로 형성되어 있다.
다음에 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법에 대해 도면을 참조하면서 설명한다. 우선, 도 3에 나타내는 바와 같이, 플로팅존 웨이퍼(11)의 윗면에, N채널을 가지는 복수의 MOSFET를 스트라이프 모양으로 형성한다. 즉, N-드리프트층(12)위에 P베이스층(13)을 형성하고, P베이스층(13)의 표면의 일부에 N+이미터층(14)을 형성한다. N+이미터층(14)을 관통하도록 트렌치 홈을 형성하고, 이 트렌치 내에 게이트 절연막(15)을 통해 게이트 전극(16)을 형성한다. 게이트 전극(16)위에 절연막(17)을 형성한다.
다음에 도 4에 나타내는 바와 같이 웨이퍼(11)의 밑면에 As등의 N형 불순물을 주입한다. 그리고, 등간격의 간극을 두고 스트라이프 모양으로 레이저 어닐 처리를 행함으로써 스트라이프 모양으로 활성화된 N버퍼층(21)을 형성한다.
다음에 도 5에 나타내는 바와 같이 웨이퍼(11)의 밑면으로부터 B등의 P형 불순물을 주입한다. 그리고, 웨이퍼(11)의 밑면의 전체면에 레이저 어닐 처리를 행함으로써 P콜렉터층(22)을 형성하고, N버퍼층(21)을 활성화한다.
마지막에, 웨이퍼(11)의 윗면에 이미터 전극(23)을 형성하고, 웨이퍼(11)의 밑면에 콜렉터 전극(24)을 형성하는 것으로, 도 1에 나타내는 라이트 펀치 스루 타 입의 IGBT가 형성된다.
이상에서 설명한 바와 같이, 본 실시예에서는, N형 불순물의 주입후에 국소적으로 레이저 어닐 처리를 행하는 것으로, N버퍼층(21)안에 고활성화부(21a)와 저활성화부(21b)를 교대로 스트라이프 모양으로 형성한다. 이에 따라 N버퍼층(21)의 고활성화부(21a)에서는, 온 시의 P콜렉터층(22)으로부터 N-드리프트층(12)으로의 홀 주입 효율을 낮게 억제할 수 있으며, 턴오프 스피드(즉, 스위칭 스피드)를 높일 수 있다.
또한 단락 상태가 되어, P콜렉터층(22)측의 전계 강도가 높아질 때, N버퍼층(21)의 저활성화부(21b)를 통해 홀의 주입이 촉진되어, 전계 강도가 내려가므로, 단락 시험에서의 파괴 내량의 저하를 막을 수 있다. 또한, N버퍼층(21)의 고활성화부(21a)가 존재하므로, P콜렉터층(22)의 농도를 낮추지 않아도, P콜렉터층(22)에서 N-드리프트층(12)으로의 주입 효율을 낮추는 것이 가능하여, 온 전압의 편차를 억제할 수 있다.
실시예 2.
실시예 1에서는, N버퍼층(21)안의 고활성화부(21a)와 저활성화부(21b)의 스트라이프의 방향을 복수의 MOSFET의 스트라이프의 방향과 평행하게 하고 있었다. 이 경우, 온 시의 IGBT내부의 캐리어 분포를 균등하게 하여 안정 동작을 실현하기 위해서는, 고활성화부(21a)와 저활성화부(21b)의 간격은, 복수의 MOSFET의 스트라이프 피치의 배수로 할 필요가 있다. 그러나, 레이저빔의 빔 지름은 MOSFET의 스트 라이프 피치보다도 크기 때문에, 레이저빔의 조사 정밀도가 엄격하여, 실현이 곤란하다.
그래서, 실시예 2에서는, N버퍼층(21)을 형성하는 공정에 있어서, 레이저 어닐 처리를 행하는 영역과 행하지 않는 영역의 스트라이프의 방향을 복수의 MOSFET의 스트라이프의 방향과 직교시킨다. 그 밖의 공정은 실시예 1과 같다.
도 6은, 본 발명의 실시예 2에 따른 반도체 장치의 N버퍼층을 나타내는 평면도이다. 도 7은 도 6의 A-A'에서의 단면도이며, 도 8은 도 6의 B-B'에서의 단면도이다. 도시와 같이, N버퍼층(21)안의 고활성화부(21a)와 저활성화부(21b)의 스트라이프의 방향은, 복수의 MOSFET의 스트라이프의 방향과 직교한다. 그 밖의 구성은 실시예 1과 동일하다.
이에 따라 레이저 어닐을 행하는 영역과 행하지 않는 영역의 간격에 의하지 않고, 온 시의 IGBT내부의 캐리어 분포를 균등하게 할 수 있어, 안정된 동작을 실현할 수 있고, 파괴 내량도 향상시킬 수 있다.
실시예 3.
도 9는, 본 발명의 실시예 3에 따른 반도체 장치를 나타내는 단면도이다. 복수의 MOSFET의 형성 영역의 외주에 있어서 웨이퍼(11)의 윗면에 가드 링(25)(Field Limiting Ring:FLR)이 형성되어 있다. 그리고, 가드 링(25)의 형성 영역에 대응하는 N버퍼층(21)의 영역의 전체면에 고활성화부(21a)가 형성되어 있다. 그 밖의 구성은 실시예 1과 동일하다.
실시예 3에 따른 반도체 장치의 제조 공정에서는, 실시예 1의 공정에 더하 여, 복수의 MOSFET의 형성 영역의 외주에 있어서, B등의 P형 불순물을 주입하는 것으로, 웨이퍼(11)의 윗면에 가드 링(25)을 형성한다. 그리고, N버퍼층(21)을 형성하는 공정에 있어서, 웨이퍼(11)의 밑면의 전체면에 As등의 N형 불순물을 주입한다. MOSFET의 형성 영역에서는, 등간격의 간극을 두고 스트라이프 모양으로 웨이퍼(11)의 밑면에 레이저 어닐 처리를 행함으로써 스트라이프 모양으로 활성화된 N버퍼층(21)을 형성한다. 한편, 가드 링(25)의 형성 영역에 대응하는 웨이퍼(11) 밑면의 영역의 전체면에 레이저 어닐 처리를 행한다. 그 밖의 공정은 실시예 1과 동일하다.
여기에서, IGBT의 온 시에는, MOSFET의 N+이미터층(14)으로부터 채널을 통해서 N-드리프트층(12)에 전자가 공급된다. 이에 따라, P콜렉터층(22)로부터도 N-드리프트층(12)에 홀이 주입된다. 이 홀의 주입에 의해, N-드리프트층(12)의 저항이 낮아져, 온 전압을 낮게 할 수 있다. N-드리프트층(12)으로의 홀의 주입은 MOSFET바로 아래뿐만아니라, MOSFET주변의 가드 링(25)바로 아래에서도 촉진된다. 그러나, 가드 링(25)바로 아래의 N-드리프트층(12)으로의 홀 주입은 온 전압의 저하에 그다지 공헌하지 않는다.
또한 턴오프 시에는, N-드리프트층(12)에 축적되어 있었던 캐리어는, 콜렉터 이미터간에 인가되어 있는 전계에 인장되어 이미터 전극(23)으로 빠져나간다. 그러 나, 가드 링(25) 바로 아래에 축적된 홀은, 모두 근방의 이미터 전극(23)으로 흘러 들어오므로, IGBT내부에서 부분적으로 홀 밀도가 높아지게 된다. 이 때문에, IGBT내부의 기생 사이리스터가 온 되기 쉬워지게 된다. 이와 같이 하여 IGBT 내부에 부분적으로 파괴 내량이 작은 영역이 생기게 되면, 스위칭이나 단락 시험의 턴오프 시에 이 부분이 래치업 하게 되어, IGBT가 파괴된다는 문제가 있다.
그래서, 본 실시예에서는, 가드 링(25) 바로 아래에 있어서 N버퍼층(21)의 활성화율을 크게 한다. 이에 따라 온 시의 가드 링(25) 바로 아래의 N-드리프트층(12)의 홀 밀도를 작게 할 수 있기 때문에, 턴오프의 과도상태에 있어서의 파괴 내량을 크게 할 수 있다.
실시예 4.
도 10은, 본 발명의 실시예 4에 따른 반도체 장치를 나타내는 단면도이다. 웨이퍼(11)의 윗면에, N채널을 가지는 복수의 MOSFET가 스트라이프 모양으로 형성되어 있다. 웨이퍼(11)의 밑면에 N버퍼층(21)이 형성되어 있다. N버퍼층(21)보다도 웨이퍼(11)의 밑면측에 P콜렉터층(22)이 형성되어 있다. 웨이퍼(11)의 윗면에 이미터 전극(23)이 형성되고, 웨이퍼(11)의 밑면에 콜렉터 전극(24)이 형성되어 있다. 복수의 MOSFET의 N-드리프트층(12)안에 스트라이프 모양 또는 메쉬 모양의 격자결함 영역(26)이 형성되어 있다.
다음에 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법에 대해 도면을 참조하면서 설명한다. 우선, 도 11에 나타내는 바와 같이, 플로팅존 웨이퍼(11)의 윗면에, N채널을 가지는 복수의 MOSFET를 스트라이프 모양으로 형성한다.
다음에 도 12에 나타내는 바와 같이 웨이퍼(11)의 밑면에 As등의 N형 불순물을 주입하여 레이저 어닐 처리를 행함으로써 N버퍼층(21)을 형성한다. 그리고, 웨이퍼(11)의 밑면으로부터 B등의 P형 불순물을 주입하여 레이저 어닐 처리를 행함으로써 P콜렉터층(22)을 형성한다.
다음에 도 13에 나타내는 바와 같이, 스트라이프 모양 또는 메쉬 모양으로 AL의 두께가 다른 SUS마스크(27)를 사용하여, 복수의 MOSFET의 N-드리프트층(12)에 콜렉터측에서 양성자나 헬륨 등의 하전입자를 국소적으로 조사하여 스트라이프 모양 또는 메쉬 모양의 격자결함 영역(26)을 형성한다. 마지막으로, 웨이퍼(11)의 윗면에 이미터 전극(23)을 형성하고, 웨이퍼(11)의 밑면에 콜렉터 전극(24)을 형성하는 것으로, 도 10에 나타내는 라이트 펀치 스루 타입의 IGBT가 형성된다.
여기에서, 스위칭 스피드를 높이기 위해서는, 양성자나 헬륨등의 하전입자의 도즈량을 많게 하여, N-드리프트층(12)안의 세로방향의 라이프 타임을 극단적으로 짧게 하면 된다. 그러나, 도즈량을 지나치게 많게 하면, IGBT의 온 상태의 콜렉터 이미터간의 전압이 낮을 때에 P콜렉터층(22)로부터의 홀이 N-드리프트층(12)안으로 주입되지 않기 때문에, MOSFET로만 동작하고, 전류가 흐르지 않는다. 콜렉터 이미터간의 전압이 높아지면 P콜렉터층(22)으로부터 홀이 주입되게 되어, IGBT로서 동작하기 시작하여, 급격히 전류가 흐르게 된다. 즉 Ⅰ-Ⅴ파형이 스냅 백하는 형상이 된다.
그래서, 본 실시예에서는, 복수의 MOSFET의 N-드리프트층(12)안에 스트라이프 모양 또는 메쉬 모양의 격자결함 영역(26)을 형성한다. 이에 따라 N-드리프트층(12)안에 극단적으로 라이프 타임이 짧은 영역과 긴 영역이 교대로 존재한다. 이와 같이 라이프 타임이 극단적으로 짧은 영역을 형성함으로써 P콜렉터층(22)으로부터 N-드리프트층(12)으로의 홀 주입 효율을 억제할 수 있고, 고속의 IGBT를 실현할 수 있다. 또한 콜렉터-이미터간의 전압이 낮은 상태에 있어서도, 홀은, 라이프타임의 긴 영역을 통과하여 P콜렉터층(22)로부터 N-드리프트층(12)으로 주입된다. 따라서, IGBT동작이 가능하게 되어, 안정된 동작이 가능하게 된다.
실시예 5.
도 14는, 본 발명의 실시예 5에 따른 반도체 장치를 나타내는 단면도이다. 복수의 MOSFET의 형성 영역의 외주에 있어서 웨이퍼(11)의 윗면에 가드 링(25)(Field Limiting Ring : FLR)이 형성되어 있다. 그리고, 가드 링(25)의 형성 영역에 대응하는 N-드리프트층(12)의 영역의 전체면에 격자결함 영역(26)이 형성되어 있다. 그 밖의 구성은 실시예 1과 같다.
실시예 3에 따른 반도체 장치의 제조 공정에서는, 실시예 1의 공정에 더하여, 복수의 MOSFET의 형성 영역의 외주에 있어서 웨이퍼(11)의 윗면에, B등의 P형 불순물을 주입함으로써 가드 링(25)을 형성한다. 그리고, 격자결함 영역(26)을 형성하는 공정에 있어서, 가드 링(25)의 형성 영역에 대응하는 N-드리프트층(12)의 영 역의 전체면에 하전입자를 조사하여 격자결함 영역(26)을 형성한다. 그 밖의 공정은 실시예 4와 동일하다.
본 실시예에 의해, 실시예 3과 마찬가지로 턴 오프의 과도상태에 있어서의 파괴 내량을 크게 할 수 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치를 나타내는 단면도이다.
도 2는 본 발명의 실시예 1에 따른 반도체 장치의 N버퍼층을 나타내는 평면도이다.
도 3은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 6은 본 발명의 실시예 2에 따른 반도체 장치의 N버퍼층을 나타내는 평면도이다.
도 7은 도 6의 A-A'에서의 단면도이다.
도 8은 도 6의 B-B′에서의 단면도이다.
도 9는 본 발명의 실시예 3에 따른 반도체 장치를 나타내는 단면도이다.
도 10은 본 발명의 실시예 4에 따른 반도체 장치를 나타내는 단면도이다.
도 11은 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 12는 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 13은 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 14는 본 발명의 실시예 5에 따른 반도체 장치를 나타내는 단면도이다.
도 15는 종래의 라이트 펀치 스루 타입 IGBT를 나타내는 단면도이다.
[부호의 설명]
11 : 플로팅존 웨이퍼 21 : N버퍼층
21b : 저활성화부 21a : 고활성화부
22 : P콜렉터층 25 : 가드 링
26 : 격자결함 영역

Claims (10)

  1. 웨이퍼의 제1주면에 제1도전형의 채널을 가지는 복수의 MOSFET를 스트라이프 모양으로 형성하는 공정과,
    상기 웨이퍼의 제2주면에 제1도전형의 불순물을 주입하고, 등간격의 간격을 두고 스트라이프 모양으로 레이저 어닐 처리를 행함으로써 스트라이프 모양으로 활성화된 버퍼층을 형성하는 공정과,
    상기 버퍼층을 형성한 후에, 상기 제2주면에 제2도전형의 불순물을 주입하고, 상기 제2주면의 전체면에 레이저 어닐 처리를 행함으로써 콜렉터층을 형성하고, 상기 버퍼층을 활성화하는 공정과,
    상기 제1주면에 이미터 전극을 형성하고, 상기 제2주면에 콜렉터 전극을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제 1항에 있어서,
    상기 버퍼층을 형성하는 공정에 있어서, 레이저 어닐 처리를 행하는 영역과 행하지 않는 영역의 스트라이프 방향을 상기 복수의 MOSFET의 스트라이프의 방향과 직교시키는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 1항에 있어서,
    상기 복수의 MOSFET의 형성 영역의 외주에 있어서 상기 제1주면에 가드 링을 형성하는 공정을 더 가지고,
    상기 버퍼층을 형성하는 공정에 있어서, 상기 제2주면의 전체면에 제1도전형의 불순물을 주입하고, 상기 가드 링의 형성 영역에 대응하는 상기 제2주면의 영역의 전체면에 레이저 어닐 처리를 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 웨이퍼의 제1주면에 제1도전형의 채널을 가지는 복수의 MOSFET를 스트라이프 모양으로 형성하는 공정과,
    상기 웨이퍼의 제2주면에 제1도전형의 불순물을 주입하여 레이저 어닐 처리를 행함으로써 버퍼층을 형성하는 공정과,
    상기 제2주면에 제2도전형의 불순물을 주입하여 레이저 어닐 처리를 행함으로써 콜렉터층을 형성하는 공정과,
    상기 복수의 MOSFET의 제1도전형의 드리프트층에 하전입자를 국소적으로 조사하여 스트라이프 모양 또는 메쉬 모양의 격자결함 영역을 형성하는 공정과,
    상기 제1주면에 이미터 전극을 형성하고, 상기 제2주면에 콜렉터 전극을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제 4항에 있어서,
    상기 복수의 MOSFET의 형성 영역의 외주에 있어서 상기 제1주면에 가드 링을 형성하는 공정을 더 가지고,
    상기 격자결함 영역을 형성하는 공정에 있어서, 상기 가드 링의 형성 영역에 대응하는 상기 드리프트층의 영역의 전체면에 하전입자를 조사하여 격자결함 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 웨이퍼의 제1주면에 스트라이프 모양으로 형성되어, 제1도전형의 채널을 가지는 복수의 MOSFET와,
    상기 웨이퍼의 제2주면에 형성되어 고활성화부와 저활성화부가 교대로 스트라이프 모양으로 형성된 제1도전형의 버퍼층과,
    상기 버퍼층보다도 상기 웨이퍼의 제2주면측에 형성된 제2도전형의 콜렉터층과,
    상기 웨이퍼의 제1주면에 형성된 이미터 전극과,
    상기 웨이퍼의 제2주면에 형성된 콜렉터 전극을 가지는 것을 특징으로 하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 버퍼층 내의 고활성화부와 저활성화부의 스트라이프의 방향은, 상기 복수의 MOSFET의 스트라이프의 방향과 직교하는 것을 특징으로 하는 반도체 장치.
  8. 제 6항에 있어서,
    상기 복수의 MOSFET의 형성 영역의 외주에 있어서 상기 제1주면에 형성된 가드 링을 더 가지고,
    상기 가드 링의 형성 영역에 대응하는 상기 버퍼층의 영역의 전체면에 상기 고활성화부가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 웨이퍼의 제1주면에 스트라이프 모양으로 형성되어, 제1도전형의 채널을 가지는 복수의 MOSFET와,
    상기 웨이퍼의 제2주면에 형성된 제1도전형의 버퍼층과,
    상기 버퍼층보다도 상기 웨이퍼의 제2주면측에 형성된 제2도전형의 콜렉터층과,
    상기 웨이퍼의 제1주면에 형성된 이미터 전극과,
    상기 웨이퍼의 제2주면에 형성된 콜렉터 전극과,
    상기 복수의 MOSFET의 제1도전형의 드리프트층 내에 형성된 스트라이프 모양 또는 메쉬 모양의 격자결함 영역을 가지는 것을 특징으로 하는 반도체 장치.
  10. 제 9항에 있어서,
    상기 복수의 MOSFET의 형성 영역의 외주에 있어서 상기 제1주면에 형성된 가드 링을 더 가지고,
    상기 가드 링의 형성 영역에 대응하는 상기 드리프트층의 영역의 전체면에 상기 격자결함 영역이 형성되어 있는 것을 특징으로 하는 반도체 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101244003B1 (ko) * 2011-03-25 2013-03-14 주식회사 케이이씨 전력 반도체 소자
KR20190048154A (ko) * 2017-10-30 2019-05-09 현대오트론 주식회사 전력 반도체 소자 및 그 제조방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8558275B2 (en) * 2007-12-31 2013-10-15 Alpha And Omega Semiconductor Ltd Sawtooth electric field drift region structure for power semiconductor devices
JPWO2012056536A1 (ja) 2010-10-27 2014-03-20 富士電機株式会社 半導体装置および半導体装置の製造方法
CN103065962B (zh) * 2011-10-18 2015-08-19 上海华虹宏力半导体制造有限公司 绝缘栅双极晶体管的制造方法
DE112012005921B4 (de) 2012-02-22 2021-04-29 Mitsubishi Electric Corporation Halbleitervorrichtung
CN102637724A (zh) * 2012-03-31 2012-08-15 上海宏力半导体制造有限公司 绝缘栅双极型晶体管
US9041096B2 (en) 2013-04-16 2015-05-26 Rohm Co., Ltd. Superjunction semiconductor device and manufacturing method therefor
JP6139312B2 (ja) 2013-07-18 2017-05-31 株式会社東芝 半導体装置
CN104716040B (zh) * 2013-12-13 2017-08-08 上海华虹宏力半导体制造有限公司 有效降低功耗的igbt器件的制作方法
JP6158123B2 (ja) 2014-03-14 2017-07-05 株式会社東芝 半導体装置
DE102015104723B4 (de) 2015-03-27 2017-09-21 Infineon Technologies Ag Verfahren zum Herstellen von ersten und zweiten dotierten Gebieten und von Rekombinationsgebieten in einem Halbleiterkörper
JP2019012725A (ja) 2017-06-29 2019-01-24 株式会社東芝 半導体装置
CN110400834B (zh) * 2019-08-15 2020-12-29 电子科技大学 一种无Snapback效应逆导IGBT及其制造方法
CN111682062A (zh) * 2020-06-24 2020-09-18 全球能源互联网研究院有限公司 一种igbt器件的背面结构及其制备方法、igbt器件
WO2024057654A1 (ja) * 2022-09-14 2024-03-21 富士電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01282872A (ja) * 1988-05-09 1989-11-14 Matsushita Electron Corp 半導体装置
EP0405200A1 (de) * 1989-06-30 1991-01-02 Asea Brown Boveri Ag MOS-gesteuertes, bipolares Leistungshalbleiter-Bauelement
JPH0680820B2 (ja) * 1989-10-16 1994-10-12 株式会社東芝 過電圧保護機能付半導体装置及びその製造方法
JP3081739B2 (ja) * 1992-10-20 2000-08-28 三菱電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP3325752B2 (ja) 1995-12-11 2002-09-17 三菱電機株式会社 半導体装置およびその製造方法
US5981981A (en) * 1993-10-13 1999-11-09 Mitsubishi Denki Kabushiki Kaisha Semiconductor device including a bipolar structure
JP2883017B2 (ja) * 1995-02-20 1999-04-19 ローム株式会社 半導体装置およびその製法
JPH09121052A (ja) 1995-08-21 1997-05-06 Fuji Electric Co Ltd 半導体装置およびその製造方法
JPH09246570A (ja) * 1996-03-13 1997-09-19 Hitachi Ltd 半導体装置
JP3352592B2 (ja) 1996-05-16 2002-12-03 三菱電機株式会社 半導体装置およびその製造方法
JPH1074959A (ja) * 1996-07-03 1998-03-17 Toshiba Corp 電力用半導体素子
JPH10275812A (ja) * 1997-03-28 1998-10-13 Toyota Central Res & Dev Lab Inc 半導体装置
US6274892B1 (en) * 1998-03-09 2001-08-14 Intersil Americas Inc. Devices formable by low temperature direct bonding
JP4088011B2 (ja) * 2000-02-16 2008-05-21 株式会社東芝 半導体装置及びその製造方法
JP2002203965A (ja) * 2000-12-27 2002-07-19 Toshiba Corp 半導体装置
JP2002208699A (ja) * 2001-01-10 2002-07-26 Toshiba Corp 絶縁ゲート型半導体装置
JP3919591B2 (ja) * 2002-04-23 2007-05-30 株式会社豊田中央研究所 半導体装置の製造方法
JP2003347547A (ja) 2002-05-27 2003-12-05 Mitsubishi Electric Corp 電力用半導体装置及びその製造方法
JP4043865B2 (ja) * 2002-07-05 2008-02-06 住友重機械工業株式会社 レーザ照射を用いた半導体装置の製造方法
JP4136778B2 (ja) * 2003-05-07 2008-08-20 富士電機デバイステクノロジー株式会社 絶縁ゲート型バイポーラトランジスタ
DE10330571B8 (de) 2003-07-07 2007-03-08 Infineon Technologies Ag Vertikale Leistungshalbleiterbauelemente mit Injektionsdämpfungsmittel im Rand bereich und Herstellungsverfahren dafür
JP4857520B2 (ja) * 2004-01-07 2012-01-18 トヨタ自動車株式会社 バイポーラ半導体装置及びその製造方法
JP2005354031A (ja) 2004-05-13 2005-12-22 Mitsubishi Electric Corp 半導体装置
JP4872190B2 (ja) * 2004-06-18 2012-02-08 トヨタ自動車株式会社 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101244003B1 (ko) * 2011-03-25 2013-03-14 주식회사 케이이씨 전력 반도체 소자
KR20190048154A (ko) * 2017-10-30 2019-05-09 현대오트론 주식회사 전력 반도체 소자 및 그 제조방법
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