DE10127945B4 - Matrix-Substrat für Flüssigkristallanzeige und Verfahren zum Herstellen eines Matrix-Substrats für eine Flüssigkristallanzeige - Google Patents

Matrix-Substrat für Flüssigkristallanzeige und Verfahren zum Herstellen eines Matrix-Substrats für eine Flüssigkristallanzeige Download PDF

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Abstract

Matrix-Substrat zur Verwendung in einer Flüssigkristallanzeige, das aufweist:
eine Gate-Leitung (113), die in horizontaler Richtung auf einem Substrat angeordnet ist;
eine Daten-Leitung (125), die in einer vertikalen Richtung senkrecht zu der Gate-Leitung (113) über dem Substrat angeordnet ist; und
einen Dünnschichttransistor, der in der Nähe eines Kreuzungsbereichs der Gate-Leitung (113) und der Daten-Leitung (125) ausgebildet ist, wobei der Dünnschichttransistor aufweist:
eine Gate-Elektrode (115), die von einem Abschnitt der Gate-Leitung (113) in der Nähe des Kreuzungsbereichs gebildet wird, wobei die Gate-Elektrode (115) in ihrem Mitten-Bereich eine Öffnung (114) aufweist;
eine erste Isolations-Schicht (116) auf der Gate-Elektrode (115);
eine Halbleiterschicht (123), die auf der ersten Isolations-Schicht (116) und über der Gate-Elektrode (115) ausgebildet ist;
eine Drain-Elektrode (117), die auf der Halbleiterschicht (123) und über der Öffnung (114) der Gate-Elektrode (115) angeordnet ist, wobei ein erster Elektroden-Abschnitt (117a) der Drain-Elektrode (117) mit der Gate-Elektrode (115)...

Description

  • Die Erfindung betrifft ein Matrix-Substrat, das zum Verwenden in einer Flüssigkristallanzeige (LCD) geeignet ist und insbesondere ein Matrix-Substrat mit einem Dünnschichttransistor (TFT) mit einer verringerten parasitären Kapazität.
  • 1 zeigt den Aufbau einer typischen Flüssigkristallanzeige mit Dünnschichttransistoren (TFT-LCD). Die TFT-Flüssigkristallanzeige 11 weist ein oberes Substrat 5 und ein unteres Substrat 22 mit dazwischen eingebrachtem Flüssigkristall-Material 14 auf. Das obere Substrat 5 und das untere Substrat 22 werden gewöhnlich als Farbfilter-Substrat beziehungsweise als Matrix-Substrat (oder auch Pixel-Substrat, „array substrate") bezeichnet.
  • Auf einem Oberflächenbereich des oberen Substrats 5, der dem unteren Substrat 22 gegenüberliegt, sind eine schwarze Lochmaske 6 und eine Farbfilterschicht 7, die eine Mehrzahl von roten (R), grünen (G) und blauen (B) Farbfiltern aufweist, in der Gestalt eine Matrix-Anordnung ausgebildet, so dass jedes Farbfilter in der Ebene der Farbfilterschicht 7 von der schwarzen Lochmaske 6 umgeben ist. Ferner ist auf dem oberen Substrat 5 eine gemeinsame Elektrode 18 ausgebildet, welche die Farbfilterschicht 7 und die schwarze Lochmaske 6 bedeckt.
  • Auf einem Oberflächenbereich des unteren Substrats 22, der dem oberen Substrat 5 gegenüberliegt, sind eine Mehrzahl von Dünnschichttransistoren (TFT) "T" als Schalteinrichtungen in der Gestalt einer Matrix-Anordnung entsprechend der Farbfilterschicht 7 ausgebildet, und eine Mehrzahl von einander überkreuzenden Gate-Leitungen 13 und Daten-Leitungen 15 sind derart angeordnet, dass jeder der Dünnschichttransistoren (TFT) "T" in der Nähe eines Kreuzungsbereichs einer Gate-Leitung 13 und einer Daten-Leitung 15 angeordnet ist. Ferner sind auf dem unteren Substrat 22 eine Mehrzahl von Pixel-Elektroden 17 in einem Bereich ausgebildet, der mittels der Gate-Leitungen 13 und der Daten-Leitungen 15 definiert ist. Der dadurch definierte Bereich wird als Pixel-Bereich "P" bezeichnet. Die Pixel-Elektrode 17 ist gewöhnlich aus einem optisch durchlässigen, elektrisch leitfähigen Material mit einer hohen Transmission ausgebildet, beispielsweise aus Indium-Zinn-Oxid (ITO) oder aus Indium-Zink-Oxid (IZO).
  • Die Pixel-Elektroden 17 und die gemeinsame Elektrode 18 erzeugen elektrische Felder, mittels derer das durch die Flüssigkristall-Zellen, die zwischen den Elektroden 17, 18 angeordnet sind, hindurchgehende Licht steuerbar ist. Mittels Steuern der elektrischen Felder, werden gewünschte Zeichen oder Bilder dargestellt.
  • Der Betrieb der TFT-Flüssigkristallanzeige mit der oben beschriebenen Struktur basiert auf dem Prinzip, dass die Richtung, entlang derer die Flüssigkristallmoleküle bevorzugt ausgerichtet sind, von einem angelegten elektrischen Feld abhängt. Die Flüssigkristall-Schicht, die eine spontane Polarisations-Eigenschaft aufweist, ist aus einem dielektrisch anisotropen Material hergestellt. Die Flüssigkristall-Moleküle weisen basierend auf der spontanen Polarisation Dipolmomente auf, in einen Zustand, in dem eine elektrische Spannung angelegt ist. Daher ist die Richtung, entlang derer die Flüssigkristall-Moleküle ausgerichtet sind, mittels Anlegen eines elektrischen Feldes an die Flüssigkristall-Moleküle steuerbar. Wenn die Richtung, entlang derer die Flüssigkristall-Moleküle ausgerichtet sind, geeignet eingestellt ist, sind die Flüssigkristalle ausgerichtet und Licht wird entlang der Richtung, entlang derer die Flüssigkristall-Moleküle ausgerichtet sind, gebrochen, so dass Bildinformationen darstellbar sind. Die Flüssigkristall-Moleküle fungieren als optische Modulations-Elemente mit optischen Eigenschaften, die von der Polarität, das heißt vom Vorzeichen der angelegten elektrischen Spannung abhängen.
  • 2 ist eine Draufsicht, die ein Pixel des Matrix-Substrats einer Flüssigkristallanzeige gemäß dem Stand der Technik veranschaulicht. Wie gezeigt, weist das Matrix-Substrat eine in transversaler Richtung angeordnete Gate-Leitung 13, eine in longitudinaler Richtung senkrecht zu der Gate-Leitung 13 angeordnete Daten-Leitung 15 und einen Dünnschichttransistor (TFT) "T" als Schaltelement auf, wobei der Dünnschichttransistor in der Nähe des Kreuzungsbereichs der Gate-Leitung 13 und der Daten-Leitung 15 ausgebildet ist. Der Dünnschichttransistor "T" weist eine Gate-Elektrode 31, eine Source-Elektrode 33 und eine Drain-Elektrode 35 auf. Die Gate-Elektrode 31 erstreckt sich aus der Gate-Leitung 13 heraus, und die Source-Elektrode 33 erstreckt sich aus der Daten-Leitung 15 heraus. Die Drain-Elektrode 35 ist in einem Abstand von der Source-Elektrode 33 angeordnet. Die Source-Elektrode 33 beziehungsweise die Drain-Elektrode 35 überlappen jeweils mit einem Endabschnitt der Gate-Elektrode 31. Der Dünnschichttransistor "T" weist ferner eine Halbleiterschicht 32 auf, die aus amorphen Silizium (a-Si:H) oder aus Poly-Silizium hergestellt ist.
  • Ferner weist das Matrix-Substrat eine Pixel-Elektrode 17 auf, die in einem Pixel-Bereich "P" ausgebildet ist, welcher mittels der Gate-Leitung 13 und der Daten-Leitung 15 definiert ist. Die Pixel-Elektrode 17 ist elektrisch mit der Drain-Elektrode 13 mittels eines Drain-Kontaktlochs 36 gekoppelt, und die Pixel-Elektrode 17 ist gewöhnlich aus einem optisch durchlässigen, elektrisch leitfähigen Material wie beispielsweise Indium-Zinn-Oxid (ITO) oder Indium-Zink-Oxid (IZO) hergestellt. Ein Abschnitt der Pixel-Elektrode 17 überlappt mit einem Abschnitt der Gate-Leitung 13, wodurch ein Speicherkondensator "C" ausgebildet ist, der die Pixel-Elektrode 17, die Gate-Leitung 13 und die dazwischen angeordnete dielektrische Schicht (nicht gezeigt) aufweist.
  • Nochmals bezugnehmend auf 2, versorgt die Gate-Leitung 13 die Gate-Elektrode 31 des Dünnschichttransistors "T" mit elektrischen Abtast-Signalen, wodurch das Schaltelement, das heißt der Dünnschichttransistor "T", eingeschaltet wird („ON"). Die Abtast-Signale, die an die Gate-Leitung 13 übermittelt werden, steuern dann die Größe des Datensignals, das von der Daten-Leitung 15 über den Dünnschichttransistor "T" an die Pixel-Elektrode 17 übermittelt wird. Die Datensignale der Pixel-Elektrode 17 bewirken eine Polarisation und eine Umorientierung der Flüssigkristall-Moleküle, welche über der Pixel-Elektrode 17 angeordnet sind. Wenn an die Gate-Leitung 13 kein Abtastsignal angelegt ist, ist der Dünnschichttransistor "T" ausgeschaltet („OFF"). In diesem Betriebszustand wird elektrische Ladung, die in dem Pixel gespeichert ist, über den Dünnschichttransistor "T" und über die Flüssigkristalle entladen. Im Rahmen dieser Entladung wird die in dem Pixel gespeicherte elektrische Ladung um so schneller entladen, je größer der elektrische Widerstand im „OFF"-Zustand ist, beziehungsweise je kleiner der Pixel-Bereich zur Verbesserung der Auflösung ist.
  • Um diese Probleme zu lösen, weist der Speicherkondensator "C" eine parallele elektrische Kopplung mit der Pixel-Elektrode 17 auf, so dass der Speicherkondensator "C" elektrische Entladung kompensiert. Dadurch bleibt das Datensignal in dem Pixel aufrechterhalten. Jedoch wird in diesem Betriebszustand das Datensignal von den parasitären Source-Gate und Drain-Gate Kapazitäten beeinflusst. Dieser Effekt führt zu einem Flimmern von Pixeln, zu unerwünschter Bildspeicherung und zu einer ungleichmäßigen Darstellung.
  • Im Allgemeinen tritt die parasitäre Kapazität zwischen der Source-Elektrode 33 und der Gate-Elektrode 31 des Dünnschichttransistors "T" oder zwischen der Drain-Elektrode 35 und der Gate-Elektrode 31 des Dünnschichttransistors "T" auf. Die parasitäre Kapazität zwischen der Source-Elektrode 33 und der Gate-Elektrode 31 wird als parasitäre Source-Gate Kapazität oder als parasitäre Gate-Source Kapazität (CSG oder CGS) bezeichnet. Die parasitäre Kapazität zwischen der Drain-Elektrode 35 und der Gate-Elektrode 31 wird als parasitäre Drain-Gate Kapazität oder als parasitäre Gate-Drain Kapazität (CDG oder CGD) bezeichnet. Ist die Halbleiterschicht 32 vollständig mit elektrischer Ladung gesättigt, ist die parasitäre Gate-Drain Kapazität (CGD) aufgrund der Tatsache erhöht, dass die in der Pixel-Elektrode 17 gespeicherte elektrische Ladung an die Drain-Elektrode 35 übermittelt wird. Diese parasitäre Kapazität bewirkt wiederum ein Flimmern von Pixeln, eine unerwünschte Bildspeicherung und Ungleichmäßigkeiten in der Darstellung von Graustufen. Daher ist es unbedingt erforderlich, die parasitäre Gate-Drain Kapazität (CGD) zu verringern.
  • Nochmals bezugnehmend auf 2, erstreckt sich die Gate-Elektrode 31 aus der Gate-Leitung 13 heraus bis hinein in den Pixel-Bereich "P" in, der Nähe des Kreuzungsbereichs der Gate-Leitung 13 und der Daten-Leitung 15. Die Source-Elektrode 33 und die Drain-Elektrode 35 überlappen mit zwei Endabschnitten die Gate-Elektrode 31. Gemäß der in 2 gezeigten Struktur ist die parasitäre Gate-Drain Kapazität (CGD) mittels eines Bereichs definiert, in dem die Drain-Elektrode 35 mit der Gate-Elektrode 31 überlappt. Ferner tritt häufig eine unvollkommene Justierung zwischen der Gate-Elektrode 31 und der Drain-Elektrode 35 auf, wenn die koplanaren (dass heißt in derselben Ebene liegenden) Source- und Drain-Elektroden 33, 35 über die beiden Endabschnitte der Gate-Elektrode 31 unter Verwendung eines Strukturierungs-Verfahrens ausgebildet werden. Daher schwankt die parasitäre Gate-Drain Kapazität CGD aufgrund der unvollkommenen Justierung zwischen der Gate-Elektrode 31 und der Drain-Elektrode 35. Ist beispielsweise die Breite der Drain-Elektrode 35 30μm und ist die Länge der Drain-Elektrode 35 5μm, so ist das Verhältnis zwischen der Breite und der Länge 30 zu 5. In diesem Fall ist das Überlappungsverhältnis der Drain-Elektrode 35 üblicherweise auf das Verhältnis 30 zu 4 festgelegt, und daher ist die Überlappungsfläche zwischen der Drain-Elektrode 35 und der Drain-Elektrode 31 120μm2 (das heißt, 30μm × 4μm). Falls jedoch die Drain-Elektrode 35 in horizontaler Richtung um einen weiteren μm überlappt, so ist die Überlappungsfläche zwischen der Gate-Elektrode 31 und der Drain-Elektrode 35 gleich 150μm2 (das heißt, 30μm × 5μm). Wenn ferner die Drain-Elektrode 35 in horizontaler Richtung um 1μm weniger überlappt, so ist die Überlappungsfläche zwischen der Gate-Elektrode 31 und der Drain-Elektrode 35 gleich 90μm2. Dies bedeutet, dass eine unvollkommene Justierung von 1μm große Veränderungen der parasitären Gate-Drain Kapazität CGD von 25% bewirkt.
  • Wie oben beschrieben, schwankt die parasitäre Kapazität in Abhängigkeit von der Überlappungsfläche, und die schwankende parasitäre Kapazität beeinflusst die Datensignale, die von der Daten-Leitung über den TFT an die Pixel-Elektrode übermittelt werden. Folglich sind die Bilddarstellungs-Eigenschaften der Flüssigkristallanzeige unregelmäßig. Diese unregelmäßigen Bilddarstellungs-Eigenschaften haben zur Folge, dass die Bildqualität verschlechtert ist.
  • 3 und 4 sind schematische Teil-Draufsichten, die den Kreuzungsbereich der Gate-Leitungen und der Daten-Leitungen eines Matrix-Substrats einer anderen Flüssigkristallanzeige gemäß dem Stand der Technik veranschaulichen. Wie gezeigt, ist im Gegensatz zu dem oben beschriebenen Matrix-Substrat eine Gate-Elektrode 41 in der Gate-Leitung 47 ausgebildet. Ein Abschnitt der Gate-Leitung 47 in der Nähe des Kreuzungsbereichs der Gate-Leitung 47 und der Daten-Leitung 43 wird nämlich als Gate-Elektrode 41 verwendet. Um den Dünnschichttransistor (TFT) auszubilden, wird eine Drain-Elektrode 45 über der Gate-Leitung 47 ausgebildet. Dadurch ist die parasitäre Gate-Drain Kapazität (CGD) durch die Fläche der Drain-Elektrode 45 festgelegt.
  • Bezugnehmend auf 3 fungiert ein Abschnitt der Daten-Leitung 43, in dem die Gate-Leitung 47 mit der Daten-Leitung 43 überlappt, als Source-Elektrode. Obwohl 4 ähnlich zu
  • 3 ist, erstreckt sich eine Source-Elektrode 46 aus 4 von der Gate-Leitung 43 über die Gate-Leitung 47. Wie in 4 gezeigt, ist die Source-Elektrode 46 U-förmig, um die Breite des Kanalbereichs zwischen der Drain-Elektrode 45 und der Source-Elektrode 46 zu erhöhen. Wenngleich die in 3 und 4 gezeigte Struktur der Drain-Elektrode 45 eine parasitäre Kapazität bewirkt, ist die Schwankung der parasitären Kapazität, die infolge der unvollkommenen Justierung bewirkt wird, kleiner als im Fall des oben bezugnehmend auf 2 beschriebenen Dünnschichttransistor (TFT). Wenn jedoch die Strukturierung der Drain-Elektrode kleiner und kleiner wird, um die parasitäre Kapazität zu verringern, so ist die Prozess-Steuerung zum Ausbilden der Drain-Elektrode schwierig, und es tritt mindestens ein Fehler von ungefähr 1μm im Überlappungsbereich auf. Und daher tritt während des Strukturierungs-Verfahrens ein kritischer Verlust an Dimensionierungsgenauigkeit auf.
  • Um das oben beschriebene Problem zu überwinden, wird die Drain-Elektrode 45 mit einer ausreichend großen Dimension ausgebildet. Daher ist die horizontale Länge "d" vergrößert. Dadurch wird simultan auch die parasitäre Gate-Drain Kapazität CGD erhöht.
  • Demzufolge treten, wie oben beschrieben, nicht nur aufgrund der parasitären Gate-Drain Kapazität sondern auch infolge der Schwankung dieser parasitären Kapazität ein Flimmern von Pixeln und andere Bildverschlechterungen in der Flüssigkristallanzeige auf.
  • Aus der EP 0 276 340 B1 ist bekannt, die Source- und die Drain-Elektrode eines Dünnschichttransistors in derselben Ebene auszubilden, wobei die Drain-Elektrode die Source-Elektrode entlang der Stufen der Halbleiterschicht umgibt.
  • Aus der DE 196 48 729 A1 ist bekannt, die Gate-Leitung mittels eines Kontaktlochs in einen Gate-Bereich und einen Nicht-Gate-Bereich aufzuteilen.
  • Aus der US 5,327,001 A ist eine über der Gate-Elektrode angeordnete Drain-Elektrode bekannt, welche eine ebenfalls über der Gate-Elektrode angeordnete Source-Elektrode umgibt.
    •
  • Der Erfindung liegt das Problem zugrunde, ein Matrix-Substrat für eine Flüssigkristallanzeige bereitzustellen, bei dem die Bildqualität der Flüssigkristallanzeige verbessert ist.
  • Das Problem wird durch ein Matrix-Substrat, eine Flüssigkristallanzeige und ein Verfahren zum Herstellen einer Flüssigkristallanzeige mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
  • Um die oben beschriebenen Schwierigkeiten zu überwinden, wird erfindungsgemäß ein Matrix-Substrat mit einer neuartigen Struktur bereitgestellt, um die parasitäre Gate-Drain Kapazität zu verringern. Auch wird ein Matrix-Substrat bereitgestellt, bei dem der Überlappungsbereich zwischen der Gate-Elektrode und der Drain-Elektrode verringert ist.
  • Erfindungsgemäß ist ein Matrix-Substrat zur Verwendung in einer Flüssigkristallanzeige bereitgestellt. Das Matrix-Substrat mit einer verringerten parasitären Gate-Drain Kapazität weist auf eine in einer horizontalen Richtung auf einem Substrat angeordnete Gate-Leitung, eine in einer vertikalen Richtung senkrecht zu der Gate-Leitung über dem Substrat angeordnete Daten-Leitung und einen in der Nähe des Kreuzungsbereichs der Gate-Leitung und der Daten-Leitung ausgebildeten Dünnschichttransistor auf. Der Dünnschichttransistor weist auf eine Gate-Elektrode, die ein Abschnitt der Gate-Leitung in der Nähe des Kreuzungsbereichs ist, wobei die Gate-Elektrode einen offenen Abschnitt in ihrem Mittenabschnitt aufweist, eine erste Isolations-Schicht auf der Gate-Elektrode, eine auf der ersten Isolations-Schicht und über der Gate-Elektrode ausgebildete Halbleiterschicht, eine auf der ersten Isolations-Schicht und über der Gate-Elektrode ausgebildete Drain-Elektrode, wobei die Drain-Elektrode im Wesentlichen entsprechend dem offenen Abschnitt der Gate-Elektrode angeordnet ist, und eine über die Daten-Leitung hinausstehende Source-Elektrode, die in der selben Ebene ausgebildet ist wie die Drain-Elektrode, wobei die Source-Elektrode die Drain-Elektrode und den offenen Abschnitt der Gate-Elektrode entlang der Stufen der Halbleiterschicht umgibt.
  • Das Matrix-Substrat weist ferner eine über dem Dünnschichttransistor ausgebildete zweite Isolations-Schicht auf, wobei die zweite Isolations-Schicht ein Drain-Kontaktloch aufweist, das einen Abschnitt der Drain-Elektrode freilegt; und eine in einem Pixel-Bereich ausgebildete Pixel-Elektrode, die mittels der Gate- und Daten-Leitung definiert ist, wobei die Pixel-Elektrode mit der Drain-Elektrode mittels des Drain-Kontaktlochs elektrisch gekoppelt ist.
  • Gemäß einem Ausführungsbeispiel weist der offene Abschnitt der Gate-Elektrode die Form eines umgedrehten T auf und weist einen ersten und einen zweiten offenen Abschnitt auf. Der erste offene Abschnitt ist in einer horizontalen Richtung parallel zu der Gate-Leitung ausgebildet, und der zweite offene Abschnitt ist in einer vertikalen Richtung senkrecht zu dem ersten offenen Abschnitt ausgebildet. Die Drain-Elektrode weist auch die Form eines umgedrehten T auf und weist einen ersten Elektroden-Abschnitt und einen zweiten Elektroden-Abschnitt auf. Der erste Elektroden-Abschnitt ist in einer horizontalen Richtung parallel zu der Gate-Leitung angeordnet und ist im Wesentlichen entsprechend dem ersten offenen Abschnitt der Gate-Elektrode angeordnet. Und der zweite Elektroden-Abschnitt ist in einer vertikalen Richtung senkrecht zu dem ersten Elektroden-Abschnitt angeordnet und entspricht im Wesentlichen dem zweiten offenen Abschnitt.
  • Der offene Abschnitt der Gate-Elektrode kann auch rechteckförmig gestaltet sein. Randbereiche des ersten Elektroden-Abschnitts der Drain-Elektrode überlappen mit der Gate-Elektrode. Genauer gesagt überlappen zwei oder drei seitliche Randbereiche des ersten Elektroden-Abschnitts mit der Gate-Elektrode.
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden in Weiteren näher erläutert.
  • Es zeigen:
  • 1 den Aufbau einer typischen Dünnschichttransistor-Flüssigkristallanzeige gemäß dem Stand der Technik,
  • 2 eine Draufsicht eines Pixels eines Matrix-Substrats einer Flüssigkristallanzeige gemäß dem Stand der Technik,
  • 3 eine schematische Teil-Draufsicht, die den Kreuzungsbereich einer Gate-Leitung und einer Daten-Leitung eines Matrix-Substrats der Flüssigkristallanzeige gemäß dem Stand der Technik zeigt,
  • 4 eine schematische Teil-Draufsicht, die den Kreuzungsbereich einer Gate-Leitung und einer Daten-Leitung eines Matrix-Substrats einer Flüssigkeitsanzeige gemäß dem Stand der Technik zeigt,
  • 5 eine schematische Teil-Ansicht, die den Kreuzungsbereich der Gate-Leitung und der Daten-Leitung eines Matrix-Substrats gemäß einem ersten Ausführungsbeispiel der Erfindung veranschaulicht,
  • 6A eine Draufsicht, die das erfindungsgemäße Herstellungsverfahren des Matrix-Substrats von 5 veranschaulicht,
  • 6B eine Draufsicht, die das erfindungsgemäße Herstellungsverfahren des Matrix-Substrats von 5 veranschaulicht,
  • 6C eine Draufsicht, die das erfindungsgemäße Herstellungsverfahren des Matrix-Substrats von 5 veranschaulicht,
  • 7 eine schematische Teil-Draufsicht, die den Kreuzungsbereich der Gate-Leitung und der Daten-Leitung eines Matrix-Substrats gemäß einem zweiten Ausführungsbeispiel der Erfindung veranschaulicht,
  • 8 eine schematische Teil-Draufsicht, die den Kreuzungsbereich der Gate-Leitung und der Daten-Leitung eines Matrix-Substrats gemäß einem dritten Ausführungsbeispiel der Erfindung veranschaulicht, und
  • 9 eine Querschnittsansicht entlang der Linie IX-IX von 6C, welche die Schichtelemente des Dünnschichttransistors der Erfindung veranschaulicht.
    •
  • 5 ist eine schematische Teil-Draufsicht, die den Kreuzungsbereich einer Gate-Leitung und einer Daten-Leitung eines Matrix-Substrats gemäß einem ersten Ausführungsbeispiel der Erfindung zeigt. Wie gezeigt, weist das Matrix-Substrat eine in horizontaler Richtung angeordnete Gate-Leitung 113 und eine in vertikaler Richtung angeordnete Daten-Leitung 125 auf. Die Gate-Leitung 113 weist einen als Gate-Elektrode 115 verwendeten Abschnitt in der Nähe des Kreuzungsbereichs der Gate-Leitung 113 und der Daten-Leitung 125 auf. In dem Mittenabschnitt der Gate-Leitung 113, die als Gate-Elektrode 115 verwendet ist, ist eine Öffnung 114 mit der Form eines umgedrehten T ausgebildet. Die Source-Elektrode 119 erstreckt sich ausgehend von der Daten-Leitung 125 und weist eine vierseitige Öffnung in ihrem Mittenabschnitt auf. Daher umgibt die Source-Elektrode 119 die Öffnung 114 in der Gate-Leitung 113, wobei die Öffnung 114 die Form eines umgedrehten T aufweist. Die Drain-Elektrode 117 ist auch wie ein umgedrehtes T geformt und ist entsprechend der Öffnung 114 der Gate-Elektrode 115 mit der Form eines umgedrehten T angeordnet. Mit dem Anordnen der Drain-Elektrode 117 entsprechend der Öffnung 114 der Gate-Elektrode 115 ist gemeint, dass die Drain-Elektrode 117 im Wesentlichen dieselbe Gestalt aufweist wie die Öffnung 114 der Gate-Elektrode 115 bzw. dass in Draufsicht die Drain-Elektrode 117 im Wesentlichen die Öffnung 114 der Gate-Elektrode 115 überdeckt, wenngleich in den Randbereichen der Drain-Elektrode 115 diese nicht vollständig deckungsgleich mit der Öffnung 114 der Gate-Elektrode 115 ist. Ferner ist die Drain-Elektrode 117 in einen ersten Elektroden-Abschnitt 117a und einen zweiten Elektroden-Abschnitt 117b aufgeteilt. Und daher umgibt die Source-Elektrode 119 auch den ersten Elektroden-Abschnitt 117a der Drain-Elektrode 117. Wie in 5 gezeigt, ist an einem Endabschnitt des zweiten Abschnitt 117b der Drain-Elektrode 117 ein Drain-Kontaktloch 221 ausgebildet, und daher ist eine Pixel-Elektrode 225 elektrisch mit der Drain-Elektrode 117 über dieses Drain-Kontaktloch 221 gekoppelt.
  • Unter nochmaliger Bezugnahme auf 5 ist zum Verringern des Überlappungsbereichs zwischen der Gate-Elektrode 115 und der Drain-Elektrode 117 der Abschnitt der Gate-Elektrode 115 unter der Drain-Elektrode 117 geätzt, wodurch die Öffnung 114 mit der Form eines umgedrehten T ausgebildet ist. Mit anderen Worten ist der Abschnitt der Gate-Elektrode 115, der dem ersten Elektroden-Abschnitt 117a der Drain-Elektrode 117 entspricht, in einem kleineren Bereich geätzt als der erste Elektroden-Abschnitt 117a. Daher überlappen die Randbereiche des ersten Elektroden-Abschnitts 117a der Drain-Elektrode 117 mit der Gate-Elektrode 115. Ferner ist ein Abschnitt der Gate-Elektrode 115 unter dem zweiten Elektroden-Abschnitt 117b in einem ausgedehnteren Bereich geätzt als der zweite Elektroden-Abschnitt 117b der Drain-Elektrode 117. Dadurch ist die Gate-Elektrode 115 von einer Überlappung mit diesem zweiten Elektroden-Abschnitt 117b frei.
  • Da nur die Randbereiche des ersten Elektroden-Abschnitts 117a der Drain-Elektrode 117 mit der Gate-Elektrode 115 überlappen, ist folglich, wie oben beschrieben, die parasitäre Gate-Drain Kapazität, die von der Überlappungsfläche abhängt, minimiert.
  • 6A, 6B und 6C sind Draufsichten, die das Herstellungsverfahren für das Matrix-Substrat von 5 veranschaulichen, und 9 ist eine Querschnittsansicht entlang der Linie IX-IX von 6C.
  • Bezugnehmend auf 6A und 9 wird eine erste Metallschicht auf einem Substrat 111 mittels Absetzen eines metallischen Materials ausgebildet, wobei das metallische Material aus einer Gruppe aufweisend Aluminium (Al), Chrom (Cr), Molybdän (Mo), Wolfram (W) oder ähnliches ausgewählt ist. Danach wird die erste Metallschicht dessiniert, um dadurch die Gate-Leitung 113 in einer horizontalen Richtung auszubilden, und es wird eine imaginäre Linie 112 definiert, entlang derer in einem späteren Schritt die Daten-Leitung ausgebildet wird. Gleichzeitig wird in der Nähe des Kreuzungsbereichs der Gate-Leitung 113 und der imaginären Linie 112 ein Abschnitt der Gate-Leitung 113 geätzt, um so die Öffnung 114 mit der Gestalt eines umgedrehten T auszubilden, und die Gate-Elektrode 115 wird darum herum definiert. Die Struktur eines umgedrehten T wird im Wesentlichen von einem ersten horizontal angeordneten Streifen und einem zweiten vertikal angeordneten Streifen gebildet, wobei sich der untere Endabschnitt des zweiten Streifens an den Mittenabschnitt des ersten Streifens anschließt. Die Öffnung 114 mit der Gestalt eines umgedrehten T wird in einem ersten offenen Abschnitt 114a und einen zweiten offenen Abschnitt 114b aufgeteilt. Der erste offene Abschnitt 114a wird horizontal parallel zu der Gate-Leitung 113 in der Gate-Elektrode 115 angeordnet, und der zweite offene Abschnitt 114b erstreckt sich vertikal von dem oberen Randbereich bis hin zu einem mittigen Bereich der Gate-Leitung 113 in der Gate-Elektrode 115. Dadurch weist die Gate-Elektrode 115 die Öffnung 114 mit der Gestalt eines umgedrehten T auf, wobei die Öffnung 114 einen ersten offenen Abschnitt 114a und einen zweiten offenen Abschnitt 114b hat.
  • Ferner wird, wie in 9 gezeigt, nicht aber in 6A gezeigt, eine erste Isolations-Schicht 116 auf dem Substrat 111 und der Gate-Leitung 113 mittels Absetzen eines anorganischen Materials wie beispielsweise Siliziumnitrid (SiNx) oder Siliziumdioxid (SiO2) oder eines organischen Materials wie beispielsweise Benzocyclobuten (BCB) oder Acryl ausgebildet.
  • Anschließend werden eine Schicht aus amorphem Silizium und eine Fremdstoffe aufweisende Schicht aus amorphem Silizium sukzessive ausgebildet. Die Schicht aus amorphen Silizium und die Fremdstoffe aufweisende Schicht aus amorphen Silizium werden so dessiniert, dass eine inselförmige Struktur resultiert, wodurch eine Halbleiterschicht 123 ausgebildet wird. Wie in 6A gezeigt, ist die Halbleiterschicht 123 über der Öffnung 114 mit der Gestalt eines umgedrehten T zu der Gate-Elektrode 115 angeordnet und ist größer als der erste offene Abschnitt 114a.
  • Bezugnehmend auf 6B und 9, wird eine zweite Metallschicht auf der gesamten Oberfläche des Substrats 111, welche die Gate-Leitung 113, die erste Isolations-Schicht 116 und die Halbleiterschicht 123 aufweist, ausgebildet. Die zweite Metallschicht ist aus derselben Art Material hergestellt wie die erste Metallschicht. Danach wird die zweite Metallschicht so dessiniert, dass dadurch die Daten-Leitung 125 in dem Bereich, der mittels der imaginären Linie 112 von 6A definiert wird, ausgebildet wird. Dadurch ist die Daten-Leitung 125 senkrecht zu der Gate-Leitung 113 angeordnet und definiert gemeinsam mit der Gate-Leitung 113 einen Pixel-Bereich "P". Während dieses Strukturierungs-Verfahrens wird über der Gate-Elektrode 115 die über die Daten-Leitung 125 hinausstehende Source-Elektrode 119 simultan ausgebildet. Die Gestalt der Source-Elektrode 119 ist viereckig und weist eine viereckige Öffnung darin auf, so dass die Source-Elektrode 119 den ersten offenen Abschnitt 114a der Öffnung 114 mit der Gestalt eines umgedrehten T umgibt. Auch wird die Drain-Elektrode 117 simultan über der Öffnung 114 mit der Gestalt eines umgedrehten T in der selben Ebene wie die Source-Elektrode 119 ausgebildet.
  • Noch bezugnehmend auf 6B und 9, wird die Drain-Elektrode 117 so dessiniert, dass sie die Gestalt eines umgedrehten T aufweist, und dass sie im Wesentlichen entsprechend der Öffnung 114 mit der Gestalt eines umgedrehten T der Gate-Elektrode 115 ausgebildet wird. Wiederum wird die Drain-Elektrode 117 in den ersten Elektroden-Abschnitt 117a und den zweiten Elektroden-Abschnitt 117b aufgeteilt. Der erste Elektroden-Abschnitt 117a überlappt mit der Gate-Elektrode 115, so dass die Randbereiche des ersten Elektroden-Abschnitts 117a einen "U"-förmigen Überlappungsbereich mit der Gate-Elektrode 115 ausbilden (dargestellt durch schräge Linien). Der zweite Elektroden-Abschnitt 117b erstreckt sich vertikal zu und ausgehend von dem ersten Elektroden-Abschnitt 117a bis in den Pixel-Bereich "P" hinein und ist von einer Überlappung mit der Gate-Elektrode 115 aufgrund der Tatsache frei, dass der zweite Elektroden-Abschnitt 117b schmaler als der zweite offene Abschnitt 114b aus 6A ist. Ferner ist die Drain-Elektrode 117 in einem Abstand von der Source-Elektrode 119 angeordnet, und der erste Elektroden-Abschnitt 117a der Drain-Elektrode 117 ist von der Source-Elektrode 119 entlang den Stufen der Halbleiterschicht 123 umgeben.
  • Ferner wird, in 9, jedoch nicht in 6B dargestellt, eine zweite Isolations-Schicht 118 auf der oben beschriebenen zwischenzeitlichen Schicht-Anordnung mittels Absetzen eines anorganischen Materials wie beispielsweise Siliziumnitrid (SiNx) oder Siliziumdioxid (SiO2) oder eines organischen Materials wie beispielsweise Benzocyclobuten (BCB) oder Acryl ausgebildet. Als nächstes wird die zweite Isolations-Schicht (nicht gezeigt) dessiniert, um ein Drain-Kontaktloch 221 in einem Endabschnitt des zweiten Elektroden-Abschnitts 117b der Drain-Elektrode 117 auszubilden.
  • Nun wird bezugnehmend auf 6C ein optisch durchlässiges, elektrisch leitfähiges Material wie beispielsweise Indium-Zinn-Oxid (ITO) oder Indium-Zink-Oxid (IZO) auf der oben beschriebenen zweiten Isolations-Schicht abgesetzt. Danach wird das optisch durchlässige, elektrisch leitfähige Material dessiniert, um eine Pixel-Elektrode 225 in dem Pixel-Bereich "P" auszubilden (vergleiche 6B). Und dadurch ist die Pixel-Elektrode 225 mit der Drain-Elektrode 117 mittels des Drain-Kontaktlochs 221 elektrisch gekoppelt.
  • Da, wie oben beschrieben, nur die Randbereiche des ersten Elektroden-Abschnitts der Drain-Elektrode mit der Gate- Elektrode überlappen, ist die parasitäre Gate-Drain Kapazität CAD aufgrund der geringeren Überlappungsfläche herabgesetzt und minimiert. Ferner wird bezugnehmend auf die vergrößerte Ansicht des ersten Elektroden-Abschnitts der Drain-Elektrode, wie in 6C gezeigt, die Kompensation für eine unvollkommene Justierung beschrieben. Wenn die Drain-Elektrode 117 über der Öffnung 114 mit der Form eines umgedrehten T der Gate-Elektrode 115 ausgebildet wird, kann die Drain-Elektrode 117 in einer horizontalen oder vertikalen Richtung unvollkommen justiert sein. Falls der linke Abschnitt "A1" der Überlappungsfläche infolge einer unvollkommenen Justierung in horizontaler Richtung verringert ist, ist der rechte Abschnitt "A2" vergrößert. Auf diese Art wird, wenn der untere Abschnitt "B1" der Überlappungsfläche infolge einer unvollkommenen Justierung in vertikaler Richtung verringert ist, der obere Abschnitt "B2". erhöht. Dadurch wird die Überlappungsfläche zwischen der Drain-Elektrode 117 und der Gate-Elektrode 115 selbst dann auf einem in Wesentlichen konstanten Wert gehalten, wenn eine unvollkommene Justierung auftritt. Dadurch ist die Schwankung der parasitären Gate-Drain Kapazität verringert und minimiert.
  • 7 zeigt eine schematische Teil-Draufsicht, die den Kreuzungsbereich der Gate-Leitung und der Daten-Leitung eines Matrix-Substrats gemäß einem zweiten Ausführungsbeispiel veranschaulichen. Wie gezeigt, ist das zweite Ausführungsbeispiel ähnlich zu dem ersten Ausführungsbeispiel, das in 5 dargestellt ist, und das Herstellungsverfahren ist das gleiche wie bei dem ersten Ausführungsbeispiel, wie in 6A, 6B, 6C und in 9 dargestellt. Jedoch weist die Gate-Leitung 113 eine rechteckförmige Öffnung 229 in einem Abschnitt für die Gate-Elektrode 115 auf.
  • Bezugnehmend auf 7, erstreckt sich die Source-Elektrode 119 von der Daten-Leitung aus und weist eine "U"-förmige Gestalt auf. Die Drain-Elektrode 117 ist in der Gestalt eines umgedrehten T ausgebildet und ist über rechteckförmigen Rechnung 229 der Gate-Elektrode 115 angeordnet. Die Drain- Elektrode 117 ist auch von der Source-Elektrode 119 entlang der Stufen der Halbleiterschicht 123 umgeben, wie gemäß dem ersten Ausführungsbeispiel. Ferner überlappen die Randbereiche der Drain-Elektrode 117 mit der Gate-Elektrode 115, und dadurch ist der Überlappungsbereich im Wesentlichen "U"-förmig ausgebildet (dargestellt durch schräge Linien). Folglich ist wie gemäß dem ersten Ausführungsbeispiel die parasitäre Gate-Drain Kapazität CGD herabgesetzt und minimiert.
  • Ferner ist, bezugnehmend auf die vergrößerte Ansicht der Drain-Elektrode 117 von 7, eine unvollkommene Justierung, die bei dem Verfahrensschritt des Ausbildens der Drain-Elektrode 117 auftritt, kompensiert. Wenn die Drain-Elektrode 117 über der rechteckförmigen Öffnung 229 der Gate-Elektrode 115 ausgebildet wird, kann die Drain-Elektrode 117 in horizontaler oder vertikaler Richtung fehlerhaft justiert sein. Falls der linke Abschnitt "A1" des Überlappungsbereiches infolge einer unvollkommenen horizontalen Justierung verringert ist, ist der rechte Abschnitt "A2" erhöht. Auf diese Weise sind, falls der untere Abschnitt "B1" des Überlappungsbereichs infolge einer unvollkommenen Justierung in vertikaler Richtung verringert ist, der linke und der rechte Abschnitt "A1" und "A2" erhöht. Dadurch ist der Überlappungsbereich zwischen der Drain-Elektrode 117 und der Gate-Elektrode 115 auf einem im Wesentlichen konstanten Wert gehalten, sogar dann, wenn eine unvollkommene Justierung auftritt. Dadurch ist die Schwankung der parasitären Gate-Drain Kapazität verringert und minimiert.
  • 8 ist eine schematische Teil-Ansicht, die den Kreuzungsbereich der Gate-Leitung und der Daten-Leitung eines Matrix-Substrats gemäß einem dritten Ausführungsbeispiel darstellt. Wie gezeigt, ist das dritte Ausführungsbeispiel ähnlich zu dem zweiten Ausführungsbeispiel und das Herstellungsverfahren ist das selbe wie im Falle des zweiten Ausführungsbeispiels. Jedoch ist der Überlappungsbereich auf beiden seitlichen Endabschnitten der Drain-Elektrode 117 ausgebildet (dargestellt durch schräge Linien).
  • Wie in 8 gezeigt, ist die Gate-Leitung 113 in horizontaler Richtung angeordnet und die Daten-Leitung 125 ist in vertikaler Richtung senkrecht zu der Gate-Leitung 113 angeordnet. Die Source-Elektrode 119 erstreckt sich ausgehend von der Daten-Leitung 125 über diese hinaus und weist eine "U"-Form auf. Eine rechteckförmige Öffnung ist in einem Abschnitt der Gate-Leitung 113 eingebracht, um die Gate-Elektrode 115 auszubilden. Auch ist die Drain-Elektrode 117 über der rechteckförmigen Öffnung der Gate-Elektrode 115 ausgebildet: Obwohl die Drain-Elektrode 117 die Form eines umgedrehten T aufweist, überlappen nur die beiden seitlichen Randbereiche der Drain-Elektrode 117 mit der Gate-Elektrode. Daher ist der Überlappungsbereich (dargestellt mit schrägen Linien) reduziert und minimiert, und die parasitäre Gate-Drain Kapazität CGD ist auch herabgesetzt und minimiert.
  • Ferner ist, bezugnehmend auf die vergrößerte Ansicht der Drain-Elektrode 117, wie in 8 gezeigt, eine beliebige unvollkommene Justierung, die im Verfahrensschritt des Ausbildens der Drain-Elektrode 117 auftreten kann, kompensiert. Wenn die Drain-Elektrode 117 über der rechteckförmigen Öffnung der Gate-Elektrode 115 ausgebildet wird, kann die Drain-Elektrode 117 in einer horizontalen Richtung fehlerhaft justiert sein. Falls der linke Abschnitt "A1" des Überlappungsbereichs infolge einer unvollkommenen Justierung in horizontaler Richtung verringert ist, ist der rechte Abschnitt "A2" erhöht. Dadurch ist der Überlappungsbereich zwischen der Drain-Elektrode 117 und der Gate-Elektrode 115 selbst dann auf einem im Wesentlichen gleichbleibenden Wert aufrechterhalten, wenn eine unvollkommene Justierung auftritt. Dadurch ist die Schwankung der parasitären Gate-Drain Kapazität vermindert und minimiert.
  • Wie oben beschrieben, ist erfindungsgemäß ein Abschnitt der Gate-Leitung als Gate-Elektrode verwendet. Und ein Abschnitt der Gate-Elektrode ist so dessiniert, dass dadurch eine Öffnung mit einer bestimmten Form ausgebildet ist. Daraus resultiert eine verringerte Überlappungsfläche zwischen der Gate-Elektrode und der Drain-Elektrode. Folglich ist die parasitäre Gate-Drain Kapazität herabgesetzt und minimiert. Ferner ist erfindungsgemäß selbst dann, wenn eine unvollkommene Justierung zwischen der Drain-Elektrode und der Gate-Elektrode auftritt, diese unvollkommene Justierung kompensiert. Dadurch ist eine Schwankung der parasitären Gate-Drain Kapazität vermieden.
  • Daher ist ein Flimmern und eine unerwünschte Bildspeicherung verhindert, so dass eine hohe Auflösung bei der Flüssigkristallanzeige erreicht ist. Und die Bildqualität der Flüssigkristallanzeige ist verbessert.

Claims (28)

  1. Matrix-Substrat zur Verwendung in einer Flüssigkristallanzeige, das aufweist: eine Gate-Leitung (113), die in horizontaler Richtung auf einem Substrat angeordnet ist; eine Daten-Leitung (125), die in einer vertikalen Richtung senkrecht zu der Gate-Leitung (113) über dem Substrat angeordnet ist; und einen Dünnschichttransistor, der in der Nähe eines Kreuzungsbereichs der Gate-Leitung (113) und der Daten-Leitung (125) ausgebildet ist, wobei der Dünnschichttransistor aufweist: eine Gate-Elektrode (115), die von einem Abschnitt der Gate-Leitung (113) in der Nähe des Kreuzungsbereichs gebildet wird, wobei die Gate-Elektrode (115) in ihrem Mitten-Bereich eine Öffnung (114) aufweist; eine erste Isolations-Schicht (116) auf der Gate-Elektrode (115); eine Halbleiterschicht (123), die auf der ersten Isolations-Schicht (116) und über der Gate-Elektrode (115) ausgebildet ist; eine Drain-Elektrode (117), die auf der Halbleiterschicht (123) und über der Öffnung (114) der Gate-Elektrode (115) angeordnet ist, wobei ein erster Elektroden-Abschnitt (117a) der Drain-Elektrode (117) mit der Gate-Elektrode (115) überlappt; und eine Source-Elektrode (119), die ausgehend von der Daten-Leitung (125) sich aus der Datenleitung heraus erstreckt und die in der selben Ebene wie die Drain-Elektrode (117) ausgebildet ist, wobei die Source-Elektrode (119) die Drain-Elektrode (117) und die Öffnung (114) der Gate-Elektrode (115) entlang den Stufen der Halbleiterschicht (123) umgibt.
  2. Matrix-Substrat nach Anspruch 1, das ferner eine zweite Isolations-Schicht (118) aufweist, die über dem Dünnschichttransistor ausgebildet ist, wobei die zweite Isolations-Schicht (118) ein Drain-Kontaktloch (221) aufweist, das einen Abschnitt der Drain-Elektrode (117) freilegt.
  3. Matrix-Substrat nach Anspruch 2, das ferner eine Pixel-Elektrode (225) aufweist, die in einem Pixel-Bereich ausgebildet ist, der mittels der Gate- und der Daten-Leitungen (113, 115) definiert ist, wobei über das Drain-Kontaktloch (221) die Pixel-Elektrode (225) mit der Drain-Elektrode (117) elektrisch gekoppelt ist.
  4. Matrix-Substrat gemäß einem der Ansprüche 1 bis 3, bei der die Öffnung (114) der Gate-Elektrode (115) die Gestalt eines umgedrehten T aufweist.
  5. Matrix-Substrat gemäß einem der Ansprüche 1 bis 4, bei der die Öffnung (114) der Gate-Elektrode (115) einen ersten offenen Abschnitts-Bereich (114a) und einen zweiten offenen Abschnitts-Bereich (114b) aufweist.
  6. Matrix-Substrat gemäß Anspruch 5, bei dem der erste offene Abschnitts-Bereich (114a) in einer horizontalen Richtung parallel zu der Gate-Leitung (113) ausgebildet ist.
  7. Matrix-Substrat gemäß Anspruch 5 oder 6, bei dem der zweite offene Abschnitts-Bereich (114b) in einer vertikalen Richtung senkrecht zu dem ersten offenen Abschnitts-Bereich (114a) ausgebildet ist.
  8. Matrix-Substrat gemäß einem der Ansprüche 1 bis 7, bei dem die Drain-Elektrode (117) die Gestalt eines umgedrehten T aufweist.
  9. Matrix-Substrat gemäß Anspruch 8, bei dem der erste Elektroden-Abschnitt (117a) in einer horizontalen Richtung parallel zu der Gate-Leitung (113) und entsprechend dem ersten offenen Abschnitts-Bereich (114a) der Gate-Elektrode (114) angeordnet ist.
  10. Matrix-Substrat gemäß Anspruch 8 oder 9, bei dem der zweite Elektroden-Abschnitt (117b) in einer vertikalen Richtung senkrecht zu dem ersten Elektroden-Abschnitt (117a) und entsprechend dem zweiten offenen Abschnitts-Bereich (114b) angeordnet ist.
  11. Matrix-Substrat gemäß einem der Ansprüche 1 bis 10, bei dem die Öffnung (114) der Gate-Elektrode (115) die Gestalt eines Rechtecks aufweist.
  12. Matrix-Substrat gemäß einem der Ansprüche 1 bis 11, bei dem die Drain-Elektrode (117) die Gestalt eines umgedrehten T aufweist und einen ersten Elektroden-Abschnitt (117a) und einen zweiten Elektroden-Abschnitt (117b) aufweist.
  13. Matrix-Substrat nach Anspruch 11 oder 12, bei dem drei seitliche Randabschnitte des ersten Elektroden-Abschnitts (117a) mit der Gate-Elektrode (115) überlappen.
  14. Matrix-Substrat nach Anspruch 11 oder 12, bei dem zwei seitliche Randabschnitte des ersten Elektroden-Abschnitts (117a) mit der Gate-Elektrode (115) überlappen.
  15. Flüssigkristallanzeige (LCD), die aufweist: ein Substrat; eine Gate-Leitung (113) auf dem Substrat, die sich entlang einer ersten Richtung erstreckt, wobei in die Gate-Leitung (113) eine Öffnung (114) eingebracht ist; eine erste Isolations-Schicht (116) auf der Gate-Leitung (113); eine Halbleiterschicht (123) auf der ersten Isolations-Schicht (116), von der zumindest ein Abschnitt oberhalb der Öffnung (114) angeordnet ist; eine Daten-Leitung (125) auf der Isolations-Schicht (116), die entlang einer zweiten Richtung senkrecht zu der ersten Richtung verläuft; eine Drain-Elektrode (117) auf der Halbleiterschicht (123), von der zumindest ein Abschnitt oberhalb der Öffnung (114) angeordnet ist, wobei ein erster Elektroden-Abschnitt (117a) der Drain-Elektrode (117) mit der Gate-Elektrode (115) überlappt; und eine Source-Elektrode (119) auf der Halbleiterschicht (123), wobei die Source-Elektrode (119) ausgehend von der Daten-Leitung (125) sich aus der Daten-Leitung (125) heraus erstreckt, und wobei die Source-Elektrode (119) von der Drain-Elektrode (117) getrennt ist und in einem Abstand von der Drain-Elektrode (117) angeordnet ist.
  16. Flüssigkristallanzeige nach Anspruch 15, die ferner eine zweite Isolations-Schicht (118) über der Halbleiterschicht (123) und der Source-Elektrode (119) und der Drain-Elektrode (117) aufweist, wobei die zweite Isolations-Schicht (118) ein Drain-Kontaktloch (221) aufweist, das einen Abschnitt der Drain-Elektrode (117) freilegt.
  17. Flüssigkristallanzeige nach Anspruch 16, die ferner eine Pixel-Elektrode (225) aufweist, die in einem Pixel-Bereich angeordnet ist, der mittels des Kreuzungsbereichs der Gate- und der Daten-Leitungen (113, 125) definiert ist, wobei die Pixel-Elektrode (225) über das Drain-Kontaktloch (221) mit der Drain-Elektrode (117) elektrisch gekoppelt ist.
  18. Flüssigkristallanzeige nach einem der Ansprüche 15 bis 17, bei der die Öffnung (114) in der Gate-Leitung (115) T-förmig ist.
  19. Flüssigkristallanzeige nach einem der Ansprüche 15 bis 18, bei der die Source-Elektrode (119) die Drain-Elektrode (117) umgibt.
  20. Flüssigkristallanzeige nach einem der Ansprüche 15 bis 19, bei der die Drain-Elektrode (117) T-förmig ist.
  21. Flüssigkristallanzeige nach einem der Ansprüche 15 bis 20, bei der die Drain-Elektrode (117) aufweist: den ersten Elektroden-Abschnitt (117a), der mit der Öffnung (114) überlappt; einen zweiten Elektroden-Abschnitt (117b), der mit der Gate-Leitung (113) an mindestens zwei gegenüberliegenden Seiten der Öffnung (114) überlappt.
  22. Verfahren zum Herstellen einer Flüssigkristallanzeige, das die folgenden Schritte aufweist: Ausbilden einer Gate-Leitung (113) auf einem Substrat, wobei die Gate-Leitung (113) entlang einer ersten Richtung verläuft und wobei in die Gate-Leitung eine Öffnung (114) eingebracht ist; Ausbilden einer ersten Isolations-Schicht (116) auf der Gate-Leitung (113); Ausbilden einer Halbleiterschicht (123) auf der ersten Isolations-Schicht (116) über zumindest einen Abschnitt der Öffnung (114); Ausbilden einer Daten-Leitung (125) auf der Isolations-Schicht (116), wobei die Daten-Leitung (125) entlang einer zweiten Richtung senkrecht zu der ersten Richtung verläuft, Ausbilden einer Drain-Elektrode (117) auf der Halbleiterschicht (123) über zumindest einen Abschnitt der Öffnung (114), wobei ein erster Elektroden-Abschnitt (117a) der Drain-Elektrode (117) mit der Gate-Elektrode (115) überlappt und Ausbilden einer Source-Elektrode (119) auf der Halbleiterschicht (123), wobei die Source-Elektrode (119) ausgehend von der Daten-Leitung (125) sich aus der Daten-Leitung (125) hinaus erstreckt und von der Drain-Elektrode (117) getrennt ist und in einem Abstand von der Drain-Elektrode (117) angeordnet ist.
  23. Verfahren nach Anspruch 22, bei dem ferner eine zweite Isolations-Schicht (118) über der Halbleiterschicht (123), der Source-Elektrode (119) und der Drain-Elektrode (117) ausgebildet wird, wobei die zweite Isolations-Schicht (118) ein Drain-Kontaktloch (221) aufweist, das einen Abschnitt der Drain-Elektrode (117) freilegt.
  24. Verfahren nach Anspruch 23, bei dem ferner eine Pixel-Elektrode (225) in einem Pixel-Bereich ausgebildet wird, der mittels eines Kreuzungsbereichs der Gate- und der Daten-Leitungen (113, 125) definiert ist, wobei die Pixel-Elektrode (225) über das Drain-Kontaktloch (221) mit der Drain-Elektrode (117) elektrisch gekoppelt ist.
  25. Verfahren nach einem der Ansprüche 22 bis 24, bei dem die Öffnung (114) in der Gate-Leitung (113) T-förmig ausgebildet wird.
  26. Verfahren nach einem der Ansprüche 22 bis 25, bei dem die Source-Elektrode (119) derart ausgebildet wird, dass sie die Drain-Elektrode (117) umgibt.
  27. Verfahren nach einem der Ansprüche 22 bis 26, bei dem die Drain-Elektrode (117) T-förmig ausgebildet wird.
  28. Verfahren nach einem der Ansprüche 22 bis 27, bei dem das Ausbilden der Drain-Elektrode (117) das Ausbilden des ersten Elektroden-Abschnitts (117a) aufweist, der mit der Öffnung (114) überlappt, und das Ausbilden eines zweiten Elektroden-Abschnitts (117b) aufweist, der mit der Gate-Leitung (113) an mindestens zwei entgegengesetzten Seiten-Bereichen der Öffnung (114) überlappt.
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