KR102235713B1

KR102235713B1 - 표시장치

Info

Publication number: KR102235713B1
Application number: KR1020140187085A
Authority: KR
Inventors: 이종범; 이세응; 최한나; 박찬수
Original assignee: 엘지디스플레이 주식회사
Priority date: 2014-08-22
Filing date: 2014-12-23
Publication date: 2021-04-05
Also published as: KR20160024342A

Abstract

본 발명은 표시패널과 구동부를 포함한다. 표시패널에는 서브 픽셀이 포함되며, 영상을 표시한다. 구동부는 표시패널을 구동하며, 표시패널의 서브 픽셀에 구동신호를 공급한다. 서브 픽셀은 하부기판 상에 형성된 제1전극 또는 제2전극을 둘러싸는 게이트전극을 포함하는 박막 트랜지스터와, 콘택홀을 통해 제1전극 또는 제2전극에 연결된 화소전극을 포함한다.

Description

표시장치{Display Device}

본 발명은 표시장치에 관한 것이다.

정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 액정표시장치(Liquid Crystal Display: LCD), 유기전계발광표시장치(Organic Light Emitting Diode Display: OLED) 및 플라즈마액정패널(Plasma Display Panel: PDP) 등과 같은 평판 표시장치(Flat Panel Display: FPD)의 사용이 증가하고 있다.

앞서 설명한 표시장치 중 일부 예컨대, 액정표시장치나 유기전계발광표시장치에는 매트릭스 형태로 배치된 복수의 서브 픽셀을 포함하는 표시패널과 표시패널을 구동하는 구동부가 포함된다. 구동부에는 표시패널에 스캔신호(또는 게이트신호)를 공급하는 스캔 구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.

위와 같은 표시장치는 매트릭스 형태로 배치된 서브 픽셀들이 포함된 표시패널에 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 발광을 하게 됨으로써 영상을 표시할 수 있게 된다.

서브 픽셀에는 스캔신호 및 데이터신호 등을 기반으로 동작하는 박막 트랜지스터가 포함된다. 서브 픽셀의 박막 트랜지스터는 증착 공정, 포토 공정, 마스크 공정 등을 통해 기판 상에 형성된다.

서브 픽셀의 박막 트랜지스터는 공정 편차 등에 따라 기생 커패시터의 용량이 좌우된다. 박막 트랜지스터의 기생 커패시터의 용량이 표시패널의 영역별로 다를 경우, 그 편차로 인하여 표시 품질을 균일하게 유지하기 어려운바 이의 개선이 요구된다.

상술한 배경기술의 문제점을 해결하기 위한 본 발명은 박막 트랜지스터의 Cgs를 적정한 값으로 형성하여 표시 품질을 균일하게 유지할 수 있는 표시장치를 제공하는 것이다.

상술한 과제 해결 수단으로 본 발명은 표시패널과 구동부를 포함한다. 표시패널에는 서브 픽셀이 포함되며, 영상을 표시한다. 구동부는 표시패널을 구동하며, 표시패널의 서브 픽셀에 구동신호를 공급한다. 서브 픽셀은 하부기판 상에 위치하는 제1전극 또는 제2전극을 둘러싸는 게이트전극을 포함하는 박막 트랜지스터와, 콘택홀을 통해 제1전극 또는 제2전극에 연결된 화소전극을 포함한다.

게이트전극은 제1전극 및 제2전극과 중첩하는 영역을 갖는 일측 게이트전극과, 일측 게이트전극으로부터 연장되어 제1전극과 콘택홀을 둘러싸는 영역을 갖는 타측 게이트전극을 포함할 수 있다.

타측 게이트전극은 콘택홀을 이격된 상태로 둘러싸도록 폐곡선 형상을 가질 수 있다.

타측 게이트전극은 사각형 또는 다각형 형태로 구부러진 형상을 가질 수 있다.

일측 게이트전극은 타측 게이트전극과 함께 폐곡선을 이루는 면의 중앙영역에 직선 또는 비직선 형상의 패턴영역을 가질 수 있다.

제2전극은 데이터라인에 연결되고, 인접하는 서브 픽셀을 향하여 분기되도록 구부러진 형상을 가질 수 있다.

박막 트랜지스터는 서브 픽셀의 개구부가 제1개구부와 제2개구부로 구분되도록 중앙 영역에 배치될 수 있다.

게이트전극은 외곽이 팔각형꼴을 이룰 수 있다.

서브 픽셀은 게이트전극과 일부 영역이 중첩하거나 비중첩하는 공통전극을 더 포함할 수 있다.

다른 측면에서 본 발명은 표시패널과 구동부를 포함한다. 표시패널에는 서브 픽셀이 포함되며, 영상을 표시한다. 구동부는 표시패널을 구동하며, 표시패널의 서브 픽셀에 구동신호를 공급한다. 서브 픽셀은 하부기판 상에 위치하는 제1전극과 제1전극을 둘러싸도록 폐곡선 형태로 형성된 제2전극과 제1 및 제2전극과 일부 중첩하는 게이트전극을 포함하는 박막 트랜지스터와, 콘택홀을 통해 제1전극 또는 제2전극에 연결된 화소전극을 포함한다.

제2전극은 하부기판 상에 위치하는 데이터라인으로부터 일측과 타측으로 돌출되며 중앙에 공간이 형성되도록 구부러진 형상 가질 수 있다.

제2전극은 N(N은 4 이상의 정수)개의 선분이 구부러짐에 따라 사각형 형상 또는 다각형 형상의 폐곡선을 가지며 상하 좌우가 대칭 또는 비대칭하는 형상을 가질 수 있다.

제1전극은 게이트전극과 모두 중첩하는 영역과 콘택홀을 통해 노출되는 영역을 가지며, 콘택홀을 통해 노출되는 영역과 게이트전극과 모두 중첩하는 영역은 비대칭할 수 있다.

화소전극은 하부기판 상에 위치하는 데이터라인을 기준으로 좌측으로 배치된 다수의 핑거와 우측으로 배치된 다수의 핑거를 포함할 수 있다.

박막 트랜지스터의 채널영역은 하부기판 상에 위치하는 데이터라인과 동일한 직선상에 위치할 수 있다.

본 발명은 오버레이 편차(또는 변동)로 인하여 박막 트랜지스터의 Cgs값이 큰 폭으로 변하는 문제(면내 Cgs 편차, 휘도 편차 등)를 방지하여 표시 품질을 균일하게 유지할 수 있는 표시장치를 제공하는 효과가 있다.

도 1은 액정표시장치를 개략적으로 나타낸 블록도.
도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 회로도.
도 3은 본 발명의 제1실시예에 따른 박막 트랜지스터의 평면을 나타낸 도면.
도 4는 본 발명의 제1실시예에 따른 박막 트랜지스터의 일측 게이트전극의 변형 예시도.
도 5는 본 발명의 제1실시예에 따른 박막 트랜지스터의 타측 게이트전극의 변형 예시도.
도 6은 본 발명의 제1실시예에 따른 서브 픽셀의 평면을 나타낸 제1예시도.
도 7 및 도 8은 본 발명의 제1실시예에 따른 서브 픽셀을 나타낸 단면도들.
도 9 내지 도 13은 본 발명의 제1실시예에 따른 서브 픽셀을 제조하기 위한 공정 흐름을 나타낸 도면들.
도 14는 도 3에 도시된 박막 트랜지스터를 기반으로 서브 픽셀을 구현할 때의 이점을 설명하기 위한 도면.
도 15는 본 발명의 제1실시예에 따른 서브 픽셀의 평면을 나타낸 제2예시도.
도 16은 본 발명의 제2실시예에 따른 서브 픽셀의 평면을 나타낸 예시도.
도 17은 본 발명의 제2실시예에 따른 박막 트랜지스터의 평면을 나타낸 도면.
도 18은 도 17에 도시된 박막 트랜지스터가 포함된 서브 픽셀을 나타낸 단면도.
도 19는 본 발명의 제2실시예에 따른 박막 트랜지스터의 게이트전극의 변형 예시도.
도 20은 본 발명의 제3실시예에 따른 서브 픽셀의 평면을 나타낸 제1예시도.
도 21 내지 도 25는 본 발명의 제3실시예에 따른 서브 픽셀을 제조하기 위한 공정 흐름을 나타낸 도면들.
도 26은 도 20에 도시된 박막 트랜지스터를 기반으로 서브 픽셀을 구현할 때의 이점을 설명하기 위한 도면.
도 27은 본 발명의 제3실시예에 따른 서브 픽셀의 평면을 나타낸 제2예시도.
도 28은 본 발명의 실시예들로 구현 가능한 서브 픽셀의 배치 예시도.

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.

이하에서 설명되는 표시장치는 소형(예: 스마트폰, 시계 등), 중형(예: 모니터, 텔레비전 등) 및 대형(예: 텔레비전 등) 모델로 구현된다. 또한, 이하에서 설명되는 표시장치는 표시패널 및 표시패널에 구동신호를 공급하는 구동부(게이트구동부, 데이터구동부) 등을 포함한다. 또한, 이하에서 설명되는 표시장치는 표시패널의 구조 및 구성에 따라 액정표시장치나 유기전계발광표시장치 등으로 구현된다.

이하 본 발명에서는 설명의 편의를 위해 표시장치 중 하나인 액정표시장치를 일례로 설명한다. 구체적으로, IPS(In Plane Switching) 모드를 일례로 설명하나 다른 모드에도 사용될 수 있다. 아울러, 이하에서 설명되는 박막 트랜지스터는 유기전계발광표시장치의 표시패널에 포함된 스위칭 트랜지스터나 보상 트랜지스터 등에도 사용될 수 있다.

<제1실시예>

도 1은 액정표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 회로도이다.

도 1 및 도 2에 도시된 바와 같이 액정표시장치에는 타이밍제어부(130), 게이트구동부(140), 데이터구동부(150), 액정패널(160) 및 백라이트유닛(170)이 포함된다.

타이밍제어부(130)는 게이트구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터구동부(150)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다. 타이밍제어부(130)는 데이터 타이밍 제어신호(DDC)와 함께 영상처리부(110)로부터 공급된 데이터신호(또는 데이터전압)(DATA)를 데이터구동부(150)에 공급한다.

게이트구동부(140)는 타이밍제어부(130)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 게이트신호를 출력한다. 게이트구동부(140)는 게이트라인들(GL)을 통해 액정패널(160)에 포함된 서브 픽셀들(SP)에 게이트신호를 공급한다. 게이트구동부(140)는 IC(Integrated Circuit) 형태로 형성되거나 액정패널(160)에 게이트인패널(Gate In Panel) 방식으로 형성된다.

데이터구동부(150)는 타이밍제어부(130)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 데이터신호(DATA)를 샘플링하고 래치하며 감마 기준전압으로 변환하여 출력한다. 데이터구동부(150)는 데이터라인들(DL)을 통해 액정패널(160)에 포함된 서브 픽셀들(SP)에 데이터신호(DATA)를 공급한다. 데이터구동부(150)는 IC(Integrated Circuit) 형태로 형성된다.

액정패널(160)은 게이트구동부(140)로부터 공급된 게이트신호와 데이터구동부(150)로부터 공급된 데이터신호(DATA)에 대응하여 영상을 표시한다. 액정패널(160)은 백라이트유닛(170)을 통해 제공된 광을 제어하는 서브 픽셀들(SP)이 포함된다.

하나의 서브 픽셀에는 스위칭 트랜지스터(SW), 스토리지 커패시터(Cst) 및 액정층(Clc)이 포함된다. 스위칭 트랜지스터(SW)의 게이트전극은 게이트라인(GL1)에 연결되고 제1전극은 데이터라인(DL1)에 연결된다. 스토리지 커패시터(Cst)는 스위칭 트랜지스터(SW)의 제2전극에 일단이 연결되고 공통전압라인(Vcom)에 타단이 연결된다. 액정층(Clc)은 스위칭 트랜지스터(SW)의 제2전극에 연결된 화소전극(1)과 공통전압라인(Vcom)에 연결된 공통전극(2) 사이에 형성된다.

액정패널(160)은 화소전극(1) 및 공통전극(2)의 구조에 따라 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 또는 ECB(Electrically Controlled Birefringence) 모드로 구현된다.

백라이트유닛(170)은 광을 출사하는 광원 등을 이용하여 액정패널(160)에 광을 제공한다. 백라이트유닛(170)은 발광다이오드(이하 LED), LED를 구동하는 LED구동부, LED가 실장된 LED기판, LED로부터 출사된 광을 면광원으로 변환시키는 도광판, 도광판의 하부에서 광을 반사시키는 반사판, 도광판으로부터 출사된 광을 집광 및 확산하는 광학시트류 등이 포함된다.

이하, 서브 픽셀의 평면도 및 단면도를 참조하여 본 발명의 제1실시예를 구체화한다. 다만, 이하의 설명에서는 앞서 설명된 스위칭 트랜지스터를 박막 트랜지스터로 정의한다. 또한, 박막 트랜지스터의 경우 N타입과 P타입으로 구분될 수 있고 이에 따라 소오스전극과 드레인전극의 위치가 달라질 수 있는바, 이를 포괄적으로 해석할 수 있도록 제1전극과 제2전극으로 정의한다.

도 3은 본 발명의 제1실시예에 따른 박막 트랜지스터의 평면을 나타낸 도면이고, 도 4는 본 발명의 제1실시예에 따른 박막 트랜지스터의 일측 게이트전극의 변형 예시도이며, 도 5는 본 발명의 제1실시예에 따른 박막 트랜지스터의 타측 게이트전극의 변형 예시도이다.

도 3에 도시된 바와 같이, 본 발명의 제1실시예에 따른 박막 트랜지스터(TFT)는 하부기판(160a) 상에 형성된 데이터라인(DL)과 게이트라인(GL)에 의해 정의된다. 구체적으로, 박막 트랜지스터(TFT)의 제2전극(D)은 데이터라인(DL)에 연결되고 게이트전극(G)은 게이트라인(GL)에 연결되고 제1전극(S)은 화소전극(1)에 연결된다.

데이터라인(DL)은 하부기판(160a) 상에서 제1방향(y 방향 또는 수직 방향)으로 배치(또는 배선)되고, 게이트라인(GL)은 하부기판(160a) 상에서 제2방향(x 방향 또는 수평 방향)으로 배치된다.

제2전극(D)은 수직하게 뻗은 데이터라인(DL)으로부터 일측을 향하여 돌출되도록 구부러진 형상을 갖는다. 구체적으로, 제2전극(D)은 인접하는 서브 픽셀을 향하여 돌출되도록 구부러진 형상을 갖는다.

제2전극(D)은 도면과 같이 5개의 선분이 구부러짐에 따라 디귿(ㄷ)자 형상과 유사한 형태를 갖게 된다. 그러나 이는 하나의 예시일 뿐, 제2전극(D)은 3개의 선분이 구부러짐에 따라 디귿(ㄷ)자 형상과 동일한 형태를 갖게 될 수도 있다.

게이트전극(G)은 일측 게이트전극(G1)과 타측 게이트전극(G2)을 갖는다. 구체적으로, 일측 게이트전극(G1)은 제1전극(S) 및 제2전극(D)과 중첩하는 영역을 갖는다. 일측 게이트전극(G1)은 제2전극(D)의 구부러진 형상에 대응되는 영역과 더불어 채널영역(CHA)을 덮고 제1전극(S)과 일부 수직 중첩하는 영역을 갖는다.

타측 게이트전극(G2)은 일측 게이트전극(G1)으로부터 연장되어 제1전극(S)과 콘택홀(CH1)을 둘러싸는 영역을 갖는다. 타측 게이트전극(G2)은 콘택홀(CH1)로부터 일정 거리 이격되며 제1전극(S)과 콘택홀(CH1)을 둘러싸는 영역이 일측 게이트전극(G1)의 구부러진 형상에 대응되도록 구부러진다. 타측 게이트전극(G2)은 콘택홀(CH1)과 비중첩하며 이를 둘러싸도록 폐곡선 형상을 가지며 사각형 또는 다각형 형태로 구부러진다. 일측 게이트전극(G1)과 타측 게이트전극(G2)에 의해 게이트전극(G)은 외곽이 육각형꼴 또는 팔각형꼴 형태가 되도록 구부러질 수 있으나 이에 한정되지 않는다.

제1전극(S)은 일측 게이트전극(G1)과 일부 수직 중첩하는 영역과 콘택홀(CH1)에 의해 노출되는 영역을 갖는다. 제1전극(S)은 콘택홀(CH1)에 의해 노출되는 영역보다 일측 게이트전극(G1)과 일부 수직 중첩하는 영역이 더 넓을 수 있다. 제1전극(S)은 어(ㅓ)자 형상 또는 누운 T자 형상과 유사한 형태를 갖는다.

화소전극(1)과 공통전극(2)은 하부기판(160a) 상에 형성된 박막 트랜지스터(TFT)를 기준으로 형성된다. 구체적으로, 화소전극(1)은 콘택홀(CH1)을 통해 노출된 제1전극(S)에 연결된다.

공통전극(2)은 공통전압라인(미도시)에 연결된다. 공통전극(2)은 게이트전극(G)과 미중첩하도록 하부기판(160a)의 모든 서브 픽셀 영역에 걸쳐 공통 전극 형태(또는 전면 전극 형태)로 형성된다.

한편, 본 발명의 제1실시예에 따른 박막 트랜지스터(TFT)는 하기 도 4의 (a) 내지 (d)에 도시된 형상으로 게이트전극(G)을 형성하여 게이트전극, 제1전극, 제2전극 중 하나 이상이 다른 전극과의 오버레이(overlay) 편차(또는 변동)로 인한 문제를 방지할 수 있다.

도 4의 (a)에 도시된 바와 같이, 게이트전극(G)의 일측 게이트전극(G1) 중 콘택홀(CH1)과 접하는 영역(타측 게이트전극과 함께 폐곡선을 이루는 면)은 누운 브이(<)자 형상의 패턴영역을 갖는다. 게이트전극(G)의 중앙에 위치하는 패턴영역은 브이(V)자 또는 누운 브이(<)자 형상을 가지며 타측 게이트전극(G2)을 구성하는 두 개의 라인을 연결하게 된다.

도 4의 (b)에 도시된 바와 같이, 게이트전극(G)의 일측 게이트전극(G1) 중 콘택홀(CH1)과 접하는 영역은 수직 방향의 직선 형상의 패턴영역을 갖는다. 게이트전극(G)의 중앙에 위치하는 패턴영역은 수직 방향의 직선 형상을 가지며 타측 게이트전극(G2)을 구성하는 두 개의 라인을 연결하게 된다.

도 4의 (c)에 도시된 바와 같이, 게이트전극(G)의 일측 게이트전극(G1) 중 콘택홀(CH1)과 접하는 영역은 삼면 또는 다면의 선분 형상의 패턴영역을 갖는다. 게이트전극(G)의 중앙에 위치하는 패턴영역은 삼면 또는 다면의 선분 형상을 가지며 타측 게이트전극(G2)을 구성하는 두 개의 라인을 연결하게 된다.

도 4의 (d)에 도시된 바와 같이, 게이트전극(G)의 일측 게이트전극(G1) 중 콘택홀(CH1)과 접하는 영역은 반구 형상의 패턴영역을 갖는다. 게이트전극(G)의 중앙에 위치하는 패턴영역은 반구 형상을 가지며 타측 게이트전극(G2)을 구성하는 두 개의 라인을 연결하게 된다.

도 4의 (a) 내지 (d)에서는 박막 트랜지스터(TFT)의 게이트전극(G)의 중앙 영역의 형상이 직선형 또는 비직선형인 것을 일례로 하였다. 그러나, 도시된 형상은 단편적인 예시일 뿐 이외에 다른 형상을 가질 수도 있다.

또한, 본 발명의 제1실시예에 따른 박막 트랜지스터(TFT)는 하기 도 5의 (a) 및 (b)에 도시된 형상으로 게이트전극(G)을 형성하여 게이트전극, 제1전극, 제2전극 중 하나 이상이 다른 전극과의 오버레이 편차로 인한 문제를 방지할 수 있다.

도 5의 (a)에 도시된 바와 같이, 게이트전극(G)의 타측 게이트전극(G2)은 일측 게이트전극(G1)으로부터 연장되어 제1전극(S)과 콘택홀(CH1)을 둘러싸는 영역을 갖는다. 게이트전극(G)의 타측 게이트전극(G2)은 사각형 형상으로 제1전극(S)과 콘택홀(CH1)을 둘러싸는 형상을 가질 수 있다.

도 5의 (b)에 도시된 바와 같이, 게이트전극(G)의 타측 게이트전극(G2)은 일측 게이트전극(G1)으로부터 연장되어 제1전극(S)과 콘택홀(CH1)을 둘러싸는 영역을 갖는다. 게이트전극(G)의 일측 게이트전극(G1)의 중앙영역이 직선 형상일 때, 게이트전극(G)의 타측 게이트전극(G2)은 육각형 형상으로 제1전극(S)과 콘택홀(CH1)을 둘러싸는 형상을 가질 수 있다.

그러나, 도 5의 (a) 및 (b)에 도시된 형상은 단편적인 예시일 뿐, 게이트전극(G)의 일측 게이트전극(G1)의 중앙영역이 직선 형상일 때, 게이트전극(G)의 타측 게이트전극(G2)은 다각형 형상으로 제1전극(S)과 콘택홀(CH1)을 둘러싸는 형상을 가질 수 있다.

이하, 본 발명의 제1실시예에 따른 박막 트랜지스터가 포함된 서브 픽셀의 평면도 및 단면도를 기준으로 설명을 구체화한다.

도 6은 본 발명의 제1실시예에 따른 서브 픽셀의 평면을 나타낸 제1예시도이고, 도 7 및 도 8은 본 발명의 제1실시예에 따른 서브 픽셀을 나타낸 단면도들이다.

도 6에 도시된 바와 같이, 본 발명의 제1실시예에 따른 박막 트랜지스터(TFT)는 하부기판(160a) 상에 형성된 서브 픽셀(SP)에 포함된다. 서브 픽셀(SP)의 형상은 제1방향(y)에 대응되는 장축 방향(SPn)의 길이가 제2방향(x)에 대응되는 단축 방향(SPw)의 길이보다 긴 것을 일례로 하지만 이에 한정되지 않는다.

데이터라인(DL)은 하부기판(160a) 상에서 제1방향(y 방향 또는 장축 방향)으로 배치(또는 배선)되고, 게이트라인(GL)은 하부기판(160a) 상에서 제2방향(x 방향 또는 단축 방향)으로 배치된다.

본 발명의 제1실시예에 따르면 박막 트랜지스터(TFT)는 서브 픽셀(SP)의 장축 방향(SPn)을 기준으로 하고 이를 반으로 양분했을 때, 제1개구부(AA1)와 제2개구부(AA2)를 구분하는 중앙 영역(CA)에 위치하도록 배치될 수 있다.

본 발명의 제1실시예에 따르면 박막 트랜지스터(TFT)를 서브 픽셀(SP)의 중앙 영역에 배치함으로써 개구율을 증가시킬 수 있다. 그 이유는 박막 트랜지스터(TFT)가 인접하는 두 개의 서브 픽셀의 중앙 영역에 걸쳐 형성되기 때문에 이전의 다른 구조들 대비 여유 있는 설계 마진을 확보할 수 있기 때문이다.

박막 트랜지스터(TFT)가 도 6과 같이 배치된 경우, 데이터라인(DL)은 서브 픽셀(SP)의 중앙 영역(CA)에서 좌측 방향으로 돌출된다. 박막 트랜지스터(TFT)의 돌출되는 부분은 데이터라인(DL)이 되면서 제2전극이 된다. 설명의 편의를 위해, 게이트전극과 제1전극의 도시를 생략하였지만, 이의 구조는 도 4 또는 도 5에 설명된 구조 중 하나로 선택된다.

박막 트랜지스터(TFT)가 도 6과 같이 배치됨에 따라, 게이트라인(GL)은 서브 픽셀(SP)의 중앙 영역(CA)을 따라 위치하도록 배치된다. 게이트라인(GL)을 서브 픽셀(SP)의 중앙 영역(CA)에 배치하더라도 제1개구부(AA1)와 제2개구부(AA2)를 통해 출사된 광의 혼합이 일어나므로 두 영역이 단절되는 현상은 발생하지 않는다.

도 7에 도시된 바와 같이, 하부기판(160a) 상에는 일측 게이트전극(161a, G1)과 타측 게이트전극(161b, G2)로 이루어진 게이트전극(161, G)이 형성된다. 게이트전극(161, G) 상에는 제1절연막(162)이 형성된다. 제1절연막(162) 상에는 반도체층(163)이 형성된다. 반도체층(163) 상에는 제2전극(164a, D)과 제1전극(164b, S)이 형성된다. 제2전극(164a, D)과 제1전극(164b, S) 상에는 제2절연막(165)이 형성된다. 제2절연막(165) 상에는 게이트전극(G)과 미중첩하도록 공통전극(166, 2)이 형성된다. 제2절연막(165) 상에는 공통전극(166, 2)을 덮도록 제3절연막(167)이 형성된다. 제3절연막(167) 상에는 하부에 노출된 제1전극(164b, S)에 연결되도록 화소전극(168, 1)이 형성된다.

도 3 내지 도 8에 도시된 바와 같이, 게이트전극(161, G)은 제2전극(164a, D)과 제1전극(164b, S)을 구성하는 데이터금속층(164a, 164b)을 둘러싸도록 형성된다.

특히 게이트전극(161, G) 중 타측 게이트전극(161b, G2)이 데이터금속층(164a, 164b)의 제1전극(164b, S)을 둘러싸게 된다. 그러므로 박막 트랜지스터의 제조 공정 상에서 오버레이 편차가 발생하더라도 게이트 소오스 간의 커패시터(Cgs_B, Cgs, Cgs_B')(또는 기생 커패시턴스; 이하 박막 트랜지스터의 Cgs로 약기함)값이 큰 폭으로 변하는 문제는 방지된다.

한편, 도 3 내지 도 5에 도시된 바와 같이, 화소전극(1)은 콘택홀(CH1)을 통해 제1전극(164b, S)과 접촉하는 제1영역, 제1영역으로부터 연장되며 게이트라인(GL)과 수직 중첩하도록 배치된 제2영역 및 제2영역으로부터 연장되며 개구부로 뻗어나가는 제2영역을 갖는다.

화소전극의 제3영역 중 타측 게이트전극(161b, G2)과 인접하는 부분은 게이트전극(161, G)과 중첩하는 영역을 최소화하며 개구부로 뻗어나갈 수 있도록 타측 게이트전극(161b, G2)의 구부러진 면에 대응하여 좌측으로 구부러진 형상을 갖는다.

반면, 화소전극의 제3영역 중 타측 게이트전극(161b, G2)과 비인접하는 부분은 우측으로 구부러진 형상을 갖는다. 이때, 화소전극의 제3영역 중 좌측으로 구부러진 부분은 우측으로 구부러진 부분보다 가파른 기울기를 갖는다. 그 이유는 타측 게이트전극(161b, G2)과 인접하는 부분에서 게이트전극(161, G)과 중첩하는 영역을 최소화해야 하기 때문이다.

도 9 내지 도 13은 본 발명의 제1실시예에 따른 서브 픽셀을 제조하기 위한 공정 흐름을 나타낸 도면들이며, 도 14는 도 3에 도시된 박막 트랜지스터를 기반으로 서브 픽셀을 구현할 때의 이점을 설명하기 위한 도면이고, 도 15는 본 발명의 제1실시예에 따른 서브 픽셀의 평면을 나타낸 제2예시도이다.

본 발명의 제1실시예에 따른 서브 픽셀을 제조하기 위한 방법을 공정별로 구분하여 설명하면 다음과 같다.

도 9에 도시된 바와 같이, 하부기판(160a) 상에 게이트금속층(161, G)을 형성한다. 게이트금속층(161, G)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 게이트금속층(161, G)은 박막 트랜지스터의 게이트전극이 되는 부분(161, G)과 게이트라인이 되는 부분을 포함한다.

도 10에 도시된 바와 같이, 하부기판(160a) 상에 형성된 게이트금속층(161, G)을 덮도록 제1절연막(162)을 형성한다. 제1절연막(162)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다. 제1절연막(162)은 게이트절연막으로 정의될 수 있다.

제1절연막(162) 상에 반도체층(163)을 형성한다. 반도체층(163)은 실리콘(Si) 계열, 산화물(Oxide) 계열, 탄소나노튜브(CNT)를 포함하는 그라핀(Grephene) 계열, 나이트라이드(Nitride) 계열, 유기 반도체 계열 중 하나로 선택될 수 있다.

반도체층(163) 상에 데이터금속층(164)을 형성한다. 데이터금속층(164)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.

데이터금속층(164)은 박막 트랜지스터(TFT)의 제2전극과 제1전극이 되는 부분(164, TFT)과 데이터라인이 되는 부분(164, DL)을 포함한다. 박막 트랜지스터(TFT)의 제2전극과 제1전극이 되는 부분(164, TFT)은 반도체층(163)은 물론이고 게이트전극의 일부와 수직 중첩되는 영역을 갖는다. 한편, 반도체층(163)과 데이터금속층(164)을 형성할 때에는 동일한 마스크를 이용하여 이들을 연속 증착한 이후 패터닝할 수 있다.

도 11에 도시된 바와 같이, 제1절연막(162) 상에 형성된 데이터금속층(164)을 덮도록 제2절연막(165)을 형성한다. 제2절연막(165)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다. 제2절연막(165)은 제1보호막으로 정의될 수 있다.

제2절연막(165) 상에 공통전극금속층(166, 2)을 형성한다. 공통전극금속층(166, 2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide)와 같은 산화물 재료로 선택될 수 있다. 공통전극금속층(166, 2)이 박막 트랜지스터 영역(TFTA)의 주위를 둘러싸는 공통전극 형상을 갖도록 패터닝한다. 데이터금속층(164)이 박막 트랜지스터 영역(TFTA) 내에서 제2전극(164a, D)과 제1전극(164b, S)으로 분리되도록 패터닝한다.

도 12에 도시된 바와 같이, 제2절연막(165) 상에 형성된 공통전극금속층(166, 2)을 덮도록 제3절연막(167)을 형성한다. 제3절연막(167)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다.

제3절연막(167)의 표면을 통해 박막 트랜지스터의 제1전극(164b, S)을 노출하는 콘택홀(CH1)이 형성되도록 패터닝한다. 제3절연막(167)은 제2보호막으로 정의될 수 있다.

도 13에 도시된 바와 같이, 제3절연막(167) 상에 화소전극층(168, 1)을 형성한다. 화소전극층(168, 1)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide)와 같은 산화물 재료로 선택될 수 있다.

화소전극층(168, 1)이 콘택홀(CH1)을 통해 노출된 박막 트랜지스터의 제1전극(164b, S)에 연결됨은 물론 개구부에서 핑거 형상을 갖도록 패터닝한다.

앞서 언급하였듯이, 본 발명의 제1실시예는 게이트전극(161, G)과 데이터금속층(164a, 164b)의 구조 개선을 통해 박막 트랜지스터의 Cgs값의 변동 폭을 최소화하게 된다.

도 14의 (a)에 도시된 바와 같이, 박막 트랜지스터의 제조 공정 상에서 오버레이 편차가 발생하지 않는 경우 박막 트랜지스터의 Cgs는 모든 하부기판 상에서 유사 동일한 형태로 나타나게 된다.

도 14의 (b)와 같이 x1 방향(SD 좌측 이동)으로 오버레이 편차 발생하게 될 경우, 박막 트랜지스터의 제1전극 및 제2전극이 되는 데이터금속층은 좌측으로 이동하게 된다. 이 경우에도 박막 트랜지스터의 제1전극 및 제2전극은 게이트전극으로부터 벗어나지만 이들 간의 수직 중첩은 유지된다.

도 14의 (c)와 같이 x2 방향(SD 우측 이동)으로 오버레이 편차 발생하게 될 경우, 박막 트랜지스터의 제1전극 및 제2전극이 되는 데이터금속층은 우측으로 이동하게 된다. 이 경우에도 박막 트랜지스터의 제1전극 및 제2전극은 게이트전극으로부터 벗어나지만 이들 간의 수직 중첩은 유지된다.

도 14의 (d)와 같이 y1 방향(SD 하측 이동)으로 오버레이 편차 발생하게 될 경우, 박막 트랜지스터의 제1전극 및 제2전극이 되는 데이터금속층은 하측으로 이동하게 된다. 이 경우에도 박막 트랜지스터의 제1전극 및 제2전극은 게이트전극으로부터 벗어나지만 이들 간의 수직 중첩은 유지된다.

도 14의 (e)와 같이 y2 방향(SD 상측 이동)으로 오버레이 편차 발생하게 될 경우, 박막 트랜지스터의 제1전극 및 제2전극이 되는 데이터금속층은 상측으로 이동하게 된다. 이 경우에도 박막 트랜지스터의 제1전극 및 제2전극은 게이트전극으로부터 벗어나지만 이들 간의 수직 중첩은 유지된다.

도 14의 (b) 내지 (e)의 현상을 통해 알 수 있듯이, 박막 트랜지스터의 제조 공정 상에서 발생하는 오버레이 편차에 의해 제1전극 및 제2전극이 되는 데이터금속층은 게이트전극으로부터 벗어나지만 이들 간의 수직 중첩은 유지된다. 그 이유는 게이트전극이 제1전극 또는 제2전극이 되는 데이터금속층의 주변을 감싸고 있기 때문이다.

이 때문에, 박막 트랜지스터의 제조 공정 상에서 좌측, 우측, 하측 및 상측 방향 중 하나 이상의 방향으로 오버레이 편차가 발생하더라도 전극 간의 이격차가 크게 발생하지 않는 범위를 가지며 수직 중첩을 유지할 수 있게 된다. 이로 인하여, 박막 트랜지스터의 Cgs는 전체적으로 동등한 수준을 유지할 수 있게 되고 아울러 액정패널 전반의 변동폭이 크게 나타나지 않게 되므로 표시품질의 향상을 기대할 수 있게 된다.

도 15에 도시된 바와 같이, 본 발명의 제1실시예에 따른 박막 트랜지스터(TFT)는 하부기판(160a) 상에 형성된 제11 또는 제21서브 픽셀(SP11 또는 SP21)에 포함된다.

제11 및 제21서브 픽셀(SP11, SP21)의 형상은 제1방향(y)에 대응되는 장축 방향의 길이가 제2방향(x)에 대응되는 단축 방향의 길이보다 긴 것을 일례로 하지만 이에 한정되지 않는다.

본 발명의 제1실시예에 따르면 박막 트랜지스터(TFT)는 제11서브 픽셀(SP11)과 제21서브 픽셀(SP21)의 사이에 위치하되, 제11 또는 제21서브 픽셀(SP11 또는 SP21)을 구동하도록 접속된다.

박막 트랜지스터(TFT)가 도 15와 같이 배치된 경우, 데이터라인(DL)은 제11 및 제21서브 픽셀(SP11, SP21)의 사이에서 좌측 방향으로 돌출된다. 박막 트랜지스터(TFT)의 돌출되는 부분은 데이터라인(DL)이 되면서 제2전극이 된다. 설명의 편의를 위해, 게이트전극과 제1전극의 도시를 생략하였지만, 이의 구조는 도 4 또는 도 5에 설명된 구조 중 하나로 선택된다.

박막 트랜지스터(TFT)가 도 15와 같이 배치됨에 따라, 게이트라인(GL)은 제11 및 제21서브 픽셀(SP11, SP21)의 사이를 따라 위치하도록 배치된다. 게이트라인(GL)이 배치된 제11 및 제21서브 픽셀(SP11, SP21) 사이에는 블랙매트릭스 등이 형성되므로 광의 간섭에 의해 두 서브 픽셀 간의 혼색 현상은 발생하지 않는다.

한편, 도 6 및 도 15의 설명에서는 서브 픽셀의 중앙 영역과 서브 픽셀과 서브 픽셀 간의 사이에 박막 트랜지스터(TFT)가 위치하는 것을 일례로 하였다. 그러나 이는 예시일뿐 박막 트랜지스터(TFT)의 위치는 이에 한정되지 않는다.

<제2실시예>

도 16은 본 발명의 제2실시예에 따른 서브 픽셀의 평면을 나타낸 예시도이고, 도 17은 본 발명의 제2실시예에 따른 박막 트랜지스터의 평면을 나타낸 도면이며, 도 18은 도 17에 도시된 박막 트랜지스터가 포함된 서브 픽셀을 나타낸 단면도이고, 도 19는 본 발명의 제2실시예에 따른 박막 트랜지스터의 게이트전극의 변형 예시도이다.

도 16에 도시된 바와 같이, 본 발명의 제2실시예에 따른 박막 트랜지스터(TFT)는 하부기판(160a) 상에 형성된 서브 픽셀(SP)에 포함된다. 서브 픽셀(SP)의 형상은 제1방향(y)에 대응되는 장축 방향(SPn)의 길이가 제2방향(x)에 대응되는 단축 방향(SPw)의 길이보다 긴 것을 일례로 하지만 이에 한정되지 않는다.

본 발명의 제2실시예에 따르면 박막 트랜지스터(TFT)는 서브 픽셀(SP)의 장축 방향(SPn)을 기준으로 하고 이를 반으로 양분했을 때, 제1개구부(AA1)와 제2개구부(AA2)를 구분하는 중앙 영역(CA)에 위치하도록 배치될 수 있다.

박막 트랜지스터(TFT)가 도 16과 같이 배치된 경우, 데이터라인(DL)은 서브 픽셀(SP)의 중앙 영역(CA)에서 좌측 방향으로 돌출된다. 박막 트랜지스터(TFT)의 돌출되는 부분은 데이터라인(DL)이 되면서 제2전극이 된다.

박막 트랜지스터(TFT)가 도 16과 같이 배치됨에 따라, 게이트라인(GL)은 서브 픽셀(SP)의 중앙 영역(CA)을 따라 위치하도록 배치된다. 게이트라인(GL)을 서브 픽셀(SP)의 중앙 영역(CA)에 배치하더라도 제1개구부(AA1)와 제2개구부(AA2)를 통해 출사된 광의 혼합이 일어나므로 두 영역이 단절되는 현상은 발생하지 않는다.

도 17에 도시된 바와 같이, 본 발명의 제2실시예에 따른 박막 트랜지스터(TFT)는 하부기판(160a) 상에 형성된 데이터라인(DL)과 게이트라인(GL)에 의해 정의된다. 구체적으로, 박막 트랜지스터(TFT)의 제2전극(D)은 데이터라인(DL)에 연결되고 게이트전극(G)은 게이트라인(GL)에 연결되고 제1전극(S)은 화소전극(1)에 연결된다.

데이터라인(DL)은 하부기판 상에서 제1방향(y 방향 또는 수직 방향)으로 배치(또는 배선)되고, 게이트라인(GL)은 하부기판 상에서 제2방향(x 방향 또는 수평 방향)으로 배치된다.

제2전극(D)은 수직하게 뻗은 데이터라인(DL)으로부터 일측을 향하여 돌출되도록 구부러진 형상을 갖는다. 구체적으로, 제2전극(D)은 도면과 같이 5개의 선분이 구부러짐에 따라 디귿(ㄷ)자 형상과 유사한 형태를 갖게 된다. 그러나 이는 하나의 예시일 뿐, 제2전극(D)은 3개의 선분이 구부러짐에 따라 디귿(ㄷ)자 형상과 동일한 형태를 갖게 될 수도 있다.

게이트전극(G)은 일측 게이트전극(G1)과 타측 게이트전극(G2)을 갖는다. 구체적으로, 일측 게이트전극(G1)은 제2전극(D)의 구부러진 형상에 대응되는 영역과 더불어 채널영역(CHA)을 덮고 제1전극(S)과 일부 수직 중첩하는 영역을 갖는다. 그리고 타측 게이트전극(G2)은 일측 게이트전극(G1)으로부터 연장되어 제1전극(S)과 콘택홀(CH1)을 둘러싸는 영역을 갖는다. 타측 게이트전극(G2)은 콘택홀(CH1)로부터 일정 거리 이격되며 제1전극(S)과 콘택홀(CH1)을 둘러싸는 영역이 일측 게이트전극(G1)의 구부러진 형상에 대응되도록 구부러진다.

화소전극(1)과 공통전극(2)은 하부기판 상에 형성된 박막 트랜지스터(TFT)를 기준으로 형성된다. 구체적으로, 화소전극(1)은 콘택홀(CH1)을 통해 노출된 제1전극(S)에 연결된다.

공통전극(2)은 공통전압라인(미도시)에 연결된다. 공통전극(2)은 게이트전극(G)과 미중첩하도록 하부기판의 모든 서브 픽셀 영역에 걸쳐 공통 전극 형태(또는 전면 전극 형태)로 형성된다.

한편, 본 발명의 제2실시예에 따른 박막 트랜지스터(TFT) 또한 도 4의 (a) 내지 (d)에 도시된 형상으로 게이트전극(G)을 형성하여 게이트전극, 제1전극, 제2전극 중 하나 이상이 다른 전극과의 오버레이(overlay) 편차(또는 변동)로 인한 문제를 방지할 수 있다.

한편, 화소전극(1)은 콘택홀(CH1)을 통해 제1전극(S)과 접촉하는 제1영역, 제1영역으로부터 연장되며 게이트라인(GL)과 수직 중첩하도록 배치된 제2영역 및 제2영역으로부터 연장되며 개구부로 뻗어나가는 제2영역을 갖는다.

화소전극의 제3영역은 타측 게이트전극(G2)과의 인접 여부 및 중첩 여부와 무관하게 개구부로 뻗어나갈 수 있다. 이에 따라, 화소전극의 제3영역 중 타측 게이트전극(G2)과 인접하는 부분과 비인접하는 부분은 유사 동일하게 우측으로 구부러진 형상을 갖는다. 한편, 화소전극(1)의 경우, 도 17의 (a)나 (b)와 같이 타측 게이트전극(G2)과 인접하는 부분에서 개구부로 뻗어나가는 전극의 형상이 상이할 수 있다.

도 18에 도시된 바와 같이, 하부기판(160a) 상에는 일측 게이트전극(161a, G1)과 타측 게이트전극(161b, G2)로 이루어진 게이트전극(161, G)이 형성된다. 게이트전극(161, G) 상에는 제1절연막(162)이 형성된다. 제1절연막(162) 상에는 반도체층(163)이 형성된다. 반도체층(163) 상에는 제2전극(164a, D)과 제1전극(164b, S)이 형성된다. 제2전극(164a, D)과 제1전극(164b, S) 상에는 제2절연막(165)이 형성된다. 제2절연막(165) 상에는 게이트전극(161, G)과 일부 영역이 중첩하도록 공통전극(166, 2)이 형성된다. 제2절연막(165) 상에는 공통전극(166, 2)을 덮도록 제3절연막(167)이 형성된다. 제3절연막(167) 상에는 하부에 노출된 제1전극(164b, S)에 연결되도록 화소전극(168, 1)이 형성된다.

도 18에 도시된 바와 같이, 공통전극(166, 2)의 일부는 타측 게이트전극(161b, G2)과 수직 중첩하는 영역을 갖는다. 공통전극(166, 2)에는 화소전극(168, 1)이나 게이트전극(161, G)을 통해 전달되는 전압보다 낮은 공통전압이 공급된다.

공통전극(166, 2)을 통해 전달되는 공통전압은 타측 게이트전극(161b, G2)의 전계(E-field)를 차폐할 수 있을 만큼 레벨이 낮다. 때문에, 공통전극(166, 2)의 일부를 타측 게이트전극(161b, G2)과 수직 중첩하게 되면 박막 트랜지스터의 Cgs 발생을 억제할 수 있게 된다.

이로 인하여, 본 발명의 제2실시예에 따른 박막 트랜지스터의 구조는 공통전극(166, 2)과 타측 게이트전극(161b, G2)이 중첩하는 구조를 갖게 되므로, 화소전극(168, 1)의 제3영역과 타측 게이트전극(G2) 간의 중첩 영역을 최소화하지 않아도 된다.

반면, 본 발명의 제1실시예에 따른 박막 트랜지스터의 구조는 공통전극(166, 2)과 타측 게이트전극(161b, G2)이 비중첩하는 구조를 갖게 되므로, 화소전극(168, 1)의 제3영역과 타측 게이트전극(G2) 간의 중첩 영역을 최소화해야 한다.

도 19의 (a)에 도시된 바와 같이, 게이트전극(G)의 일측 게이트전극(G1) 중 콘택홀(CH1)과 접하는 영역은 누운 브이(<)자 형상의 패턴영역을 갖는다. 게이트전극(G)의 중앙에 위치하는 패턴영역은 브이(V)자 또는 누운 브이(<)자 형상을 가지며 타측 게이트전극(G2)을 구성하는 두 개의 라인을 연결하게 된다.

그리고 게이트전극(G)의 타측 게이트전극(G2)은 일측 게이트전극(G1)으로부터 연장되어 제1전극과 콘택홀(CH1)을 둘러싸는 영역을 갖는다. 게이트전극(G)의 타측 게이트전극(G2)은 일측 게이트전극(G1)의 좌측 외곽 형상에 대응하여 구부러진 형상을 가질 수 있다.

도 19의 (b)에 도시된 바와 같이, 게이트전극(G)의 일측 게이트전극(G1) 중 콘택홀(CH1)과 접하는 영역은 누운 브이(<)자 형상의 패턴영역을 갖는다. 게이트전극(G)의 중앙에 위치하는 패턴영역은 브이(V)자 또는 누운 브이(<)자 형상을 가지며 타측 게이트전극(G2)을 구성하는 두 개의 라인을 연결하게 된다.

그리고 게이트전극(G)의 타측 게이트전극(G2)은 일측 게이트전극(G1)으로부터 연장되어 제1전극과 콘택홀(CH1)을 둘러싸는 영역을 갖는다. 게이트전극(G)의 타측 게이트전극(G2)은 일측 게이트전극(G1)의 좌측 외곽 형상과 달리 사각형 형상을 가질 수 있다.

도 19의 (c)에 도시된 바와 같이, 게이트전극(G)의 일측 게이트전극(G1) 중 콘택홀(CH1)과 접하는 영역은 수직 방향의 직선 형상의 패턴영역을 갖는다. 게이트전극(G)의 중앙에 위치하는 패턴영역은 수직 방향의 직선 형상을 가지며 타측 게이트전극(G2)을 구성하는 두 개의 라인을 연결하게 된다.

도 19의 (d)에 도시된 바와 같이, 게이트전극(G)의 일측 게이트전극(G1) 중 콘택홀(CH1)과 접하는 영역은 디귿(ㄷ)자 또는 누운 U자 형상의 패턴영역을 갖는다. 게이트전극(G)의 중앙에 위치하는 패턴영역은 디귿(ㄷ)자 또는 누운 U자 형상을 가지며 타측 게이트전극(G2)을 구성하는 두 개의 라인을 연결하게 된다.

도 19의 (a) 내지 (d)를 통해 알 수 있듯이, 본 발명의 제2실시예 또한 오버레이(overlay) 편차(또는 변동)로 인하여 박막 트랜지스터(TFT)의 Cgs값이 큰 폭으로 변하는 문제를 방지하기 위해 게이트전극(G)을 다양한 형상으로 형성할 수 있다. 또한, 본 발명의 제2실시예는 공통전극(2)의 전계 차폐로 인하여 박막 트랜지스터(TFT)의 Cgs 발생을 억제할 수 있는바, 화소전극(1)을 다양한 형상으로 형성할 수 있다.

<제3실시예>

도 20은 본 발명의 제3실시예에 따른 서브 픽셀의 평면을 나타낸 제1예시도이고, 도 21 내지 도 25는 본 발명의 제3실시예에 따른 서브 픽셀을 제조하기 위한 공정 흐름을 나타낸 도면들이며, 도 26은 도 20에 도시된 박막 트랜지스터를 기반으로 서브 픽셀을 구현할 때의 이점을 설명하기 위한 도면이다.

도 20에 도시된 바와 같이, 본 발명의 제3실시예에 따른 서브 픽셀은 하부기판(160a) 상에 형성된 데이터라인(DL)과 게이트라인(GL)에 의해 정의된다. 서브 픽셀에는 박막 트랜지스터(TFT), 화소전극(1) 및 공통전극(2)이 포함된다.

박막 트랜지스터(TFT)의 제2전극(D)은 데이터라인(DL)에 연결되고 게이트전극(G)은 게이트라인(GL)에 연결되고 제1전극(S)은 화소전극(1)에 연결된다.

데이터라인(DL)은 하부기판(160a) 상에서 제1방향(y 방향 또는 수직 방향)으로 배치(또는 배선)되고, 게이트라인(GL)은 하부기판(160a) 상에서 제2방향(x 방향 또는 수평 방향)으로 배치된다. 데이터라인(DL)은 제2전극(D)이 형성된 위치에 대응하여 다수의 선분으로 이루어진 돌출 영역(데이터 라인이 좌우로 분기됨)을 갖고, 게이트라인(GL)은 게이트전극(G)이 형성되는 위치에 대응하여 직선 영역을 갖는다.

제1전극(S)은 게이트전극(G)과 모두 수직 중첩하는 영역과 콘택홀(CH1)에 의해 노출되는 영역을 갖는다. 제1전극(S)은 콘택홀(CH1)에 의해 노출되는 영역보다 게이트전극(G)과 중첩하는 영역이 더 넓을 수 있다. 제1전극(S)은 애자(ㅐ) 형상 또는 누운 H자 형상과 유사한 형태를 갖는다.

제2전극(D)은 수직하게 뻗은 데이터라인(DL)으로부터 일측 및 타측(좌우측)을 향하여 분기(또는 돌출)되며 중앙에 공간이 형성되도록 구부러진 형상을 갖는다. 이는 데이터라인(DL)이 좌우측으로 분기 되었다라고 설명될 수도 있다.

구체적으로, 제2전극(D)은 자신의 좌우측에 위치하는 화소전극(1)을 향하여 돌출되며 중앙에 공간이 형성되도록 구부러진 형상을 갖는다. 제2전극(D)은 중앙에 공간을 갖도록 돌출된 전극이 데이터라인(DL)을 기준으로 좌우 대칭 및 제1전극(S)을 기준으로 상하 대칭 하도록 형성될 수 있다.

제2전극(D)은 도면과 같이 4개의 선분이 구부러짐에 따라 사각형(□) 또는 미음(ㅁ)자 형상과 유사한 형태를 갖게 된다. 그러나 이는 하나의 예시일 뿐, 제2전극(D)은 N(N은 4 이상의 정수)개의 선분이 구부러짐에 따라 사각형 형상과 유사한 형태의 폐곡선을 갖게 될 수도 있다.

게이트전극(G)은 제2전극(D)의 형상과 유사한 형상을 갖는다. 게이트전극(G)은 제1전극(S) 및 제2전극(D)의 일부와 중첩하는 영역을 갖는다. 게이트전극(G)은 제2전극(D)의 외곽에 대응되고 제2전극(D)이 차지하는 면적 중 중앙의 빈 공간의 일부를 채우는 사각형(□) 또는 미음(ㅁ)자 형상을 갖는다. 게이트전극(G)은 제2전극(D)의 구부러진 형상에 대응되는 영역의 일부와 더불어 채널영역(CHA)을 덮고 제1전극(S)의 일부와 중첩하는 영역을 갖는다. 채널영역(CHA)은 데이터라인(DL)과 동일선상에 위치한다.

공통전극(2)은 공통전압라인(미도시)에 연결된다. 공통전극(2)은 제2전극(D)에 의해 형성된 사각형(□) 또는 미음(ㅁ)자 형상의 공간과 미중첩하도록 형성된다. 공통전극(2)은 게이트전극(G)과 미중첩하며 하부기판(160a)의 모든 서브 픽셀 영역에 걸쳐 공통 전극 형태(또는 전면 전극 형태)로 형성된다.

화소전극(1)은 하부기판(160a) 상에 형성된 데이터라인(DL) 또는 박막 트랜지스터(TFT)를 기준으로 좌우로 배치된 핑거를 갖도록 형성된다. 화소전극(1)은 콘택홀(CH1)을 통해 노출된 제1전극(S)에 연결되며 제2전극(D)에 의해 형성된 사각형(□) 또는 미음(ㅁ)자 형상의 공간과 미중첩하도록 형성된다. 화소전극(1)의 일측은 좌측으로 배치되며 다수의 핑거를 갖고 화소전극(1)의 타측은 우측으로 배치되며 다수의 핑거를 갖는다. 화소전극(1)은 게이트라인(GL)의 기울기에 대응하는 기울기를 갖도록 배치된 핑거를 갖는다.

본 발명의 제3실시예에 따른 서브 픽셀을 제조하기 위한 방법을 공정별로 구분하여 설명하면 다음과 같다.

도 21에 도시된 바와 같이, 하부기판(160a) 상에 게이트금속층(161, G)을 형성한다. 게이트금속층(161, G)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 게이트금속층(161, G)은 박막 트랜지스터의 게이트전극이 되는 부분(161a, G)과 게이트라인(GL)이 되는 부분을 포함한다.

도 22에 도시된 바와 같이, 하부기판(160a) 상에 형성된 게이트금속층(161, G)을 덮도록 제1절연막(162)을 형성한다. 제1절연막(162)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다. 제1절연막(162)은 게이트절연막으로 정의될 수 있다.

데이터금속층(164)은 박막 트랜지스터(TFT)의 제2전극과 제1전극이 되는 부분(164, TFT)과 데이터라인이 되는 부분(164, DL)을 포함한다. 박막 트랜지스터의 제2전극과 제1전극이 되는 부분(164, TFT)은 반도체층(163)은 물론이고 게이트전극(161, G)의 일부와 수직 중첩되는 영역을 갖는다. 한편, 반도체층(163)과 데이터금속층(164)을 형성할 때에는 동일한 마스크를 이용하여 이들을 연속 증착한 이후 패터닝할 수 있다.

도 23에 도시된 바와 같이, 제1절연막(162) 상에 형성된 데이터금속층(164)을 덮도록 제2절연막(165)을 형성한다. 제2절연막(165)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다. 제2절연막(165)은 제1보호막으로 정의될 수 있다.

제2절연막(165) 상에 공통전극금속층(166, 2)을 형성한다. 공통전극금속층(166, 2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide)와 같은 산화물 재료로 선택될 수 있다. 공통전극금속층(166, 2)이 박막 트랜지스터 영역(TFTA)의 주위(또는 데이터라인으로부터 돌출된 영역)를 둘러싸는 공통전극 형상을 갖도록 패터닝한다. 데이터금속층(164)이 박막 트랜지스터 영역(TFTA) 내에서 제2전극(164a, D)과 제1전극(164b, S)으로 분리되도록 패터닝한다.

도 24에 도시된 바와 같이, 제2절연막(165) 상에 형성된 공통전극금속층(166, 2)을 덮도록 제3절연막(167)을 형성한다. 제3절연막(167)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 이루어질 수 있다.

도 25에 도시된 바와 같이, 제3절연막(167) 상에 화소전극층(168, 1)을 형성한다. 화소전극층(168, 1)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide)와 같은 산화물 재료로 선택될 수 있다.

화소전극층(168, 1)이 콘택홀(CH1)을 통해 노출된 박막 트랜지스터(TFT)의 제1전극(164b, S)에 연결됨은 물론 개구부에서 핑거 형상을 갖도록 패터닝한다.

앞서 언급하였듯이, 본 발명의 제3실시예는 게이트전극(161, G)과 데이터금속층(164a, 164b)의 구조 개선을 통해 박막 트랜지스터의 Cgs값의 변동 폭을 최소화하게 된다.

도 26의 (a)에 도시된 바와 같이, 박막 트랜지스터의 제조 공정 상에서 오버레이 편차가 발생하지 않는 경우 박막 트랜지스터의 Cgs는 모든 하부기판 상에서 유사 동일한 형태로 나타나게 된다.

도 26의 (b)와 같이 x1 방향(SD 좌측 이동)으로 오버레이 편차 발생하게 될 경우, 박막 트랜지스터의 제1전극 및 제2전극이 되는 데이터금속층은 좌측으로 이동하게 된다. 이 경우에도 박막 트랜지스터의 제1전극 및 제2전극은 게이트전극으로부터 벗어나지만 이들 간의 수직 중첩은 유지된다.

도 26의 (c)와 같이 x2 방향(SD 우측 이동)으로 오버레이 편차 발생하게 될 경우, 박막 트랜지스터의 제1전극 및 제2전극이 되는 데이터금속층은 우측으로 이동하게 된다. 이 경우에도 박막 트랜지스터의 제1전극 및 제2전극은 게이트전극으로부터 벗어나지만 이들 간의 수직 중첩은 유지된다.

도 26의 (d)와 같이 y1 방향(SD 하측 이동)으로 오버레이 편차 발생하게 될 경우, 박막 트랜지스터의 제1전극 및 제2전극이 되는 데이터금속층은 하측으로 이동하게 된다. 이 경우에도 박막 트랜지스터의 제1전극 및 제2전극은 게이트전극으로부터 벗어나지만 이들 간의 수직 중첩은 유지된다.

도 26의 (e)와 같이 y2 방향(SD 상측 이동)으로 오버레이 편차 발생하게 될 경우, 박막 트랜지스터의 제1전극 및 제2전극이 되는 데이터금속층은 상측으로 이동하게 된다. 이 경우에도 박막 트랜지스터의 제1전극 및 제2전극은 게이트전극으로부터 벗어나지만 이들 간의 수직 중첩은 유지된다.

도 26의 (b) 내지 (e)의 현상을 통해 알 수 있듯이, 박막 트랜지스터의 제조 공정 상에서 발생하는 오버레이 편차에 의해 제1전극 및 제2전극이 되는 데이터금속층은 게이트전극으로부터 벗어나지만 이들 간의 수직 중첩은 유지된다. 그 이유는 게이트전극이 제1전극 및 제2전극이 되는 데이터금속층의 주변을 감싸고 있기 때문이다.

이상 본 발명의 제3실시예는 데이터라인이 도메인 경계부에 형성되어 있어 투과율 향상의 장점이 있고, 데이터라인을 기준으로 좌우측에 대칭적으로 도메인이 형성되어 있어 이의 비대칭에 의한 화질 저하를 방지할 수 있다. 또한, 본 발명의 제3실시예는 데이터라인이 분기되어 형성되므로 분기된 영역에 의해(다른 영역 대비 라인의 두께가 대략 2배 두껍게 배선 가능하므로) 데이터저항을 낮출 수 있다.

도 27은 본 발명의 제3실시예에 따른 박막 트랜지스터가 포함된 서브 픽셀의 평면을 나타낸 제2예시도이며, 도 28은 본 발명의 실시예들로 구현 가능한 서브 픽셀의 배치 예시도이다.

도 27에 도시된 바와 같이, 본 발명의 제3실시예에 따른 서브 픽셀은 하부기판(160a) 상에 형성된 데이터라인(DL)과 게이트라인(GL)에 의해 정의된다. 서브 픽셀에는 박막 트랜지스터(TFT), 화소전극(1) 및 공통전극(2)이 포함된다.

데이터라인(DL)은 하부기판(160a) 상에서 제1방향(y 방향 또는 수직 방향)으로 배치(또는 배선)되고, 게이트라인(GL)은 하부기판(160a) 상에서 제2방향(x 방향 또는 수평 방향)으로 배치된다. 데이터라인(DL)은 제2전극(D)이 형성된 위치에 대응하여 다수의 선분으로 이루어진 돌출 영역을 갖고, 게이트라인(GL)은 게이트전극(G)이 형성되는 위치에 대응하여 직선 영역을 갖는다.

제1전극(S)은 게이트전극(G)과 모두 수직 중첩하는 영역과 콘택홀(CH1)에 의해 노출되는 영역을 갖는다. 제1전극(S)은 콘택홀(CH1)에 의해 노출되는 영역보다 게이트전극(G)과 모두 수직 중첩하는 영역이 더 넓을 수 있다. 제1전극(S)은 애자(ㅐ) 형상 또는 누운 H자 형상과 유사한 형태를 갖는다. 다만, 제1전극(S)은 일측(도면의 상부)에 위치하는 부분은 사각형을 이루는 반면 타측(도면의 하부)에 위치하는 부분은 다각형을 이루도록 상하 비대칭형으로 형성될 수 있다.

구체적으로, 제2전극(D)은 자신의 좌우측에 위치하는 화소전극(1)을 향하여 돌출되며 중앙에 공간이 형성되도록 구부러진 형상을 갖는다. 제2전극(D)은 도면과 같이 N(N은 4 이상의 정수)개의 선분이 구부러짐에 따라 사각형과 유사한 다각형 형태의 폐곡선을 갖게 된다. 다만, 제2전극(D)은 중앙에 공간을 갖도록 돌출된 전극이 데이터라인(DL)을 기준으로 좌우 대칭 하되, 제1전극(S)을 기준으로 일측(도면의 상부)에 위치하는 부분에 의해 형성된 공간이 타측(도면의 하부)에 위치하는 부분에 의해 형성된 공간보다 넓도록 비대칭형으로 형성될 수 있다.

게이트전극(G)은 제1전극(S) 및 제2전극(D)의 일부와 중첩하는 영역을 갖는다. 게이트전극(G)은 제2전극(D)의 외곽에 대응되고 제2전극(D)이 차지하는 면적 중 중앙의 빈 공간의 일부를 채우는 다각형 형상을 갖는다. 게이트전극(G)은 제1전극(S)과 중첩하는 영역의 일부(제1전극의 중앙에 대응되는 부분)가 제거된(도면 상에서 콘택홀의 반대 방향으로 인입된 또는 함몰된) 패턴부를 갖는다. 게이트전극(G)은 제2전극(D)의 구부러진 형상에 대응되는 영역의 일부와 더불어 채널영역(CHA)을 덮고 제1전극(S)의 일부와 중첩하는 영역을 갖는다.

화소전극(1)은 하부기판(160a) 상에 형성된 데이터라인(DL) 또는 박막 트랜지스터(TFT)를 기준으로 좌우로 배치된 핑거를 갖도록 형성된다. 화소전극(1)은 콘택홀(CH1)을 통해 노출된 제1전극(S)에 연결되며 제1전극(S), 제2전극(D) 및 공통전극(2)의 일부와 모두 중첩하는 영역을 갖는다. 화소전극(1)의 일측은 좌측으로 배치되며 다수의 핑거를 갖고 화소전극(1)의 타측은 우측으로 배치되며 다수의 핑거를 갖는다. 화소전극(1)은 게이트라인(GL)의 기울기에 대응하는 기울기를 갖도록 배치된 핑거를 갖는다.

도 28에 도시된 바와 같이, 본 발명의 제1 및 제2실시예에 따른 서브 픽셀은 제 제2방향(x 방향 또는 수평 방향)으로 배열되도록 배치될 경우 표시패널의 공간 확보에 유리할 것으로 기대된다. 반면, 본 발명의 제3실시예에 따른 서브 픽셀은 제1방향(y 방향 또는 수직 방향)으로 배치될 경우 표시패널의 공간 확보에 유리할 것으로 기대된다.

이상 본 발명은 오버레이 편차(또는 변동)로 인하여 박막 트랜지스터의 Cgs값이 큰 폭으로 변하는 문제(면내 Cgs 편차, 휘도 편차 등)를 방지하여 표시 품질을 균일하게 유지할 수 있는 표시장치를 제공하는 효과가 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

130: 타이밍제어부 140: 게이트구동부
150: 데이터구동부 160: 액정패널
170: 백라이트유닛 TFT: 박막 트랜지스터
161a, G1: 일측 게이트전극 161b, G2: 타측 게이트전극
162: 제1절연막 163: 반도체층
164a, D: 제2전극 164b, S: 제1전극
165: 제2절연막 166, 2: 공통전극
167: 제3절연막 168, 1: 화소전극

Claims

표시패널;
상기 표시패널에 포함된 서브 픽셀; 및
상기 표시패널의 서브 픽셀에 구동신호를 공급하는 구동부를 포함하며,
상기 서브 픽셀은 하부기판 상에 위치하는 제1전극 또는 제2전극을 둘러싸는 게이트전극을 포함하는 박막 트랜지스터와, 콘택홀을 통해 상기 제1전극 또는 상기 제2전극에 연결된 화소전극을 포함하고,
상기 게이트전극은
상기 제1전극 및 상기 제2전극과 중첩하는 영역을 갖는 일측 게이트전극과,
상기 일측 게이트전극으로부터 연장되어 상기 제1전극과 상기 콘택홀을 둘러싸는 영역을 갖는 타측 게이트전극을 포함하는 표시장치.
삭제
제1항에 있어서,
상기 타측 게이트전극은
상기 콘택홀을 이격된 상태로 둘러싸도록 폐곡선 형상을 갖는 표시장치.
제3항에 있어서,
상기 타측 게이트전극은
사각형 또는 다각형 형태로 구부러진 형상을 갖는 표시장치.
제3항에 있어서,
상기 일측 게이트전극은
상기 타측 게이트전극과 함께 폐곡선을 이루는 면의 중앙영역에 직선 또는 비직선 형상의 패턴영역을 갖는 표시장치.
제1항에 있어서,
상기 제2전극은
데이터라인에 연결되고, 인접하는 서브 픽셀을 향하여 돌출되도록 구부러진 형상을 갖는 표시장치.
제1항에 있어서,
상기 박막 트랜지스터는
상기 서브 픽셀의 개구부가 제1개구부와 제2개구부로 구분되도록 중앙 영역에 배치되는 표시장치.
제1항에 있어서,
상기 게이트전극은
외곽이 팔각형꼴을 이루는 표시장치.
제1항에 있어서,
상기 서브 픽셀은
상기 게이트전극과 일부 영역이 중첩하거나 비중첩하는 공통전극을 더 포함하는 표시장치.
표시패널;
상기 표시패널에 포함된 서브 픽셀; 및
상기 표시패널의 서브 픽셀에 구동신호를 공급하는 구동부를 포함하며,
상기 서브 픽셀은 하부기판 상에 위치하는 제1전극과 상기 제1전극을 둘러싸도록 폐곡선 형태로 형성된 제2전극과 상기 제1 및 상기 제2전극과 일부 중첩하는 게이트전극을 포함하는 박막 트랜지스터와, 콘택홀을 통해 상기 제1전극 또는 상기 제2전극에 연결된 화소전극을 포함하고,
상기 박막 트랜지스터의 채널영역은
상기 하부기판 상에 위치하는 데이터라인과 동일한 직선상에 위치하는 표시장치.
제10항에 있어서,
상기 제2전극은
상기 하부기판 상에 위치하는 데이터라인으로부터 일측과 타측으로 분기되며 중앙에 공간이 형성되도록 구부러진 형상 갖는 표시장치.
제10항에 있어서,
상기 제2전극은
N(N은 4 이상의 정수)개의 선분이 구부러짐에 따라 사각형 형상 또는 다각형 형상의 폐곡선을 가지며 상하 좌우가 대칭 또는 비대칭하는 형상을 갖는 표시장치.
제10항에 있어서,
상기 제1전극은
상기 게이트전극과 모두 중첩하는 영역과 상기 콘택홀을 통해 노출되는 영역을 가지며, 상기 콘택홀을 통해 노출되는 영역과 상기 게이트전극과 모두 중첩하는 영역은 비대칭하는 표시장치.
제10항에 있어서,
상기 화소전극은
상기 하부기판 상에 위치하는 데이터라인을 기준으로 좌측으로 배치된 다수의 핑거와 우측으로 배치된 다수의 핑거를 포함하는 표시장치.
삭제