KR102020937B1 - 액정표시장치와 이의 제조방법 - Google Patents

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Abstract

본 발명은 트랜지스터 기판; 트랜지스터 기판 상에 형성된 게이트전극; 게이트전극 상에 형성된 절연막; 절연막 상에 이격되어 형성된 제1반도체층 및 제2반도체층; 제1반도체층 상에 형성된 소오스 및 드레인전극; 제2반도체층 상에 형성된 소오스 및 드레인 금속; 절연막 상에 형성되고 드레인전극에 연결된 화소전극; 절연막 상에 형성되고 소오스 및 드레인전극, 소오스 및 드레인 금속 및 화소전극을 덮는 보호막; 보호막 상에 형성되고 게이트전극과 대응되는 영역에 위치하는 컬럼 스페이서 및 소오스 및 드레인 금속과 대응되는 영역에 위치하는 컬럼 스페이서층; 및 컬럼 스페이서층 및 화소전극과 대응되는 영역에 형성된 공통전극을 포함하는 액정표시장치를 제공한다.

Description

액정표시장치와 이의 제조방법{Liquid Crystal Display Device and Manufacturing Method the same}
본 발명은 액정표시장치와 이의 제조방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 액정표시장치(Liquid Crystal Display: LCD), 유기전계발광표시장치(Organic Light Emitting Diode Display: OLED) 및 플라즈마액정패널(Plasma Display Panel: PDP) 등과 같은 평판 표시장치(Flat Panel Display: FPD)의 사용이 증가하고 있다. 그 중 고해상도를 구현할 수 있고 소형화뿐만 아니라 대형화가 가능한 액정표시장치가 널리 사용되고 있다.
액정표시장치는 박막 트랜지스터 등이 형성된 트랜지스터 기판, 컬러필터 등이 형성된 컬러필터 기판 그리고 이들 사이에 위치하는 액정층으로 구성된다. 액정표시장치 중 IPS(In Plane Switching)나 FFS(Fringe Field Switching) 모드와 같은 방식은 공통전극과 화소전극이 박막 트랜지스터 기판에 형성된다.
IPS나 FFS 모드와 같은 방식의 액정표시장치는 소비전력 저감을 위해 데이터라인의 기생 커패시터와 구동 전압을 감소시켜야 한다. 이를 위해, 종래에는 데이터라인과 공통전극 사이에 형성되는 기생 커패시터를 줄이기 위해 보호막을 두껍게(대략 6000Å 정도) 형성하였다. 기생 커패시터와 구동 전압은 보호막의 두께에 따른 트레이드 오프(trade off) 관계를 갖는다. 즉, 소비전력을 감소시키기 위해서는 보호막의 두께를 증가시켜 기생 커패시터를 낮춰야 한다. 그러나, 이 경우 화소전극과 공통전극 간의 두께 또한 증가하므로, 구동전압의 상승으로 소비전력 저감에 효과가 없다. 그러므로, IPS나 FFS 모드와 같은 방식의 액정표시장치는 구동전압을 감소시키며 소비전력을 저감할 수 있는 방안이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 소비전력을 줄임과 동시에 구동 전압을 감소시킬 수 있는 액정표시장치와 이의 제조방법을 제공하는 것이다.
상술한 과제 해결 수단으로 본 발명은 트랜지스터 기판; 트랜지스터 기판 상에 형성된 게이트전극; 게이트전극 상에 형성된 절연막; 절연막 상에 이격되어 형성된 제1반도체층 및 제2반도체층; 제1반도체층 상에 형성된 소오스 및 드레인전극; 제2반도체층 상에 형성된 소오스 및 드레인 금속; 절연막 상에 형성되고 드레인전극에 연결된 화소전극; 절연막 상에 형성되고 소오스 및 드레인전극, 소오스 및 드레인 금속 및 화소전극을 덮는 보호막; 보호막 상에 형성되고 게이트전극과 대응되는 영역에 위치하는 컬럼 스페이서 및 소오스 및 드레인 금속과 대응되는 영역에 위치하는 컬럼 스페이서층; 및 컬럼 스페이서층 및 화소전극과 대응되는 영역에 형성된 공통전극을 포함하는 액정표시장치를 제공한다.
컬럼 스페이서층은 컬럼 스페이서와 동일한 재료 및 동일한 공정으로 형성될 수 있다.
컬럼 스페이서층의 두께는 컬럼 스페이서의 두께보다 얇을 수 있다.
컬럼 스페이서층의 두께와 보호막의 두께는 반비례 관계를 가질 수 있다.
컬럼 스페이서층의 두께는 4000Å ~ 15000Å의 범위로 형성될 수 있다.
컬럼 스페이서와 컬럼 스페이서층은 블랙 계열의 수지로 형성될 수 있다.
다른 측면에서 본 발명은 트랜지스터 기판 상에 게이트전극을 형성하는 단계; 게이트전극 상에 절연막을 형성하는 단계; 절연막 상에 제1반도체층 및 제2반도체층을 이격하여 형성하는 단계; 제1반도체층 상에 소오스 및 드레인전극을 형성하고, 제2반도체층 상에 소오스 및 드레인 금속을 형성하는 단계; 절연막 상에 드레인전극에 연결되는 화소전극을 형성하는 단계; 절연막 상에 소오스 및 드레인전극, 소오스 및 드레인 금속 및 화소전극을 덮는 보호막을 형성하는 단계; 보호막 상에 게이트전극과 대응되는 영역에 위치하는 컬럼 스페이서 및 소오스 및 드레인 금속과 대응되는 영역에 위치하는 컬럼 스페이서층을 형성하는 단계; 및 컬럼 스페이서층 및 화소전극과 대응되는 영역에 공통전극을 형성하는 단계를 포함하는 액정표시장치의 제조방법을 제공한다.
컬럼 스페이서층과 컬럼 스페이서는 하프톤 마스크를 이용하여 동일한 재료 및 동일한 공정으로 형성할 수 있다.
컬럼 스페이서층의 두께는 컬럼 스페이서의 두께보다 얇게 형성할 수 있다.
컬럼 스페이서층의 두께와 보호막의 두께는 반비례 관계를 갖도록 형성하되, 컬럼 스페이서층의 두께는 4000Å ~ 15000Å의 범위로 형성할 수 있다.
본 발명은 IPS 및 FFS 구조와 같이 데이터라인 상에 ITO 등의 투명 전극이 형성되는 구조에서 발생하는 기생 커패시터를 낮춤과 동시에 화소전극과 공통전극 간의 두께를 낮추어 구동전압을 낮출 수 있는 액정표시장치와 이의 제조방법을 제공하는 효과가 있다. 즉, 본 발명은 소비전력을 줄임과 동시에 구동 전압을 감소시킬 수 있는 효과가 있다.
도 1은 액정표시장치를 개략적으로 나타낸 블록도.
도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도.
도 3은 액정패널을 개략적으로 나타낸 사시도.
도 4는 본 발명의 일 실시예에 따른 서브 픽셀의 평면도.
도 5는 도 4의 A1-A2 영역의 단면도.
도 6은 일 실시예에 따른 데이터라인의 구조도.
도 7은 비교예에 따른 데이터라인의 구조도.
도 8 내지 도 11은 본 발명의 일 실시예에 따른 액정표시장치의 제조방법을 설명하기 위한 일부 단면도.
도 12는 두 개의 도메인을 갖는 서브 픽셀의 평면도.
도 13은 한 개의 도메인을 갖는 서브 픽셀의 평면도.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
도 1은 액정표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이며, 도 3은 액정패널을 개략적으로 나타낸 사시도이다.
액정표시장치에는 타이밍제어부(130), 게이트구동부(140), 데이터구동부(150), 액정패널(160) 및 백라이트유닛(170)이 포함된다.
타이밍제어부(130)는 외부로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭신호(CLK), 데이터신호(DATA)를 공급받는다. 타이밍제어부(130)는 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 클럭신호 등의 타이밍신호를 이용하여 데이터구동부(150)와 게이트구동부(140)의 동작 타이밍을 제어한다. 타이밍제어부(130)는 1 수평기간의 데이터 인에이블 신호를 카운트하여 프레임기간을 판단할 수 있으므로 외부로부터 공급되는 수직 동기신호와 수평 동기신호는 생략될 수 있다. 타이밍제어부(130)에서 생성되는 제어신호들에는 게이트구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터구동부(150)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)가 포함될 수 있다. 게이트 타이밍 제어신호(GDC)에는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 시프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등이 포함된다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트신호가 발생하는 게이트 드라이브 IC(Integrated Circuit)에 공급된다. 게이트 시프트 클럭(GSC)은 게이트 드라이브 IC들에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스(GSP)를 시프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들의 출력을 제어한다. 데이터 타이밍 제어신호(DDC)에는 소스 스타트 펄스(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE) 등이 포함된다. 소스 스타트 펄스(SSP)는 데이터구동부(150)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터구동부(150) 내에서 데이터의 샘플링 동작을 제어하는 클럭신호이다. 소스 출력 인에이블신호(SOE)는 데이터구동부(150)의 출력을 제어한다. 한편, 데이터구동부(150)에 공급되는 소스 스타트 펄스(SSP)는 데이터전송 방식에 따라 생략될 수도 있다. 타이밍제어부(130)는 데이터 타이밍 제어신호(DDC)와 함께 데이터신호(DATA)를 데이터구동부(150)에 공급한다.
게이트구동부(140)는 타이밍제어부(130)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 게이트신호를 출력한다. 게이트구동부(140)는 게이트라인들(GL)을 통해 액정패널(160)에 게이트신호를 공급한다. 게이트구동부(140)는 IC 형태로 형성되거나 액정패널(160)에 게이트인패널(Gate In Panel) 방식으로 형성된다.
데이터구동부(150)는 타이밍제어부(130)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 데이터신호(DATA)를 샘플링하고 래치하며 감마 기준전압으로 변환하여 출력한다. 데이터구동부(150)는 데이터라인들(DL)을 통해 액정패널(160)에 데이터신호(DATA)를 공급한다. 데이터구동부(150)는 IC 형태로 형성된다.
액정패널(160)은 게이트구동부(140)로부터 공급된 게이트신호와 데이터구동부(150)로부터 공급된 데이터신호(DATA)에 대응하여 영상을 표시한다. 액정패널(160)은 백라이트유닛(170)을 통해 제공된 광을 제어하는 서브 픽셀들(SP)이 포함된다.
하나의 서브 픽셀에는 스위칭 트랜지스터(TFT), 스토리지 커패시터(Cst) 및 액정층(Clc)이 포함된다. 스위칭 트랜지스터(TFT)의 게이트전극은 게이트라인(GL1)에 연결되고 소오스전극은 데이터라인(DL1)에 연결된다. 스토리지 커패시터(Cst)는 스위칭 트랜지스터(TFT)의 드레인전극에 일단이 연결되고 공통전압라인(Vcom)에 타단이 연결된다. 액정층(Clc)은 스위칭 트랜지스터(TFT)의 드레인전극에 연결된 화소전극(1)과 공통전압라인(Vcom)에 연결된 공통전극(2) 사이에 형성된다.
액정패널(160)은 박막 트랜지스터 등이 형성된 트랜지스터 기판(160a), 컬러필터 등이 형성된 컬러필터 기판(160b) 그리고 이들 사이에 위치하는 액정층으로 구성된다. 트랜지스터 기판(160a)의 하부면에는 하부 편광판(181)이 부착되고, 컬러필터 기판(160b)의 상부면에는 상부 편광판(185)이 부착된다. 액정패널(160)은 화소전극(1) 및 공통전극(2)이 트랜지스터 기판 상에 형성된 IPS(In Plane Switching) 모드 또는 FFS(Fringe Field Switching) 모드로 구현된다.
백라이트유닛(170)은 액정패널(160)에 광을 제공한다. 백라이트유닛(170)은 발광다이오드(이하 LED), LED를 구동하는 LED구동부, LED로부터 출사된 광을 면광원으로 변환시키는 도광판, 도광판으로부터 출사된 광을 집광 및 확산하는 광학시트류 등이 포함된다.
이하, 본 발명의 실시예에 따른 액정표시장치의 구조에 대해 설명한다.
도 4는 본 발명의 일 실시예에 따른 서브 픽셀의 평면도이고, 도 5는 도 4의 A1-A2 영역의 단면도이며, 도 6은 일 실시예에 따른 데이터라인의 구조도이고, 도 7은 비교예에 따른 데이터라인의 구조도이다.
평면 상에서 하나의 서브 픽셀에 대한 구조를 설명하면 다음과 같다. 스위칭 트랜지스터(TFT)는 제1데이터라인(DL1)에 소오스전극(S)이 연결되고 제1게이트라인(GL1)에 게이트전극(G)이 연결되며 화소전극(168)에 드레인전극(D)이 연결된다. 스토리지 커패시터(Cst)는 공통전극(165)과 화소전극(168)이 중첩되는 영역에 형성된다.
단면 상에서 하나의 서브 픽셀에 대한 구조를 설명하면 다음과 같다. 트랜지스터 기판(160a) 상에는 게이트전극(161)이 형성된다. 게이트전극(161)은 스위칭 트랜지스터(TFT)의 게이트전극(161)이 됨과 동시에 제1게이트라인(GL1)이 된다. 게이트전극(161) 상에는 절연막(162)이 형성된다.
절연막(162) 상에는 제1반도체층(163a)과 제2반도체층(163b)이 이격되어 형성된다. 제1반도체층(163a)은 게이트전극(161)과 대응되는 영역에 형성되고, 제2반도체층(163b)은 제1데이터라인(DL1)으로 정의되는 영역에 형성된다. 제1반도체층(163a) 상에는 소오스전극(164a) 및 드레인전극(164b)이 형성된다. 제2반도체층(163b) 상에는 소오스 및 드레인 금속(164c)이 형성된다. 제1반도체층(163a) 상에 형성된 소오스전극(164a) 및 드레인전극(164b)은 스위칭 트랜지스터(TFT)의 소오스전극(164a) 및 드레인전극(164b)이 된다. 제2반도체층(163b) 상에 형성된 소오스 및 드레인 금속(164c)은 제1데이터라인(DL1)이 된다.
절연막(162) 상에는 드레인전극(164b)에 연결되도록 화소전극(165)이 형성된다. 화소전극(165)은 절연막(162) 상에 전면전극 형태로 형성된다. 절연막(162) 상에는 소오스전극(164a), 드레인전극(164b), 소오스 및 드레인 금속(164c) 및 화소전극(165)을 덮도록 보호막(166)이 형성된다.
보호막(166) 상에는 컬럼 스페이서(167a)와 컬럼 스페이서층(167b)이 형성된다. 컬럼 스페이서(167a)는 게이트전극(161)과 대응되는 영역에 형성되고, 컬럼 스페이서층(167b)은 제1데이터라인(DL1)과 대응되는 영역에 형성된다. 여기서, 컬럼 스페이서(167a)는 섬 형태로 형성되고, 컬럼 스페이서층(167b)은 제1데이터라인(DL1)을 따라 긴 막대 형태(또는 스트라이프 형태)로 형성된다. 컬럼 스페이서층(167b)의 두께는 컬럼 스페이서(167a)의 두께보다 얇게 형성된다. 컬럼 스페이서층(167b)은 기생 커패시턴스를 조절하는 인자로 사용되고, 컬럼 스페이서(167a)는 액정패널의 셀갭을 유지하는 스페이서로 사용된다.
컬럼 스페이서층(167b)과 보호막(166) 상에는 공통전극(168)이 형성된다. 공통전극(168)은 화소전극(165)과 대응되는 영역에서 다수로 분리된다. 공통전극(168)은 제1데이터라인(DL1) 방향으로 분리되지만 이는 제1데이터라인(DL1)과 평행하지 않고 사선 방향으로 분리된 형상을 갖는다.
본 발명의 일 실시예에 따른 액정패널은 제1데이터라인(DL1) 상에 컬럼 스페이서(167a)와 동일한 재료로 형성된 컬럼 스페이서층(167b)이 형성된다.(도 6 참고) 반면, 비교예에 따른 액정패널은 제1데이터라인(DL1) 상에 보호막(166)이 형성된다.
IPS 모드나 FFS 모드와 같은 방식의 액정표시장치는 소비전력 저감을 위해 데이터라인의 기생 커패시터(Cdc)와 구동 전압을 감소시켜야 한다. 기생 커패시터(Cdc)와 구동 전압은 보호막의 두께에 따른 트레이드 오프(trade off) 관계를 갖는다. 따라서, 소비전력을 줄임과 동시에 구동 전압을 감소시키기 위해서는 보호막의 두께 등을 조절해야 한다.
본 발명의 일 실시예에 따른 액정패널은 컬럼 스페이서층(167b)이 삽입되어 있으므로, 컬럼 스페이서(167a)의 두께만큼 그 하부에 위치하는 보호막(166)의 두께(H12)를 낮출 수 있다. 그 결과, 본 발명의 일 실시예는 제1데이터라인(DL1)과 공통전극(168) 간의 두께를 비교예와 동등한 수준을 유지하면서도 화소전극(165)과 공통전극(168) 간의 두께 또한 낮출 수 있다.
반면, 비교예에 따른 액정패널은 보호막(166)만 이용하므로, 제1데이터라인(DL1)과 공통전극(168) 간의 두께를 증가시킬 수 있다. 그러나, 보호막(166)의 두께(H21, H22) 증가로 화소전극(165)과 공통전극(168) 간의 두께 또한 증가하게 되고, 구동전압의 상승으로 소비전력 저감에 효과가 없다.
예컨대, 비교예는 보호막(166)만 사용한다. 그러므로, 제1데이터라인(DL1)과 공통전극(168) 간의 기생 커패시터(Cdc)를 줄이기 위해 보호막(166)의 두께(H21, H22)를 6000Å 정도로 형성해야 한다. 그러나, 비교예는 구조적 특성상 기생 커패시터만 줄일 수 있다.
반면, 본 발명의 일 실시예는 보호막(166)과 컬럼 스페이서층(167b)을 사용한다. 그러므로, 컬럼 스페이서층(167b)의 두께(H11)를 4000Å 정도로 형성할 경우 보호막(166)의 두께(H12)를 2000Å 정도로 형성하더라도 제1데이터라인(DL1)과 공통전극(168) 간의 기생 커패시터(Cdc)를 줄일 수 있다. 이와 더불어, 보호막(166)이 얇게 형성되므로 구동전압을 낮출 수 있다. 여기서, 컬럼 스페이서층(167b)을 형성할 때에는 투과율의 저하를 막기 위해 공통전극(168)의 폭보다 좁게 형성하는 것이 바람직하다.
한편, 본 발명의 일 실시예에서는 컬럼 스페이서층(167b)의 두께(H11)를 3000Å ~ 15000Å의 범위로 형성할 수 있다. 더욱 구체적으로, 컬럼 스페이서층(167b)의 두께(H11)는 4000Å ~ 15000Å의 범위로 형성할 수 있다. 컬럼 스페이서층(167b)의 두께(H11)와 보호막(166)의 두께(H12)는 반비례 관계를 갖는다.
예컨대, 컬럼 스페이서층(167b)의 두께(H11)를 4000Å 이상으로 형성하면, 보호막(166)의 두께(H12)를 2000Å 까지 낮출 수 있다. 컬럼 스페이서층(167b)의 두께(H11)를 15000Å 이하로 형성하면, 보호막(166)의 두께(H12)를 2000Å 이하까지 낮출 수 있어 화소전극(165)과 공통전극(168) 간의 두께를 최소화할 수 있다. 이 경우, 액정표시장치를 구동하는 데이터구동부의 소비전력과 구동전압을 획기적으로 저감시킬 수 있다.
액정표시장치를 구동하는 데이터구동부의 소비전력과 관계된 식을 이용하면 다음과 같다.
[수학식 1]
Figure 112012093628881-pat00001
수학식 1에서, f는 구동주파수 관련 인자이고, n은 데이터라인 및 게이트라인의 개수이며, C는 커패시턴스이고, V는 유효전압이다.
위의 수학식 1과 결부하여 설명하면, 보호막의 두께 증가시 데이터라인과 공통전극 간의 커패시턴스는 감소하나 구동전압이 증가한다. 그리고 보호막의 두께 감소시 데이터라인과 공통전극 간의 커패시턴스는 증가하나 구동전압이 감소한다.
그러므로, 본 발명의 일 실시예는 컬럼 스페이서(167a) 형성시 제1데이터라인(DL1) 상에 컬럼 스페이서층(167b)을 형성하는 방법으로 소비전력을 줄임과 동시에 구동 전압을 낮출 수 있게 된다.
이하, 본 발명의 일 실시예에 따른 액정표시장치의 제조방법에 대해 설명한다.
도 8 내지 도 11은 본 발명의 일 실시예에 따른 액정표시장치의 제조방법을 설명하기 위한 일부 단면도이다.
먼저, 트랜지스터 기판(160a) 상에 게이트 금속을 형성한다. 게이트 금속은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성될 수 있다. 게이트 금속은 스위칭 트랜지스터의 게이트전극(161)이 됨과 동시에 제1게이트라인이 된다.
다음, 게이트 금속 상에 절연막(162)을 형성한다. 절연막(162)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등으로 형성될 수 있다.
다음, 절연막(162) 상에 반도체층(163a, 163b)을 형성한다. 반도체층(163a, 163b)은 동일한 재료로 형성되어 게이트전극(161)과 대응되는 영역에 위치하는 제1반도체층(163a)과 제1데이터라인으로 정의되는 영역에 위치하는 제2반도체층(163b)으로 분리된다.
다음, 반도체층(163a, 163b) 상에 소오스 및 드레인 금속을 형성한다. 소오스 및 드레인 금속은 동일한 재료로 형성되어 제1반도체층(163a)과 대응되는 영역에 위치하는 소오스전극(164a) 및 드레인전극(164b)과 제2반도체층(163b)과 대응되는 영역에 위치하는 소오스 및 드레인 금속(164c)으로 분리된다. 즉, 일측 소오스 및 드레인층(164a, 164b)은 스위칭 트랜지스터의 소오스전극(164a) 및 드레인전극(164b)이 되고, 타측 소오스 및 드레인층(164c)은 제1데이터라인(DL1)이 된다. 소오스 및 드레인 금속은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성될 수 있다.
다음, 절연막(162) 상에 화소전극(165)을 형성한다. 화소전극(165)은 드레인전극(164b)에 연결되도록 절연막(162) 상에 형성된다. 화소전극(165)은 절연막(162) 상에 전면전극 형태로 형성된다. 화소전극(165)은 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide) 등과 같은 투명 금속으로 형성될 수 있다.
다음, 절연막(162) 상에 보호막(166)을 형성한다. 보호막(166)은 소오스전극(164a), 드레인전극(164b), 소오스 및 드레인 금속(164c) 및 화소전극(165)을 덮도록 절연막(162) 상에 형성된다. 보호막(166)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등으로 형성될 수 있다.
다음, 보호막(166) 상에 컬럼 스페이서 물질을 형성한다. 컬럼 스페이서 물질은 게이트전극(161)과 대응되는 영역에 위치하는 컬럼 스페이서(167a)와 제1데이터라인(DL1)과 대응되는 영역에 위치하는 컬럼 스페이서층(167b)으로 분리된다. 여기서, 컬럼 스페이서(167a)는 섬 형태로 형성되고, 컬럼 스페이서층(167b)은 제1데이터라인(DL1)을 따라 긴 막대 형태(또는 스트라이프 형태)로 형성된다. 그리고 컬럼 스페이서층(167b)의 두께는 컬럼 스페이서(167a)의 두께보다 얇게 형성된다. 컬럼 스페이서층(167b)은 기생 커패시턴스를 조절하는 인자로 사용되고, 컬럼 스페이서(167a)는 액정패널의 셀갭을 유지하는 스페이서로 사용된다.
컬럼 스페이서 물질은 감광성 유기물로 형성될 수 있다. 컬럼 스페이서 물질은 하프톤 마스크(HTM)에 의해 패턴될 수 있다. 하프톤 마스크(HTM)는 투과부, 반투과부 및 차단부를 갖는다. 투과부에 대응되는 영역은 완전히 노광되고, 반투과부에 대응되는 영역은 일부만 노광되며, 차단부에 대응되는 영역은 노광되지 않는다. 따라서, 컬럼 스페이서층(167b)과 컬럼 스페이서(167a)의 두께를 위와 같이 형성하기 위해서는 반투과부를 컬럼 스페이서층(167b)과 컬럼 스페이서(167a)에 대응되도록 하되, 노광량을 달리하면 된다.
그러나, 컬럼 스페이서층(167b)과 컬럼 스페이서(167a)는 물질이 포지티브 타입인지 또는 네거티브 타입인지의 여부에 따라 형성할 수 있는 방법이 달라질 수도 있다. 한편, 컬럼 스페이서 물질은 서브 픽셀의 개구영역이 아닌 비개구영역에 형성된다. 따라서, 컬럼 스페이서 물질은 블랙 계열의 수지로 구성할 수 있다. 이 경우, 컬럼 스페이서층(167b)은 제1데이터라인(DL1)을 따라 긴 막대 형태로 형성되어 해당 영역에서의 빛샘을 효율적으로 방지할 수 있게 된다.
다음, 보호막(166) 상에 공통전극(168)을 형성한다. 공통전극(168)은 컬럼 스페이서층(167b)과 화소전극(165)과 대응되는 영역에 형성된다. 공통전극(168)은 화소전극(165)과 대응되는 영역에서 다수로 분리된다. 공통전극(168)은 제1데이터라인(DL1) 방향으로 분리되지만 이는 제1데이터라인(DL1)과 평행하지 않고 사선 방향으로 분할된 형상을 갖는다. 공통전극(168)은 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide) 등과 같은 투명 금속으로 형성될 수 있다.
위와 같은 공정에 의해 트랜지스터 기판(160a)이 제작되면 컬러필터 기판을 제작하고 두 기판의 내부에 배향막을 러빙하고 액정층을 형성하는 액정패널이 형성된다. 그리고 액정패널에 게이트구동부, 데이터구동부 및 타이밍제어부 등을 전기적으로 연결하면 액정표시장치의 제작이 완료된다.
한편, 본 발명의 일 실시예에 따른 액정표시장치는 서브 픽셀의 구조에 따라 다양하게 구성될 수 있는데, 그 예를 설명한다.
도 12는 두 개의 도메인을 갖는 서브 픽셀의 평면도이고, 도 13은 한 개의 도메인을 갖는 서브 픽셀의 평면도이다.
본 발명의 일 실시예에 따른 액정표시장치는 하나의 서브 픽셀에 두 개의 도메인을 갖는 구조와 하나의 서브 픽셀에 한 개의 도메인을 갖는 구조에 적용 가능하다. 두 구조는 모두 y방향으로 배향막이 러빙(Rubbing) 된다. 배향막 러빙(Rubbing)은 UV(Ultra Violet) 또는 러빙포를 이용할 수 있다.
하나의 서브 픽셀에 두 개의 도메인을 갖는 구조는 제1데이터라인(DL1)이 각 서브 픽셀의 개구영역의 중심을 기준으로 기울어진 등호(<) 형태로 배열된다. 이 때문에 제1 및 제2서브 픽셀(SP01, SP11)은 개구영역의 중심을 기준으로 상부와 하부에는 두 개의 도메인이 형성된다. 이 구조의 경우, 제1 및 제2서브 픽셀(SP01, SP11)에 포함된 스위칭 트랜지스터(TFT)가 동일한 방향에 배치된다.
하나의 서브 픽셀에 한 개의 도메인을 갖는 구조는 제1데이터라인(DL1)이 기울어진 형태로 배열되지 않고 직선 형태로 배열된다. 이 때문에 제1 및 제2서브 픽셀(SP01, SP11)은 개구영역 내에 한 개의 도메인이 형성된다. 이 구조의 경우, 제1 및 제2서브 픽셀(SP01, SP11)에 포함된 스위칭 트랜지스터(TFT)가 좌측과 우측으로 라인마다 교번하여 배치된다.
두 구조 모두 스위칭 트랜지스터(TFT)의 게이트전극 상에 컬럼 스페이서(167a)를 형성함과 더불어 데이터라인들 상에 컬럼 스페이서층을 형성할 수 있다. 그러나, 하나의 서브 픽셀에 두 개의 도메인을 갖는 구조는 데이터라인과 배향막의 러빙(Rubbing)이 완전히 일치하지 않고 꺾여 있기 때문에 어느 정도의 빛샘이 유발될 가능성이 있다. 반면, 하나의 서브 픽셀에 한 개의 도메인을 갖는 구조는 데이터라인과 배향막의 러빙(Rubbing)이 완전히 일치하므로 빛샘이 유발될 가능성이 없다. 즉, 본 발명의 일 실시예는 하나의 서브 픽셀에 한 개의 도메인을 갖는 구조에 최적화된 구조를 제공할 수 있으나 하나의 서브 픽셀에 두 개의 도메인을 갖는 구조 등에도 적용 가능하다.
이상 본 발명은 IPS 및 FFS 구조와 같이 데이터라인 상에 ITO 등의 투명 전극이 형성되는 구조에서 발생하는 기생 커패시터를 낮춤과 동시에 화소전극과 공통전극 간의 두께를 낮추어 구동전압을 낮출 수 있는 효과가 있다. 즉, 본 발명은 소비전력을 줄임과 동시에 구동 전압을 감소시킬 수 있는 액정표시장치와 이의 제조방법을 제공하는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
130: 타이밍제어부 140: 게이트구동부
150: 데이터구동부 160: 액정패널
170: 백라이트유닛 168: 화소전극
165: 공통전극 166: 보호막
167a: 컬럼 스페이서 167b: 컬럼 스페이서층

Claims (11)

  1. 트랜지스터 기판;
    상기 트랜지스터 기판 상에 형성된 게이트전극;
    상기 게이트전극 상에 형성된 절연막;
    상기 절연막 상에 이격되어 형성된 제1반도체층 및 제2반도체층;
    상기 제1반도체층 상에 형성된 소오스 및 드레인전극;
    상기 제2반도체층 상에 형성된 소오스 및 드레인 금속;
    상기 절연막 상에 형성되고 상기 드레인전극에 연결된 화소전극;
    상기 절연막 상에 형성되고 상기 소오스 및 드레인전극, 상기 소오스 및 드레인 금속 및 상기 화소전극을 덮는 보호막;
    상기 보호막 상에 형성되고 상기 게이트전극과 대응되는 영역에 위치하는 컬럼 스페이서 및 상기 소오스 및 드레인 금속과 대응되는 영역에 위치하는 컬럼 스페이서층; 및
    상기 컬럼 스페이서층 및 상기 화소전극과 대응되는 영역에 형성된 공통전극을 포함하고,
    상기 컬럼 스페이서층의 두께와 상기 보호막의 두께는 반비례 관계를 갖는 액정표시장치.
  2. 제1항에 있어서,
    상기 컬럼 스페이서층은
    상기 컬럼 스페이서와 동일한 재료 및 동일한 공정으로 형성된 것을 특징으로 하는 액정표시장치.
  3. 제1항에 있어서,
    상기 컬럼 스페이서층의 두께는
    상기 컬럼 스페이서의 두께보다 얇은 것을 특징으로 하는 액정표시장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 컬럼 스페이서층의 두께는
    4000Å ~ 15000Å의 범위로 형성되는 것을 특징으로 하는 액정표시장치.
  6. 제1항에 있어서,
    상기 컬럼 스페이서와 상기 컬럼 스페이서층은
    블랙 계열의 수지로 형성된 것을 특징으로 하는 액정표시장치.
  7. 트랜지스터 기판 상에 게이트전극을 형성하는 단계;
    상기 게이트전극 상에 절연막을 형성하는 단계;
    상기 절연막 상에 제1반도체층 및 제2반도체층을 이격하여 형성하는 단계;
    상기 제1반도체층 상에 소오스 및 드레인전극을 형성하고, 상기 제2반도체층 상에 소오스 및 드레인 금속을 형성하는 단계;
    상기 절연막 상에 상기 드레인전극에 연결되는 화소전극을 형성하는 단계;
    상기 절연막 상에 상기 소오스 및 드레인전극, 상기 소오스 및 드레인 금속 및 상기 화소전극을 덮는 보호막을 형성하는 단계;
    상기 보호막 상에 상기 게이트전극과 대응되는 영역에 위치하는 컬럼 스페이서 및 상기 소오스 및 드레인 금속과 대응되는 영역에 위치하는 컬럼 스페이서층을 형성하는 단계; 및
    상기 컬럼 스페이서층 및 상기 화소전극과 대응되는 영역에 공통전극을 형성하는 단계를 포함하고,
    상기 컬럼 스페이서층의 두께와 상기 보호막의 두께는 반비례 관계를 갖는 액정표시장치의 제조방법.
  8. 제7항에 있어서,
    상기 컬럼 스페이서층과 상기 컬럼 스페이서는 하프톤 마스크를 이용하여 동일한 재료 및 동일한 공정으로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  9. 제7항에 있어서,
    상기 컬럼 스페이서층의 두께는
    상기 컬럼 스페이서의 두께보다 얇게 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  10. 제7항에 있어서,
    상기 컬럼 스페이서층의 두께는 4000Å ~ 15000Å의 범위로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
  11. 트랜지스터 기판;
    상기 트랜지스터 기판 상에 형성된 게이트전극;
    상기 게이트전극 상에 형성된 절연막;
    상기 절연막 상에 이격되어 형성된 제1반도체층 및 제2반도체층;
    상기 제1반도체층 상에 형성된 소오스 및 드레인전극;
    상기 제2반도체층 상에 형성된 소오스 및 드레인 금속;
    상기 절연막 상에 형성되고 상기 드레인전극에 연결된 화소전극;
    상기 절연막 상에 형성되고 상기 소오스 및 드레인전극, 상기 소오스 및 드레인 금속 및 상기 화소전극을 덮는 보호막;
    상기 보호막 상에 형성되고 상기 게이트전극과 대응되는 영역에 위치하는 컬럼 스페이서 및 상기 소오스 및 드레인 금속과 대응되는 영역에 위치하는 컬럼 스페이서층; 및
    상기 컬럼 스페이서층 및 상기 화소전극과 대응되는 영역에 형성된 공통전극을 포함하고,
    상기 컬럼 스페이서층은 상기 컬럼 스페이서와 동일한 재료 및 동일한 공정으로 형성되고,
    상기 컬럼 스페이서층의 두께는 상기 컬럼 스페이서의 두께보다 얇고,
    상기 컬럼 스페이서층의 두께와 상기 보호막의 두께는 반비례 관계를 갖고,
    상기 컬럼 스페이서층의 두께는 4000Å ~ 15000Å의 범위로 형성되는 액정표시장치.
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