KR20100055249A - 박막 트랜지스터, 액정표시장치 그리고 이의 제조방법 - Google Patents
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Abstract
본 발명의 실시예는, 기판 상에 위치하는 쉴드금속; 쉴드금속 상에 위치하는 제1절연막; 제1절연막 상에 위치하며 채널 영역, 제1반도체 영역 및 쉴드금속과 중첩하는 영역을 갖도록 연장된 제2반도체 영역을 포함하는 반도체층; 반도체층 상에 위치하는 제2절연막; 제2절연막 상에 위치하고 채널 영역과 대응되는 영역 상에 위치하는 제1게이트와 쉴드금속과 대응되는 영역 상에 위치하는 제2게이트를 포함하는 게이트; 게이트 상에 위치하는 제3절연막; 및 제3절연막 상에 위치하고 제1반도체 영역에 접촉된 제1전극과 제2반도체 영역에 접촉되고 제2게이트와 중첩하는 영역을 갖도록 연장된 제2전극을 포함하는 전극을 포함하는 박막 트랜지스터를 제공한다.
박막 트랜지스터, 커패시터, 병렬
Description
본 발명의 실시예는 박막 트랜지스터와 이를 이용한 액정표시장치 그리고 이의 제조방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 액정표시장치(Liquid Crystal Display: LCD), 유기전계 발광소자(Organic Light Emitting Diodes: OLED) 및 플라즈마 디스플레이 패널(Plasma Display Panel: PDP) 등과 같은 평판 표시장치(Flat Panel Display: FPD)의 사용이 증가하고 있다. 그 중 고해상도를 구현할 수 있고 소형화뿐만 아니라 대형화가 가능한 액정표시장치가 널리 사용되고 있다.
위와 같은 표시장치 중 일부는 기판 상에 형성된 박막 트랜지스터와 커패시터에 저장된 데이터에 의해 구동되어 영상을 표현할 수 있다. 박막 트랜지스터는 기판 상에 형성된 게이트, 반도체층, 소오스 및 드레인을 포함하고, 커패시터는 박막 트랜지스터의 게이트, 소오스 및 드레인 사이에 위치하는 절연막을 포함할 수 있다.
한편, 박막 트랜지스터를 이용하여 구동하는 표시장치는 액정표시장치와 유기전계발광표시장치가 대표적이다. 여기서, 액정표시장치는 수광형 표시장치로 분류되고, 유기전계발광표시장치는 자발광 표시장치로 분류된다.
이와 같이 박막 트랜지스터를 이용하여 구동하는 표시장치는 박막 트랜지스터와 커패시터를 하나의 서브 픽셀 내에 형성하는데, 종래 표시장치의 경우 서브 픽셀의 한정된 영역 내에서 커패시터의 정전용량을 늘리고자할 때 개구영역의 면적을 감소해야 하는 등 많은 제약이 있었다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명의 실시예는, 커패시턴스 용량을 유지하면서 커패시터가 차지하는 면적을 감소할 수 있어 개구율을 향상시킬 수 있는 박막 트랜지스터, 액정표시장치 그리고 이의 제조방법을 제공하는 것이다.
상술한 과제 해결 수단으로 본 발명의 실시예는, 기판 상에 위치하는 쉴드금속; 쉴드금속 상에 위치하는 제1절연막; 제1절연막 상에 위치하며 채널 영역, 제1반도체 영역 및 쉴드금속과 중첩하는 영역을 갖도록 연장된 제2반도체 영역을 포함하는 반도체층; 반도체층 상에 위치하는 제2절연막; 제2절연막 상에 위치하고 채널 영역과 대응되는 영역 상에 위치하는 제1게이트와 쉴드금속과 대응되는 영역 상에 위치하는 제2게이트를 포함하는 게이트; 게이트 상에 위치하는 제3절연막; 및 제3절연막 상에 위치하고 제1반도체 영역에 접촉된 제1전극과 제2반도체 영역에 접촉되고 제2게이트와 중첩하는 영역을 갖도록 연장된 제2전극을 포함하는 전극을 포함하는 박막 트랜지스터를 제공한다.
제2반도체 영역은, 쉴드금속과 대응되는 영역에 불순물이 도핑될 수 있다.
한편, 다른 측면에서 본 발명의 실시예는, 제1기판 상에 위치하는 쉴드금속; 쉴드금속 상에 위치하는 제1절연막; 제1절연막 상에 위치하며 채널 영역, 제1반도체 영역 및 쉴드금속과 중첩하는 영역을 갖도록 연장된 제2반도체 영역을 포함하는 반도체층; 반도체층 상에 위치하는 제2절연막; 제2절연막 상에 위치하고 채널 영역과 대응되는 영역 상에 위치하는 제1게이트와 쉴드금속과 대응되는 영역 상에 위치하는 제2게이트를 포함하는 게이트; 게이트 상에 위치하는 제3절연막; 및 제3절연막 상에 위치하고 제1반도체 영역에 접촉된 제1전극과 제2반도체 영역에 접촉되고 제2게이트와 중첩하는 영역을 갖도록 연장된 제2전극을 포함하는 전극을 포함하는 액정표시장치를 제공한다.
제2반도체 영역은, 쉴드금속과 대응되는 영역에 불순물이 도핑될 수 있다.
제1기판과 이격 대향하고 컬러필터를 갖는 제2기판과, 제1기판과 제2기판 사이에 위치하는 액정층을 포함할 수 있다.
한편, 다른 측면에서 본 발명의 실시예는, 게이트 배선에 게이트가 연결되고 데이터 배선에 제1전극이 연결된 트랜지스터; 트랜지스터의 제2전극에 연결된 화소전극; 공통전압 배선에 연결된 공통전극; 및 트랜지스터의 제2전극과 스토리지 배선 사이에 병렬로 연결된 3개의 커패시터를 포함하는 액정표시장치를 제공한다.
한편, 다른 측면에서 본 발명의 실시예는, 제1기판 상에 쉴드금속을 형성하는 단계; 쉴드금속 상에 제1절연막을 형성하는 단계; 제1절연막 상에 채널 영역, 제1반도체 영역 및 쉴드금속과 중첩하는 영역을 갖는 제2반도체 영역을 포함하는 반도체층을 형성하는 단계; 반도체층 상에 제2절연막을 형성하는 단계; 제2절연막 상에 채널 영역과 대응되는 영역 상에 위치하는 제1게이트와 쉴드금속과 대응되는 영역 상에 위치하는 제2게이트를 포함하는 게이트을 형성하는 단계; 게이트 상에 제3절연막을 형성하는 단계; 및 제3절연막 상에 제1반도체 영역에 접촉된 제1전극 과 제2반도체 영역에 접촉되고 제2게이트와 중첩하는 영역을 갖도록 연장된 제2전극을 포함하는 전극을 형성하는 단계를 포함하는 액정표시장치의 제조방법을 제공한다.
제2반도체 영역은, 쉴드금속과 대응되는 영역에 불순물이 도핑될 수 있다.
제1기판과 이격 대향하고 컬러필터를 갖는 제2기판을 형성하는 단계와, 제1기판과 제2기판 사이에 액정층을 형성하고 제1기판과 제2기판을 합착 밀봉하는 단계를 포함할 수 있다.
쉴드금속 형성 단계는, 제1기판 상에 제1쉴드금속 및 제2쉴드금속을 형성하되, 제1쉴드금속은 제1게이트와 대응되는 영역에 위치하고 제2쉴드금속은 제2게이트와 대응되는 영역에 위치하도록 형성할 수 있다.
본 발명의 실시예는, 커패시턴스 용량을 유지하면서 커패시터가 차지하는 면적을 감소할 수 있어 개구율을 향상시킬 수 있는 박막 트랜지스터, 액정표시장치 그리고 이의 제조방법을 제공할 수 있는 효과가 있다. 또한, 본 발명의 실시예는 커패시터의 용량을 유지하면서 상대적으로 좁은 면적을 차지할 수 있는 박막 트랜지스터 기판을 제공할 수 있어 액정표시장치뿐만 아니라 유기전계발광표시장치에도 적용할 수 있는 효과가 있다.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 실시예에 따른 액정표시장치의 개략적인 구성도 이고, 도 2는 서브 픽셀의 회로 구성도 이다.
도 1을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(110), 타이밍 콘트롤러(130), 게이트 구동부(140), 데이터 구동부(150), 전원공급부(160) 및 백라이트 유닛(17)을 포함할 수 있다. 여기서, 게이트 구동부(140)의 경우 다수의 게이트 드라이브 IC들을 포함할 수 있고, 데이터 구동부(150)의 경우 다수의 소스 드라이브 IC들을 포함할 수 있다.
액정표시패널(110)은 두 개의 기판 사이에 형성된 액정층을 포함한다. 액정표시패널(110)은 게이트 배선(GL)과 데이터 배선(DL)의 교차 구조에 의해 매트릭스 형태로 배치된 서브 픽셀들을 포함한다.
타이밍 콘트롤러(130)는 외부로부터 공급된 디지털 비디오 데이터(RGB)를 데이터 구동부(150)에 공급한다. 타이밍 콘트롤러(130)는 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 타이밍신호를 입력받아 데이터 구동부(150)와 게이트 구동부(140)의 동작 타이밍을 제어하기 위한 제어신호들을 발생할 수 있다.
게이트 구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE1 내지 GOE3) 등 을 포함할 수 있다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트펄스(또는 스캔펄스)를 발생하는 게이트 드라이브 IC에 인가된다. 게이트 쉬프트 클럭(GSC)은 게이트 드라이브 IC들에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들의 출력을 제어한다.
데이터 구동부(150)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호는 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity : POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함할 수 있다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(150) 내에서 데이터의 샘플링 동작을 제어하는 클럭신호이다. 극성제어신호(POL)는 데이터 구동부(150)로부터 출력되는 데이터전압의 수직 극성을 제어한다. 소스 출력 인에이블신호(SOE)는 데이터 구동부(150)의 출력을 제어한다.
데이터 구동부(150)는 쉬프트 레지스터, 래치, 디지털-아날로그 변환기, 출력 버퍼 등을 포함할 수 있다. 이러한 데이터 구동부(150)는 타이밍 콘트롤러(130)의 제어 하에 디지털 비디오 데이터(RGB)를 래치한다. 그리고 데이터 구동부(150)는 디지털 비디오 데이터(RGB)를 극성제어신호(POL)에 따라 아날로그 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압을 발생하고 그 데이터전압을 데이터 배선(DL)에 공급할 수 있다.
게이트 구동부(140)는 쉬프트 레지스터, 게이트, 레벨 쉬프터, 출력버퍼 등을 포함할 수 있다. 이러한 게이트 구동부(140)는 게이트 타이밍 제어신호들에 응 답하여 게이트펄스를 게이트 배선(GL)에 순차적으로 공급한다.
전원공급부(160)는 데이터 구동부(150) 및 게이트 구동부(140) 등에 전원을 공급할 수 있음은 물론, 액정표시패널(110)에 위치하는 스토리지 라인 등에 전원을 공급할 수 있다.
백라이트 유닛(170)은 액정표시패널(110)에 광을 제공할 수 있다. 이러한 백라이트 유닛(170)은 냉음극관 형광램프(Cold Cathode Fluorescent Lamp: CCFL), 열음극관 형광램프(Hot Cathode Fluorescent Lamp: HCFL), 외부전극 형광램프(External Electrode Fluorescent Lamp: EEFL) 및 발광 다이오드(Light Emitting Diode: LED) 등과 같이 광을 출사하는 광원과 광을 액정표시패널(110)에 안내하는 도광판, 광학시트, 보호시트 등을 포함할 수 있다.
이하, 액정표시패널(110)에 배치된 서브 픽셀 회로 구성에 대해 설명한다.
도 2를 참조하면, 서브 픽셀은 게이트 배선(GL)에 게이트가 연결되고 데이터 배선(GL)에 제1전극이 연결된 박막 트랜지스터(TFT)와, 박막 트랜지스터(TFT)의 제2전극에 연결된 화소전극(e1)과, 공통전압 배선에 연결된 공통전극(e2)과 박막 트랜지스터(TFT)의 제2전극과 스토리지 배선(SL) 사이에 병렬로 연결된 3개의 커패시터(Cst1, Cst2, Cst3)를 포함할 수 있다. 이와 같은 구조를 갖는 서브 픽셀은 화소전극(e1)과 공통전극(e2)을 통해 공급된 전압에 따라 액정셀(Clc)을 조절할 수 있게 된다.
이하, 부분 단면도를 참조하여 본 발명의 실시예에 따른 액정표시장치의 구 조에 대해 더욱 자세히 설명한다.
도 3은 본 발명의 실시예에 따른 액정표시패널의 부분 단면도 이다.
도 3을 참조하면, 제1기판(110a)과 제2기판(110b)이 도시된다.
도시된 제1기판(110a) 상에는 쉴드금속(111a, 111b)이 위치한다. 쉴드금속(111a, 111b)은 외부로부터 입사되는 광을 차단할 수 있는 불투명한 금속 재료로 형성될 수 있다. 쉴드금속(111a, 111b)은 제1기판(110a) 상에 상호 이격 형성된 제1쉴드금속(111a)과 제2쉴드금속(111b)를 포함할 수 있다.
쉴드금속(111a, 111b) 상에는 제1절연막(112)이 위치할 수 있다. 제1절연막(112)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다.
제1절연막(112) 상에는 채널 영역(113a), 제1반도체 영역(113b) 및 제2반도체 영역(113c)을 포함하는 반도체층(113a, 113b, 113c)이 위치할 수 있다. 반도체층(113a, 113b, 113c) 중 제2반도체 영역(113c)은 제2쉴드금속(111b)과 중첩하는 영역을 갖도록 연장된다. 여기서, 제2반도체 영역(113c)의 경우 제2쉴드금속(111b)과 중첩하는 영역에 불순물이 도핑될 수 있다. 한편, 반도체층(113a, 113b, 113c)은 비정질 실리콘 또는 이를 결정화한 다결정 실리콘을 포함할 수 있다. 제1반도체 영역(113b) 및 제2반도체 영역(113c)의 경우 P형 또는 N형 불순물이 도핑될 수 있다.
반도체층(113a, 113b, 113c) 상에는 제2절연막(114)이 위치할 수 있다. 제2절연막(114)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다.
제2절연막(114) 상에는 채널 영역(113a)과 대응되는 영역 상에 위치하는 제1게이트(115a)와 제2쉴드금속(111b)과 대응되는 영역 상에 위치하는 제2게이트(115b)를 포함하는 게이트(115a, 115b)가 위치할 수 있다. 게이트(115a, 115b)는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 이와 달리, 게이트(115a, 115b)는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 또한, 게이트(115a, 115b)는 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
게이트(115a, 115b) 상에는 제3절연막(116)이 위치할 수 있다. 제3절연막(116)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다.
제3절연막(116) 상에는 제1반도체 영역(113b)에 접촉된 제1전극(117a)과 제2반도체 영역(113c)에 접촉되고 제2게이트(115b)와 중첩하는 영역을 갖도록 연장된 제2전극(117b)을 포함하는 전극(117a, 117b)이 위치할 수 있다. 전극(117a, 117b)은 소오스 및 드레인으로써 단일층 또는 다중층으로 이루어질 수 있다. 전극(117a, 117b)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 이와 달리, 전극(117a, 117b)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다.
전극(117a, 117b) 상에는 제4절연막(118)이 위치할 수 있다. 제4절연막(118)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다.
제4절연막(118) 상에는 화소전극(119)이 위치할 수 있다. 화소전극(119)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등과 같은 투명전극으로 형성할 수 있다.
제2기판(110b) 상에는 블랙매트릭스(121)가 위치할 수 있다. 블랙매트릭스(121)는 검은색 안료가 첨가된 감광성 유기물질로 이루어져 있으며 검은색 안료로는 카본블랙이나 티타늄 옥사이드 등을 사용할 수 있다.
제2기판(110b) 상에는 블랙매트릭스(121)와 구분되도록 컬러필터(122)가 위치할 수 있다. 컬러필터(122)는 적색, 녹색 및 청색뿐만 아니라 다른 색을 가질 수도 있다.
컬러필터(122) 상에는 오버코팅층(123)이 위치할 수 있다. 오버코팅층(123)은 구조에 따라서 생략될 수도 있다.
오버코팅층(123) 상에는 공통전극(124)이 위치할 수 있다. 공통전극(124)은 화소전극(119)과 같이 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등과 같은 투명전극으로 형성할 수 있으나 이에 한정되지 않는다. 여기서, 공통전극(124)의 경우 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서는 제2기판(110b) 상에 형성되나, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서는 화소전극(119)과 함께 제1기판(110a) 상에 형성된다.
위와 같은 구성을 갖는 액정표시패널(110)은 제1기판(110a)과 제2기판(110b) 사이에 액정층(126)을 두고 합착 밀봉될 수 있다. 액정층(126)을 사이에 두고 합착 밀봉된 제1기판(110a)과 제2기판(110b) 사이에는 이들 간의 셀갭을 유지하기 위한 스페이서(125)가 위치할 수 있다. 액정표시패널(110)을 구성하는 제1기판(110a)과 제2기판(110b)의 외부 면에는 각각에는 하부에 위치하는 백라이트 유닛으로부터 입사된 광을 편광하는 편광판이 부착될 수 있다. 그리고 제1기판(110a)과 제2기판(110b)의 내부에는 액정층(126)의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성될 수도 있다.
한편, 본 발명의 실시예에 따른 액정표시장치에 포함된 액정표시패널(110)은 제1기판(110a) 상에 형성된 박막 트랜지스터의 구조에 의하여 도 2에 도시된 바와 같이, 병렬로 연결된 3개의 커패시터(Cst1, Cst2, Cst3)가 형성될 수 있다. 여기서, 제1커패시터(Cst1)는 제2전극(117b)과 제2게이트(115b) 사이에 위치하는 제3절연막(116)에 의해 형성되고, 제2커패시터(Cst2)는 제2게이트(115b)와 제2반도체 영역(113c) 사이에 위치하는 제2절연막(114)에 의해 형성되며, 제3커패시터(Cst3)는 제2반도체 영역(113c)과 제2쉴드금속(111b) 사이에 위치하는 제1절연막(112)에 의해 형성된다.
본 발명의 실시예의 경우 위와 같은 박막 트랜지스터 구조에 의하여 2개의 커패시터와 같은 커패시턴스 용량을 유지하면서 커패시터가 차지하는 면적을 감소할 수 있어 개구율을 향상시킬 수 있게 된다.
도 4는 종래 구조에 의한 서브 픽셀과 본 발명의 실시예에 의한 서브 픽셀의 개구율 비교를 위한 도면이다. 여기서, (P1)은 종래 구조에 의한 서브 픽셀을 나타내고 (P2)는 본 발명의 실시예에 의한 서브 픽셀을 나타낸다. 그리고 "A"와 "C"는 커패시터가 차지하는 면적을 나타내고, "B"와 "D"는 개구 면적을 나타낸다.
도 4를 참조하면, 종래 구조(P1)와 실시예(P2)의 커패시턴스 값은 동일하도록 구현되었을 때, 실시예(P2)의 경우 종래 구조(P1)보다 개구율을 증가시킬 수 있도록 서브 픽셀을 형성할 수 있게 된다.
실시예에 따르면, 제1 내지 제3커패시터(Cst1, Cst2, Cst3)의 총 정전량(Ctotal)은 수학식 1과 같이 설명될 수 있다.
위의 수학식 1은 제1 내지 제3커패시터(Cst1, Cst2, Cst3)의 정전용량과 면적으로 풀어서 설명하면 수학식 2와 같이 설명될 수 있다.
위의 수학식 2에서 "εSiO2 (C/L1)"는 제1커패시터(Cst1)의 유전층이 "SiO2"로 형성되고, "εSiNx (C/L2)"는 제2커패시터(Cst2)의 유전층이 "SiNx"로 형성되고, "εSiNx(C/L3)"는 제3커패시터(Cst3)의 유전층이 "SiNx"로 형성된 것을 일례로 나타낸 것이다. 여기서, 각 커패시터의 면적 "C"를 공통으로 해서 풀이하면 수학식 3과 같이 설명될 수 있다.
위의 수학식 3에 의하면, 서브 픽셀의 총 정전용량(Ctotal)은 제품이 정해지면 스펙 개념으로 상수화되기 때문에 다음의 수학식 4와 같이 병렬로 추가된 "εSiNx/L3" 텀에 비례하게 서브 픽셀의 면적 C를 감소시킬 수 있게 된다.
그러므로, 앞서 도 4를 참조하여 설명한 것과 같이 커패시터가 차지하는 면적은 종래 구조(P1) "A"에서 실시예(P2) "C"로 감소하고, 개구율 면적은 종래 구조(P1) "B"에서 실시예(P2) "D"로 증가할 수 있게 된다.
이하, 본 발명의 실시예에 따른 액정표시장치의 제조방법에 대해 설명한다.
도 5 내지 도 10은 본 발명의 실시예에 따른 액정표시장치의 제조방법 흐름 도 이다. 실시예에서는 본 발명의 특징부인 박막 트랜지스터와 커패시터 구조를 중심으로 설명하되, 설명의 이해를 돕기 위해 도 3을 함께 참조한다.
먼저, 제1기판(110a) 상에 쉴드금속(111b)을 형성한다. 참고로, 쉴드금속(111b)을 형성할 때는 도 3에 도시된 바와 같이 제1쉴드금속(111a) 및 제2쉴드금속(111b)이 이격 되도록 각각 형성할 수 있다. 이때, 제1쉴드금속(111a)은 제1게이트(115a)와 대응되는 영역에 위치하고 제2쉴드금속(111b)은 제2게이트(115b)와 대응되는 영역에 위치하도록 형성한다.
다음, 쉴드금속(111b) 상에 제1절연막(112)을 형성한다. 제1절연막(112)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다.
다음, 제1절연막(112) 상에 채널 영역(113a), 제1반도체 영역(113b) 및 제2반도체 영역(113c)을 포함하는 반도체층(113a, 113b, 113c)을 형성한다. 제2반도체 영역(113c)은 제2쉴드금속(111b)과 중첩하는 영역을 갖도록 형성한다. 여기서, 제2반도체 영역(113c)의 경우 제2쉴드금속(111b)과 중첩하는 영역에 불순물이 도핑될 수 있다. 한편, 반도체층(113a, 113b, 113c)은 비정질 실리콘 또는 이를 결정화한 다결정 실리콘을 포함할 수 있다. 제1반도체 영역(113b) 및 제2반도체 영역(113c)의 경우 P형 또는 N형 불순물이 도핑될 수 있다.
다음, 반도체층(113a, 113b, 113c) 상에 제2절연막(114)을 형성한다. 제2절연막(114)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다.
다음, 제2절연막(114) 상에 채널 영역(113a)과 대응되는 영역 상에 위치하는 제1게이트(115a)와 제2쉴드금속(111b)과 대응되는 영역 상에 위치하는 제2게이트(115b)를 포함하는 게이트(115a, 115b)을 형성한다.
다음, 게이트(115a, 115b) 상에 제3절연막(116)을 형성한다. 제3절연막(116)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다.
다음, 제3절연막(116) 상에 제1반도체 영역(113b)에 접촉된 제1전극(117a)과 제2반도체 영역(113c)에 접촉되고 제2게이트(115b)와 중첩하는 영역을 갖도록 연장된 제2전극(117b)을 포함하는 전극(117a, 117b)을 형성한다.
위와 같은 공정을 실시하면, 제1기판(110a) 상에는 박막 트랜지스터에 병렬로 연결된 3개의 커패시터(Cst1, Cst2, Cst3)가 형성된다. 여기서, 제1커패시터(Cst1)는 제2전극(117b)과 제2게이트(115b) 사이에 위치하는 제3절연막(116)에 의해 형성되고, 제2커패시터(Cst2)는 제2게이트(115b)와 제2반도체 영역(113c) 사이에 위치하는 제2절연막(114)에 의해 형성되며, 제3커패시터(Cst3)는 제2반도체 영역(113c)과 제2쉴드금속(111b) 사이에 위치하는 제1절연막(112)에 의해 형성된다.
이상 본 발명의 실시예는 커패시턴스 용량을 유지하면서 커패시터가 차지하는 면적을 감소할 수 있어 개구율을 향상시킬 수 있는 박막 트랜지스터, 액정표시장치 그리고 이의 제조방법을 제공할 수 있는 효과가 있다. 또한, 본 발명의 실시 예는 커패시터의 용량을 유지하면서 상대적으로 좁은 면적을 차지할 수 있는 박막 트랜지스터 기판을 제공할 수 있어 액정표시장치뿐만 아니라 유기전계발광표시장치에도 적용할 수 있는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 액정표시장치의 개략적인 구성도.
도 2는 서브 픽셀의 회로 구성도.
도 3은 본 발명의 실시예에 따른 액정표시패널의 부분 단면도.
도 4는 종래 구조에 의한 서브 픽셀과 본 발명의 실시예에 의한 서브 픽셀의 개구율 비교를 위한 도면.
도 5 내지 도 10은 본 발명의 실시예에 따른 액정표시장치의 제조방법 흐름도.
<도면의 주요 부분에 관한 부호의 설명>
110a: 제1기판 111a, 111b: 쉴드금속
112: 제1절연막 113a, 113b, 113c: 반도체층
114: 제2절연막 115a, 115b: 게이트
116: 제3절연막 117a, 117b: 전극
119: 화소전극 121: 블랙매트릭스
122: 컬러필터 124: 공통전극
126: 액정층 110b: 제2기판
Claims (10)
- 기판 상에 위치하는 쉴드금속;상기 쉴드금속 상에 위치하는 제1절연막;상기 제1절연막 상에 위치하며 채널 영역, 제1반도체 영역 및 상기 쉴드금속과 중첩하는 영역을 갖도록 연장된 제2반도체 영역을 포함하는 반도체층;상기 반도체층 상에 위치하는 제2절연막;상기 제2절연막 상에 위치하고 상기 채널 영역과 대응되는 영역 상에 위치하는 제1게이트와 상기 쉴드금속과 대응되는 영역 상에 위치하는 제2게이트를 포함하는 게이트;상기 게이트 상에 위치하는 제3절연막; 및상기 제3절연막 상에 위치하고 상기 제1반도체 영역에 접촉된 제1전극과 상기 제2반도체 영역에 접촉되고 상기 제2게이트와 중첩하는 영역을 갖도록 연장된 제2전극을 포함하는 전극을 포함하는 박막 트랜지스터.
- 제1항에 있어서,상기 제2반도체 영역은,상기 쉴드금속과 대응되는 영역에 불순물이 도핑된 것을 특징으로 하는 박막 트랜지스터.
- 제1기판 상에 위치하는 쉴드금속;상기 쉴드금속 상에 위치하는 제1절연막;상기 제1절연막 상에 위치하며 채널 영역, 제1반도체 영역 및 상기 쉴드금속과 중첩하는 영역을 갖도록 연장된 제2반도체 영역을 포함하는 반도체층;상기 반도체층 상에 위치하는 제2절연막;상기 제2절연막 상에 위치하고 상기 채널 영역과 대응되는 영역 상에 위치하는 제1게이트와 상기 쉴드금속과 대응되는 영역 상에 위치하는 제2게이트를 포함하는 게이트;상기 게이트 상에 위치하는 제3절연막; 및상기 제3절연막 상에 위치하고 상기 제1반도체 영역에 접촉된 제1전극과 상기 제2반도체 영역에 접촉되고 상기 제2게이트와 중첩하는 영역을 갖도록 연장된 제2전극을 포함하는 전극을 포함하는 액정표시장치.
- 제3항에 있어서,상기 제2반도체 영역은,상기 쉴드금속과 대응되는 영역에 불순물이 도핑된 것을 특징으로 하는 액정표시장치.
- 제3항에 있어서,상기 제1기판과 이격 대향하고 컬러필터를 갖는 제2기판과,상기 제1기판과 상기 제2기판 사이에 위치하는 액정층을 포함하는 액정표시장치.
- 게이트 배선에 게이트가 연결되고 데이터 배선에 제1전극이 연결된 트랜지스터;상기 트랜지스터의 제2전극에 연결된 화소전극;공통전압 배선에 연결된 공통전극; 및상기 트랜지스터의 제2전극과 스토리지 배선 사이에 병렬로 연결된 3개의 커패시터를 포함하는 액정표시장치.
- 제1기판 상에 쉴드금속을 형성하는 단계;상기 쉴드금속 상에 제1절연막을 형성하는 단계;상기 제1절연막 상에 채널 영역, 제1반도체 영역 및 상기 쉴드금속과 중첩하는 영역을 갖는 제2반도체 영역을 포함하는 반도체층을 형성하는 단계;상기 반도체층 상에 제2절연막을 형성하는 단계;상기 제2절연막 상에 상기 채널 영역과 대응되는 영역 상에 위치하는 제1게이트와 상기 쉴드금속과 대응되는 영역 상에 위치하는 제2게이트를 포함하는 게이트을 형성하는 단계;상기 게이트 상에 제3절연막을 형성하는 단계; 및상기 제3절연막 상에 상기 제1반도체 영역에 접촉된 제1전극과 상기 제2반도 체 영역에 접촉되고 상기 제2게이트와 중첩하는 영역을 갖도록 연장된 제2전극을 포함하는 전극을 형성하는 단계를 포함하는 액정표시장치의 제조방법.
- 제7항에 있어서,상기 제2반도체 영역은,상기 쉴드금속과 대응되는 영역에 불순물이 도핑된 것을 특징으로 하는 액정표시장치의 제조방법.
- 제7항에 있어서,상기 제1기판과 이격 대향하고 컬러필터를 갖는 제2기판을 형성하는 단계와,상기 제1기판과 상기 제2기판 사이에 액정층을 형성하고 상기 제1기판과 상기 제2기판을 합착 밀봉하는 단계를 포함하는 액정표시장치의 제조방법.
- 제7항에 있어서,상기 쉴드금속 형성 단계는,상기 제1기판 상에 제1쉴드금속 및 제2쉴드금속을 형성하되,상기 제1쉴드금속은 상기 제1게이트와 대응되는 영역에 위치하고 상기 제2쉴드금속은 상기 제2게이트와 대응되는 영역에 위치하도록 형성하는 것을 포함하는 액정표시장치의 제조방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |