CN1832152B - 半导体封装及制造方法 - Google Patents

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Abstract

公开了一种半导体封装及其制造方法,其中通过利用包括较少量铅的外部连接端子或半导体元件安装端子,解决了环境问题,而同时实现了所述端子的细间距。所述半导体封装包括:板(20),包括多个绝缘树脂层;半导体元件安装端子(18),在所述板的顶部表面上形成;以及外部连接端子(12),在所述板的底部表面上形成。各外部连接端子(12)形成为从所述封装的所述底部表面向下突出的凸起,并且用绝缘树脂(14)填充各凸起,而用金属(16)覆盖各凸起的表面。包括导体过孔(26a)的布线(24)、(26)电连接金属层(16)的金属和半导体元件安装端子(18)。

Description

半导体封装及制造方法
技术领域
本发明涉及一种半导体封装及其制造方法,或者具体地说,涉及这样一种半导体封装及其制造方法,其中将用于外部连接的端子或者用于安装半导体元件的端子形成为从封装表面突出的凸起,各凸起用绝缘树脂填充,并用金属覆盖。本发明还涉及一种利用该半导体封装的半导体器件及其制造方法。
背景技术
常规半导体封装的外部连接端子由如图1所示的用于球栅阵列(BGA)封装的多个球或者如图2所示的用于针栅阵列(PGA)封装的多个插针形成。
具体地说,图1示出了常规BGA封装的结构,其中封装1的上表面构成半导体元件安装表面,其下表面构成外部连接端子侧,其中在半导体元件安装表面上安装电连接至各端子的半导体元件2,并将外部连接端子形成为向下突出的多个球3。
图2示出了常规PGA封装的结构,其中,与图1一样,封装1的上表面构成半导体元件安装表面,其下表面构成外部连接端子侧,其中在半导体元件安装表面上安装电连接至各端子的半导体元件2。另一方面,将外部连接端子侧设置为向下突出的多个插针4。
在如上所述将焊料球3用作外部连接端子的情况下,通常端子由包括铅的焊料形成。并且,在将插针4用作外部连接端子的情况下,安装插针4的部分通常由包括铅的焊料形成。
然而,从保护环境的角度看,最近产生了对连接方法的要求,其中不利用包括铅的焊料安装或连接半导体元件,并且将外部连接端子与其它部分连接。
作为与本发明相关的常规技术,JP-A 9-283925提出了一种包括半导体元件并在外部电路中安装的BGA半导体器件,其使得球栅阵列的细间距以及降低的封装尺寸成为可能,而同时实现改善的连接可靠性。在该专利公开所公开的常规半导体器件中,在金属板的一个表面上形成用于球栅阵列的焊料凸起的凹陷(depression),并在该凹陷中通过电解镀敷形成焊料层和导体金属层后,在金属板上层叠所需数量的绝缘层和布线层,从而形成多层布线电路板。在如此安装半导体元件并用树脂密封后,将金属板蚀刻去除,以形成焊料凸起。
根据该方法,通过蚀刻金属板形成用于焊料凸起的凹陷。因此,焊料凸起的形状基本上不变,在回流后焊料形状保持稳定,从而有助于较细的间距。
另一方面,JP-A 2004-64082公开了一种结构,其中为了实现与半导体器件端子的增大的数量和较小的间距相对应的具有高密度的细布线设置,布线位于构成独立单层的绝缘层的上表面上,并且在该绝缘层的下表面上形成电极。电极的上端的侧边缘与绝缘层接触,其下端从绝缘层下表面伸出,而未接触绝缘层。通过在绝缘层中形成的过孔,该电极和布线相互电连接,而在绝缘层的表面上设置支撑构件。
JP-A 2004-64082也公开了一种结构,其中在衬底上形成具有对应于电极图形的开口图形的抗蚀剂层,并且利用该抗蚀剂层作为掩膜,蚀刻衬底,从而在衬底的上表面上形成对应于抗蚀剂层的开口图形的凹槽。随后,在凹槽和开口图形中沉积金属,从而形成电极图形。
根据JP-A 9-283925,焊料凸起的形状不变,可通过在回流后稳定焊料形状实现细间距。然而,考虑到焊料凸起的焊料通常包括铅的实际情况,由于在焊料凸起中利用铅作为外部连接端子或半导体元件连接端子,没有解决环境问题。
在JP-A 2004-64082中公开的常规技术没有解决由在半导体封装的外部连接端子或半导体元件连接端子中铅的利用所产生的环境问题。
发明内容
在这种情况下,本发明的一个目的是提供一种半导体封装及其制造方法,其一方面解决了由用于在其它部分上安装半导体封装的外部连接端子中或者用于在封装上安装半导体元件的连接端子中铅的利用所产生的环境问题,另一方面实现了外部连接端子或半导体元件连接端子的细间距。
本发明的另一个目的是提供一种利用上述半导体封装的半导体器件及其制造方法。
为了实现上述目的,根据本发明的一方面,提供了一种半导体封装,包括:衬底,具有第一表面和与所述第一表面相反的第二表面,所述衬底具有至少一个绝缘树脂层和一个布线层的叠层;至少一个第一端子,在所述衬底的所述第一表面上形成,用于安装半导体元件;至少一个第二端子,在所述衬底的所述第二表面上形成,用于外部连接;以及布线,包括至少一个导体过孔,所述导体过孔包括布线层过孔,用于电连接所述第一和第二端子,其中所述第一和第二端子中的至少一个形成为从所述第一或第二表面突出的至少一个凸起,并且用绝缘树脂填充所述凸起的内部,而用金属层覆盖所述凸起的表面。
在根据本发明的该方面的所述半导体封装中,用于安装半导体元件的所述第一端子形成为焊盘,而用于外部连接的所述第二端子形成为从所述第二表面突出的凸起。结果,可由特定凸起形成所述半导体封装的外部连接侧,从而避免所述外部连接端子的焊料铅的利用,并同时实现了细间距。
在这种情况下,用焊料抗蚀剂层覆盖所述第一表面,并从所述焊料抗蚀剂层露出至少部分所述焊盘。
此外,用焊料抗蚀剂层覆盖所述第二表面,以及所述凸起从所述焊料抗蚀剂层中突出。
在具有在所述半导体元件安装侧形成的至少一个特定凸起的根据本发明的该方面所述半导体封装中,用于安装半导体元件的所述第一端子形成为从所述第一表面突出的至少一个凸起,而用于外部连接的所述第二端子形成为焊盘。结果,避免了在所述半导体封装的所述半导体元件安装侧上所述端子的焊料铅的利用,而同时实现了细间距。
在这种情况下,用焊料抗蚀剂层覆盖所述第二表面,并从所述焊料抗蚀剂层露出至少部分所述焊盘。
此外,用焊料抗蚀剂层覆盖所述第一表面,以及所述凸起从所述焊料抗蚀剂层中突出。
在根据本发明的该方面的所述半导体封装中,无论所述外部连接侧或所述半导体元件安装侧的哪一侧形成为特定凸起,穿过在所述凸起中填充的所述绝缘树脂,在所述凸起中的所述导体过孔连接至在所述凸起表面上的所述金属层。
可选地,覆盖各凸起的所述表面的所述金属层具有延伸至所述第一或第二表面的延伸焊盘,并且穿过构成所述衬底的所述绝缘树脂层,所述导体过孔连接至所述延伸焊盘。
并且,覆盖所述凸起表面的所述金属层由任何选自以下金属叠层的一种形成:从所述表面侧开始,Au/Ni、Au/Ni/Cu、Au/Pd/Ni、Au/Pd/Ni/Pd、Au/Pd/Ni/Pd/Cu以及Au/Pd/Ni/Cu。
根据本发明的另一方面,为了实现上述目的,提供了一种包括上述半导体封装并具有下述结构的半导体器件。
具体地说,在具有在所述半导体封装的所述外部连接侧上形成的所述特定凸起的根据本发明的半导体器件中,以电连接至所述第一端子的方式在所述半导体封装的所述第一表面上安装半导体元件,并且用密封树脂(底部填充树脂)覆盖包括所述第一表面与所述半导体元件之间的间隙的部分或整个所述半导体元件。
在具有在其半导体封装的所述半导体元件安装侧上形成的至少一个特定凸起的根据本发明的半导体器件中,另一方面,以电连接至由所述凸起形成的所述第一端子的方式在所述半导体封装的所述第一表面上安装半导体元件,并且用底部填充树脂覆盖包括所述第一表面与所述半导体元件之间的间隙的部分或整个所述半导体元件。
为了实现上述目的,根据本发明的又一方面,提供了一种制造半导体封装的方法,包括以下步骤:在支撑构件的表面上形成至少一个凹槽;在所述凹槽的内表面上形成金属层;在所述支撑构件的所述表面上以及形成有所述金属层的所述凹槽内部覆盖绝缘树脂;在所述凹槽中的所述绝缘树脂中形成过孔,所述金属层暴露于所述过孔;在所述过孔中形成导体过孔;以布线层电连接至所述导体过孔的方式,在所述绝缘树脂上形成一个或多个绝缘树脂层和布线层;在所述多个绝缘树脂层的顶部绝缘树脂层上形成端子,所述端子穿过所述布线层连接至所述金属层;以及去除所述支撑构件,并将用绝缘树脂填充并用金属层覆盖的至少一个凸起暴露于所述封装的底部表面。
在这种情况下,所述在所述支撑构件的所述表面上形成至少一个凹槽的步骤包括以下子步骤:在所述支撑构件的所述表面上形成抗蚀剂层;从形成有所述凹槽的部分去除所述抗蚀剂层,并露出所述凹槽形成部分的所述支撑构件的所述表面;以及蚀刻所述支撑构件的所述表面的所述露出部分;并且所述仅在所述凹槽的内表面上形成所述金属层的步骤包括以下子步骤:镀敷由金属形成的所述支撑构件的所述凹槽的所述内表面;以及去除所述抗蚀剂层。
根据本发明的又一方面,提供了一种制造半导体封装的方法,包括以下步骤:在支撑构件的表面上形成至少一个凹槽;在所述凹槽的内表面以及邻近所述内表面的所述支撑构件的部分所述表面上方的延伸上形成金属层;在所述支撑构件的所述表面以及形成有所述金属层的所述凹槽的所述内表面上覆盖绝缘树脂;在所述支撑构件的所述延伸上的所述绝缘树脂上形成过孔,在所述延伸上的所述金属层暴露于所述过孔;在所述过孔中形成导体过孔;以布线层电连接至所述导体过孔的方式,在所述绝缘树脂上形成一个或多个绝缘树脂层和布线层;在所述多个绝缘树脂层的顶部绝缘树脂层上形成端子,所述端子穿过所述布线层连接至所述金属层;以及去除所述支撑构件,并将用绝缘树脂填充并用金属层覆盖的凸起暴露于所述封装的底部表面。
在这种情况下,所述在所述支撑构件的表面上形成至少一个凹槽的步骤包括以下子步骤:在所述支撑构件的所述表面上形成抗蚀剂层;从形成的所述凹槽形成部分以及形成有邻近所述凹槽形成部分的所述支撑构件的部分所述表面上方的所述金属延伸的部分上去除所述抗蚀剂层,并露出所述支撑构件的所述表面,所述表面包括所述凹槽形成部分以及形成有所述金属延伸的部分;以及蚀刻所述支撑构件的所述表面的所述露出部分;并且所述在所述凹槽的内表面以及邻近所述内表面的所述支撑构件的部分所述表面上的所述延伸上形成所述金属层的步骤包括以下子步骤:镀敷由金属形成的所述支撑构件的所述凹槽的所述内表面和所述支撑构件的所述延伸,以及去除所述抗蚀剂层。
根据本发明的又一方面,提供了一种制造半导体封装的方法,包括以下步骤:在支撑构件的表面上形成焊料抗蚀剂层;从所述焊料抗蚀剂层上方在所述支撑构件的所述表面上形成至少一个凹槽;在所述支撑构件的所述凹槽的内表面上形成金属层;在形成有所述金属层的所述凹槽中填充绝缘树脂,并在所述焊料抗蚀剂层的所述表面上覆盖所述绝缘树脂;在所述凹槽中的所述绝缘树脂上形成过孔,所述金属层暴露于所述过孔;在所述过孔中形成导体过孔;以布线层电连接至所述导体过孔的方式,在所述绝缘树脂上形成一个或多个绝缘树脂层和布线层;在所述多个绝缘树脂层的顶部绝缘树脂层上形成至少一个端子,所述端子穿过所述布线层连接至所述金属层;以及去除所述支撑构件,并将用绝缘树脂填充并用金属层覆盖的至少一个凸起暴露于所述封装的底部表面。
在这种情况下,所述在所述支撑构件的所述表面上形成至少一个凹槽的步骤包括以下子步骤:在所述支撑构件的所述表面上形成焊料抗蚀剂层;从形成有所述凹槽的部分去除所述抗蚀剂层,并露出所述凹槽形成部分的所述支撑构件的所述表面;以及蚀刻所述支撑构件的所述表面的所述露出部分;并且所述在所述凹槽的内表面上形成所述金属层的步骤包括镀敷所述支撑构件的所述凹槽的所述内表面的子步骤。
可选地,所述在所述支撑构件的所述表面上形成至少一个凹槽的步骤包括以下子步骤:通过丝网印刷方法或喷墨印刷方法在所述支撑构件的所述表面上形成具有用于露出所述凹槽形成部分的开口的焊料抗蚀剂层;以及蚀刻所述支撑构件的所述表面的所述凹槽形成部分;并且所述在所述凹槽的内表面上形成金属层的步骤包括镀敷所述支撑构件的所述凹槽的所述内表面的子步骤。
根据本发明的又一方面,提供了一种制造半导体封装的方法,包括以下步骤:在支撑构件的表面上形成焊料抗蚀剂层;从所述焊料抗蚀剂层上方在所述支撑构件的所述表面上形成至少一个凹槽;在所述支撑部件的所述凹槽的内表面上形成金属层;在形成有所述金属层的所述凹槽中填充绝缘树脂,并在所述焊料抗蚀剂层的所述表面上覆盖所述绝缘树脂;仅在所述凹槽的所述内表面以及邻近所述内表面的所述焊料抗蚀剂层的部分所述表面上方的延伸上形成金属层;在所述支撑构件的所述表面以及形成有所述金属层的所述凹槽的所述内表面上覆盖绝缘树脂;在所述支撑构件的所述延伸上的所述绝缘树脂上形成过孔,在所述延伸上的所述金属层暴露于所述过孔;在所述过孔中形成导体过孔;以布线层电连接至所述导体过孔的方式,在所述绝缘树脂上形成一个或多个绝缘树脂层和布线层;在所述多个绝缘树脂层的顶部绝缘树脂层上形成至少一个端子,所述端子穿过所述布线层连接至所述金属层;以及去除所述支撑构件,并将用绝缘树脂填充并用金属层覆盖的至少一个凸起暴露于所述封装的底部表面。
在这种情况下,所述在所述支撑构件的所述表面上形成至少一个凹槽的步骤包括以下子步骤:在所述支撑构件的所述表面上形成焊料抗蚀剂层;从所述凹槽形成部分去除所述焊料抗蚀剂层,并露出所述凹槽形成部分的所述支撑构件的所述表面;以及蚀刻所述支撑构件的所述表面的所述露出部分;并且所述仅在所述凹槽的所述内表面以及邻近所述内表面的所述焊料抗蚀剂层的部分所述表面上方的所述延伸上形成所述金属层的步骤包括以下子步骤:镀敷所述支撑构件的所述凹槽的所述内表面;在所述焊料抗蚀剂层的所述表面上形成导体层;在所述导体层的表面上形成镀敷的抗蚀剂层;去除形成有所述金属延伸的至少所述部分的所述镀敷的抗蚀剂层,并露出所述导体层的所述表面;镀敷所述支撑构件的至少所述延伸;以及去除所述镀敷的抗蚀剂层。
可选地,所述在所述支撑构件的所述表面上形成至少一个凹槽的步骤包括以下子步骤:在所述支撑构件的所述表面上通过丝网印刷方法形成具有用于露出所述凹槽形成部分的开口的焊料抗蚀剂层;以及蚀刻所述支撑构件的所述表面的所述露出部分;并且所述仅在所述凹槽的所述内表面以及邻近所述内表面的所述焊料抗蚀剂层的部分所述表面上方的所述延伸上形成金属层的步骤包括以下子步骤:镀敷由金属形成的所述支撑构件的所述凹槽的所述内表面;在所述焊料抗蚀剂层的所述表面上形成导体层;在所述导体层的表面上形成镀敷的抗蚀剂层;从形成有所述金属延伸的至少所述部分去除所述镀敷的抗蚀剂层,并露出所述导体层的所述表面;镀敷所述支撑构件的至少所述延伸;以及去除所述镀敷的抗蚀剂层。
在根据本发明的该方面的制造半导体封装的方法中,所述支撑构件由金属形成,并且在所述支撑构件去除步骤中,以这样的方式蚀刻去除所述支撑构件,以留下而不去除在所述凸起形成区域周围的所述支撑构件,并且在所述凸起形成区域周围形成类似框架的加强构件。
另外可选地,根据本发明制造半导体封装的方法还包括以下步骤,在去除所述支撑构件之前并在形成穿过所述顶部绝缘树脂层上的所述布线层连接至所述导体过孔的至少一个端子之后,以电连接至所述端子的方式在所述顶部表面上安装半导体元件,并密封所述半导体元件。
根据本发明的另一方面,提供了一种制造半导体封装的方法,包括以下步骤:在支撑构件的两个表面的每一个上形成至少一个凹槽;仅在所述支撑构件的各表面上的所述凹槽的内表面上形成金属层;在所述支撑构件的各表面上形成有所述金属层的所述凹槽的内部以及所述支撑构件的各表面上覆盖绝缘树脂;在所述支撑构件的各表面上的所述凹槽中的所述绝缘树脂上形成过孔,所述金属层暴露于所述过孔;在所述支撑构件的各表面上的所述过孔中形成导体过孔;以布线层电连接至所述导体过孔的方式,在所述支撑构件的各表面上的所述绝缘树脂上层叠绝缘树脂层和布线层;在所述支撑构件的各表面上的顶部绝缘树脂层上形成穿过所述布线层连接至所述导体过孔的端子;以及去除所述支撑构件,并分离在所述支撑构件的所述两个表面上形成的所述封装,以及从所述封装的底部表面突出用所述绝缘树脂填充并用所述金属层覆盖的至少一个凸起。
在这种情况下,所述在所述支撑构件的各表面上形成至少一个凹槽的步骤包括以下子步骤:在所述支撑构件的各表面上形成抗蚀剂层;从所述支撑构件的各表面上的所述凹槽形成部分去除所述抗蚀剂层,并在所述支撑构件的各表面上的所述凹槽形成部分露出所述支撑构件的所述表面;以及蚀刻在所述支撑构件的各表面上的所述露出部分;并且所述仅在所述支撑构件的各表面上的所述凹槽的所述内表面上形成所述金属层的步骤包括以下子步骤:镀敷在由金属形成的所述支撑构件的各表面上的所述凹槽的所述内表面,以及从所述支撑构件的各表面去除所述抗蚀剂层。
根据本发明的又一方面,提供了一种制造半导体封装的方法,包括以下步骤:在支撑构件的两个表面的每一个上形成至少一个凹槽;仅在所述支撑构件的各表面上的所述凹槽的内表面以及邻近所述内表面的所述支撑构件的部分各表面上方的延伸上形成金属层;在所述支撑构件的各表面以及形成有所述金属层的所述凹槽的所述内表面上覆盖绝缘树脂;在所述支撑构件的各表面的所述支撑构件的所述延伸上的所述绝缘树脂上形成过孔,在所述延伸上的所述金属层暴露于所述过孔;在所述支撑构件的各表面上的所述过孔中形成导体过孔;以布线层电连接至所述导体过孔的方式,在所述支撑构件的各表面上的所述绝缘树脂上层叠至少一个绝缘树脂层和至少一个布线层;在所述支撑构件的各表面上的顶部绝缘树脂层上形成穿过所述布线层连接至所述导体过孔的至少一个端子;以及去除所述支撑构件,并分离在所述支撑构件的所述两个表面上形成的所述封装,以及从所述封装的底部表面突出用所述绝缘树脂填充并用所述金属层覆盖的至少一个凸起。
在这种情况下,所述在所述支撑构件的各表面上形成至少一个凹槽的步骤包括以下子步骤:在所述支撑构件的各表面上形成第一抗蚀剂层;从所述支撑构件的各表面上的所述凹槽形成部分去除所述第一抗蚀剂层,并在所述支撑构件的各表面上的所述凹槽形成部分露出所述支撑构件的所述表面;蚀刻在所述支撑构件的各表面上的所述露出部分;以及去除所述第一抗蚀剂层;并且所述仅在所述支撑构件的各表面上的所述凹槽的内表面以及邻近所述内表面的所述支撑构件的部分各表面上方的所述延伸上形成所述金属层的步骤包括以下子步骤:在所述支撑构件的各表面上形成第二抗蚀剂层;从所述支撑构件的各表面上的所述凹槽形成部分以及邻近所述凹槽形成部分的所述支撑构件的部分各表面上方的所述延伸去除所述第二抗蚀剂层,并露出所述支撑构件的各表面上的所述凹槽和所述延伸;镀敷所述支撑构件的各表面上由金属形成的所述凹槽的所述内表面以及所述支撑构件的各表面上的所述延伸;以及从所述支撑构件的各表面去除所述第二抗蚀剂层。
所述支撑构件由相互连接的两个扁平金属构件形成,所述两个扁平构件相互分离,并从所述封装去除。
所述两个扁平构件通过在它们之间插入的加强板相互连接,并在从所述加强板分离后,从各封装去除。
可选地,所述支撑构件由单个扁平金属构件形成。沿其表面将在其各表面上具有层叠的封装的所述扁平构件切割成两部分。随后,从所述各自的封装去除所述两个分离的扁平构件。
在所述凹槽的所述内表面上形成金属层后,除了形成有所述金属层的区域外,所述支撑构件的所述表面形成有焊料抗蚀剂层。在这种情况下,所述焊料抗蚀剂层由环氧丙烯酸类树脂、环氧树脂和丙烯酸类树脂中的任何一种形成。
所述绝缘树脂层由环氧树脂或聚酰亚胺树脂形成。
在所述形成所述金属层的方法过程中,可进行Au/Ni镀敷、Au/Ni/Cu镀敷、Au/Pd/Ni镀敷、Au/Pd/Ni/Pd镀敷、Au/Pd/Ni/Pd/Cu镀敷或Au/Pd/Ni/Cu镀敷。
此外,根据本发明,为了实现上述目的,提供了一种制造具有下述结构的半导体器件的方法。
具体地说,在根据本发明制造半导体器件的方法中,通过根据上述本发明的方法制造半导体封装,其中在所述支撑构件的各表面上的顶部绝缘树脂层上形成穿过布线层连接至导体过孔的端子,随后在去除所述支撑构件之前,以电连接至所述端子的方式,在所述顶部绝缘树脂层上安装半导体元件。
在这种情况下,在安装并密封所述半导体元件后,将所述支撑构件分离成两部分,然后从各半导体器件中去除所述两部分。
附图说明
图1示出了现有技术中公知的球栅阵列(BGA)封装的侧视图;
图2示出了现有技术中公知的针栅阵列(PGA)封装的侧视图;
图3(a)是本发明第一实施例的半导体封装的截面图,图3(b)是其修改的部分截面图;
图4是利用根据第一实施例的封装的半导体器件的截面图;
图5是根据本发明的第二实施例的半导体封装的截面图;
图6是利用根据第二实施例的封装的半导体器件的截面图;
图7-10分别是根据本发明的第三、第四、第五和第六实施例的半导体封装的截面图;
图11是利用图7所示的第三实施例的封装的半导体器件的截面图;
图12(a)-12(c)是示出了凸起结构的截面图;
图13(a)-13(f)以及14(a)-14(b)示出了根据第一实施例的半导体封装的制造方法;
图15示出了第一实施例的半导体封装的修改的制造方法;
图16示出了第二实施例的半导体封装的制造方法;
图17示出了第二实施例的半导体封装的修改的制造方法;
图18(a)-18(c)示出了根据第三实施例的半导体封装的制造方法;
图19(a)-19(c)示出了根据第五实施例的半导体封装的制造方法;
图20(a)-20(c)示出了根据第六实施例的半导体封装的制造方法;
图21(a)-21(c)示出了利用第三实施例的封装的半导体器件的制造方法;
图22(a)-22(b)以及23(a)-23(b)示出了在支撑构件的每侧上形成半导体封装的制造方法;
图24(a)-24(b)、图25(a)-25(b)以及图26(a)-26(b)分别示出了在支撑构件的每侧上形成半导体封装的修改的制造方法;
图27示出了在支撑构件的每侧上形成半导体器件的制造方法;
图28(a)-28(f)以及图29(a)-29(b)示出了第三实施例的具有焊料抗蚀剂层的半导体封装的修改的制造方法;
图30(a)-30(b)示出了第三实施例的半导体封装的另一种修改的制造方法;以及
图31(a)-31(e)以及图32(a)-32(b)示出了第六实施例的具有延伸的半导体封装的制造方法。
具体实施方式
下面将参考附图详细说明本发明的实施例。
图3a是截面图,示出了根据本发明的第一实施例的半导体封装。在根据第一实施例的半导体封装10中,在其底部表面上形成的用于外部连接的各端子12形成为用绝缘树脂14填充并用金属层16覆盖的凸起,其中凸起12从封装10的下表面向下突出。
半导体封装10由多层布线衬底形成,并且各层包括绝缘树脂层22和布线层24。换句话说,多层布线衬底包括交替层叠的绝缘树脂层22和布线层24。通过穿过绝缘树脂层22的过孔26,叠层中的布线层24相互电连接。
多个外部连接凸起12从半导体封装10的底层向下突出。公知外部连接凸起12用于在建立电连接的同时在其它部分例如母板或印刷板上安装半导体封装10或具有该半导体封装10的半导体器件。以栅格或其它希望的图形设置该多个外部连接凸起12。
用与绝缘树脂层22相同材料的绝缘树脂14填充外部连接凸起12,用金、镍等的金属层16覆盖其表面。更具体地说,覆盖凸起12的表面的金属层16可以是从外侧开始的包括以下任何一种组合:Au/Ni、Au/Ni/Cu、Au/Pd/Ni、Au/Pd/Ni/Pd、Au/Pd/Ni/Pd/Cu以及Au/Pd/Ni/Cu。
其下端与金属层16接触的导体过孔26a穿过用绝缘树脂14填充的各凸起12,而导体过孔26a的上端与第一布线层24连接。如下所述,可通过例如激光钻孔的方法以这样的方式形成导体过孔26a,在绝缘树脂14中钻孔,直至露出金属层16,在底面上以及沿着孔壁周围形成金属层,从而产生用绝缘树脂14填充的导体过孔26a,而截锥体的边缘及顶部如图3a所示。可选地,如图3b所示,可在绝缘树脂14中通过激光钻孔等打开的整个孔中用金属填充基本上为截锥体形状的导体过孔26b。并且,就导体过孔而言,如导体过孔26b,可设置为与基本上为截锥体形状、使孔的整个内部用金属填充的导体过孔26c一样,通过该导体过孔,多层布线板的各层的布线层24相互连接。
半导体封装10的顶层的上表面用焊料抗蚀剂25覆盖,从焊料抗蚀剂25露出与半导体元件的电极端子连接的多个连接端子18。根据将要安装并用镍-金等镀敷覆盖的半导体元件的电极设置,将半导体元件连接端子18设置成以栅格等形状的多个数量。
如上所述,通过层连接过孔26,用于各层的布线层24相互电连接。因此,通过导体过孔26a、布线层24以及层连接过孔26,外部连接凸起12的金属层16电连接至半导体元件连接端子(焊盘)18。
图4是利用根据图3a所示的第一实施例的半导体封装的半导体器件的截面图。如上所述,半导体元件连接端子18从焊料抗蚀剂25暴露于半导体封装10的顶层的上表面。例如,以这样的方式在半导体封装上安装具有类似于凸起的电极端子32的半导体元件30,以使电极端子32电连接至半导体元件连接端子18。此外,在半导体封装的上表面与半导体元件30之间的间隙中填充密封树脂34(底部填充树脂)。这样,完成半导体器件,其中通过底部填充树脂覆盖部分或整个半导体元件30。通过布线接合(未示出)将半导体元件30连接至半导体元件连接端子18,在半导体封装上安装半导体元件30。
图5是根据本发明的第二实施例的半导体封装的截面图。图6是具有根据第二实施例在半导体封装上安装的半导体元件的半导体器件的截面图。
在根据第二实施例的半导体封装100中,在顶层的上表面上的半导体元件连接端子由用绝缘树脂114填充并用金属层116覆盖的凸起112形成,其中凸起从封装100的上表面向上突出。与第一实施例一样,如此构造凸起112,以使其内部用绝缘树脂114填充,其表面用金或镍的金属层116覆盖。
另一方面,用焊料抗蚀剂125覆盖半导体封装100的底层的底面,从焊盘抗蚀剂125露出多个岸面(land)或焊盘118,该多个岸面或焊盘118通过镍-金镀敷覆盖,构成外部连接端子以在其它部分上安装半导体封装。
与第一实施例一样,通过层连接过孔26,各层的布线层24相互电连接,并且通过导体过孔26a、布线层24以及层连接过孔26,用于安装半导体元件的凸起112的金属层116电连接至构成外部连接端子的岸面或焊盘118。
根据第二实施例的半导体封装100的结构的其它部分类似于根据图3a所示的第一实施例的半导体封装10。
如图6所示,在根据第二实施例的半导体封装100的上表面上安装半导体元件30。具体地说,半导体元件30连接至凸起112,该凸起112在半导体封装100的上表面上形成,并用绝缘树脂114填充,同时用金属层116覆盖。在这种情况下,如图4所示,不需要用于连接半导体元件30的电极的焊料凸起等。相反地,半导体元件30的电极(未示出)可直接连接至具有少量焊料的从半导体封装100的上表面向上突出的凸起112。
在安装板例如母板或印刷布线板上安装如图6所示的半导体器件时,提供外部连接端子的插针或焊料球(未示出)连接至岸面118,用作PGA(针栅阵列)或BGA(球栅阵列)。可选地,如图6所示,岸面118用作外部连接端子的LGA(岸面栅格阵列)。在该组件形成为LGA的情况下,连接至安装板的焊盘的焊料球用于连接。
图7是截面图,示出了根据本发明的第三实施例的半导体封装。第三实施例具有与根据图3a所示的第一实施例的半导体封装类似的结构。下面仅说明第三实施例的不同点。半导体封装10a的底层的下表面形成为具有焊料抗蚀剂层28,以致从底层的下表面向下突出的外部连接端子侧上的凸起12从焊料抗蚀剂层28部分暴露。该结构的其它部分类似于根据图3a所示的第一实施例的半导体封装。
图8是根据本发明的第四实施例的半导体封装的截面图。第四实施例设置为类似于根据图5所示的第二实施例的半导体封装。下面仅说明第四实施例的不同点。半导体封装100a的顶层的上表面形成为具有焊料抗蚀剂层128,从顶层的上表面向上突出的半导体元件连接凸起112从焊料抗蚀剂层128向上部分暴露。该结构的其它部分类似于根据图5所示的第二实施例的半导体封装。
图9是根据本发明的第五实施例的半导体封装的截面图。第五实施例仅在半导体封装的过孔连接的结构上与根据图3所示的第一实施例不同。具体地说,根据第一实施例,与突出的凸起12的金属层16接触的导体过孔26a穿过在凸起12中填充的绝缘树脂14,而根据第五实施例,覆盖凸起12的表面的金属层16具有延伸至半导体封装的底层的下表面的延伸焊盘16a,通过底层的绝缘树脂层22,导体过孔26d连接至延伸焊盘16a。该结构的其它部分类似于根据图3所示的第一实施例的半导体封装。
图10是截面图,示出了根据本发明的第六实施例的半导体封装。该第六实施例具有与根据图9所示的第五实施例的半导体封装类似的过孔连接结构。具体地说,覆盖突出的凸起12的表面的金属层16具有延伸至半导体封装的底层的下表面的延伸焊盘16a,通过底层的绝缘树脂层22,导体过孔24d连接至延伸焊盘16a。此外,根据第六实施例,与图7所示的第三实施例一样,在半导体封装10a的底层的下表面上形成焊料抗蚀剂层28,以至从底层的下表面向下突出的外部连接端子侧上的凸起12从焊料抗蚀剂层28部分暴露。
图11是包括根据图7所示的第三实施例的半导体封装的半导体器件的截面图。在制造半导体封装期间,安装并用密封树脂34密封半导体元件30。半导体元件连接端子18从焊料抗蚀剂25暴露于半导体封装10a的顶层的上表面。从而,以这样的方式在半导体封装10a上安装具有凸起形式的电极端子32的半导体元件30,以使电极端子32电连接至半导体元件连接端子18,并通过环氧密封树脂34覆盖并密封半导体元件30。这样,完成了具有通过密封树脂34覆盖的整个半导体元件30的半导体器件。如图11所示,当然可在半导体元件30与半导体封装10a的上表面之间的间隙上覆盖密封树脂34(底部填充树脂)。可选地,可通过布线接合(未示出)将半导体元件30连接至端子18,并在该封装上安装半导体元件30。
图12a-12c是根据本发明的半导体封装的凸起的截面结构。在根据上述第一至第六实施例的半导体封装中,凸起12、112用绝缘树脂14、114填充,并用金属层16、116覆盖。然而,如图12a、12b所示,可在凸起的正面表面上镀敷金(Au)和镍(Ni)。可选地,如图12c所示,从凸起的正面表面镀敷金(Au)、钯(Pd)和镍(Ni)。另外可选地,可从凸起的正面表面镀敷Au/Pd/Ni/Pd或Au/Pd/Ni/Cu的叠层。
图13a-13f、14a-14b示出了根据第一实施例的半导体封装的制造方法。
首先,如图13a所示,在由铜等的金属板或金属薄片构成的支撑构件40上形成光致抗蚀剂层42。支撑构件40适当地由铜构成,但可选地可由任何包括Fe-Ni合金的多种金属形成。通过曝光和显影,构图该光致抗蚀剂层42,因此在对应于将要形成各端子的位置形成光致抗蚀剂层42的开口。随后,如图13b所示,通过蚀刻从光致抗蚀剂层42暴露的部分支撑构件40,形成凹槽44。并且,如图13c所示,(用金等)镀敷各凹槽44的内壁,以形成用于端子的金属层16。在该方法中,利用支撑构件40(金属板)作为功率供给层,适当地进行电解镀敷。在蚀刻去除支撑构件40的金属的同时,由通过蚀刻溶液没有蚀刻的材料形成金属层16。随后,去除光致抗蚀剂层42。
下一步,如图13d所示,用绝缘树脂覆盖形成有凹槽44的支撑构件40的表面以及凹槽44的内部,从而形成绝缘树脂层22。结果,各凹槽44的内部区域也填充有绝缘树脂14。绝缘树脂由例如环氧树脂或聚酰亚胺树脂形成。下一步,如图3e所示,用激光辐照各凹槽44中的绝缘树脂14,以形成过孔46。如图13f所示,通过半添加(semi-additive)方法等形成具有半导体过孔26a和布线24的过孔46的壁表面和绝缘树脂22的表面。
下一步,通过增层法顺序并交替地层叠绝缘树脂层22和布线层24(包括层连接过孔26),并且在顶层表面上形成焊料抗蚀剂层25。随后,如图14a所示,暴露在半导体元件安装侧上的连接端子(岸面)18,或者对在其上安装半导体元件的顶层进行表面处理。通过利用支撑构件(金属板)40、导体过孔26a、连接过孔26以及布线层24作为功率供给板在端子18的表面上电解镀敷镍和金,进行对半导体元件安装表面的表面处理。
下一步,如图14b所示,蚀刻去除构成支撑构件的金属板40,从而露出从半导体封装的底层向下突出的外部连接凸起12。在实际的制造方法中,在一个支撑构件40上制造多个封装,并在去除支撑构件40后,将多个封装切割成分立的封装。
图15示出了在图14a-14b的步骤后处于完成态的半导体封装。从图14a的状态,如图14b所示,没有完全蚀刻去除构成支撑构件的金属板40,而以框架的形式留下了支撑构件的端子表面的周围边缘,没有蚀刻去除,以形成加强构件50。该类似框架的加强构件50保护从半导体封装10的底层向下突出的外部连接凸起12。
图16示出了根据本发明的第二实施例的半导体封装的制造方法。在第二实施例中,在半导体元件安装侧上的端子设置为用绝缘树脂填充并用金属层覆盖的凸起112。可以与图13a-13f、14a-14b示出的半导体封装制造方法完全相同的方式制造具有在半导体元件安装侧上突出的凸起端子112的该半导体封装。
类似地,如图17所示,以这样的方式蚀刻去除构成支撑构件的金属板40,结果以框架的形式留下了支撑构件40的从半导体元件安装侧上突出的凸起112的端子表面的周围边缘,以构成加强构件500。
图18a-18c示出了根据本发明的第三实施例的半导体封装的制造方法。
首先,在与图13a至13c类似的方法中,通过蚀刻金属板的支撑构件40形成凹槽44,并且(用金等)镀敷各凹槽44的内壁,以形成端子金属层16。下一步,如图18a所示,除了凹槽44的内部之外,形成具有焊料抗蚀剂层28的支撑构件40的凹槽形成表面。焊料抗蚀剂可以是环氧丙烯酸类树脂、环氧树脂和丙烯酸类树脂中的任何一种。
下一步,如图18b所示,用绝缘树脂覆盖焊料抗蚀剂层28的上表面以及各凹槽44的内部,以形成绝缘树脂层22。结果,各凹槽44的内部区域也填充有绝缘树脂14。与上述情况一样,在这种情况下,可利用环氧或聚酰亚胺族的绝缘树脂。类似族但组分不同的树脂可用于焊料抗蚀剂层28和绝缘树脂层22。
随后的方法类似于图13e、13f和图14a、14b所述的方法。具体地说,通过增层法顺序并交替地层叠绝缘树脂层22和布线层24(包括层连接过孔26),以形成半导体封装10a。随后,从顶层的焊料抗蚀剂层25露出半导体元件安装侧上的焊盘18,并且如图18c所示,蚀刻去除构成支撑构件的金属板40。这样,产生半导体封装10a,其中从焊料抗蚀剂层28暴露从底层向下突出的外部连接凸起12。在这种情况下,外部连接端子12侧上的表面也覆盖有焊料抗蚀剂层28。
图19a-19c示出了根据本发明的第五实施例的半导体封装的制造方法。
首先,在与图13a、13b类似的方法中,通过蚀刻金属板的支撑构件40形成凹槽44,并且随后去除抗蚀剂。然后,如图19a所示,在除了凹槽44的凹入部分以及邻近凹入部分的支撑构件40的上表面上的延伸之外的区域中重新形成镀敷抗蚀剂层52。然后,在各凹槽44的内表面以及各凹槽44的周围边缘的延伸上形成金或镍镀敷的金属层16、16a。
在去除镀敷抗蚀剂层52后,如图19b所示,用绝缘树脂覆盖包括金属层16a的上表面的支撑构件40的各凹槽44的凹入部分和内部,从而形成绝缘树脂层22。结果,各凹槽44的内部区域也填充有绝缘树脂14。可利用例如环氧或聚酰亚胺族的树脂绝缘。
随后的步骤类似于图13e、13f和图14a、14b所示的方法,其中通过增层法形成半导体封装10。在该方法中,没有如图13e所示在凹槽44中的绝缘树脂14中形成过孔46,而是如图19c所示在绝缘树脂层22中形成过孔54,在过孔54的下端露出位于各凹槽44的周围边缘上的延伸中的延伸焊盘(金属层)16a,从而在过孔54的底部和壁表面上形成包括导体过孔26d的布线24。
在随后的步骤中,与上述实施例一样,通过增层法顺序并交替地形成和层叠绝缘树脂22和布线层24(包括层连接过孔26)。这样,形成半导体封装10a,并去除支撑构件40。
图20a-20c示出了根据本发明的第六实施例的半导体封装的制造方法。在该第六实施例中,也可以类似的方式制造半导体封装,其中在半导体封装10a的底层的下表面上形成焊料抗蚀剂层28,从而从焊料抗蚀剂层28部分露出从底层的绝缘树脂22的下表面向下突出的外部连接端子侧凸起12。
具体地说,如图20a所示,在金属板的支撑构件40上形成各凹槽44,随后在除了凹槽44的内部之外的支撑构件的凹槽形成表面上形成焊料抗蚀剂层28。随后,如图20b所示,在除了凹槽44以及邻近凹入部分的支撑构件40的上表面上的延伸之外的区域中重新形成镀敷抗蚀剂层52。然后,在凹槽44的内表面以及各凹槽的周围边缘的延伸上形成包括金或镍镀敷层的金属层16、16a。随后,通过增层法以类似的方式顺序并交替地层叠绝缘树脂22和布线层24,从而形成半导体封装10a,之后如图20c所示去除支撑构件40。
并且在具有从半导体元件端子连接侧突出的凸起结构的封装的情况下,可通过激光等打开过孔,并当然可形成类似于如图19c所示的导体过孔26d的导体过孔。类似地,在具有从半导体元件连接端子侧突出的凸起结构的封装的情况下,当然可用例如图20c所示的焊料抗蚀剂层28的焊料抗蚀剂层覆盖用于安装半导体元件的表面。
图21a-21c示出了根据第三实施例的半导体封装的制造方法,其中在如图18b所示的通过增层法顺序并交替地层叠绝缘树脂层22和布线层24之后,如图18c所示的蚀刻去除构成支撑构件的金属板40之前,如图21a所示安装半导体元件30。在这种情况下,从半导体封装10a的顶层的上表面上的焊料抗蚀剂25露出半导体元件连接端子18。从而,以这样的方式在半导体封装10a上安装具有作为电极的焊料或金的凸起32的半导体元件30,以使电极端子32电连接至半导体元件连接端子18。
下一步,如图21b所示,通过环氧密封树脂34覆盖并密封半导体元件30。在这种情况下,可以图4所示的形式通过密封树脂34(底部填充树脂)密封半导体元件30。这样,在支撑构件40上完成了具有通过密封树脂34覆盖的整个半导体元件30的半导体器件。可选地,可通过布线接合(未示出)将半导体元件30连接至端子18,并用密封树脂34密封半导体元件30。如图21c所示,即使在以这样的方式完成半导体器件后,可通过蚀刻去除构成支撑构件的金属板40产生与图11所示的相同的半导体器件。
图22a-22b以及图23a-23b示出了在支撑构件的每侧上形成半导体封装的制造方法。在这种情况下,首先,如图22a所示,通过粘合剂62沿其周围边缘使两块金属板的支撑构件40、40相互接合。在与根据上述实施例的半导体封装制造方法相同的步骤中,在支撑构件40、40的两个表面上形成抗蚀剂层42、42,并形成凹槽。然后,通过增层法顺序并交替地层叠绝缘树脂层22和布线层24,随后,如图22b所示,沿切割线64、64切割去除包括通过粘合剂62接合的部分的周围边缘区域,从而将支撑构件40、40以及在支撑构件40、40上形成的半导体封装分离为两部分。
图23a示出了由分离支撑构件40、40得到的两部分中的一部分。与在根据上述实施例的各半导体封装制造方法一样,蚀刻去除各支撑构件40,产生如图23b所示的半导体封装。
图24a-24b示出了根据实施例的修改在支撑构件的每个表面上形成半导体封装的方法。在这种情况下,如图24a所示,通过接合层66使两块金属板的支撑构件40、40的整个相反表面相互连接。在与根据上述各实施例的半导体封装制造方法相同的方法中,在支撑构件40、40的两个表面上形成抗蚀剂层42、42,并形成凹槽。然后,通过增层法顺序并交替地层叠绝缘树脂层22和布线层24,随后,如图24b所示,在通过接合层66连接的部分上沿切割线68切割去除该组件。这样,将支撑构件40、40以及在其上形成的半导体封装分离为两部分。在随后的方法中,各自蚀刻两个分离的半导体封装,以去除支撑构件40。
图25a-25b示出了根据实施例的另一种修改在支撑构件的每个表面上形成半导体封装的方法。在这种情况下,首先,如图25a所示,在金属板的单个支撑构件40的两个表面上形成抗蚀剂层42、42。在随后的方法中,形成凹槽,并通过增层法顺序并交替地层叠绝缘树脂层22和布线层24。随后,如图25b所示,利用切片机在厚度的大约中心位置沿切割线70切割支撑构件40。这样,产生了两个支撑构件40a、40a以及在其上形成的半导体封装。在随后的方法中,蚀刻如此得到的两个半导体封装,以去除支撑构件40a。
图26a-26b示出了根据实施例的又一种修改在支撑构件的每个表面上形成半导体封装的方法。在这种情况下,首先,如图26a所示,在两块金属板的支撑构件40、40之间夹持加强板72,并且利用粘合剂62沿其周围边缘,相互粘接所述三块板。只要能保持需要的强度,可利用包括树脂或金属的任何材料的加强板72。在支撑构件40、40的两个表面上形成抗蚀剂层42、42,并通过与根据上述各实施例的半导体封装制造方法相同的方法形成凹槽。在通过增层法顺序并交替地层叠绝缘树脂层22和布线层24后,如图26b所示,沿切割线64、64切割包括通过粘合剂62粘接的部分的周围边缘,从而将支撑构件40、40以及在支撑构件40、40上形成的半导体封装分离为两部分。同时,也分离在支撑构件40、40之间夹持的加强板72。随后,与上述情况一样,蚀刻如此得到的两个半导体封装,以去除支撑构件40。
图27示出了在图22、23所示的支撑构件的每个表面上形成半导体封装的制造方法。在该方法中,在形成有半导体封装的支撑构件40、40相互分离之前,在各半导体封装上安装半导体元件30,并用密封树脂密封,以形成半导体器件,随后蚀刻去除支撑构件40、40。
并且,在图24至26所示的修改中,在分离支撑构件40之前,当然可在半导体封装上安装半导体元件30,并在通过用密封树脂密封半导体元件30形成半导体器件之后,可蚀刻去除支撑构件40。
此外,在分离两个支撑构件40、40之后,可安装并用树脂密封半导体元件30,以形成半导体器件,随后可蚀刻去除支撑构件40、40。
图28a-28f、29a-29b示出了根据本发明的第三实施例的修改制造具有焊料抗蚀剂层的半导体封装的方法。
如图28a所示,制备例如铜板的金属板的支撑构件40。下一步,如图28b所示,通过涂覆抗蚀剂树脂或粘附干膜抗蚀剂,在支撑构件40的表面上形成光敏树脂的焊料抗蚀剂层28。通过曝光和显影构图焊料抗蚀剂层28,并且如图28c所示,在将要形成端子的各位置形成焊料抗蚀剂层28的开口28a。随后,如图28d所示,通过从焊料抗蚀剂层28暴露的开口28a蚀刻部分支撑构件40,以形成相应的凹槽44。
下一步,如图28e所示,(用金)镀敷各凹槽44的内壁,以形成作为端子的金属层16。在这种情况下,优选利用电解电镀,其中金属板的支撑构件40作为功率供给层。金属层16可由通过蚀刻去除支撑构件40的金属时在蚀刻溶液中不溶解的任何材料形成。在通过镀敷形成金属层16之前,通过掩膜夹具(未示出)密封支撑构件40的相反表面。下一步,如图28f所示,用绝缘树脂填充各凹槽,而同时在支撑构件40的表面上方形成绝缘树脂层22。在这种情况下,以这样的方式涂覆树脂以填充各凹槽,或者通过粘合剂粘接树脂膜。可利用例如环氧树脂或聚酰亚胺树脂的绝缘树脂。
随后,在类似于图13e所示的步骤以及随后的步骤中,在各凹槽44中的绝缘树脂14上辐照激光,从而形成过孔。通过半添加方法等形成具有导体过孔26a和布线24的过孔的壁表面和绝缘树脂层的表面。然后,通过增层法顺序并交替地层叠绝缘树脂层22和布线层24(包括层连接过孔26),从而在顶层的表面上形成焊料抗蚀剂层25。使提供安装半导体元件的表面的顶层经过表面处理,以在半导体元件安装侧上露出连接端子(岸面)18。通过用镍和金电解镀敷端子18的表面,其中支撑元件(金属板)40作为功率供给板(图29a),进行对安装半导体元件的表面的表面处理。
下一步,蚀刻去除构成支撑构件的金属板40,从而露出从半导体封装的底层向下突出的外部连接凸起12(图29b)。在实际的制造方法中,在单个支撑构件40上制造多个封装,在去除支撑构件40后,切割成分立的封装。
图30a-30b示出了根据本发明的第三实施例的又一种修改的半导体封装制造方法。在图28中,曝光并显影在支撑构件40的表面上形成的焊料抗蚀剂层28以形成开口,与图28不同,根据本修改的方法为,如图30a所示,制备铜等的金属板的支撑构件40,随后,如图30b所示,在通过丝网印刷方法或喷墨印刷方法印刷支撑构件40的表面时,形成具有开口28a的焊料抗蚀剂层28。在随后的步骤中,以与包括图28d及其后的步骤相同的方式形成半导体封装。
图31a-31e、32a-32b示出了根据本发明的第六实施例的修改的具有延伸的半导体封装制造方法。
首先,在与图28a至28e所示的步骤相同的方法中,在支撑构件40的表面上形成焊料抗蚀剂层28,并在各凹槽44的内表面上通过电解镀敷形成金属层16。在这种情况下,当然可如图30a、30b所示通过丝网印刷方法或喷墨印刷方法形成具有开口的焊料抗蚀剂图形。
随后,如图31a所示,在各凹槽的内壁的金属层16以及焊料抗蚀剂层28上,通过无电镀敷或溅射,形成在下一步骤中提供用于电解镀敷的功率供给层的第二金属层70。该第二金属层70由例如以其顺序层叠的铬和铜形成。
下一步,在第二金属层70上通过干膜抗蚀剂形成镀敷的抗蚀剂层72(图31b)。以这样的方式通过曝光并显影构图该镀敷的抗蚀剂层72,以在凹槽的内壁以及形成金属延伸的第二金属层70上露出第二金属层70,从而产生抗蚀剂图形72a(图31c)。
然后,利用由支撑构件40和第二金属层70供应的功率,进行电解镀敷,从而形成金属延伸74(图31d)。下一步,去除镀敷的抗蚀剂图形72a,并进一步蚀刻去除存在于除了各金属延伸74下的部分以外的第二金属层70(图31e)。
在随后的步骤中,如图32a所示,形成将要在各凹槽中填充的绝缘层,随后形成预定数量的绝缘层和布线层。最后,形成提供顶层的焊料抗蚀剂层25。如图32b所示,蚀刻去除支撑构件40,从而完成半导体封装。
以上参考附图说明了本发明的实施例。本发明不限于这些实施例,而只要不脱离本发明的精神和范围,可对本发明进行各种构形、修改或改变。
因此,通过上述根据本发明的说明应理解,用于在其它部分上安装半导体封装的外部连接端子或用于在封装上安装半导体元件的连接端子具有这样的结构,用绝缘树脂填充并用金属覆盖的凸起是突出的。因此,通过抑制在连接部分铅的使用,可解决环境问题。并且,该凸起结构可实现外部连接端子或半导体元件连接端子的细间距。

Claims (47)

1.一种半导体封装,包括:
衬底,具有第一表面和与所述第一表面相反的第二表面,所述衬底具有至少一个绝缘树脂层和一个布线层的叠层;
至少一个第一端子,在所述衬底的所述第一表面上形成,用于安装半导体元件;
至少一个第二端子,在所述衬底的所述第二表面上形成,用于外部连接;以及
布线,包括至少一个导体过孔,所述导体过孔包括布线层过孔,用于电连接所述第一和第二端子,
其中所述第一端子形成为包括由位于限定所述衬底的所述第一表面的顶层的所述绝缘树脂层的一部分向上突出而形成的凸起和覆盖所述凸起的表面的金属层,和/或所述第二端子形成为包括由位于限定所述衬底的所述第二表面的底层的所述绝缘树脂层的一部分向下突出而形成的凸起和覆盖所述凸起的表面的金属层。
2.根据权利要求1的半导体封装,其中用于安装半导体元件的所述第一端子形成为焊盘,而用于外部连接的所述第二端子形成为从所述第二表面突出的凸起。
3.根据权利要求2的半导体封装,其中用焊料抗蚀剂层覆盖所述第一表面,以及从所述焊料抗蚀剂层露出至少部分所述焊盘。
4.根据权利要求2的半导体封装,其中用焊料抗蚀剂层覆盖所述第二表面,以及所述凸起从所述焊料抗蚀剂层突出。
5.根据权利要求1的半导体封装,其中用于安装半导体元件的所述第一端子形成为从所述第一表面突出的至少一个凸起,而用于外部连接的所述第二端子形成为焊盘。
6.根据权利要求5的半导体封装,其中用焊料抗蚀剂层覆盖所述第二表面,以及从所述焊料抗蚀剂层露出至少部分所述焊盘。
7.根据权利要求5的半导体封装,其中用焊料抗蚀剂层覆盖所述第一表面,以及所述凸起从所述焊料抗蚀剂层突出。
8.根据权利要求1的半导体封装,其中在所述凸起中的所述导体过孔,穿过在所述凸起中填充的所述绝缘树脂,连接至在所述凸起表面上的所述金属层。
9.根据权利要求1的半导体封装,其中覆盖所述凸起的所述表面的所述金属层具有延伸至所述第一或第二表面的延伸焊盘,并且穿过构成所述衬底的所述绝缘树脂层,所述导体过孔连接至所述延伸焊盘。
10.根据权利要求1的半导体封装,其中覆盖所述凸起的所述表面的所述金属层由任何选自以下金属叠层的一种形成:从所述表面开始,Au/Ni,Au/Ni/Cu,Au/Pd/Ni,Au/Pd/Ni/Pd,Au/Pd/Ni/Pd/Cu以及Au/Pd/Ni/Cu。
11.一种半导体器件,包括:
根据权利要求1的半导体封装;
半导体元件,以电连接至由所述焊盘形成的所述第一端子的方式,安装在所述半导体封装的所述第一表面上。
12.一种半导体器件,包括:
根据权利要求1的半导体封装;
半导体元件,以电连接至由所述凸起形成的所述第一端子的方式,安装在所述半导体封装的所述第一表面上。
13.一种制造半导体封装的方法,包括以下步骤:
在支撑构件的表面上形成至少一个凹槽;
在所述凹槽的内表面上形成金属层;
在所述支撑构件的所述表面上以及形成有所述金属层的所述凹槽内部覆盖绝缘树脂;
在所述凹槽中的所述绝缘树脂中形成过孔,所述金属层暴露于所述过孔;
在所述过孔中形成导体过孔;
以布线层电连接至所述导体过孔的方式,在所述绝缘树脂上形成一个或多个绝缘树脂层和一个或多个布线层;
在所述一个绝缘树脂层上或在所述多个绝缘树脂层的顶部绝缘树脂层上形成端子,所述端子穿过所述布线层连接至所述金属层;以及
去除所述支撑构件,并将用绝缘树脂填充并用金属层覆盖的至少一个凸起暴露于所述封装的底部表面。
14.根据权利要求13的方法,其中
所述在支撑构件的表面上形成至少一个凹槽的步骤包括以下子步骤:在所述支撑构件的所述表面上形成抗蚀剂层;从形成有所述凹槽的部分去除所述抗蚀剂层,并露出所述凹槽形成部分的所述支撑构件的所述表面;以及蚀刻所述支撑构件的所述表面的露出部分;并且
所述在所述凹槽的内表面上形成金属层的步骤包括以下子步骤:镀敷由金属形成的所述支撑构件的所述凹槽的所述内表面;以及去除所述抗蚀剂层。
15.根据权利要求13的方法,其中所述支撑构件由金属形成,并且在所述支撑构件去除步骤中,以这样的方式蚀刻去除所述支撑构件,以留下而不去除在所述凸起形成区域周围的所述支撑构件,并且在所述凸起形成区域周围形成类似框架的加强构件。
16.根据权利要求13的方法,还包括以下步骤:在去除所述支撑构件之前并在形成穿过所述顶部绝缘树脂层上的所述布线层连接至所述导体过孔的至少一个端子之后,以电连接至所述端子的方式在所述顶部绝缘树脂层的表面上安装半导体元件,并密封所述半导体元件。
17.根据权利要求13的方法,其中在所述凹槽的所述内表面上形成金属层后,除了形成有所述金属层的区域外,所述支撑构件的所述表面形成有焊料抗蚀剂层。
18.根据权利要求13的方法,其中所述焊料抗蚀剂层由环氧丙烯酸类树脂、环氧树脂和丙烯酸类树脂中的任何一种形成。
19.根据权利要求13的方法,其中所述绝缘树脂层由环氧树脂或聚酰亚胺树脂形成。
20.根据权利要求13的方法,其中在所述形成金属层的方法过程中,进行Au和Ni镀敷,Au、Ni和Cu镀敷,Au、Pd和Ni镀敷,Au、Pd、Ni和Pd镀敷,Au、Pd、Ni、Pd和Cu镀敷或Au、Pd、Ni和Cu镀敷。
21.根据权利要求13的方法,其中在所述支撑构件的表面上的顶部绝缘树脂层上形成穿过布线层连接至导体过孔的端子,随后在去除所述支撑构件之前,以电连接至所述端子的方式,在所述顶部绝缘树脂层上安装半导体元件。
22.根据权利要求21的方法,其中在安装并密封所述半导体元件后,将所述支撑构件分离成两部分,然后从所述半导体元件去除所述两部分。
23.一种制造半导体封装的方法,包括以下步骤:
在支撑构件的表面上形成至少一个凹槽;
在所述凹槽的内表面以及邻近所述内表面的所述支撑构件的部分所述表面上方的延伸部上形成金属层;
在所述支撑构件的所述表面以及形成有所述金属层的所述凹槽的所述内表面上覆盖绝缘树脂;
在所述支撑构件的所述延伸部上的所述绝缘树脂上形成过孔,在所述延伸部上的所述金属层暴露于所述过孔;
在所述过孔中形成导体过孔;
以布线层电连接至所述导体过孔的方式,在所述绝缘树脂上形成一个或多个绝缘树脂层和一个或多个布线层;
在所述一个绝缘树脂层上或在所述多个绝缘树脂层的顶部绝缘树脂层上形成端子,所述端子穿过所述布线层连接至所述金属层;以及
去除所述支撑构件,并将用绝缘树脂填充并用金属层覆盖的凸起暴露于所述封装的底部表面。
24.根据权利要求23的方法,其中
所述在支撑构件的表面上形成至少一个凹槽的步骤包括以下子步骤:在所述支撑构件的所述表面上形成第一抗蚀剂层;从将要形成所述凹槽的部分去除所述第一抗蚀剂层,并露出所述部分的所述支撑构件的所述表面;以及蚀刻所述支撑构件的所述表面的露出部分;并且
所述在所述凹槽的内表面以及邻近所述内表面的所述支撑构件的部分所述表面上方的延伸部上形成金属层的步骤包括以下子步骤:在所述支撑构件的所述表面上形成第二抗蚀剂层;从所述凹槽形成部分和所述延伸部去除所述第二抗蚀剂层,以在所述凹槽形成部分和所述延伸部露出所述支撑构件的所述表面;镀敷由金属形成的所述支撑构件的所述凹槽的所述内表面和所述支撑构件的所述延伸部;以及去除所述第二抗蚀剂层。
25.根据权利要求23的方法,其中在所述支撑构件的表面上的顶部绝缘树脂层上形成穿过布线层连接至导体过孔的端子,随后在去除所述支撑构件之前,以电连接至所述端子的方式,在所述顶部绝缘树脂层上安装半导体元件。
26.根据权利要求25的方法,其中在安装并密封所述半导体元件后,将所述支撑构件分离成两部分,然后从所述半导体元件去除所述两部分。
27.一种制造半导体封装的方法,包括以下步骤:
在支撑构件的表面上形成焊料抗蚀剂层;
从所述焊料抗蚀剂层上方在所述支撑构件的所述表面上形成至少一个凹槽;
在所述支撑构件的所述凹槽的内表面上形成金属层;
在形成有所述金属层的所述凹槽中填充绝缘树脂,并在所述焊料抗蚀剂层的表面上覆盖所述绝缘树脂;
在所述凹槽中的所述绝缘树脂上形成过孔,所述金属层暴露于所述过孔;
在所述过孔中形成导体过孔;
以布线层电连接至所述导体过孔的方式,在所述绝缘树脂上形成一个或多个绝缘树脂层和一个或多个布线层;
在所述一个绝缘树脂层上或在所述多个绝缘树脂层的顶部绝缘树脂层上形成至少一个端子,所述端子穿过所述布线层连接至所述金属层;以及
去除所述支撑构件,并将用绝缘树脂填充并用金属层覆盖的至少一个凸起暴露于所述封装的底部表面。
28.根据权利要求27的方法,其中
所述在所述支撑构件的所述表面上形成至少一个凹槽的步骤包括以下子步骤:在所述支撑构件的所述表面上形成焊料抗蚀剂层;从形成有所述凹槽的部分去除所述抗蚀剂层,并露出所述凹槽形成部分的所述支撑构件的所述表面;以及蚀刻所述支撑构件的所述表面的露出部分;并且
所述在所述支撑构件的所述凹槽的内表面上形成金属层的步骤包括镀敷所述支撑构件的所述凹槽的所述内表面的子步骤。
29.根据权利要求27的方法,其中
所述在所述支撑构件的所述表面上形成至少一个凹槽的步骤包括以下子步骤:通过丝网印刷方法或喷墨印刷方法在所述支撑构件的所述表面上形成具有用于露出所述凹槽形成部分的开口的焊料抗蚀剂层;以及蚀刻所述支撑构件的所述表面的所述凹槽形成部分;并且
所述在所述支撑构件的所述凹槽的内表面上形成金属层的步骤包括镀敷所述支撑构件的所述凹槽的所述内表面的子步骤。
30.根据权利要求27的方法,其中在所述支撑构件的表面上的顶部绝缘树脂层上形成穿过布线层连接至导体过孔的端子,随后在去除所述支撑构件之前,以电连接至所述端子的方式,在所述顶部绝缘树脂层上安装半导体元件。
31.根据权利要求30的方法,其中在安装并密封所述半导体元件后,将所述支撑构件分离成两部分,然后从所述半导体元件去除所述两部分。
32.一种制造半导体封装的方法,包括以下步骤:
在支撑构件的表面上形成焊料抗蚀剂层;
从所述焊料抗蚀剂层上方在所述支撑构件的所述表面上形成至少一个凹槽;
在所述凹槽的内表面上形成金属层;
在所述焊料抗蚀剂层的表面上覆盖绝缘树脂,并在形成有所述金属层的所述凹槽的所述内表面中填充所述绝缘树脂;
在所述支撑构件的延伸部上的所述绝缘树脂上形成过孔,在所述延伸部上的所述金属层暴露于所述过孔;
在所述过孔中形成导体过孔;
以布线层电连接至所述导体过孔的方式,在所述绝缘树脂上形成一个或多个绝缘树脂层和一个或多个布线层;
在所述一个绝缘树脂层上或在所述多个绝缘树脂层的顶部绝缘树脂层上形成至少一个端子,所述端子穿过所述布线层连接至所述金属层;以及
去除所述支撑构件,并将用绝缘树脂填充并用金属层覆盖的至少一个凸起暴露于所述封装的底部表面。
33.根据权利要求32的方法,其中
所述在所述支撑构件的所述表面上形成至少一个凹槽的步骤包括以下子步骤:在所述支撑构件的所述表面上形成焊料抗蚀剂层;从所述凹槽形成部分去除所述焊料抗蚀剂层,并露出所述凹槽形成部分的所述支撑构件的所述表面;以及蚀刻所述支撑构件的所述表面的露出部分;并且
所述在所述凹槽的内表面上形成金属层的步骤包括以下子步骤:镀敷所述支撑构件的所述凹槽的所述内表面;在所述焊料抗蚀剂层的表面上形成导体层;在所述导体层的表面上形成镀敷的抗蚀剂层;去除所述镀敷的抗蚀剂层的形成有所述延伸部的部分,并露出所述导体层的表面;镀敷所述支撑构件的至少所述延伸部;以及去除所述镀敷的抗蚀剂层。
34.根据权利要求32的方法,其中
所述在所述支撑构件的所述表面上形成至少一个凹槽的步骤包括以下子步骤:在所述支撑构件的所述表面上通过丝网印刷方法形成具有用于露出所述凹槽形成部分的开口的焊料抗蚀剂层;以及蚀刻所述支撑构件的所述表面的露出部分;并且
所述在所述凹槽的内表面上形成金属层的步骤包括以下子步骤:镀敷由金属形成的所述支撑构件的所述凹槽的所述内表面;在所述焊料抗蚀剂层的表面上形成导体层;在所述导体层的表面上形成镀敷的抗蚀剂层;去除所述镀敷的抗蚀剂层的形成有所述延伸部的部分,并露出所述导体层的表面;镀敷所述支撑构件的至少所述延伸部;以及去除所述镀敷的抗蚀剂层。
35.根据权利要求32的方法,其中在所述支撑构件的表面上的顶部绝缘树脂层上形成穿过布线层连接至导体过孔的端子,随后在去除所述支撑构件之前,以电连接至所述端子的方式,在所述顶部绝缘树脂层上安装半导体元件。
36.根据权利要求35的方法,其中在安装并密封所述半导体元件后,将所述支撑构件分离成两部分,然后从所述半导体元件去除所述两部分。
37.一种制造半导体封装的方法,包括以下步骤:
在支撑构件的两个表面的每一个上形成至少一个凹槽;
仅在所述支撑构件的两个表面的每一个上的所述凹槽的内表面上形成金属层;
在所述支撑构件的两个表面的每一个上形成有所述金属层的所述凹槽的内部以及所述支撑构件的两个表面的每一个上覆盖绝缘树脂;
在所述支撑构件的两个表面的每一个上的所述凹槽中的所述绝缘树脂上形成过孔,所述金属层暴露于所述过孔;
在所述支撑构件的两个表面的每一个上的所述过孔中形成导体过孔;
以布线层电连接至所述导体过孔的方式,在所述支撑构件的两个表面的每一个上的所述绝缘树脂上层叠绝缘树脂层和布线层;
在所述支撑构件的两个表面的每一个上的顶部绝缘树脂层上形成穿过所述布线层连接至所述导体过孔的端子;以及
去除所述支撑构件,并分离在所述支撑构件的所述两个表面上形成的所述封装,以及从所述封装的底部表面突出用所述绝缘树脂填充并用所述金属层覆盖的至少一个凸起。
38.根据权利要求37的方法,其中
所述在所述支撑构件的两个表面的每一个上形成至少一个凹槽的步骤包括以下子步骤:在所述支撑构件的两个表面的每一个上形成抗蚀剂层;从所述支撑构件的两个表面的每一个上的所述凹槽形成部分去除所述抗蚀剂层,并在所述支撑构件的两个表面的每一个上的所述凹槽形成部分露出所述支撑构件的所述表面;以及蚀刻在所述支撑构件的两个表面的每一个上的露出部分;并且
所述仅在所述支撑构件的两个表面的每一个上的所述凹槽的内表面上形成金属层的步骤包括以下子步骤:镀敷在由金属形成的所述支撑构件的两个表面的每一个上的所述凹槽的所述内表面,以及从所述支撑构件的两个表面的每一个去除所述抗蚀剂层。
39.根据权利要求37的方法,其中所述支撑构件由相互连接的两个扁平金属构件形成,所述两个扁平金属构件相互分离,并从所述封装去除。
40.根据权利要求39的方法,其中所述两个扁平金属构件通过在它们之间插入的加强板相互连接,并在从所述加强板分离后,从所述封装去除。
41.根据权利要求37的方法,其中所述支撑构件由单个扁平金属构件形成,沿其表面将在其两个表面的每一个上具有层叠的封装的所述扁平金属构件切割成两部分,随后,从所述封装去除所述两个分离的扁平金属构件。
42.根据权利要求37的方法,其中在所述支撑构件的两个表面的每一个上的顶部绝缘树脂层上形成穿过布线层连接至导体过孔的端子,随后在去除所述支撑构件之前,以电连接至所述端子的方式,在所述顶部绝缘树脂层上安装半导体元件。
43.根据权利要求42的方法,其中在安装并密封所述半导体元件后,将所述支撑构件分离成两部分,然后从所述半导体元件去除所述两部分。
44.一种制造半导体封装的方法,包括以下步骤:
在支撑构件的两个表面的每一个上形成至少一个凹槽;
仅在所述支撑构件的两个表面的每一个上的所述凹槽的内表面以及邻近所述内表面的所述支撑构件的部分两个表面的每一个上方的延伸部上形成金属层;
在所述支撑构件的两个表面的每一个以及形成有所述金属层的所述凹槽的所述内表面上覆盖绝缘树脂;
在所述支撑构件的两个表面的每一个的所述支撑构件的所述延伸部上的所述绝缘树脂上形成过孔,在所述延伸部上的所述金属层暴露于所述过孔;
在所述支撑构件的两个表面的每一个上的所述过孔中形成导体过孔;
以布线层电连接至所述导体过孔的方式,在所述支撑构件的两个表面的每一个上的所述绝缘树脂上层叠至少一个绝缘树脂层和至少一个布线层;
在所述支撑构件的两个表面的每一个上的顶部绝缘树脂层上形成穿过所述布线层连接至所述导体过孔的至少一个端子;以及
去除所述支撑构件,并分离在所述支撑构件的所述两个表面上形成的所述封装,以及从所述封装的底部表面突出用所述绝缘树脂填充并用所述金属层覆盖的至少一个凸起。
45.根据权利要求44的方法,其中
所述在所述支撑构件的两个表面的每一个上形成至少一个凹槽的步骤包括以下子步骤:在所述支撑构件的两个表面的每一个上形成第一抗蚀剂层;从所述支撑构件的两个表面的每一个上的所述凹槽形成部分去除所述第一抗蚀剂层,并在所述支撑构件的两个表面的每一个上的所述凹槽形成部分露出所述支撑构件的所述表面;蚀刻在所述支撑构件的两个表面的每一个上的露出部分;以及去除所述第一抗蚀剂层;并且
所述仅在所述支撑构件的两个表面的每一个上的所述凹槽的内表面以及邻近所述内表面的所述支撑构件的部分两个表面的每一个上方的延伸部上形成金属层的步骤包括以下子步骤:在所述支撑构件的两个表面的每一个上形成第二抗蚀剂层;从所述支撑构件的两个表面的每一个上的所述凹槽形成部分以及邻近所述凹槽形成部分的所述支撑构件的部分两个表面的每一个上方的所述延伸部去除所述第二抗蚀剂层,并露出所述支撑构件的两个表面的每一个上的所述凹槽和所述延伸部;镀敷所述支撑构件的两个表面的每一个上由金属形成的所述凹槽的所述内表面以及所述支撑构件的两个表面的每一个上的所述延伸部;以及从所述支撑构件的两个表面的每一个去除所述第二抗蚀剂层。
46.根据权利要求44的方法,其中在所述支撑构件的两个表面的每一个上的顶部绝缘树脂层上形成穿过布线层连接至导体过孔的端子,随后在去除所述支撑构件之前,以电连接至所述端子的方式,在所述顶部绝缘树脂层上安装半导体元件。
47.根据权利要求46的方法,其中在安装并密封所述半导体元件后,将所述支撑构件分离成两部分,然后从所述半导体元件去除所述两部分。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3988777B2 (ja) * 2005-07-29 2007-10-10 オムロン株式会社 表面実装用の半導体パッケージおよびその製造方法
TWI315658B (en) * 2007-03-02 2009-10-01 Phoenix Prec Technology Corp Warp-proof circuit board structure
JP4975581B2 (ja) * 2007-10-11 2012-07-11 新光電気工業株式会社 配線基板及びその製造方法
KR100992181B1 (ko) * 2007-12-26 2010-11-04 삼성전기주식회사 패키지용 기판 및 그 제조방법
JP2009194321A (ja) * 2008-02-18 2009-08-27 Shinko Electric Ind Co Ltd 配線基板及びその製造方法、半導体パッケージ
KR100924559B1 (ko) * 2008-03-07 2009-11-02 주식회사 하이닉스반도체 반도체 패키지의 제조 방법
KR101022912B1 (ko) * 2008-11-28 2011-03-17 삼성전기주식회사 금속범프를 갖는 인쇄회로기판 및 그 제조방법
JP5221315B2 (ja) 2008-12-17 2013-06-26 新光電気工業株式会社 配線基板及びその製造方法
US8709870B2 (en) 2009-08-06 2014-04-29 Maxim Integrated Products, Inc. Method of forming solderable side-surface terminals of quad no-lead frame (QFN) integrated circuit packages
US8344495B2 (en) * 2009-12-11 2013-01-01 Stats Chippac Ltd. Integrated circuit packaging system with interconnect and method of manufacture thereof
JP2012164965A (ja) * 2011-01-21 2012-08-30 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
JP2012169591A (ja) * 2011-01-24 2012-09-06 Ngk Spark Plug Co Ltd 多層配線基板
JP5886617B2 (ja) 2011-12-02 2016-03-16 新光電気工業株式会社 配線基板及びその製造方法、半導体パッケージ
CN103582319B (zh) * 2012-07-19 2016-10-19 景硕科技股份有限公司 线路积层板结构的制作方法
KR102042822B1 (ko) * 2012-09-24 2019-11-08 한국전자통신연구원 전자회로 및 그 제조방법
JP5545779B2 (ja) * 2012-11-06 2014-07-09 新光電気工業株式会社 配線基板及びその製造方法、及び半導体装置
JP6128209B2 (ja) * 2013-04-26 2017-05-17 株式会社村田製作所 多層配線基板及びその製造方法並びにプローブカード用基板
JP6161437B2 (ja) * 2013-07-03 2017-07-12 新光電気工業株式会社 配線基板及びその製造方法、半導体パッケージ
KR102137474B1 (ko) * 2013-10-18 2020-07-27 삼성디스플레이 주식회사 패드 전극 구조물 및 상기 패드 전극 구조물을 포함하는 유기 발광 표시 장치
DE102014104819A1 (de) * 2014-03-26 2015-10-01 Heraeus Deutschland GmbH & Co. KG Träger und/oder Clip für Halbleiterelemente, Halbleiterbauelement und Verfahren zur Herstellung
JP6616138B2 (ja) * 2015-01-30 2019-12-04 京セラ株式会社 電子部品実装用パッケージおよび電子装置
US10468363B2 (en) 2015-08-10 2019-11-05 X-Celeprint Limited Chiplets with connection posts
US11495560B2 (en) * 2015-08-10 2022-11-08 X Display Company Technology Limited Chiplets with connection posts
US9755030B2 (en) 2015-12-17 2017-09-05 International Business Machines Corporation Method for reduced source and drain contact to gate stack capacitance
JP7214966B2 (ja) * 2018-03-16 2023-01-31 富士電機株式会社 半導体装置及び半導体装置の製造方法
US11640934B2 (en) * 2018-03-30 2023-05-02 Intel Corporation Lithographically defined vertical interconnect access (VIA) in dielectric pockets in a package substrate
JP7279624B2 (ja) 2019-11-27 2023-05-23 株式会社ソシオネクスト 半導体装置
US20230187400A1 (en) * 2021-12-13 2023-06-15 Amkor Technology Singapore Holding Pte. Ltd. Electronic devices and methods of manufacturing electronic devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010035570A1 (en) * 1999-01-25 2001-11-01 Takahiro Iijima Package for semiconductor devices
CN1417855A (zh) * 2001-10-31 2003-05-14 新光电气工业株式会社 用于半导体器件的多层基板
US20030160325A1 (en) * 2002-02-22 2003-08-28 Fujitsu Limited Semiconductor device substrate and manufacturing method thereof and semiconductor package

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5314137B2 (zh) * 1972-03-07 1978-05-15
JPH05226507A (ja) * 1992-02-17 1993-09-03 Sharp Corp 表面実装型半導体素子パッケージ
US5390412A (en) * 1993-04-08 1995-02-21 Gregoire; George D. Method for making printed circuit boards
JP3472601B2 (ja) * 1993-08-27 2003-12-02 新光電気工業株式会社 半導体装置
JPH0832183A (ja) * 1994-05-12 1996-02-02 Furukawa Electric Co Ltd:The 半導体素子パッケージ
JPH0878822A (ja) * 1994-08-31 1996-03-22 Nippon Seiki Co Ltd 半導体実装回路装置
JPH09232735A (ja) * 1996-02-20 1997-09-05 Shinko Electric Ind Co Ltd 回路基板及びその製造方法
JPH09283925A (ja) 1996-04-16 1997-10-31 Toppan Printing Co Ltd 半導体装置及びその製造方法
US5747358A (en) * 1996-05-29 1998-05-05 W. L. Gore & Associates, Inc. Method of forming raised metallic contacts on electrical circuits
JPH10321631A (ja) * 1997-05-19 1998-12-04 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
KR100244580B1 (ko) * 1997-06-24 2000-02-15 윤종용 금속 범프를 갖는 회로 기판의 제조 방법 및 그를 이용한 반도체 칩 패키지의 제조 방법
US5831832A (en) * 1997-08-11 1998-11-03 Motorola, Inc. Molded plastic ball grid array package
KR100470386B1 (ko) * 1998-12-26 2005-05-19 주식회사 하이닉스반도체 멀티-칩패키지
JP2001332658A (ja) * 2000-03-14 2001-11-30 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3879816B2 (ja) * 2000-06-02 2007-02-14 セイコーエプソン株式会社 半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器
JP4819304B2 (ja) 2000-10-18 2011-11-24 日本電気株式会社 半導体パッケージ
JP4129971B2 (ja) * 2000-12-01 2008-08-06 新光電気工業株式会社 配線基板の製造方法
JP3486872B2 (ja) * 2001-01-26 2004-01-13 Necセミコンダクターズ九州株式会社 半導体装置及びその製造方法
US6861757B2 (en) 2001-09-03 2005-03-01 Nec Corporation Interconnecting substrate for carrying semiconductor device, method of producing thereof and package of semiconductor device
US6740577B2 (en) * 2002-05-21 2004-05-25 St Assembly Test Services Pte Ltd Method of forming a small pitch torch bump for mounting high-performance flip-flop devices
US7084509B2 (en) * 2002-10-03 2006-08-01 International Business Machines Corporation Electronic package with filled blinds vias
US7015590B2 (en) * 2003-01-10 2006-03-21 Samsung Electronics Co., Ltd. Reinforced solder bump structure and method for forming a reinforced solder bump
US6908856B2 (en) * 2003-04-03 2005-06-21 Interuniversitair Microelektronica Centrum (Imec) Method for producing electrical through hole interconnects and devices made thereof
JP3906921B2 (ja) * 2003-06-13 2007-04-18 セイコーエプソン株式会社 バンプ構造体およびその製造方法
KR100568006B1 (ko) * 2003-12-12 2006-04-07 삼성전자주식회사 플립 칩 패키지의 오목형 솔더 범프 구조 형성 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010035570A1 (en) * 1999-01-25 2001-11-01 Takahiro Iijima Package for semiconductor devices
CN1417855A (zh) * 2001-10-31 2003-05-14 新光电气工业株式会社 用于半导体器件的多层基板
US20030160325A1 (en) * 2002-02-22 2003-08-28 Fujitsu Limited Semiconductor device substrate and manufacturing method thereof and semiconductor package

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