JPH118330A - 半導体パッケージの製造方法 - Google Patents
半導体パッケージの製造方法Info
- Publication number
- JPH118330A JPH118330A JP15868997A JP15868997A JPH118330A JP H118330 A JPH118330 A JP H118330A JP 15868997 A JP15868997 A JP 15868997A JP 15868997 A JP15868997 A JP 15868997A JP H118330 A JPH118330 A JP H118330A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- forming
- semiconductor package
- manufacturing
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Dicing (AREA)
Abstract
(57)【要約】
【課題】 単個でボール付けは生産性が低い、生産コス
トが高くなる。 【解決手段】 ＩＣチップ実装用の配線パターンと外部
接続用電極を形成するための電極パターンとを集合回路
基板１Ａ面に複数個分配列して形成する回路基板形成工
程と、前記配線パターンに前記ＩＣチップ６を実装する
ＩＣチップ実装工程と、ＩＣチップ５を封止樹脂７で封
止する樹脂封止工程と、外部接続用電極に突起電極であ
るボール電極９ａを形成するボール付け工程とパッケー
ジの製品外に突起部を形成する工程によりパッケージ集
合体を形成し、パッケージ集合体のボール電極９を基準
部８材に固定する保持工程と、保持されたパッケージ集
合体をカットライン２に沿って切削して単個の完成半導
体パッケージを形成するダイシング工程とよりなる半導
体パッケージの製造方法である。ＣＳＰとして最適な製
造方法で信頼性及び生産性が優れている。
トが高くなる。 【解決手段】 ＩＣチップ実装用の配線パターンと外部
接続用電極を形成するための電極パターンとを集合回路
基板１Ａ面に複数個分配列して形成する回路基板形成工
程と、前記配線パターンに前記ＩＣチップ６を実装する
ＩＣチップ実装工程と、ＩＣチップ５を封止樹脂７で封
止する樹脂封止工程と、外部接続用電極に突起電極であ
るボール電極９ａを形成するボール付け工程とパッケー
ジの製品外に突起部を形成する工程によりパッケージ集
合体を形成し、パッケージ集合体のボール電極９を基準
部８材に固定する保持工程と、保持されたパッケージ集
合体をカットライン２に沿って切削して単個の完成半導
体パッケージを形成するダイシング工程とよりなる半導
体パッケージの製造方法である。ＣＳＰとして最適な製
造方法で信頼性及び生産性が優れている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体パッケージの
製造方法に係わり、更に詳しくは外部接続用の突起電極
を有する半導体パッケージの製造方法に関するものであ
る。
製造方法に係わり、更に詳しくは外部接続用の突起電極
を有する半導体パッケージの製造方法に関するものであ
る。
【０００２】
【従来の技術】近年、半導体パッケージの小型化、高密
度化に伴いベア・チップを直接フェイスダウンで、基板
上に実装するフリップチップボンディングが開発されて
いる。カメラ一体型ＶＴＲや携帯電話機等の登場によ
り、ベア・チップと略同じ寸法の小型パッケージ、所謂
ＣＳＰ（チップサイズ／スケール・パッケージ）を載せ
た携帯機器が相次いで登場してきている。最近ＣＳＰの
開発は急速に進み、その市場要求が本格化している。
度化に伴いベア・チップを直接フェイスダウンで、基板
上に実装するフリップチップボンディングが開発されて
いる。カメラ一体型ＶＴＲや携帯電話機等の登場によ
り、ベア・チップと略同じ寸法の小型パッケージ、所謂
ＣＳＰ（チップサイズ／スケール・パッケージ）を載せ
た携帯機器が相次いで登場してきている。最近ＣＳＰの
開発は急速に進み、その市場要求が本格化している。
【０００３】図５は、多数個取りし、高密度実装化した
従来技術が特開平８−１５３８１９号公報に開示されて
いる。以下図面に基づいてその概要を説明する。
従来技術が特開平８−１５３８１９号公報に開示されて
いる。以下図面に基づいてその概要を説明する。
【０００４】図５において、短冊状の回路基板１にスル
ーホール２を形成後、銅メッキ層を施す工程と、全ての
回路パターンと接続する共通電極１４を含む複数個、例
えば２個のＢＧＡを構成する回路パターンを形成する回
路パターン形成工程と、前記回路基板１の上下両面に感
光性樹脂皮膜を施した後、エッチングにより、共通電極
１４及びＩＣチップ、ボンディングワイヤ、半田バンプ
の各接続部を除くようにドライフイルムを形成するドラ
イフイルムラミネート工程と、前記共通電極１４を利用
して前記回路基板１の上下両面の露出している電極の銅
メッキ層の表面に、Ｎｉ−Ａｕメッキ層を形成する。
ーホール２を形成後、銅メッキ層を施す工程と、全ての
回路パターンと接続する共通電極１４を含む複数個、例
えば２個のＢＧＡを構成する回路パターンを形成する回
路パターン形成工程と、前記回路基板１の上下両面に感
光性樹脂皮膜を施した後、エッチングにより、共通電極
１４及びＩＣチップ、ボンディングワイヤ、半田バンプ
の各接続部を除くようにドライフイルムを形成するドラ
イフイルムラミネート工程と、前記共通電極１４を利用
して前記回路基板１の上下両面の露出している電極の銅
メッキ層の表面に、Ｎｉ−Ａｕメッキ層を形成する。
【０００５】次に、共通電極１４と回路パターンとを分
離するパターン分離工程は、製品分離ライン１５の四辺
に沿って、その四隅に回路基板１と連結する連結部１５
ａを残すように、ルータ加工により長穴１６を穴明けす
る。その後、ワイヤーボンディング及びトランスファー
モールドにより樹脂封止し、回路基板１の下面に半田バ
ンプを形成する。
離するパターン分離工程は、製品分離ライン１５の四辺
に沿って、その四隅に回路基板１と連結する連結部１５
ａを残すように、ルータ加工により長穴１６を穴明けす
る。その後、ワイヤーボンディング及びトランスファー
モールドにより樹脂封止し、回路基板１の下面に半田バ
ンプを形成する。
【０００６】製品分離工程は、前記四隅に残した連結部
は狭隘なため、プレス抜き等の切り離し手段で余分な負
荷をかけることなく極めて容易に分離することにより、
単個のＢＧＡを製造することができる。
は狭隘なため、プレス抜き等の切り離し手段で余分な負
荷をかけることなく極めて容易に分離することにより、
単個のＢＧＡを製造することができる。
【０００７】しかしながら、前述した短冊状の複数個取
りする半導体パッケージの製造方法は、単個の半導体パ
ッケージの製造方法に比較して生産性は若干向上する
が、小型パッケージであるＣＳＰにおいては、回路基板
製造時の基板取り個数が少なく、生産コストが高くな
る。また、前記ＣＳＰのように、前記回路基板の外縁か
ら最外周に位置するボール電極の中心までの距離が差が
無くなると、製品分離工程でプレス抜き等の切り離し手
段で分離する時の金型押さえ代が無くなる等の問題があ
った。
りする半導体パッケージの製造方法は、単個の半導体パ
ッケージの製造方法に比較して生産性は若干向上する
が、小型パッケージであるＣＳＰにおいては、回路基板
製造時の基板取り個数が少なく、生産コストが高くな
る。また、前記ＣＳＰのように、前記回路基板の外縁か
ら最外周に位置するボール電極の中心までの距離が差が
無くなると、製品分離工程でプレス抜き等の切り離し手
段で分離する時の金型押さえ代が無くなる等の問題があ
った。
【０００８】そこで、小型携帯機器等に搭載するＣＳＰ
の従来の半導体パッケージの製造方法について以下その
概要を説明する。
の従来の半導体パッケージの製造方法について以下その
概要を説明する。
【０００９】先ず図６（ａ）に示す多数個取りする回路
基板形成工程は、両面銅張りされた集合回路基板１Ａに
スルーホール（図示しない）を形成した後、無電解銅メ
ッキ及び電解銅メッキにより銅メッキ層を形成し、更に
メッキレジストをラミネートし、露光現像してパターン
マスクを形成した後、エッチング液を用いてパターンエ
ッチングを行うことにより、前記集合回路基板１Ａの上
面側には複数個分配列したＩＣ接続用電極３、下面側に
パッド電極である外部接続用電極４を形成する。次にソ
ルダーレジスト処理を行い、所定の部分にレジスト膜を
形成することにより、前記集合回路基板１Ａの下面側に
は外部接続用電極４を露呈するように、マトリックス状
に多数の同一形状の半田付け可能な表面であるレジスト
膜の開口部を形成し、多数個取りする集合回路基板１Ａ
が完成される。２はＸ、Ｙ方向に直交するカットライン
である。
基板形成工程は、両面銅張りされた集合回路基板１Ａに
スルーホール（図示しない）を形成した後、無電解銅メ
ッキ及び電解銅メッキにより銅メッキ層を形成し、更に
メッキレジストをラミネートし、露光現像してパターン
マスクを形成した後、エッチング液を用いてパターンエ
ッチングを行うことにより、前記集合回路基板１Ａの上
面側には複数個分配列したＩＣ接続用電極３、下面側に
パッド電極である外部接続用電極４を形成する。次にソ
ルダーレジスト処理を行い、所定の部分にレジスト膜を
形成することにより、前記集合回路基板１Ａの下面側に
は外部接続用電極４を露呈するように、マトリックス状
に多数の同一形状の半田付け可能な表面であるレジスト
膜の開口部を形成し、多数個取りする集合回路基板１Ａ
が完成される。２はＸ、Ｙ方向に直交するカットライン
である。
【００１０】図６（ｂ）に示すＩＣチップ実装工程は、
先ず、ＩＣウエハーをバンプ工程に流して前記ＩＣウエ
ハーのパッド電極面に半田バンプ５を形成する。前記半
田バンプ５の形成方法には、一般に、スタッドバンプ方
式、ボールバンプ方式、及びメッキバンプ方式等がある
が、その中で、パッド電極位置にレジストにて窓を形成
し半田浴槽中に浸漬してメッキにて半田バンプを形成す
るメッキバンプ方式は、パッド電極間の狭い配列でバン
プを形成することが可能で、ＩＣチップの小型化には有
効な半田バンプの形成手段である。
先ず、ＩＣウエハーをバンプ工程に流して前記ＩＣウエ
ハーのパッド電極面に半田バンプ５を形成する。前記半
田バンプ５の形成方法には、一般に、スタッドバンプ方
式、ボールバンプ方式、及びメッキバンプ方式等がある
が、その中で、パッド電極位置にレジストにて窓を形成
し半田浴槽中に浸漬してメッキにて半田バンプを形成す
るメッキバンプ方式は、パッド電極間の狭い配列でバン
プを形成することが可能で、ＩＣチップの小型化には有
効な半田バンプの形成手段である。
【００１１】前記半田バンプ５を形成後、前記ＩＣウエ
ハーを粘着テープ等で貼着した状態で、所定のチップサ
イズにダイシングソー等の装置でウエハーの厚みをフル
カット方式でＸ、Ｙ方向に切断した後、ＩＣチップ６を
単体に分割する。
ハーを粘着テープ等で貼着した状態で、所定のチップサ
イズにダイシングソー等の装置でウエハーの厚みをフル
カット方式でＸ、Ｙ方向に切断した後、ＩＣチップ６を
単体に分割する。
【００１２】前記半田バンプ付きＩＣチップ６、又は前
述した集合回路基板１Ａの前記配線バターンの所定位置
にフラックスを塗布して、単体に分割した前記ＩＣチッ
プ６を１個づつ複数個分配列した集合回路基板１Ａの個
々の回路基板１上の所定位置に搭載した後、半田リフロ
ー工程を経て、フリップチップ実装を行う。
述した集合回路基板１Ａの前記配線バターンの所定位置
にフラックスを塗布して、単体に分割した前記ＩＣチッ
プ６を１個づつ複数個分配列した集合回路基板１Ａの個
々の回路基板１上の所定位置に搭載した後、半田リフロ
ー工程を経て、フリップチップ実装を行う。
【００１３】図６（ｃ）に示す封止工程は、熱硬化性の
封止樹脂７で前記隣接する複数個のＩＣチップ５に跨が
った状態で、サイドポッティングにより一体的に樹脂封
止することにより、ＩＣチップ６はフェイスダウンで集
合回路基板１Ａの個々の回路基板１上に固定される。
封止樹脂７で前記隣接する複数個のＩＣチップ５に跨が
った状態で、サイドポッティングにより一体的に樹脂封
止することにより、ＩＣチップ６はフェイスダウンで集
合回路基板１Ａの個々の回路基板１上に固定される。
【００１４】図７（ａ）に示すボール付け工程は、ＩＣ
チップ６を実装した集合回路基板１Ａの下面側に形成さ
れた外部接続用電極４の位置に、半田ボールを配置して
リフローすることによりボール電極９を形成する。
チップ６を実装した集合回路基板１Ａの下面側に形成さ
れた外部接続用電極４の位置に、半田ボールを配置して
リフローすることによりボール電極９を形成する。
【００１５】図７（ｂ）に示す基準部材張り付け工程
は、ＩＣチップ６を実装した集合回路基板１Ａの下面側
に形成された外部接続用電極４を、基準部材８上に接着
剤又は粘着テープ等の固定手段で張り付ける。
は、ＩＣチップ６を実装した集合回路基板１Ａの下面側
に形成された外部接続用電極４を、基準部材８上に接着
剤又は粘着テープ等の固定手段で張り付ける。
【００１６】図７（ｃ）は、タイシング工程で、前述の
Ｘ、Ｙ方向のカットライン２に沿って、ダイシングソー
等の切削手段で単個に切削、分割した後、熱等により基
準部材８より剥離する。
Ｘ、Ｙ方向のカットライン２に沿って、ダイシングソー
等の切削手段で単個に切削、分割した後、熱等により基
準部材８より剥離する。
【００１７】
【発明が解決しようとする課題】しかしながら、前述し
た半導体パッケージの製造方法には次のような問題点が
ある。即ち、ダイシング工程で単個に切削、分割された
とき、製品外の回路基板も同様に分割される。 このとき、製品外の回路基板は基準部材８上に固定され
ていないため、切削時、分離された基板片がダイシング機
内で飛びはね、ダイシングブレードが破損する等の問題
があった。
た半導体パッケージの製造方法には次のような問題点が
ある。即ち、ダイシング工程で単個に切削、分割された
とき、製品外の回路基板も同様に分割される。 このとき、製品外の回路基板は基準部材８上に固定され
ていないため、切削時、分離された基板片がダイシング機
内で飛びはね、ダイシングブレードが破損する等の問題
があった。
【００１８】本発明は、上記従来の課題に鑑みなされた
ものであり、その目的は、小型携帯機器等に搭載する安
価な半導体パッケージの製造方法を提供するものであ
る。
ものであり、その目的は、小型携帯機器等に搭載する安
価な半導体パッケージの製造方法を提供するものであ
る。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、本発明における半導体パッケージの製造方法は、Ｉ
Ｃチップを実装した半導体パッケージの製造方法におい
て、前記ＩＣチップ実装用のボンディングパターンと外
部接続用電極を形成するための電極パターンとを集合回
路基板面に複数個分配列して形成する回路基板形成工程
と、前記ボンディングパターンと前記ＩＣチップを電気
的接続するＩＣチップ実装工程と、該ＩＣチップを樹脂
封止する封止工程と、前記外部接続用電極に突起電極を
形成する電極形成工程と、前記回路基板の前記突起電極
面のパッケージ製品外の面に突起部を形成する突起部形
成工程によりパッケージ集合体を形成し、該パッケージ
集合体の突起電極を基準部材に固定する保持工程と、保
持されたパッケージ集合体の回路基板を切削して単個の
完成半導体パッケージを形成する切削工程とからなるこ
とを特徴とするものである。
に、本発明における半導体パッケージの製造方法は、Ｉ
Ｃチップを実装した半導体パッケージの製造方法におい
て、前記ＩＣチップ実装用のボンディングパターンと外
部接続用電極を形成するための電極パターンとを集合回
路基板面に複数個分配列して形成する回路基板形成工程
と、前記ボンディングパターンと前記ＩＣチップを電気
的接続するＩＣチップ実装工程と、該ＩＣチップを樹脂
封止する封止工程と、前記外部接続用電極に突起電極を
形成する電極形成工程と、前記回路基板の前記突起電極
面のパッケージ製品外の面に突起部を形成する突起部形
成工程によりパッケージ集合体を形成し、該パッケージ
集合体の突起電極を基準部材に固定する保持工程と、保
持されたパッケージ集合体の回路基板を切削して単個の
完成半導体パッケージを形成する切削工程とからなるこ
とを特徴とするものである。
【００２０】また、前記突起部は、突起部は前記切削工
程で切断された全ての個片に有ることを特徴とするもの
である。
程で切断された全ての個片に有ることを特徴とするもの
である。
【００２１】また、前記突起部は、前記突起電極とほぼ
同等の構造であることを特徴とするものである。
同等の構造であることを特徴とするものである。
【００２２】また、前記突起部形成工程と前記突起電極
形成工程は、同じ工程で行われることを特徴とするもの
である。
形成工程は、同じ工程で行われることを特徴とするもの
である。
【００２３】また、前記突起部は、液状樹脂で構成され
ていることを特徴とするものである。
ていることを特徴とするものである。
【００２４】また、前記液状樹脂で構成された突起部
は、線状に形成してあること特徴とするものである。
は、線状に形成してあること特徴とするものである。
【００２５】また、前記突起部は、平板を接着する構造
であることを特徴とするものである。
であることを特徴とするものである。
【００２６】また、前記突起部と前記突起電極の高さ
は、ほぼ同じであること特徴とするものである。
は、ほぼ同じであること特徴とするものである。
【００２７】また、前記突起電極は、半田バンプである
ことを特徴とするものである。
ことを特徴とするものである。
【００２８】
【発明の実施の形態】以下図面に基づいて本発明におけ
る半導体パッケージの製造方法について説明する。図１
及び図２は本発明の実施の形態で、突起電極付きの半導
体パッケージの製造工程を示す説明図である。従来技術
と同一部材は同一符号で示す。
る半導体パッケージの製造方法について説明する。図１
及び図２は本発明の実施の形態で、突起電極付きの半導
体パッケージの製造工程を示す説明図である。従来技術
と同一部材は同一符号で示す。
【００２９】先ず、図１（ａ）の回路基板形成工程、図
１（ｂ）のＩＣ実装工程、図１（ｃ）の樹脂封止工程
は、前述の従来技術と同様であるので、説明は省略す
る。
１（ｂ）のＩＣ実装工程、図１（ｃ）の樹脂封止工程
は、前述の従来技術と同様であるので、説明は省略す
る。
【００３０】図２（ａ）に示すボール電極を形成するボ
ール付け工程は、前記集合回路基板１Ａの個々の回路基
板１の下面側に形成された外部接続用電極４ａの位置
に、半田ボールを配置してリフローすることにより突起
電極であるボール電極９ａが形成される。
ール付け工程は、前記集合回路基板１Ａの個々の回路基
板１の下面側に形成された外部接続用電極４ａの位置
に、半田ボールを配置してリフローすることにより突起
電極であるボール電極９ａが形成される。
【００３１】図２（ｂ）に示す突起部形成工程は、前記
集合回路基板１Ａの個々の回路基板１の下面側に形成さ
れたボール電極９ａ面にあるパッケージ製品外の突起形
成パッド４ｂの位置に、半田ボールを配置してリフロー
することにより半田ボール突起部９ｂが形成される。
集合回路基板１Ａの個々の回路基板１の下面側に形成さ
れたボール電極９ａ面にあるパッケージ製品外の突起形
成パッド４ｂの位置に、半田ボールを配置してリフロー
することにより半田ボール突起部９ｂが形成される。
【００３２】図２（ｃ）に示す基準部材張り付け工程
は、ボール電極９ａ及び半田ボール突起部９ｂを基準部
材８に接着剤、例えば、日東電工（株）製の熱剥離テー
プ「エレップホルダー感圧型ダイシングテープ、ＳＰＶ
−２２４」等の固定手段により張りつけることで、基準
部材８上に固定する。
は、ボール電極９ａ及び半田ボール突起部９ｂを基準部
材８に接着剤、例えば、日東電工（株）製の熱剥離テー
プ「エレップホルダー感圧型ダイシングテープ、ＳＰＶ
−２２４」等の固定手段により張りつけることで、基準
部材８上に固定する。
【００３３】図２（ｄ）はタイシング工程で、前述の
Ｘ、Ｙ方向のカットライン２に沿って、ダイシングソ
ー、例えば、ディスコ製のダイシング機「ＤＦＤ−６４
０」、使用ブレード「ＮＢＣ−ＺＢ１０９０Ｓ３、０．
１ｍｍ幅」等を使用した切削手段で単個に切削、分割し
た後、熱により前述剥離テープの接着力を低下させた
後、基準部材８より剥離する。以上の工程により単個の
フリップチップＢＧＡ１０が完成される。
Ｘ、Ｙ方向のカットライン２に沿って、ダイシングソ
ー、例えば、ディスコ製のダイシング機「ＤＦＤ−６４
０」、使用ブレード「ＮＢＣ−ＺＢ１０９０Ｓ３、０．
１ｍｍ幅」等を使用した切削手段で単個に切削、分割し
た後、熱により前述剥離テープの接着力を低下させた
後、基準部材８より剥離する。以上の工程により単個の
フリップチップＢＧＡ１０が完成される。
【００３４】図３（ａ）は、パッケージ製品外の突起部
形成工程を液状樹脂により構成した時のボール電極面よ
り見た図である。 図３（ｂ）は、図３（ａ）のＡ−Ａ‘断面図である。
形成工程を液状樹脂により構成した時のボール電極面よ
り見た図である。 図３（ｂ）は、図３（ａ）のＡ−Ａ‘断面図である。
【００３５】液状樹脂突起９ｃは液状樹脂をディスペン
サー等により集合回路基板１ａの製品外に塗布した後、
熱またはＵＶ等により硬化させることで形成できる。
サー等により集合回路基板１ａの製品外に塗布した後、
熱またはＵＶ等により硬化させることで形成できる。
【００３６】図４（ａ）は、パッケージ製品外の突起部
形成工程を平板により構成した時のボール電極面面より
見た図である。
形成工程を平板により構成した時のボール電極面面より
見た図である。
【００３７】図４（ｂ）は、図４（ａ）のＢ−Ｂ’断面
図である。
図である。
【００３８】平板突起９ｄは平板を両面接着剤等により
集合回路基板１ａの製品外に接着して形成できる。
集合回路基板１ａの製品外に接着して形成できる。
【発明の効果】以上説明したように、本発明の半導体パ
ッケージの製造方法によれば、前記集合回路基板の上面
側に複数個分配列して回路基板にＩＣチップを実装し、
封止樹脂でサイドモールドして、下面側の外部接続用電
極に突起電極を形成し、パッケージ製品外の面に突起部
を形成した後、突起電極と突起部を基準部材に固定した
後、切削して単個の半導体パッケージを製造することに
より、小型携帯機器等に搭載する信頼性及び生産性の優
れた半導体パッケージの製造方法を提供することが可能
である。
ッケージの製造方法によれば、前記集合回路基板の上面
側に複数個分配列して回路基板にＩＣチップを実装し、
封止樹脂でサイドモールドして、下面側の外部接続用電
極に突起電極を形成し、パッケージ製品外の面に突起部
を形成した後、突起電極と突起部を基準部材に固定した
後、切削して単個の半導体パッケージを製造することに
より、小型携帯機器等に搭載する信頼性及び生産性の優
れた半導体パッケージの製造方法を提供することが可能
である。
【図１】本発明の実施の形態に係わる半導体パッケージ
の製造工程で、回路基板形成工程、ＩＣ実装工程、樹脂
封止工程を示す説明図である。
の製造工程で、回路基板形成工程、ＩＣ実装工程、樹脂
封止工程を示す説明図である。
【図２】図１の製造工程後のボール付け工程、突起部形
成工程、基準部材張り付け工程、ダイシング工程を示す
説明図である。
成工程、基準部材張り付け工程、ダイシング工程を示す
説明図である。
【図３】突起部を液状樹脂により構成した図の平面図と
断面図である。
断面図である。
【図４】突起部を平板により構成した図の平面図と断面
図である。る。
図である。る。
【図５】従来の短冊状のＢＧＡの平面図である。
【図６】従来のＢＧＡの製造工程で、回路基板形成工
程、ＩＣ実装工程、樹脂封止工程を示す説明図である。
程、ＩＣ実装工程、樹脂封止工程を示す説明図である。
【図７】従来のＢＧＡの製造工程で、図５の製造工程後
のボール付け工程、基準部材張り付け工程、ダイシング
工程を示す説明図である。
のボール付け工程、基準部材張り付け工程、ダイシング
工程を示す説明図である。
１ 回路基板 １Ａ 集合回路基板 ２ カットライン ３ ＩＣ接続用電極 ４ａ 外部接続用電極 ４ｂ 突起形成パッド ５ 半田ボール ６ ＩＣチップ ７ 封止樹脂 ８ 基準部材 ９ａ ボール電極（突起電極） ９ｂ 突起部（ボール） ９ｃ 突起部（液状樹脂） ９ｄ 突起部（平板） １０ フリップチップＢＧＡ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西方 進一 東京都田無市本町６丁目１番12号 シチズ ン時計株式会社田無製造所内 (72)発明者 大原 務 埼玉県所沢市大字下富字武野840番地 シ チズン時計株式会社技術研究所内
Claims (9)
- 【請求項１】 ＩＣチップを実装した半導体パッケージ
の製造方法において、前記ＩＣチップ実装用のボンディ
ングパターンと外部接続用電極を形成するための電極パ
ターンとを集合回路基板面に複数個分配列して形成する
回路基板形成工程と、前記ボンディングパターンと前記
ＩＣチップを電気的接続するＩＣチップ実装工程と、該
ＩＣチップを樹脂封止する封止工程と、前記外部接続用
電極に突起電極を形成する電極形成工程と、前記回路基
板の前記突起電極面のパッケージ製品外の面に突起部を
形成する突起部形成工程によりパッケージ集合体を形成
し、該パッケージ集合体の突起電極を基準部材に固定す
る保持工程と、保持されたパッケージ集合体の回路基板
を切削して単個の完成半導体パッケージを形成する切削
工程とからなることを特徴とする半導体パッケージの製
造方法。 - 【請求項２】 前記突起部は、前記切削工程で切断され
た全ての個片に有ることを特徴とする請求項１記載の半
導体パッケージの製造方法。 - 【請求項３】 前記突起部は、前記突起電極とほぼ同等
の構造であることを特徴とする請求項１，２記載の半導
体パッケージの製造方法。 - 【請求項４】 前記突起部形成工程と前記突起電極形成
工程は、同じ工程で行われることを特徴とする請求項１
〜３記載の半導体パッケージの製造方法。 - 【請求項５】 前記突起部は、液状樹脂で構成されてい
ることを特徴とする請求項１，２記載の半導体パッケー
ジの製造方法。 - 【請求項６】 前記液状樹脂で構成された突起部は、線
状に形成してあること特徴とする請求項５記載の半導体
パッケージの製造方法。 - 【請求項７】 前記突起部は、平板を接着する構造であ
ることを特徴とする請求項１，５記載の半導体パッケー
ジの製造方法。 - 【請求項８】 前記突起部と前記突起電極の高さは、ほ
ぼ同じであること特徴とする請求項１〜７記載の半導体
パッケージの製造方法。 - 【請求項９】 前記突起電極は、半田バンプであること
を特徴とする請求項１〜８記載の半導体パッケージの製
造方法。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15868997A JP4115557B2 (ja) | 1997-06-16 | 1997-06-16 | 半導体パッケージの製造方法 |
| US09/194,735 US6365438B1 (en) | 1997-05-09 | 1998-04-24 | Process for manufacturing semiconductor package and circuit board assembly |
| KR1019997000071A KR100568571B1 (ko) | 1997-05-09 | 1998-04-24 | 반도체 패키지의 제조 방법 및 집합 회로 기판 |
| PCT/JP1998/001905 WO1998052220A1 (fr) | 1997-05-09 | 1998-04-24 | Procede de production d'un boitier pour semi-conducteur et systeme de carte de circuits |
| CNB988005794A CN1185702C (zh) | 1997-05-09 | 1998-04-24 | 半导体封装的制造方法和集合电路基板 |
| EP08167595.1A EP2015359B1 (en) | 1997-05-09 | 1998-04-24 | Process for manufacturing a semiconductor package and circuit board substrate |
| EP98917679.7A EP0932198B1 (en) | 1997-05-09 | 1998-04-24 | Process for manufacturing semiconductor package and circuit board assembly |
| TW087106959A TW395033B (en) | 1997-05-09 | 1998-05-06 | Process for manufacturing a semiconductor package and circuit board aggregation |
| MYPI98002064A MY123937A (en) | 1997-05-09 | 1998-05-07 | Process for manufacturing semiconductor package and circuit board assembly |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15868997A JP4115557B2 (ja) | 1997-06-16 | 1997-06-16 | 半導体パッケージの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH118330A true JPH118330A (ja) | 1999-01-12 |
| JP4115557B2 JP4115557B2 (ja) | 2008-07-09 |
Family
ID=15677211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15868997A Expired - Fee Related JP4115557B2 (ja) | 1997-05-09 | 1997-06-16 | 半導体パッケージの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4115557B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6287895B1 (en) | 1999-01-29 | 2001-09-11 | Nec Corporation | Semiconductor package having enhanced ball grid array protective dummy members |
| JP2018121039A (ja) * | 2017-01-24 | 2018-08-02 | 京セラ株式会社 | 多数個取り配線基板 |
| JP2018133549A (ja) * | 2017-01-17 | 2018-08-23 | 京セラ株式会社 | 集合基板およびその製造方法 |
-
1997
- 1997-06-16 JP JP15868997A patent/JP4115557B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6287895B1 (en) | 1999-01-29 | 2001-09-11 | Nec Corporation | Semiconductor package having enhanced ball grid array protective dummy members |
| JP2018133549A (ja) * | 2017-01-17 | 2018-08-23 | 京セラ株式会社 | 集合基板およびその製造方法 |
| JP2018121039A (ja) * | 2017-01-24 | 2018-08-02 | 京セラ株式会社 | 多数個取り配線基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4115557B2 (ja) | 2008-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4862848B2 (ja) | 半導体パッケージの製造方法 | |
| US7679178B2 (en) | Semiconductor package on which a semiconductor device can be stacked and fabrication method thereof | |
| KR20020078931A (ko) | 반도체패키지용 캐리어프레임 및 이를 이용한반도체패키지와 그 제조 방법 | |
| JP2002343899A (ja) | 半導体パッケージ用基板、半導体パッケージ | |
| JP3892259B2 (ja) | 半導体装置の製造方法 | |
| US8648455B2 (en) | Semiconductor device and method of manufacturing the same | |
| JPH10256417A (ja) | 半導体パッケージの製造方法 | |
| US20020003308A1 (en) | Semiconductor chip package and method for fabricating the same | |
| JP3850967B2 (ja) | 半導体パッケージ用基板及びその製造方法 | |
| JP2002026186A (ja) | 半導体装置 | |
| JP4115557B2 (ja) | 半導体パッケージの製造方法 | |
| KR100650728B1 (ko) | 스택 패키지 및 그 제조방법 | |
| JP2002334951A (ja) | 半導体素子搭載用基板及び半導体パッケージ | |
| JP4011693B2 (ja) | 半導体パッケージの製造方法 | |
| JP4159631B2 (ja) | 半導体パッケージの製造方法 | |
| JP3831109B2 (ja) | 半導体パッケージ | |
| JPH05235091A (ja) | フィルムキャリア半導体装置 | |
| JP4115556B2 (ja) | 半導体パッケージの製造方法 | |
| JP4002009B2 (ja) | 半導体パッケージの製造方法 | |
| JP4115553B2 (ja) | 半導体パッケージの製造方法 | |
| JP2002110858A (ja) | 半導体パッケージの製造法及び半導体パッケージ | |
| JPH10154766A (ja) | 半導体パッケージの製造方法及び半導体パッケージ | |
| KR100708042B1 (ko) | 반도체패키지용 섭스트레이트의 제조 방법 | |
| JP4115560B2 (ja) | 半導体パッケージの製造方法 | |
| KR19980068016A (ko) | 가요성(可撓性) 회로 기판을 이용한 볼 그리드 어레이(Ball Grid Array : BGA) 반도체 패키지 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040426 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070522 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070611 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20070611 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080415 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080416 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110425 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110425 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130425 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150425 Year of fee payment: 7 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |