JP2018121039A - 多数個取り配線基板 - Google Patents
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Abstract
【課題】支持基板との接合面に異物が残留することがない支持基板付きの多数個取り配線基板を提供すること。【解決手段】上面に電子素子Eの電極が接続される多数の電子素子接続パッド17を有するとともに、下面に電気回路基板の接続導体と半田を介して接続される多数の外部接続パッド18を有する小型の配線基板となる複数の製品領域11が、各製品領域11の周囲に切断除去される捨て代領域12を伴って大型基板10中に一体的に配列形成されて成る多数個取り配線基板100であって、大型基板10は、外部接続パッド18に半田30を介して接合された仮付けパッド23を上面に有する支持基板20により支持されている。【選択図】図1
Description
本発明は、半導体素子の電子素子を搭載するための小型の配線基板となる複数の製品領域が大型基板中に一体的に配列形成されて成る多数個取り配線基板に関するものである。
従来、半導体集積回路素子等の電子素子を搭載するための小型の配線基板を複数同時に取り扱う形態として多数個取り配線基板が用いられている。
この多数個取り配線基板は、1枚の大型基板中に多数の小型の配線基板となる製品領域を周囲に捨て代領域を伴って一体的に配列形成したものである。
この多数個取り配線基板においては、各製品領域に半導体集積回路素子等の電子素子を例えば半田バンプを介して搭載するとともに、その電子素子を例えばトランスファーモールド法により樹脂封止し、しかる後、切断領域に沿って切断することにより、小型の配線基板上に電子素子が実装された多数の電子装置が同時集約的に製造される。
ところが、近時、電子装置の薄型化の要求に伴い、電子素子を搭載するために用いられる多数個取り配線基板も薄型化している。そのため、多数個取り配線基板が僅かな力により大きく撓んでしまい易いものとなり、各製品領域に電子素子を搭載する際や搭載された電子素子を樹脂封止する際等に多数個取り配線基板を平坦に保つことができずに、電子素子の搭載や樹脂封止を良好に行うことが困難となってきている。
そこで、剛性を有する支持基板上に紫外線剥離型の粘着剤を介して多数個取り配線基板を支持しておき、電子素子の実装後に粘着剤に紫外線を照射して支持基板と多数個取り配線基板とを分離することが提案されている。
しかしながら、この方法によると、支持基板と多数個取り配線基板とを分離する際に、多数個取り基板に粘着剤の一部が異物として残留する危険性が高い。また、電子素子を半田バンプ等で接合する際の熱により接着剤の硬化が促進するため、分離時に製品に対して過度な応力が負荷されたり、それを抑制するために特殊な分離方法が必要となる可能性が高い。
本発明が解決しようとする課題は、支持基板を分離する際に、支持基板との接合面に異物が残留することがない支持基板付きの多数個取り配線基板を提供することにある。
本発明の多数個取り配線基板は、上面に電子素子の電極が接続される多数の電子素子接続パッドを有するとともに、下面に電気回路基板の接続導体と半田を介して接続される多数の外部接続パッドを有する小型の配線基板となる複数の製品領域が、該各製品領域の周囲に切断除去される捨て代領域を伴って大型基板中に一体的に配列形成されて成る多数個取り配線基板であって、前記大型基板は、前記外部接続パッドに半田を介して接合された仮付けパッドを上面に有する支持基板により支持されていることを特徴とするものである。
本発明の多数個取り配線基板によれば、下面に多数の外部接続パッドを有する小型の配線基板となる製品領域が一体的に配列形成されて成る大型基板の下面に、外部接続パッドに半田を介して接続された仮付けパッドを上面に有する補強用の支持基板が接合されていることから、支持基板を分離する際に、各製品領域の外部接続パッドに半田が残留するものの、外部接続パッドは、電気回路基板の接続導体に半田を介して接続されるものであることから、外部接続パッドに残留する半田は異物とはならない。
図1に、本発明の多数個取り配線基板の実施形態例を示す。図1において、10は大型基板、20は支持基板、30は半田である。大型基板10と支持基板20とが半田30を介して接合されることにより、本例の多数個取り配線基板100が形成されている。
大型基板10は、四角平板状である。大型基板10は、多数の製品領域11がその周囲に捨て代領域12を伴って一体的に配列形成されている。製品領域11は、半導体素子Eが実装される小型の配線基板となる領域である。捨て代領域12は、大型基板10の製造上や取扱い上で必要な領域であり、最終的には廃棄される部分である。
大型基板10は、複数の絶縁層13と導体層14とを交互に積層して成るとともに、その最表面にソルダーレジスト層15を被着して成る。
絶縁層13は、例えばガラスクロス入りの熱硬化性樹脂から成る。熱硬化性樹脂としては、エポキシ樹脂やビスマレイミドトリアジン樹脂等が用いられる。絶縁層13の厚みは、15〜50μm程度である。各絶縁層13には複数のビアホール16が形成されている。ビアホール16の直径は、30〜100μm程度である。
導体層14は、各絶縁層13の表面およびビアホール16の内部に被着されている。導体層14は、例えば銅から成る。各絶縁層13表面に被着された導体層14の厚みは、5〜25μm程度である。導体層14は、各ビアホール16内を完全に充填している。
ソルダーレジスト層15は、感光性の熱硬化性樹脂から成る。感光性の熱硬化性樹脂としては、例えばアクリル変性エポキシ樹脂等が用いられる。ソルダーレジスト層15の厚みは、10〜30μm程度である。
各製品領域11の上面には、多数の電子素子接続パッド17が形成されている。電子素子接続パッド17は、導体層14の一部により形成されている。電子素子接続パッド17は、円形である。電子素子接続パッド17の直径は、50〜150μm程度である。電子素子接続パッド17は、ソルダーレジスト層15から露出している。電子素子接続パッド17には、電子素子Eの電極が半田を介して接続される。
各製品領域11の下面には、多数の外部接続パッド18が形成されている。外部接続パッド18は、導体層14の一部により形成されている。外部接続パッド18は、円形である。外部接続パッド18の直径は、200〜800μm程度である。外部接続パッド18は、ソルダーレジスト層15から露出している。外部接続パッド18は、マザーボード等の電気回路基板(不図示)の接続導体に半田を介して接続される。
捨て代領域12の下面には、仮付けパッド19が形成されている。仮付けパッド19は、導体層14の一部により形成されている。仮付けパッド19は、円形である。仮付けパッド19の直径は、50〜300μm程度である。仮付けパッド19は、ソルダーレジスト層15から露出している。
支持基板20は、絶縁板21の上面に導体層22を積層して成る。支持基板20は、大型基板10と略同じ大きさの四角平板状である。
絶縁板21は、例えばガラスクロス入りの熱硬化性樹脂から成る。絶縁板21の厚みは、50〜300μm程度である。絶縁板21は、多数個取り配線基板100に剛性を付与し、多数個取り配線基板100が僅かな力で大きく撓むのを防止する。
導体層22は、銅から成る。導体層22の厚みは、5〜25μm程度である。導体層22は、絶縁板21の上面において仮付けパッド23を形成している。仮付けパッド23は、円形である。仮付けパッド23の直径は、50〜1000μm程度である。
半田30は、錫−銀合金や錫−銀−銅合金等から成る。半田30は、大型基板10の外部接続パッド18および仮付けパッド19と支持基板20の仮付けパッド23との間を接合している。これにより、大型基板10が支持基板20上に支持されている。
このように、本例の多数個取り配線基板100は、大型基板10が支持基板20上に半田30を介して支持されていることから、僅かな力では撓みにくい程度の剛性が付与されている。なお、大型基板10と支持基板20とが、各製品領域11のみならず捨て代領域12においても接合されることで両者の接合がより確実なものとなるとともに、多数個取り配線基板100の剛性をより良好に確保することができる。
次に、本例の多数個取り配線基板100を用いて、小型の配線基板上に電子素子Eが実装された電子装置を製造する方法について説明する。
先ず、図1に示したように、本例の多数個取り配線基板100と電子素子Eとを準備する。多数個取り配線基板100は、図2(a)に示すように、大型基板10と支持基板20とを個別に準備するとともに、図2(b)に示すように、両者を半田30を介して接合することにより得られる。なお、半田30は、大型基板10および支持基板30の少なくとも一方に予め溶着させておくことが好ましい。
次に、図3(a)に示すように、大型基板10の各製品領域11上に電子素子Eを搭載するとともにモールド樹脂Mにより樹脂封止する。このとき、本例の多数個取り配線基板100は、大型基板10が支持基板20上に半田30を介して支持されて撓みにくいことから、電子素子Eの搭載や樹脂封止を良好に行うことができる。
次に、図3(b)に示すように、多数個取り配線基板100上に電子素子Eが実装された組立体を各製品領域11の境界に沿って切断する。これにより、各製品領域11とそれに対応する支持基板20およびモールド樹脂Mが個片に分割される。なお、切断には、ダイサーやルーターを用いる。
次に、図3(c)に示すように、個片に分割された各製品領域11から支持基板20を分離する。分離は、半田30を加熱溶融させた状態で製品領域11と支持基板20とを互いに引き剥がすことにより行う。これにより、小型の配線基板上に電子素子Eが実装された多数個の電子装置が同時集約的に製造される。
このとき、引き剥がされた製品領域11の外部接続パッド18には、半田30の一部が残留する。しかしながら、外部接続パッド18は、マザーボード等の電気回路基板の接続導体に半田を介して接続されるものである。そのため、外部接続パッド18に残留した半田30は、この接続用の半田の一部として用いられ、異物となることはない。したがって、本例の多数個取り配線基板100によれば、支持基板20との接合面に異物が残留することがない多数個取り配線基板100を提供することができる。
なお、仮付けパッド23の大きさを外部接続パッド18の大きさよりも小さなものとしておくことによって、外部接続パッド18に残留する半田30が過多となるのを有効に防止することができる。したがって、仮付けパッド23の大きさを外部接続パッド18の大きさよりも小さなものとしておくことが好ましい。
また、本例の多数個取り配線基板100を用いて、小型の配線基板上に電子素子Eが実装された電子装置を製造する場合、上述の方法に限らない。例えば、図4(a)に示すように、大型基板10の各製品領域11上に電子素子Eを搭載するとともにモールド樹脂Mにより樹脂封止した後、図4(b)に示すように、大型基板10と支持基板20との間を分離し、しかる後、図4(c)に示すように、大型基板10およびモールド樹脂Mを各製品領域11の境界に沿って切断するようになしてもよい。
さらに、図5に大型基板10を下面側から見た平面図で示すように、大型基板10における捨て代領域12に応力緩和のためのスリットSを設けてもよい。このようなスリットSを設けることにより、大型基板10と支持基板20とを接合する際や大型基板10に電子素子Eを搭載する際等に発生する熱応力をスリットSにより吸収緩和して、多数個取り配線基板100に反りが発生することをさらに有効に防止することができる。
このようなスリットSは、各製品領域11の外周各辺に沿った長孔形状であることが好ましい。スリットSの幅は、例えば50〜500μm程度である。スリットSは、例えばルーター加工やレーザー加工により形成する。なお、スリットSは、大型基板10およびモールド樹脂Mを各製品領域11の境界に沿って切断する際に、切断される部分に完全に含まれるか、あるいは切断される部分から完全に外れるように形成しておくことが好ましい。それにより、スリットSの存在による切断刃の逃げを防止して正確に切断することができる。
10 大型基板
11 製品領域
12 捨て代領域
17 電子素子接続パッド
18 外部接続パッド
19,23 仮付けパッド
20 支持基板
30 半田
E 電子素子
S スリット
11 製品領域
12 捨て代領域
17 電子素子接続パッド
18 外部接続パッド
19,23 仮付けパッド
20 支持基板
30 半田
E 電子素子
S スリット
Claims (4)
- 上面に電子素子の電極が接続される多数の電子素子接続パッドを有するとともに、下面に電気回路基板の接続導体と半田を介して接続される多数の外部接続パッドを有する小型の配線基板となる複数の製品領域が、該各製品領域の周囲に切断除去される捨て代領域を伴って大型基板中に一体的に配列形成されて成る多数個取り配線基板であって、前記大型基板は、前記外部接続パッドに半田を介して接続された仮付けパッドを上面に有する支持基板により支持されていることを特徴とする多数個取り配線基板。
- 前記仮付けパッドの大きさが前記外部接続パッドの大きさよりも大きいことを特徴とする請求項1記載の多数個取り配線基板。
- 前記捨て代領域の下面と前記支持基板の上面とに、互いに半田接続された仮付けパッドを有することを特徴とする請求項1または2記載の多数個取り配線基板。
- 前記捨て代領域に前記各製品領域の外周辺に沿ったスリットが形成されていることを特徴とする請求項1乃至3のいずれかに記載の多数個取り配線基板。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017009958 | 2017-01-24 | ||
JP2017009958 | 2017-01-24 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2018121039A true JP2018121039A (ja) | 2018-08-02 |
Family
ID=63044019
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2017018364A Pending JP2018121039A (ja) | 2017-01-24 | 2017-02-03 | 多数個取り配線基板 |
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JP (1) | JP2018121039A (ja) |
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2017
- 2017-02-03 JP JP2017018364A patent/JP2018121039A/ja active Pending
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