CN1779964A - 具有贯穿通道和连接到贯穿通道的布线的衬底及其制造方法 - Google Patents
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- CN1779964A CN1779964A CNA2005101161406A CN200510116140A CN1779964A CN 1779964 A CN1779964 A CN 1779964A CN A2005101161406 A CNA2005101161406 A CN A2005101161406A CN 200510116140 A CN200510116140 A CN 200510116140A CN 1779964 A CN1779964 A CN 1779964A
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- 239000000758 substrate Substances 0.000 title claims abstract description 124
- 230000000149 penetrating effect Effects 0.000 title claims abstract description 99
- 238000000034 method Methods 0.000 title claims description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 229910052751 metal Inorganic materials 0.000 claims abstract description 66
- 239000002184 metal Substances 0.000 claims abstract description 66
- 238000005868 electrolysis reaction Methods 0.000 claims description 11
- 238000009713 electroplating Methods 0.000 claims description 11
- 230000004888 barrier function Effects 0.000 description 43
- 239000010931 gold Substances 0.000 description 34
- KDLHZDBZIXYQEI-UHFFFAOYSA-N palladium Substances [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 18
- 238000010899 nucleation Methods 0.000 description 16
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- 238000003466 welding Methods 0.000 description 14
- 229910052763 palladium Inorganic materials 0.000 description 13
- 230000000717 retained effect Effects 0.000 description 12
- 229910000679 solder Inorganic materials 0.000 description 12
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 10
- 229910052737 gold Inorganic materials 0.000 description 10
- 230000012010 growth Effects 0.000 description 10
- 239000011347 resin Substances 0.000 description 9
- 229920005989 resin Polymers 0.000 description 9
- 230000008569 process Effects 0.000 description 8
- 229910017709 Ni Co Inorganic materials 0.000 description 7
- 229910003267 Ni-Co Inorganic materials 0.000 description 7
- 229910003262 Ni‐Co Inorganic materials 0.000 description 7
- 239000002390 adhesive tape Substances 0.000 description 7
- 229910045601 alloy Inorganic materials 0.000 description 7
- 239000000956 alloy Substances 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 6
- 239000003518 caustics Substances 0.000 description 5
- 230000007850 degeneration Effects 0.000 description 5
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000007797 corrosion Effects 0.000 description 4
- 238000005260 corrosion Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000003822 epoxy resin Substances 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 239000003112 inhibitor Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000012856 packing Methods 0.000 description 4
- 229920000647 polyepoxide Polymers 0.000 description 4
- 239000007921 spray Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005202 decontamination Methods 0.000 description 3
- 230000003588 decontaminative effect Effects 0.000 description 3
- 238000007772 electroless plating Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 208000034189 Sclerosis Diseases 0.000 description 1
- 238000002679 ablation Methods 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 238000000889 atomisation Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 230000003197 catalytic effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000003063 flame retardant Substances 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 229910000765 intermetallic Inorganic materials 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000011817 metal compound particle Substances 0.000 description 1
- 239000013528 metallic particle Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 150000002940 palladium Chemical class 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 238000006116 polymerization reaction Methods 0.000 description 1
- 238000005204 segregation Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- NRUVOKMCGYWODZ-UHFFFAOYSA-N sulfanylidenepalladium Chemical compound [Pd]=S NRUVOKMCGYWODZ-UHFFFAOYSA-N 0.000 description 1
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Abstract
所公开的衬底包括具有通孔的基底部件以及填充在通孔中以便形成贯穿通道的导电金属。此贯穿通道包含基本上处于通孔中心轴处的导电核心部件。
Description
技术领域
本发明一般涉及到衬底及其制造方法,更确切地说是涉及到具有贯穿基底部件的贯穿通道和连接到贯穿通道的布线的衬底及其制造方法。
背景技术
近年来,利用半导体的精细加工技术,开发了微机械和诸如其中安装半导体器件的插件之类的衬底的所谓MEMS(微电机系统)的封装件。上述衬底采用了这样一种构造,其中,贯穿通道被形成在贯穿基底部件的通孔中,以便对形成在基底部件相应侧上的布线进行电连接。
图1是衬底的剖面图。如图1所示,衬底10包含硅部件11、绝缘层13、贯穿通道15、布线17和21、以及阻焊剂19和24。在硅部件11中,形成了贯穿硅部件11的通孔12。绝缘层13被形成为覆盖其中形成了通孔12的硅部件11的表面。绝缘层13被提供来将贯穿通道15以及布线17和21绝缘于硅部件。
贯穿通道15被提供在其中形成了绝缘层13的通孔12中。贯穿通道15具有柱形形状,且贯穿通道15的端部15a和绝缘层13的表面13a要共平面,且贯穿通道15的另一端部15b和绝缘层13的另一表面13b也要共平面。贯穿通道15被连接到提供在硅部件11相应侧上的布线17和21。贯穿通道15被提供来对形成在硅部件11相应侧上的布线17和21进行电连接。
用下列步骤来提供贯穿通道15:用溅射方法在其形成绝缘层13的硅部件11的上表面上形成引晶层,以及用电解镀方法在引晶层上淀积导电金属层(例如见专利文献1)。
连接到贯穿通道15端部15a的布线17包含外部连接端子18。外部连接端子18被连接到诸如母板26之类的另一衬底。暴露外部连接端子18的阻焊剂层19被形成在基底部件11的上表面上,以便覆盖除了外部连接端子18之外的布线17。
连接到贯穿通道15端部15b的布线21包括外部连接端子22。MEMS或半导体器件25被安装在外部连接端子22上。暴露外部连接端子22的阻焊剂24被提供在硅部件11的下表面上,以便覆盖除了外部连接端子22之外的布线21。
但常规贯穿通道15的形状是柱形,致使水渗透到面对贯穿通道15的绝缘层13与贯穿通道15之间的间隙中,从而使贯穿通道15退化,降低了布线17和21与贯穿通道15之间的电连接可靠性。
而且,根据形成贯穿通道15的常规方法,引晶层表面上的一个分立导电金属层被形成在通孔12的内端部上,且导电金属层沿通孔12内端部生长,从而在贯穿通道15的中心附近保留一个空洞(空腔)。因此,连接到布线17和21的贯穿通道15的电连接可靠性退化。
发明内容
本发明提供了一种具有贯穿通道和连接到贯穿通道的布线的衬底,基本上避免了上述一个或多个问题。
本发明实施方案的特点和优点在下列描述中被提出,并部分地从此描述和附图中变得明显,或可以借助于根据描述提供的技术来实施本发明而得到了解。利用说明书中使本技术领域一般熟练人员得以实施本发明的完整、清晰、简明而准确地具体指出的具有贯穿通道和连接到贯穿通道的布线的衬底,可以实现并得到本发明的这些目的和其它的特点和优点。
为了根据本发明的目的达到这些和其它的优点,本发明的一个实施方案提供了一种衬底,它包含具有通孔的基底部件以及填充此通孔以便形成贯穿通道的导电金属,其中,贯穿通道包含其中的导电核心部件,且导电核心部件基本上被排列在通孔的中心轴处。
根据本发明的一个实施方案,导电核心部件基本上被排列在通孔的中心轴处,其中导电核心部件用作电极,导电金属从而从导电核心部件向形成通孔的基底部件的表面生长;因而防止了空洞(空腔)保留在贯穿通道中。
根据本发明的一种情况,提供了一种衬底,它由具有通孔的基底部件以及填充此通孔以形成贯穿通道的导电金属组成,其中,贯穿通道包括提供在通孔中的贯穿部分以及从基底部件伸出的突出,此突出被连接到贯穿部分的相应侧,其中,贯穿部分包含其中的导电核心部件,且导电核心部件基本上被排列在通孔的中心轴处。
根据本发明的至少一个实施方案,基本上排列在通孔中心轴处的导电核心部件被用作电极,导电金属因而从导电核心部件向形成通孔的基底部件的表面生长。于是防止了空洞(空腔)保留在贯穿通道中。而且,比贯穿部分直径更大的突出被排列在贯穿部分的二端上,从而防止了水渗透到面对贯穿部分的基底部件与贯穿部分之间的间隙中。于是防止了贯穿通道退化。
根据本发明的另一种情况,提供了一种制造衬底的方法,此衬底包含具有通孔的基底部件、填充在通孔中的导电金属、以及包含其中的导电核心部件的贯穿通道,此导电核心部件基本上被排列在通孔的中心轴处,此方法包括将导电核心部件基本上安置在通孔的中心轴处的步骤,以及根据电解镀方法以导电部件作为电极,用导电金属填充通孔的步骤。
根据本发明的至少一个实施方案,借助于电解镀方法以导电核心部件用作电极,导电金属从导电核心部件离析并生长到形成通孔的基底部件的表面,以便防止空洞(空腔)保留在贯穿通道中。
附图说明
从结合附图的下列详细描述中,本发明的其它目的和进一步特点是显而易见的,其中:
图1是常规衬底的剖面图;
图2是根据本发明第一实施方案的衬底的剖面图;
图3是图2所示衬底沿C-C线的剖面图;
图4是根据本发明的用来制作衬底的基底部件的平面图;
图5-32示出了根据第一实施方案制造衬底的各个步骤;
图33示出了导电金属的生长过程;而
图34是根据本发明第二实施方案的衬底的剖面图。
具体实施方式
下面参照附图来描述本发明的各个实施方案。
(第一实施方案)
首先参照图2和3来描述根据本发明第一实施方案的衬底50的构造。图2是根据本发明第一实施方案的衬底的剖面图,而图3是图2所示衬底沿C-C线的剖面图。应该指出的是,如图2所示,Y←→Y方向是导电核心部件58的长度方向,而垂直于Y←→Y方向的X←→X方向是基底部件51的横向。
衬底50由基底部件51、绝缘层53和65、贯穿通道55、布线68、扩散保护层61和71、以及阻焊剂层75组成。衬底50是一种插件。如图2所示,例如其中采用了制造半导体的精细加工技术的MEMS(微电机系统)和半导体器件,被安装在衬底50的下表面上,且诸如母板之类的另一衬底被安装在衬底50的上表面上(其上形成布线68的一侧上)。
基底部件51包含由硅组成的硅部件。基底部件51的厚度M1是例如100-200微米。多个通孔52被形成在基底部件51中。通孔52的直径R2是例如80微米以上。应该指出的是,也可以采用诸如玻璃部件之类的硅部件之外的部件。当采用诸如玻璃部件之类的绝缘部件时,无须形成绝缘层53。
绝缘层53被形成为覆盖包括通孔52的基底部件51的表面。绝缘层53被提供来将硅组成的基底部件绝缘于贯穿通道55。
贯穿通道55由贯穿部分57、第一突出亦即连接焊点59、第二突出亦即布线连接部分56、以及导电核心部件58组成。借助于用导电核心部件58作为电极而离析导电金属并生长贯穿通道,来形成贯穿通道55。例如Ni-Co合金可以被用作导电金属。Ni-Co合金的组分是例如Ni∶Co=6∶4~7∶3。
具有柱形形状的贯穿部分57被形成在其中形成绝缘层53的通孔52中。贯穿部分57的直径是R1(以下,贯穿部分57的直径被称为“直径R1”)。贯穿部分57的直径R1基本上等于通孔52的直径R2。
布线连接部分56被提供在贯穿部分57的上端部上。从基底部件51上表面51a伸出的布线连接部分56比贯穿部分57的直径R1更宽。换言之,布线连接部分56的宽度W1大于贯穿部分57的直径R1(W1>R1)。布线连接部分56与贯穿部分57成统一体。而且,布线连接部分56被连接到具有外部连接端子69的布线68。
连接焊点59被形成在贯穿部分57的下端部上。从基底部件51下表面51b伸出的连接焊点59比贯穿部分57的直径R1更宽。换言之,连接焊点59的宽度W2大于贯穿部分57的直径R1(W2>R1)。连接部分59被提供来安装MEMS和半导体器件。导电金属使贯穿部分57、布线连接部分56、以及连接焊点59成统一体。
因此,比贯穿部分57更宽并从基底部件51的表面51a伸出的布线连接部分56,被排列在贯穿部分57的一端上,且比贯穿部分57的直径R1更宽并从基底部件51的表面51b伸出的连接焊点59,被排列在贯穿部分57的另一端上,从而形成绝缘层53,防止了水渗透到面对贯穿部分57的基底部件51与贯穿部分57之间的间隙中,因而防止了贯穿通道55(特别的贯穿部分57)退化。
导电核心部件58是一种导电的直线材料。导电核心部件58被是为导电部件的扩散保护层61支持成基本上与通孔52的中心轴D重合。例如用金属丝键合方法形成的金丝可以被用作导电核心部件58。当金丝被用作导电核心部件58时,金丝的直径是例如20-30微米(优选为25微米)。金属丝键合方法可以被应用于例如通孔52的直径R2大于80微米,且通孔52的深度为100-200微米的情况。应该指出的是,能够应用金属丝键合方法的通孔52的形状依赖于金属丝键合机毛细管尖端的形状。
导电核心部件58的长度L2应该短于贯穿通道55的长度L1(L2<L1)。因此,当布线68被排列在布线连接部分56上时,借助于将导电核心部件58的长度L2设定为短于贯穿通道55的长度L1,能够将布线68连接到布线连接部分56而不会受到导电核心部件58的干扰。应该指出的是,贯穿通道55的长度L1是从连接到布线68的布线连接部分56的端部到连接到扩散保护层61的连接焊点59的端部的长度。
而且,导电核心部件58的长度L2可以大于贯穿部分57的长度L3,且导电核心部件58的长度L2可以小于贯穿通道55的长度L1(L3<L2<R1),导电核心部件58可以被排列成穿过贯穿部分57。因此,当形成贯穿通道55时,穿过贯穿部分57的导电核心部件58被形成为用作电极,且导电金属从导电核心部件58生长到具有通孔52的基底部件51的表面,从而防止了空洞保留在贯穿通道55中(特别是贯穿部分57中)。
扩散保护层61是形成在连接焊点59端部上的导电部件。扩散保护层61被提供来改善焊料的浸润性并防止包含在贯穿通道55中的Cu扩散进入到连接于连接焊点59的焊料(未示出)中。导电核心部件58被连接到扩散保护层61。因此,导电核心部件58被连接到扩散保护层61,以便支持基本上保持与通孔52中心轴D重合的导电核心部件58。而且,扩散保护层61被用作导电部件,以便贯穿通道55能够经由扩散保护层61被连接到半导体和其它衬底。例如由Au层62、Ni层63、以及Au层64组成的Au/Ni/Au层,可以被用作扩散保护层61。Au层64是用来连接导电核心部件58的层。当金丝被用作导电核心部件58时,Au层64被形成在待要连接到导电核心部件58的部分上,以便在扩散保护层61与金丝之间得到足够键合强度。应该指出的是,Au层62和64的厚度是例如0.2-0.5微米,而Ni层63的厚度是例如2-5微米。而且,除了Au/Ni/Au层之外,例如Pd/Ni/Pd层和Au/Pd/Ni/Pd/Au层也可以被用作扩散保护层61。
绝缘层65被形成在基底部件51的上表面51a上,以便暴露布线连接部分56。例如包含扩散的金属颗粒的树脂和包含扩散的金属化合物颗粒的树脂可以被用作绝缘层65。在此情况下,例如环氧树脂和聚酰亚胺树脂可以被用作此树脂。例如钯和铂可以被用作电镀催化剂的金属。钯是特别优选的。而且,例如氯化钯和硫化钯可以被用作此金属化合物。应该指出的是,在本发明中,包含扩散的钯颗粒的环氧树脂被用作绝缘层65。利用包含扩散的钯颗粒的环氧树脂作为绝缘层65,当形成无电镀层(下面要描述的引晶层66)时,无须预先执行去污处理和钯的激活处理,就能够根据无电镀方法直接在绝缘层65上形成无电镀层(下面所述的引晶层66)(见图19)。因此,能够简化衬底50的制造步骤。绝缘层65的厚度M2是例如5微米。
布线68被形成在绝缘层65上,以便被连接到布线连接部分56。具有外部连接端子69的布线68由导电金属部分67和引晶层66组成。外部连接端子69被提供来连接到诸如母板之类的衬底。因此,借助于在布线68上提供外部连接端子69,外部连接端子69就能够对应于排列在诸如母板之类的衬底上的外部连接端子而被安置。例如Cu可以被用作导电金属部分67。当Cu被用作导电金属部分67时,导电金属部分67的厚度M3是例如3-10微米。例如Ni层可以被用作引晶层66。引晶层66的厚度是例如约为0.1微米。
暴露外部连接端子69的阻焊剂层75被形成来覆盖布线68和除了外部连接端子69之外的绝缘层65。此阻焊剂层75具有暴露外部连接端子69的窗口部分76。阻焊剂层75被提供来保护布线68。
扩散保护层71被形成在外部连接端子69上。扩散保护层71被提供来改善焊料的浸润性并防止包含在布线68中的Cu扩散进入到连接于外部连接端子69的焊料(未示出)中。扩散保护层71可以由例如包含Ni层72和Au层73的叠层组成。Ni层72的厚度是例如2-5微米,而Au层73的厚度是例如0.2-0.5微米。
应该指出的是,Ni/Pd层和Ni/Pd/Au层(Ni层是要连接到外部连接端子的一侧)可以被用作扩散保护层71。
图4是用来制造根据本实施方案的衬底的基底部件51的平面图。应该指出的是,图4所示的“A”示出了其中形成衬底50的区域(以下“A”被称为“衬底形成区域A”)。如图4所示,在本实施方案中,当形成衬底50时,具有多个衬底形成区域A的柱形硅部件被用作基底部件51。因此,具有衬底形成区域A的硅部件被采用,制造了根据下面描述的制造方法的衬底50,且基底部件51被切割,以便同时提供多个衬底50;因此,能够改善衬底50的制造产率。
接着,参照图5-32来描述用来制造根据第一实施方案的衬底50的方法。应该指出的是,图4所示的硅部件被用作基底部件51。
首先,如图5所示,粘合带92被固定在支持板91上。支持板91被提供来支持基底部件51,以便防止基底部件51弯曲。例如玻璃部件和硅部件(更具体地说是硅晶片)可以被用作支持板91。当硅部件被用作支持板91时,支持板的厚度M4是例如725微米。粘合带92被提供来将下面描述的金属箔93键合到支持板91。例如,当被加热时丧失粘合性的热剥离带,可以被用作粘合带92。可以用热烧蚀剂来代替粘合带92。
接着,如图6所示,诸如Cu之类的金属箔93经由粘合带92被键合在支持板91上。然后如图7所示,具有窗口部分95的干膜抗蚀剂层94被形成在金属箔93上。金属箔93上形成扩散保护层61的区域从干膜抗蚀剂层94的窗口部分被暴露。
接着,如图8所示,利用金属箔作为电极,Au层62、Ni层63、以及Au层64被依次形成在从窗口部分95暴露的金属箔93上,以便根据电解镀方法形成扩散保护层61。Au层62和64的厚度是例如0.2-0.5微米,而Ni层63的厚度是例如2-5微米。因此,用电解镀方法,能够形成优越于用无电镀方法形成的层的扩散保护层。然后如图9所示,用抗蚀剂剥离剂清除干膜抗蚀剂层94。
接着,如图10所示,形成不处于暴光状态的抗蚀剂层96,以便覆盖扩散保护层61和金属箔93。抗蚀剂层96包含具有粘合性的抗蚀剂材料,且例如光敏干膜抗蚀剂和液体抗蚀剂能够被用作抗蚀剂层96。
利用具有粘合性的抗蚀剂层96,其中形成通孔52的基底部件51能够经由抗蚀剂层96被固定在支持板91上(如图11所示)。应该指出的是,抗蚀剂层96的厚度是例如10-15微米。而且,可以用环氧树脂粘合剂和聚酰亚胺粘合剂来代替抗蚀剂层96,只要这些粘合剂能够被某些处理液体溶解即可。
接着,如图11所示,孔径为R2的通孔52被形成在基底部件51中,并形成绝缘层53,以便覆盖基底部件51的表面(包括对应于通孔52的部分基底部件51),基底部件51被安置在具有粘合性的抗蚀剂层96上,并经由抗蚀剂层96被固定在支持板91上。例如可以用钻孔加工、激光加工、以及各向异性腐蚀中的一种方法,来形成通孔52。通孔52的孔径R2是例如大于80微米。
例如用CVD方法形成的氧化层(二氧化硅)以及用氧化炉形成的热氧化层(二氧化硅),可以被用作绝缘层53。基底部件51的厚度M1是例如150微米。
接着,如图12所示,借助于将显影液提供到通孔52内部,暴露于通孔52的抗蚀剂层96就被溶解,以便形成空间97。空间97比通孔52的孔径更宽;空间97的宽度W4从而大于通孔52的孔径R2(W4>R2)。空间97的宽度W4基本上等于连接焊点59的宽度W2。而且,扩散保护层61从空间97被暴露。
作为用来将显影液馈送到通孔52中的一种方法,例如可以采用浸入显影和喷雾显影,在浸入显影中,图12所示的结构被浸入在显影液中,而在喷雾显影中,显影液像阵雨似地被喷洒到通孔52上。无论在哪种显影方法中,显影液的浸润时间都被控制,以便形成空间97。作为用喷雾显影形成空间97的条件,例如喷雾压力为每平方厘米2.0kgf,温度为25-30℃,而喷雾时间为6分钟(当抗蚀剂层96的厚度为10-15微米时)。
然后,对图12所示的结构进行热处理,并对不处于暴光状态的抗蚀剂层96进行聚合反应,以便使抗蚀剂层96硬化(第一抗蚀剂层硬化步骤)。因此,抗蚀剂层96被硬化,以便能够耐受镀液。
接着,如图13所示,具有暴露通孔52的窗口部分102的干膜抗蚀剂层101,被形成在提供于基底部件51上表面51a上的绝缘层53上。窗口部分102的孔径W5大于通孔52的孔径R2(W5>R2)。窗口部分102的孔径W5基本上等于布线连接部分56的宽度W1。然后如图14所示,根据金属丝键合方法,用作导电核心部件58的金丝被连接到Au层64,以便基本上位于通孔52的中心轴D处(导电核心部件安置步骤)。
图33示出了导电金属的生长过程。应该指出的是,Y←→Y方向是导电核心部件58的纵向方向,而X←→X方向是垂直于Y←→Y方向的水平方向。F←→F方向是导电金属沿其生长的方向(以下,F←→F方向被称为“方向F”)。接着,如图15所示,使电流通过金属箔93,并利用导电核心部件58作为电极,根据电解镀方法,导电金属104被离析和生长,以便填充空间97、通孔52、以及窗口部分102(导电金属填充步骤)。在此情况下,如图33所示,在通孔52中,导电金属从对应于通孔52的导电核心部件58向基底部件51的表面51c生长;于是防止了空洞(空腔)保留在贯穿部分57(相当于常规柱形贯穿通道15)中。例如Ni-Co合金可以被用作导电金属104。Ni-Co合金的组分是例如Ni∶Co=6∶4~7∶3。
而且,如本实施方案所述,利用金丝作为电极,Ni-Co合金被离析和生长,以便填充空间97、通孔52、以及窗口部分102,从而形成贯穿通道55。于是,在比借助于用Cu填充空间97、通孔52、以及窗口部分102而形成贯穿通道55更短的时间内形成了贯穿通道55。因而能够改善衬底50的制造产率。
而且,还可以用下列步骤来形成导电金属104:在导电金属填充步骤中,Ni被电解镀方法离析在导电核心部件58的表面上,以便覆盖导电核心部件58的表面和扩散保护层61的表面,然后,Cu被离析,以便填充空间97、通孔52、以及窗口部分102。
接着,如图16所示,用研磨方法清除从干膜抗蚀剂层101伸出的导电金属104,以便导电金属104与干膜抗蚀剂层101共平面。下列元件于是就被形成:空间97中宽度为W2的连接焊点59(第一突出)、通孔52中直径为R1的贯穿部分57、以及窗口部分102中宽度为W1的布线连接部分56(第二突出);于是就形成了其中包含导电核心部件58的贯穿通道55。应该指出的是,布线连接部分56的宽度W1和连接焊点59的宽度W2大于贯穿部分57的直径R1(W1>R1,W2>R1)。
因此,宽于贯穿部分57的直径R1的连接焊点59和布线连接部分56被连接到贯穿部分57,从而防止了水渗透到面对贯穿部分57的基底部件51与贯穿部分57之间的间隙;因而防止了贯穿通道55的退化。
接着,如图17所示,干膜抗蚀剂层101被抗蚀剂剥离剂清除。然后如图18所示,具有暴露布线连接部分56的窗口部分103的绝缘层65,被形成在基底部件51的上表面51a上。例如其中包含钯的树脂材料可以被用作绝缘层65。绝缘层65的厚度M2是例如5微米。
接着,如图19所示,根据无电镀方法,引晶层66被形成在绝缘层65的上表面65a上和绝缘层65的横向侧65b上。实际上,当根据无电镀方法在树脂层上形成引晶层时,通常预先对树脂(绝缘层)的表面执行去污处理,以便糙化表面,然后对树脂表面执行钯激活处理。此钯激活处理是将要镀敷的样品浸入到催化处理液和加速处理液之一中,待要成为无电镀核心的钯被离析在树脂的表面上。在此常规技术中,直到执行钯激活处理,无法用无电镀方法来形成镀层。因此,在常规技术中,制造步骤是非常麻烦的。相反,在本实施方案中,环氧树脂材料被涂敷到绝缘层65;于是无须预先对绝缘层65执行去污处理和钯激活处理,因而能够用无电镀方法直接在绝缘层65上形成引晶层66。从而能够简化衬底50的制造步骤。例如Ni层可以被用作引晶层66。而且,当如本实施方案所述其中包含钯的树脂被用作绝缘层65时,能够形成Ni-B层。
接着,如图20所示,具有窗口部分106的干膜抗蚀剂层105被形成在引晶层66上。窗口部分106对应于形成布线68的区域。干膜抗蚀剂层105的厚度是例如10-15微米。然后如图21所示,布线连接部分56和引晶层66被用作电极,并根据电解镀方法,导电金属部分67被形成,以便填充窗口部分103和106。导电金属部分67和贯穿通道55因而被电连接。例如Cu可以被用于导电金属部分67。在形成导电金属部分67之后,用抗蚀剂剥离剂清除干膜抗蚀剂层105。
接着,如图22所示,干膜抗蚀剂层108被形成在图21所示的结构上,以便暴露对应于其中形成外部连接端子的区域B的导电金属部分67。干膜抗蚀剂层108具有暴露对应于区域B的导电金属部分67的窗口部分109。
接着,如图23所示,用导电金属部分67作为电极。根据电解镀方法,Ni层72和Au层73被依次离析和生长在从窗口部分109暴露的导电金属部分67上,以便形成扩散保护层71。Ni层72的厚度是例如2-5微米,而Au层73的厚度是例如0.2-0.5微米。因此,用电解镀方法,形成了扩散保护层71;于是,能够形成具有优越于用无电镀方法形成的层的扩散保护层。在形成第二扩散保护层71之后,清除干膜抗蚀剂层108。
接着,如图24所示,干膜抗蚀剂层111被形成,以便覆盖导电金属部分67和扩散保护层71。然后如图25所示,用腐蚀方法清除绝缘层65上暴露的引晶层66。从而形成具有外部连接端子69的布线68,此布线由引晶层66和导电金属部分67组成。如图26所示,用抗蚀剂剥离剂清除干膜抗蚀剂层111。
接着,如图27所示,抗热带114被固定,以便覆盖绝缘层65的上表面65a、布线68、以及扩散保护层71。抗热带114能够耐受腐蚀剂。抗热带114于是被提供来覆盖绝缘层65的上表面65a、布线68、以及扩散保护层71,从而在从基底部件51清除支持板91时执行的热处理中,保护了布线68和扩散保护层71(见图28)。而且,在用腐蚀方法清除金属箔93时,防止了布线68被腐蚀(见图29)。例如阻燃的PET和PEN可以被用作抗热带114。应该指出的是,抗热带114仅仅被提供来覆盖至少布线68和扩散保护层71。
接着,如图28所示,借助于加热图27所示的结构(热处理),从基底部件51清除粘合带92和支持板91。在此情况下,在被加热时丧失粘合性的热剥离带被用作粘合带92。而且,例如作为热处理的条件,加热温度为150℃,而加热时间为30分钟。然后如图29所示,用腐蚀方法清除金属箔93。抗蚀剂层94和扩散保护层61从而被暴露。而且,如上所述,布线68被耐受腐蚀剂的抗热带114覆盖,布线68在清除金属箔93时从而不被腐蚀。
接着,如图30所示,清除抗蚀剂层94。然后如图31所示,清除抗热带114。在清除抗蚀剂层94和抗热带114之后,如图32所示,阻焊剂层75被形成,以便暴露扩散保护层71并覆盖布线68和绝缘层65。阻焊剂层75具有暴露扩散保护层71的窗口部分76。在形成阻焊剂层75之后,在基底部件51的划线(图4所示各个衬底形成区域A之间的边界)处进行切割,成为各个衬底50,以便形成图2所示的衬底50。
如上所述,利用导电核心部件58作为电极,导电金属104从导电核心部件58向具有通孔52的基底部件51的表面51c生长,成为贯穿通道55。从而防止了空洞保留在贯穿通道55中;于是能够改善布线68与贯穿通道55之间的电连接可靠性。而且,比贯穿部分直径R1更宽的布线连接部分56被连接到贯穿部分57的一端,且比贯穿部分57的直径R1更宽的连接焊点59被连接到贯穿部分57的另一端,从而防止了水渗透到面对贯穿部分57的基底部件51与贯穿部分57之间的间隙;于是防止了贯穿通道55的退化,从而能够改善布线68与贯穿通道55之间的电连接可靠性。而且,布线68被连接到比贯穿部分57的直径R1更宽的布线连接部分56;布线68于是容易被连接到布线连接部分56。
(第二实施方案)
接着,参照图34来描述根据本发明第二实施方案的衬底120。图34是剖面图,示出了根据本发明第二实施方案的衬底120。应该指出的是,图34所示的“G”是通孔122的中心轴(以下,中心轴被称为“中心轴G”)。
衬底120包括基底部件51、绝缘层53、扩散保护层61和71、贯穿通道125、布线127、以及阻焊剂层131。基底部件51具有多个通孔122。而且,绝缘层53被形成在包括通孔122的基底部件51的表面上。排列在通孔122中的贯穿通道125由导电金属部分124和导电核心部件123组成。贯穿通道125的形状是柱形。导电核心部件123借助于扩散保护层61排列在基本上与通孔122中心轴G重合的位置处。导电核心部件123的长度L4基本上等于通孔122的深度N。
导电核心部件的长度L4因而被设定为基本上等于通孔122的深度N;并利用导电核心部件123作为电极,导电金属部分124从导电核心部件123向具有通孔122的基底部件51的表面生长,以便填充通孔122,从而防止了空洞保留在贯穿通道125中。因而能够改善布线127与贯穿通道125之间的电连接可靠性。
例如用金属丝键合方法形成的金丝,可以被用作导电核心部件。当金丝被用作导电核心部件123时,金丝的厚度可以是例如20-30微米(优选为25微米)。
导电金属部分124被提供来填充其中安置导电核心部件123的通孔122。例如Ni-Co合金可以被用作导电金属部分124。Ni-Co合金的组分是例如Ni∶Co=6∶4~7∶3。
扩散保护层61被提供在贯穿通道125的下端上。扩散保护层61由Au层62、Ni层63、以及Au层64组成。导电金属部分124和导电核心部件123被连接到Au层64。
布线127被提供在其中形成绝缘层53的基底部件51的表面51a上。具有外部连接端子128的布线127,被连接到贯穿通道125的上端。扩散保护层71被形成在外部连接端子128上。扩散保护层71由Ni层72和Au层73组成。阻焊剂层131被形成来暴露扩散保护层71和覆盖其上形成绝缘层53的基底部件51的上表面51a和布线127。焊料抗蚀剂层131具有暴露外部连接端子128的窗口部分132。
如上所述,在导电核心部件123被安置在柱形贯穿通道125中的情况下,导电金属被离析,且导电金属部分124从导电核心部件123到包括通孔122的基底部件51的表面生长;于是防止了空洞保留在贯穿通道125中,从而能够改善布线127与贯穿通道125之间的电连接可靠性。
而且,本发明不局限于这些实施方案,可以做出各种变化和修正而不偏离本发明的范围。
本发明可以应用于其中防止空洞保留在贯穿通道中的衬底,从而防止贯穿通道退化,于是能够改善连接到布线的贯穿通道的电连接可靠性;还能够应用于其制造方法。
根据本发明的至少一个实施方案,导电核心部件由扩散保护层支持,以便将导电核心部件基本上设定在通孔的中心轴处。
而且,导电核心部件的长度基本上等于通孔的深度,并用导电金属填充通孔,以便防止空洞(空腔)保留在贯穿通道中。
所述的衬底包括具有连接到贯穿通道端部的外部连接端子。
布线被连接到贯穿通道,其中防止了空洞保留在贯穿通道内部,致使能够改善布线与贯穿通道之间的电连接可靠性。
而且,导电核心部件的长度小于贯穿通道的长度;布线于是容易被连接到贯穿通道而不受导电核心部件的阻碍。
而且,导电部件被提供来支持导电核心部件,以便将导电核心部件基本上设定在通孔的中心轴处。
而且,扩散保护层被用作导电部件,致使半导体器件和其它衬底能够通过扩散保护层被连接到贯穿通道。
根据本发明实施方案的另一情况,第二突出被连接到具有外部连接端子的布线。
根据实施方案的上述情况,布线被连接到贯穿通道,其中防止了空洞保留在贯穿通道内,因而能够改善布线与贯穿通道之间的电连接可靠性。
Claims (10)
1.一种衬底,其特征是包含:
具有通孔的基底部件;以及
填充所述通孔以便形成贯穿通道的导电金属;
其中,所述贯穿通道包含其中的导电核心部件,所述导电核心部件基本上被设置在所述通孔的中心轴处。
2.权利要求1所述的衬底,还包含形成在所述贯穿通道端部上的扩散保护层。
3.权利要求1所述的衬底,其中,所述导电核心部件的长度基本上等于所述通孔的深度。
4.权利要求1所述的衬底,还包含具有连接到所述贯穿通道端部的外部连接端子的布线。
5.一种衬底,其特征是包含:
具有通孔的基底部件;以及
填充所述通孔以便形成贯穿通道的导电金属;
其中,所述贯穿通道包括
提供在所述通孔中的贯穿部分;以及
从所述基底部件伸出的突出,所述突出被连接到所述贯穿部分的各个端部,
其中,所述贯穿部分包含其中的导电核心部件,所述导电核心部件基本上被设置在所述通孔的中心轴处。
6.权利要求5所述的衬底,其中,所述导电核心部件的长度小于所述贯穿通道的长度。
7.权利要求5所述的衬底,其中,所述突出包括第一突出和第二突出,
其中,导电部件被提供在所述第一突出的端部,所述导电部件被连接到所述导电核心部件。
8.权利要求7所述的衬底,其中,扩散保护层被用作所述导电部件。
9.权利要求7所述的衬底,其中,所述第二突出被连接到具有外部连接端子的布线。
10.一种制造衬底的方法,此衬底包含具有通孔的基底部件;填充在所述通孔中的导电金属;以及包含其中的导电核心部件的贯穿通道,
所述方法的特征是包含下列步骤:
将所述导电核心部件基本上设置在所述通孔的中心轴处;以及
按照电解镀方法,采用所述导电核心部件作为电极,以所述导电金属填充所述通孔。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004323940 | 2004-11-08 | ||
JP2004323940A JP4369348B2 (ja) | 2004-11-08 | 2004-11-08 | 基板及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1779964A true CN1779964A (zh) | 2006-05-31 |
CN100517679C CN100517679C (zh) | 2009-07-22 |
Family
ID=35841853
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB2005101161406A Active CN100517679C (zh) | 2004-11-08 | 2005-10-24 | 具有贯穿通道和连接到贯穿通道的布线的衬底及其制造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7365436B2 (zh) |
EP (1) | EP1656005A3 (zh) |
JP (1) | JP4369348B2 (zh) |
KR (1) | KR20060053282A (zh) |
CN (1) | CN100517679C (zh) |
TW (1) | TWI384604B (zh) |
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- 2005-10-10 EP EP05256300A patent/EP1656005A3/en not_active Withdrawn
- 2005-10-11 US US11/247,713 patent/US7365436B2/en active Active
- 2005-10-12 TW TW094135506A patent/TWI384604B/zh active
- 2005-10-14 KR KR1020050096848A patent/KR20060053282A/ko not_active Application Discontinuation
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US20060097378A1 (en) | 2006-05-11 |
CN100517679C (zh) | 2009-07-22 |
EP1656005A2 (en) | 2006-05-10 |
US7365436B2 (en) | 2008-04-29 |
JP2006135175A (ja) | 2006-05-25 |
TWI384604B (zh) | 2013-02-01 |
KR20060053282A (ko) | 2006-05-19 |
TW200620615A (en) | 2006-06-16 |
JP4369348B2 (ja) | 2009-11-18 |
EP1656005A3 (en) | 2007-11-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |