TWI384604B - 具有穿透通孔與經連接至該穿透通孔的佈線之基材及其製造方法 - Google Patents

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TWI384604B
TWI384604B TW094135506A TW94135506A TWI384604B TW I384604 B TWI384604 B TW I384604B TW 094135506 A TW094135506 A TW 094135506A TW 94135506 A TW94135506 A TW 94135506A TW I384604 B TWI384604 B TW I384604B
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Takaharu Yamano
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Shinko Electric Ind Co
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Description

具有穿透通孔與經連接至該穿透通孔的佈線之基材及其製造方法 發明領域
本發明大致上係關於一種基材及其製造方法，更尤其是一種具有一穿透基底構件的穿透通孔和連接至該穿透通孔的佈線之基材及其製造方法。
 發明背景
近年來，藉著使用製造半導體之精細處理科技，發展了供微機械與基板－例如其中安裝有半導體元件的中繼板－用的稱作MEMS(微機電系統)之封裝。上述基材係採用一種構形，其中一穿透通孔係形成在一穿透基底構件之貫孔內以便連接至形成在基底構件對側上的佈線。
第1圖係展示一基板的截面圖。如第1圖所示，基材10係包含矽構件11、絕緣層13、穿透通孔15、佈線17與21以及阻焊層19與24。在矽構件11中，係形成有穿透矽構件11的貫孔12。形成絕緣層13以覆蓋其內形成有貫孔12的矽構件11之表面。絕緣層13係設置用來使穿透通孔15和佈線17與21絕緣於矽構件。
穿透通孔15係設置在其內形成有絕緣層13的貫孔12內。穿透通孔15為圓柱形，穿透通孔15的一端部15a應和絕緣層13的一表面13a共平面且穿透通孔15的另一端部15b應和絕緣層13的另一表面13b共平面。穿透通孔15係連接至設置在矽構件11對應兩側上的佈線17與21。穿透通孔15係設置用來電性連接形成在矽構件11對應兩側上的佈線17與21。
穿透通孔15係藉由下列步驟來設置：藉由濺鍍法形成一晶種層在其內形成有絕緣層13的矽構件11之頂表面上且藉由電鍍法沈積一導電金屬層在該晶種層上(舉例來說，見專利文件1)。
連接至穿透通孔15之端部15a的佈線17係包含一外部連接端子18。外部連接端子18係連接至另一基材，例如主機板26。露出外部連接端子18的阻焊層19係設置在基底構件11的頂表面上，以便覆蓋除了外部連接端子18以外的佈線17。
連接至穿透通孔15b之端部15的佈線21係包括一外部連接端子22。MEMS或半導體元件25係安裝在外部連接端子22上。露出外部連接端子22的阻焊層24係設置在矽構件11的底表面上，以便覆蓋除了外部連接端子22以外的佈線21。
然而，習用穿透通孔15的形狀是圓柱形，所以水會滲到面對穿透通孔15的絕緣層13和穿透通孔15之間的間隙裡面，藉此，穿透通孔15退化了且佈線17、21和穿透通孔15之間的電連接可靠性降低了。
而且，根據形成穿透通孔15之習用方法，一在晶種層表面上的離析導電金屬層係形成在貫孔12的內側邊緣上且該導電金屬層係沿著貫孔12的內側邊緣生長，於是，一空隙(孔洞)殘留在靠近穿透通孔15的中心。因此，穿透通孔15進接至佈線17與21的電連接可靠性下降了。
 發明概要
本發明提供一具有一穿透通孔及一經連接至該穿透通孔之佈線的基材，其可實質上排除一或多個上述課題。
本發明之一具體例的特徵和優點係呈現於下列發明說明當中且多多少少將藉著說明及隨附圖式而變得明顯，或者可根據發明說明中所提供的教示來實施本發明而得知。本發明的目的及其他特徵和優點可藉由在說明書中以如此全面、清晰、簡潔、確切的措詞特地指明的一具有穿透通孔與連接至該穿透通孔的佈線之基材來瞭解與達成，俾使具有本領域通常知識者能夠實施本發明。
為了達到根據本發明目的之該等與其他優點，本發明的一具體例提供一種基材，其包含一基底構件具有一貫孔及一導電金屬填充該貫孔，以便形成一穿透通孔，其中該穿透通孔內含一導電核心構件，該導電核心構件係實質上配置於該貫孔的中軸。
根據本發明之一具體例，導電核心構件係實質上配置於貫孔的中軸，其中該導電核心構件係用作為電極，藉此，導電金屬係自該導電核心構件生長至形成貫孔之基底構件的表面；於是阻止了空隙(孔洞)殘留在穿透通孔內。
根據本發明之一態樣，係提供有一種基材，其包含一基底構件具有一貫孔；以及一導電金屬填充該貫孔，以便形成一穿透通孔，其中該穿透通孔包括一穿透部份設置在該貫孔內；以及多個突出部自該基底構件突出，該等突出部係連接至該穿透部份的分別端，其中該穿透部份內含一導電核心構件，該導電核心構件係實質上配置於該貫孔的中軸。
根據本發明之一具體例，實質上配置於貫孔中軸的導電核心構件係用作為電極，藉此，導電金屬係自該導電核心構件生長至形成貫孔之基底構件的表面。於是，阻止了空隙(孔洞)殘留在穿透通孔內。而且，比穿透部份直徑寬的突出部係配置在穿透部份的各端上，藉此，可阻止水滲到面對穿透部份的基底構件與基底構件之間的間隙裡面。於是，可防止穿透通孔退化。
根據本發明另一態樣，一種製造基材的方法係包含一具有一貫孔的基底構件，一導電金屬填入該貫孔，以及一內含一導電核心構件的穿透通孔，該導電核心構件實質上配置於該貫孔的中軸，該方法包含下列步驟：使該導電核心構件實質上配置於該貫孔的中軸，以及根據電鍍法藉由使用該導電核心構件作為電極，以該導電金屬填充該貫孔。
根據本發明之至少一具體例，導電核心構件係用作為電極，藉由電鍍法該導電金屬被離析並自該導電核心構件生長至形成貫孔之基底構件的表面，以阻止空隙(孔洞)殘留在穿透通孔內。
圖式簡單說明
本發明的其他目的和進一步的特徵將因以下的詳細說明連同隨附圖示一起閱讀而變得顯明，在圖式中：第1圖是習用基材的截面圖；第2圖係展示根據本發明第一具體例之基材的截面圖；第3圖是第2圖所示基材沿著C－C線的截面圖；第4圖是用來製造根據本具體例之基材的基底構件的平面圖；第5至32圖係展示製造根據第一具體例之基材的步驟圖示；第33圖係展示導電金屬之生長過程的圖示；以及第34圖係展示根據本發明第二具體例之基材的截面圖。
 較佳實施例之詳細說明
下文將參照隨附圖式來說明本發明的具體例。
(第一具體例)
首先，參照第2與3圖說明根據本發明第一具體例之基材50構形。第2圖係根據本發明第一具體例之基材的截面圖，第3圖是第2圖所示基材沿著C－C線的截面圖。應注意到的是，如第2圖所示，Y←→Y方向是導電核心構件58的長度方向且垂直Y←→Y方向的X←→X方向是基底構件51的橫向方向。
基材50係包含基底構件51、絕緣層53與65、穿透通孔55、佈線68、擴散保護層61與71及阻焊層75。基材50係一中繼板。如第2圖所示，舉例來說，其中使用製造半導體的精細處理科技之MEMS(微機電系統)與半導體元件係安裝在基材50的底表面上，而例如主機板之另一基材則安裝在基材50的頂表面上(形成有佈線68的那側)。
基底構件51係一包含矽的矽構件。基底構件51的厚度M1係，舉例來說，100至200 μm。在基底構件51中，形成了複數個貫孔52。貫孔52的直徑R2係，舉例來說，多於80 μm。應注意到的是作為基底構件51，可使用除了矽構件以外例如玻璃構件之構件。當使用例如玻璃構件之絕緣構件時，則不需要形成絕緣層53。
形成絕緣層53以便覆蓋包括有貫孔52之基底構件51的表面。絕緣層53係設置用來使包含矽之基底構件絕緣於穿透通孔55。
穿透通孔55係包含穿透部份57、第一突出部，亦即連接墊59、第二突出部，亦即佈線連接部56及導電核心構件58。穿透通孔55係藉由使用導電核心構件58作為電極於穿透通孔內析出一導電金屬並生長來形成。作為導電金屬，舉例來說，可使用Ni－Co合金。Ni－Co合金的組成為，舉例來說，Ni：Co＝6：4至7：3。
具有圓柱形形狀的穿透部份57係形成在形成有絕緣層53的貫孔52內。穿透部份57的直徑為R1(此後，穿透部份57的直徑係稱作“直徑R1”)。穿透部份57的直徑R1實質上係相等於貫孔52的直徑R2。
佈線連接部56係設置在穿透部份57的頂緣上。自基底構件51的頂表面51a突出的佈線連接部56係比穿透部份57的直徑R1寬。換言之，佈線連接部56寬度W1係比穿透部份57的直徑R1大(W1>R1)。佈線連接部56係與穿透部份57合為一體。而且，佈線連接部56係連接至具有外部連接端子69的佈線68。
連接墊59係設置在穿透部份57的底緣上。自基底構件51的下表面51b突出的連接墊59係比穿透部份57的直徑R1寬。換言之，連接墊59的寬度W2比穿透部份57的直徑R1大(W2>R1)。連接墊59係設置用來安裝MEMS與半導體元件。穿透部份57、佈線連接部56與連接墊59係藉著該導電金屬合為一體。
因此，比穿透部份57的直徑R1寬且自基底構件51的表面51a突出的佈線連接部56係配置在穿透部份57的一端上，而比穿透部份57的直徑R1寬且自基底構件51的表面51b突出的連接墊59係配置在穿透部份57的另一端上，於是，形成了絕緣層53且防止水滲到面對穿透部份57的基底構件51和穿透部份57之間的間隙內，因此，阻止了穿透通孔55(尤其是穿透部份57)退化。
導電核心構件58係一導電線性材料。導電核心構件58係藉由為一導電構件之擴散保護層61支撐而實質上和貫孔52的中軸D相疊合。作為導電核心構件58，舉例來說，可使用由引線接合法所形成的金線。當使用金線作為導電核心構件58時，金線的直徑為，舉例來說，20至30 μm(25 μm係較佳的)。引線接合法可應用至下列情況，舉例來說，貫孔52的直徑R2係大於80 μm且貫孔52的深度為100至200 μm。應注意到的是可應用引線接合法之貫孔52的形狀係取決於引線機的毛細管尖端形狀。
導電核心構件58的長度L2應比穿透通孔55的長度L1短(L2<L1)。因此，藉由設定導電核心構件58的長度L2比穿透通孔55的長度L1短，則當佈線68配置在佈線連接部56上時，佈線68可連接至佈線連接部56而不會被導電核心構件58干擾。應注意到的是，穿透通孔55的長度L1是從連接至佈線68的佈線連接部56那端到連接至擴散保護層61的連接墊59那端的長度。
而且，導電核心構件58的長度L2可比穿透部份57的長度L3長且導電核心構件58的長度L2可比穿透通孔55的長度L1短(L3<L2<L1)，導電核心構件58可配置成以便穿透穿透部份57。因此，當形成了穿透通孔55時，穿透該穿透部份57的導電核心構件58係形成以便用作為電極，且一導電金屬係自導電核心構件58生長至具有貫孔52之基底構件51的表面，於是防止了空隙殘留在穿透通孔55(尤其是穿透部份57)內。
擴散保護層61係一形成在連接墊59的一端上之導電構件。擴散保護層61係形成用來增進焊料的可濕性並用來防止包含於穿透通孔55內的Cu擴散到該連接至連接墊59的焊料裡(圖示省略)。導電核心構件58係連接至擴散保護層61。因此，導電核心構件58係連接至擴散保護層61以便支撐導電核心構件58維持實質上與貫孔52的中軸D疊合。而且，擴散保護層61係用作為一導電構件，所以穿透通孔55可經由擴散保護層61連接至半導體及另一基材。作為擴散保護層61，舉例來說，可使用一由一Au層62、一Ni層63與一Au層64所組成的Au/Ni/Au層。Au層64係連接導電核心構件58之層。當金線係用作為導電核心構件58時，Au層64係形成在欲連接至導電核心構件58的部位上，以便獲得擴散保護層61與金線之間足夠的接合強度。應注意到的是，Au層62與64的厚度係，舉例來說，0.2至0.5 μm且Ni層63的厚度係，舉例來說，2至5 μm。而且，除了Au/Ni/Au層以外，舉例來說，可使用Pd/Ni/Pd層與Au/Pd/Ni/Pd/Au層來作為擴散保護層61。
絕緣層65係形成在基底構件51的頂表面51a上，以便露出佈線連接部56。作為絕緣層65，舉例來說，可使用一含有經擴散之金屬顆粒的樹脂與經擴散之金屬化合物顆粒的樹脂。在此情況下，作為該樹脂，舉例來說，可使用環氧樹脂與聚醯亞胺樹脂。就作為電鍍之催化劑的金屬而言，舉例來說，可使用鈀與鉑。尤其，鈀係較佳的。而且，作為金屬化合物，舉例來說，可使用氯化鈀與硫酸鈀。應注意到的是，在本具體例中，一含有經擴散的鈀顆粒之環氧樹脂係用作為絕緣層65。藉由使用含有經擴散的鈀顆粒之環氧樹脂作為絕緣層65，當形成一無電式鍍覆層(下文將說明的晶種層66)時，不用事先進行除膠渣處理與鈀活化處理，一無電式鍍覆層(下文將說明的晶種層66)可根據無電式鍍覆法直接地形成在絕緣層65上(見第19圖)。因此，可簡化基材50的製造步驟。絕緣層65的厚度M2係，舉例來說，5 μm。
佈線68係形成在絕緣層65上，以便連接至佈線連接部56。具有外部連接端子69的佈線68係由一導電金屬部份67與晶種層66所組成。外部連接端子69係設置用來連接至一例如主機板之基材。因此，藉由設置外部連接端子69在佈線68上，外部連接端子69可配置成對應於配置在一例如主機板之基材上的外部連接端子。作為導電金屬部份67，舉例來說，可使用Cu。當Cu係用作為導電金屬部份67，導電金屬部份67的厚度M3係，舉例來說，3至10 μm。作為晶種層66，舉例來說，可使用Ni層。晶種層66的厚度係，舉例來說，約0.1 μm。
形成了露出外部連接端子69的阻焊層75，以便露出除了外部連接端子69以外的佈線68與絕緣層65。阻焊層75具有一露出外部連接端子69的開放部份76。阻焊層75係設置用來保護佈線68。
擴散保護層71係形成在外部連接端子69上。擴散保護層71係形成用來增進焊料的可濕性並防止包含於佈線68內的Cu擴散到該連接至外部連接端子69的焊料裡(圖示省略)。擴散保護層71可包含，舉例來說，一包括有Ni層72與Au層73的疊合層。Ni層72的厚度係，舉例來說，2至5 μm且Au層73的厚度係，舉例來說，0.2至0.5 μm。
應注意到的是，作為擴散保護層71，可使用一Ni/Pd層與Ni/Pd/Au層(Ni層為連接至外部連接端子之側)。
第4圖是用來製造根據本具體例之基材的基底構件51的平面圖。應注意到的是第4圖所示之“A”係顯示其中形成有基材50之區域(此後，“A”係稱作“基材形成區域A”)。如第4圖所示，在本具體例中，當形成基材50時，一具有複數個基材形成區域A的圓柱形矽基底構件係用作為基底構件51。因此，係使用具有基材形成區域A的矽構件製造出根據下文所述之製造方法的基材50，基底構件51被切割以便同時提供複數個基材50；因此，可增進製造基材50的產能。
接下來，參照第5至32圖說明根據第一具體例之製造基材50的方法。應注意到的是在第4圖中所示的矽構件係用作為基底構件51。
首先，如第5圖所示，一黏著帶92係貼附在支撐板91上。支撐板91係設置用來支撐基底構件51，以防止基底構件51捲曲。作為支撐板91，舉例來說，可使用玻璃構件與矽構件(更尤其是矽晶圓)。當矽構件係用作為支撐板91時，支撐板91的厚度M4係，舉例來說，725 μm。黏著帶92係接合下文將說明的金屬箔93至支撐板91。作為黏著帶92，舉例來說，可使用被加熱時會失去黏著性的熱剝除膠帶。除了黏著帶92，可使用熱剝離劑。
接下來，如第6圖所示，例如Cu之金屬箔93係經由黏著帶92接合至支撐板91上。然後，如第7圖所示，一具有開放部份95的乾式膜阻障層94係形成在金屬箔93上。在金屬箔93上其中形成有擴散保護層61的區域係自乾式膜阻障層94的開放部份95露出。
接下來，如第8圖所示，藉由使用金屬箔93作為電極，一Au層62、一Ni層63與一Au層64係依序形成在從開放部份95露出的金屬箔93上，以便根據電鍍法形成擴散保護層61。Au層62與64的厚度係，舉例來說，0.2至0.5 μm且Ni層63的厚度係，舉例來說，2至5 μm。因此，藉由電鍍法，可形成一比無電式鍍覆法所形成的層更加優越之擴散保護層。然後，如第9圖所示，乾式膜阻障層94係以電阻去除劑來移除。
接下來，如第10圖所示，一非處於曝光狀態的阻障層96被形成以便覆蓋擴散保護層61與金屬箔93。阻障層96係含有具有黏著性的電阻材料，舉例來說，可使用光敏性乾式膜電阻與液體電阻作為阻障層96。
藉由使用具有黏著性的阻障層96，其中形成有貫孔52的基底構件51可經由阻障層96固定在支撐板91上(如第11圖所示)。應注意到的是阻障層96的厚度係，舉例來說，10至15 μm。而且，除了阻障層96，可使用環氧黏著劑與聚醯亞胺黏著劑，只要該黏著劑可被某些處理液體溶解。
接下來，如第11圖所示，具有開口直徑R2的貫孔52係形成在基底構件51內且絕緣層53係形成以便覆蓋基底構件51的表面(包括對應至貫孔52的基底構件51部份)，基底構件51係配置在具有黏著性的阻障層96上並經由阻障層96固定在支撐板91上。貫孔52可藉由，舉例來說，鑽孔加工、雷射加工與異向性蝕刻的其中一者來形成。貫孔52之開口直徑R2係，舉例來說，多於80 μm。
作為絕緣層53，舉例來說，可使用由CVD方法所形成的氧化層(SiO2 )及由氧化熔爐所形成的熱氧化層(SiO2 )。基底構件51的厚度M1係，舉例來說，150 μm。
接下來，如第12圖所示，藉由供應顯影劑至貫孔52內側，貫孔52中露出的阻障層96被溶解，以便形成一空間97。空間97比貫孔52的開口直徑R2寬；於是空間97的寬度W4係大於貫孔52的開口直徑R2(W4>R2)。空間97的寬度W4係實質上相等於連接墊59的寬度W2。而且，擴散保護層61係自空間97露出。
作為將顯影劑供應至貫孔52內的方法，可應用，舉例來說，浸漬顯影法，其中第12圖所示結構被浸到顯影劑裡；以及噴灑顯影法，其中顯影劑係如細雨般被灑在貫孔52上。在任一顯影法中，控制顯影劑的浸漬時間以便形成空間97。作為利用噴灑顯影法來形成空間97的條件，舉例來說，噴灑顯影劑的壓力是2.0 kgf/cm2 ，溫度為25至30℃且顯影劑噴灑時間係6分鐘。(當阻障層96厚度係自10至15 μm時)。
然後，一熱處理係於第12圖所示結構上進行，且一聚合反應係於非處於曝光狀態之阻障層96上執行，以使阻障層96硬化(第一阻障層硬化步驟)。因此，阻障層96被硬化以便具有對電鍍溶液的耐受性。
接下來，如第13圖所示，一具有露出貫孔52之開放部份102的乾式膜阻障層101係形成在設置於基底構件51之頂表面51a上方的絕緣層53上。開放部份102之開口直徑W5比貫孔52之開口直徑R2寬(W5>R2)。開放部份102之開口直徑W5係實質上相等於佈線連接部56的寬度W1。然後，如第14圖所示，根據引線接合法，一用作為導電核心構件58的金線係連接至Au層64，以便實質上坐落於貫孔52的中軸D(導電核心構件配置步驟)。
第33圖係展示導電金屬之生長過程的圖示。應注意到的是Y←→Y方向是導電核心構件58的縱向方向，而X←→X方向是一垂直於Y←→Y方向的水平方向。F←→F則是導電金屬生長的方向(此後，F←→F係稱作“方向F”)。接下來，如第15圖所示，電流係通過金屬箔93且藉由使用導電核心構件58作為電極，根據電鍍法，導電金屬104被析出並生長以便填充空間97、貫孔52與開放部份102(導電金屬填充步驟)。在此情況下，如第33圖所示，在貫孔52內，導電金屬係自導電核心構件58生長至對應於貫孔52之基底構件51的表面51c；於是防止了空隙(孔洞)殘留在穿透部份57(對應於習用的圓柱形穿透通孔15)內。作為導電金屬104，舉例來說，可使用Ni－Co合金。Ni－Co合金的組成為，舉例來說，Ni：Co＝6：4至7：3。
不僅如此，如本具體例所說明者，藉由使用金線作為電極，Ni－Co合金可被析出並生長以便填充空間97、貫孔52與開放部份102，因此，形成了穿透通孔55。於是，穿透通孔55係以一比藉由以Cu填充空間97、貫孔52與開放部份102來形成穿透通孔55之時間更短的時間被形成。因此，可增進製造基材50之產能。
而且，導電金屬104亦可以下列步驟來形成：在導電金屬填充步驟中，Ni係藉由電鍍法離析於導電核心構件58的表面上，以便覆蓋導電核心構件58的表面與擴散保護層61的表面，隨後，Cu被析出以填充空間97、貫孔52與開放部份102。
接下來，如第16圖所示，自乾式膜阻障層101突出的導電金屬104係以研磨來移除，所以導電金屬104與乾式膜阻障層104的表面係共平面。因此，下列組件係一次全部完成：在空間97內具有寬度W2的連接墊59(第一突出部)、在貫孔52內具有直徑R1的穿透部份57以及在開放部份102內具有寬度W1的佈線連接部56(第二突出部)；於是形成了內含導電核心構件58的穿透通孔55。應注意到的是，佈線連接部56的寬度W1及連接墊59的寬度W2係比穿透部份57的直徑R1大(W1>R1，W2>R1)。
因此，較穿透部份57的直徑R1寬的連接墊59與佈線連接部56係連接至穿透部份57，藉此，可防止水滲到面對穿透部份57之基底構件51與穿透部份57之間的間隙裡面；因此，阻止了穿透通孔55的退化。
接下來，如第17圖所示，乾式膜阻障層101係藉由電阻去除劑來移除。隨後，如第18圖所示，一具有露出佈線連接部56之開放部份103的絕緣層65係形成在基底構件51的頂表面51a上。作為絕緣層65，舉例來說，可使用一內含鈀的樹脂材料。絕緣層65的厚度M2係，舉例來說，5 μm。
接下來，如第19圖所示，根據電鍍法，晶種層66係形成在絕緣層65的頂表面65a上與絕緣層65的側表面65b上。作為一相關事務，當根據電鍍法在樹脂層上形成晶種層時，傳統會事先在樹脂表面(絕緣層)上進行除膠渣處理以粗化表面，然後在樹脂表面上進行鈀活化處理。鈀活化處理是將欲鍍覆的樣本浸到催化液或加速處理液中，將作為無電式鍍覆法之核心的鈀係離析在樹脂表面上。在習用技術中，鍍覆層不可能在進行鈀活化處理之前以電鍍法形成。因此，在習用技術中，製造步驟極為繁複。反之，在本具體例中，一環氧樹脂材料係施用至絕緣層65；於是不需要在絕緣層65上預先進行除膠渣處理與鈀活化處理，因此，晶種層66可藉由電鍍法直接地形成在絕緣層65上。藉此，可簡化基材50的製造步驟。作為晶種層66，舉例來說，可使用Ni層。而且，當內含鈀的樹脂係如本具體例所說明般用作為絕緣層65時，可形成Ni－B層。
接下來，如第20圖所示，一具有一開放部份106的乾式膜阻障層105係形成在晶種層66上。開放部份106對應於其中形成有佈線68之區域。乾式膜阻障層105的厚度係，舉例來說，10至15 μm。然後，如第21圖所示，佈線連接部56與晶種層66係用作為電極，且根據電鍍法，形成了導電金屬部份67以便填充開放部份103與106。因此，導電金屬部份67與穿透通孔55有電連接。作為導電金屬部份67，舉例來說，可使用Cu。乾式膜阻障層105係於導電金屬部份67形成之後以電阻去除劑移除。
接下來，如第22圖所示，一乾式膜阻障層108係形成在第21圖所示的結構上，以便露出對應於其中形成有外部連接端子之區域B的導電金屬部份67。乾式膜阻障層108具有一露出對應於區域B之導電金屬部份67的開放部份109。
接下來，如第23圖所示，藉由使用導電金屬部份67作為電極，根據電鍍法，Ni層72與Au層73係依次析出並生長在自開放部份109露出的導電金屬部份67上，以便形成擴散保護層71。Ni層72的厚度係，舉例來說，2至5 μm且Au層73的厚度係，舉例來說，0.2至0.5 μm。因此，擴散保護層71係根據電鍍法形成；於是可形成一具有一比無電式鍍覆法所形成的層更加優越之層的擴散保護層。乾式膜阻障層108係於第二擴散保護層71形成之後被移除。
接下來，如第24圖所示，形成了乾式膜阻障層111以便覆蓋導電金屬部份67與擴散保護層71。然後，如第25圖所示，暴露在絕緣層65上的晶種層66係以蝕刻來移除。因此，形成了具有外部連接端子69的佈線68，該佈線係由晶種層66與導電金屬部份67所組成。如第26圖所示，乾式膜阻障層111係以電阻去除劑來移除。
接下來，如第27圖所示，係貼附有一耐熱膠帶114以便覆蓋絕緣層65的頂表面65a、佈線68與擴散保護層71。耐熱膠帶114具有對蝕刻劑的耐受性。因此，耐熱膠帶114係設置用來覆蓋絕緣層65的頂表面65a、佈線68與擴散保護層71，藉此，保護佈線68與擴散保護層71不會受到用來將支撐板91自基底構件51移除之熱處理(見第28圖)。而且，佈線68在藉由蝕刻移除金屬箔93時不會被蝕刻(見第29圖)。作為耐熱膠帶114，舉例來說，可使用為阻燃劑的PET與PEN。應注意到的是耐熱膠帶114係僅設置以便覆蓋至少佈線68與擴散保護層71。
接下來，如第28圖所示，黏著帶92與支撐板91係藉由加熱(熱處理)第27圖所示之結構而自基底構件51移除。在此情況下，作為黏著帶92，係使用一被加熱時會失去黏著性的熱剝除膠帶。而且，至於熱處理的條件，舉例來說，加熱溫度係150℃且加熱時間為30分。然後，如第29圖所示，金屬箔93係以蝕刻移除。因此，阻障層94與擴散保護層61被露出。再者，如上所述，佈線68係覆蓋著具有蝕刻劑耐受性的耐熱膠帶114，藉此，在移除金屬箔93的時候，佈線68不會被蝕刻。
接下來，如第30圖所示，阻障層94被移除。然後，如第31圖所示，耐熱膠帶114被移除。在阻障層94與耐熱膠帶114被移除之後，如第32圖所示，形成一阻焊層75以便露出擴散保護層71並覆蓋佈線68與絕緣層65。阻焊層75具有一露出擴散保護層71的開放部份76。在阻焊層75形成之後，沿著標記線(如第4圖所示之基材形成區域A之間的邊緣)，基底構件51被切成個別的基材50，以形成如第2圖所示的基材50。
如上所述，藉由使用導電核心構件58作為電極，導電金屬104係從導電核心構件58生長至具有貫孔52之基底構件51的表面51c，以成為穿透通孔55。佈線68與穿透通孔55之間的電連接可靠性可被增進。而且，比穿透部份之直徑R1寬的佈線連接部56係連接至穿透部份57的一端，且比穿透部份57之直徑R1寬的連接墊59則連接至穿透部份57的另一端，藉此，防止了水滲入面對穿透部份57之基底構件51與穿透部份57之間的間隙；於是阻止了穿透通孔55的退化，因此，可增進佈線68與穿透通孔55之間的電連接可靠性。再者，佈線68係連接至比穿透部份57之直徑R1還寬的佈線連接部56；於是佈線68可輕易地連接至佈線連接部56。
(第二具體例)
接下來，參照第34圖說明根據本發明第二具體例之基材120。第34圖係展示根據本發明第二具體例之基材120的截面圖。應注意到的是如第34圖所示的“G”係貫孔122的中軸(之後將該中軸稱為“中軸G”)。
基材120係包括基底構件51、絕緣層53、擴散保護層61與71、穿透通孔125、佈線127與阻焊層131。基底構件51具有複數個貫孔122。再者，在包括該等貫孔122之基底構件51表面上，係形成絕緣層53。配置在貫孔122內的穿透通孔125係由一導電金屬部份124與一導電核心構件123所構成。穿透通孔125的形狀係欲為圓柱形。導電核心構件123係藉由擴散保護層61而配置在一實質上和貫孔122的中軸G相疊合的位置。導電核心構件123的長度L4應實質上相等於貫孔122的深度N。
因此，導電核心構件的長度L4係設為實質上相等於貫孔122的的深度N；以及藉由使用導電核心構件123作為電極，導電金屬部份124係自導電核心構件123生長至具有貫孔122之基底構件51的表面以便填充貫孔122，藉此，防止了空隙殘留在穿透通孔125內。因此，佈線127與穿透通孔125之間的電連接可靠性增進了。
作為導電核心構件，舉例來說，可使用由引線接合法所形成的金線。當使用金線作為導電核心構件123時，該金線的厚度係，舉例來說，20至30 μm(較佳地，25 μm)。
設置導電金屬部份124以填充其中配置有導電核心構件123的貫孔122。作為導電金屬部份124，舉例來說，可使用Ni－Co合金。該Ni－Co合金的組成為，舉例來說，Ni：Co＝6：4至7：3。
擴散保護層61係設置在穿透通孔125的底端上。擴散保護層61係由Au層62、Ni層63與Au層64所組成。導電金屬部份124與導電核心構件123係連接至Au層64。
佈線127係設置在其中形成有絕緣層53之基底構件51的表面51a上。具有一外部連接端子128的佈線127係連接至穿透通孔125的頂端。擴散保護層71係形成在外部連接端子128上。擴散保護層71係由Ni層72與Au層73所組成。形成了阻焊層131，以便露出擴散保護層71並覆蓋基底構件51之其上形成有絕緣層53的頂表面51a及佈線127。阻焊層131係具有一露出外部連接端子128的開放部份132。
如上所述，在導電核心構件123係配置在圓柱形穿透通孔125內的情況下，導電金屬被離析且導電金屬部份124係自導電核心構件123生長至包括有貫孔122之基底構件51的表面；於是，阻止了空隙殘留在穿透通孔125內，因此，佈線127與穿透通孔125之間的電連接可靠性增進了。
又，本發明並不限於該等具體例，而是可在不逸離本發明的範疇之下從事變化與修飾。
本發明可應用至一種阻止了空隙殘留在穿透通孔內之基材，藉此，可防止穿透通孔退化，於是，可增進穿透通孔連接至佈線之電連接可靠性；以及可應用至該基材的製造方法。
根據本發明之至少一具體例，導電核心構件係由擴散保護層支撐，以便將導電核心構件實質上固定於貫孔的中軸。
又，導電核心構件的長度係實質上相等於貫孔的深度且貫孔係填充有導電金屬，以防止空隙(孔洞)殘留在穿透通孔內。
如上所述之基材係包括具有一外部連接端子連接至穿透通孔的一端之佈線。
佈線係連接至穿透通孔，其中空隙被阻止殘留在穿透通孔內，所以可增進佈線與穿透通孔之間的電連接可靠性。
再者，導電核心構件的長度比穿透通孔的長度短；於是佈線可輕易地連接至穿透通孔而不會被導電核心構件妨礙。
而且，一導電構件係設置用來支撐導電核心構件，以便將導電核心構件實質上固定於貫孔的中軸。
再者，擴散保護層係用作為導電構件，所以半導體元件與另一基材可經由擴散保護層連接至穿透通孔。
根據本發明具體例的另一態樣，第二突出部係連接至具有一外部連接端子的佈線。
根據該具體例的上述態樣，佈線係連接至穿透通孔，其中阻止了空隙殘留在穿透通孔內，所以可增進佈線與穿透通孔之間的電連接可靠性。
10．．．基材
11．．．矽構件
12．．．貫孔
13．．．絕緣層
13a．．．絕緣層的表面
13b．．．絕緣層的表面
15．．．穿透通孔
15a．．．穿透通孔端部
15b．．．穿透通孔端部
17．．．佈線
18．．．外部連接端子
19．．．阻焊層
21．．．佈線
22．．．外部連接端子
24．．．阻焊層
25．．．半導體元件
26．．．主機板
50．．．基材
51．．．基底構件
51a．．．基底構件的頂表面
51b．．．基底構件的底表面
51c．．．基底構件的表面
52．．．貫孔
53．．．絕緣層
55．．．穿透通孔
56．．．佈線連接部
57．．．穿透部份
58．．．導電核心構件
59．．．連接墊
61．．．擴散保護層
62．．．Au層
63．．．Ni層
64．．．Au層
65．．．絕緣層
65a．．．絕緣層的頂表面
65b．．．絕緣層的側表面
66．．．晶種層
67．．．導電金屬部份
68．．．佈線
69．．．外部連接端子
71．．．擴散保護層
72．．．Ni層
73．．．Au層
75．．．阻焊層
76．．．開放部份
91．．．支撐板
92．．．黏著帶
93．．．金屬箔
94．．．乾式膜阻障層
95．．．開放部份
96．．．阻障層
97．．．空間
101．．．乾式膜阻障層
102．．．開放部份
103．．．開放部份
104．．．導電金屬
105．．．乾式膜阻障層
106．．．開放部份
108．．．乾式膜阻障層
109．．．開放部份
111．．．乾式膜阻障層
114．．．耐熱膠帶
120．．．基材
122．．．貫孔
123．．．導電核心構件
124．．．導電金屬部份
125．．．穿透通孔
127．．．佈線
128．．．外部連接端子
131．．．阻焊層
132．．．開放部份
A．．．基材形成區域
B．．．外部連接端子形成區域
D．．．貫孔的中軸
F．．．導電金屬生長的方向
G．．．貫孔的中軸
L1．．．穿透通孔的長度
L2．．．導電核心構件的長度
L3．．．穿透部份的長度
L4．．．導電核心構件的長度
M1．．．基底構件的厚度
M2．．．絕緣層的厚度
M3．．．導電金屬部份的厚度
N．．．貫孔的深度
R1．．．穿透部份的直徑
R2．．．貫孔的開口直徑
W1．．．佈線連接部的寬度
W2．．．連接墊的寬度
W4．．．空間的寬度
W5．．．開放部份的開口直徑
第1圖是習用基材的截面圖；第2圖係展示根據本發明第一具體例之基材的截面圖；第3圖是第2圖所示基材沿著C－C線的截面圖；第4圖是用來製造根據本具體例之基材的基底構件的平面圖；第5至32圖係展示製造根據第一具體例之基材的步驟圖示；第33圖係展示導電金屬之生長過程的圖示；以及第34圖係展示根據本發明第二具體例之基材的截面圖。
50．．．基材
51．．．基底構件
51a．．．基底構件的頂表面
51b．．．基底構件的底表面
52．．．貫孔
53．．．絕緣層
55．．．穿透通孔
56．．．佈線連接部
57．．．穿透部份
58．．．導電核心構件
59．．．連接墊
61．．．擴散保護層
62．．．Au層
63．．．Ni層
64．．．Au層
65．．．絕緣層
65a．．．絕緣層的頂表面
65b．．．絕緣層的側表面
66．．．晶種層
67．．．導電金屬部份
68．．．佈線
69．．．外部連接端子
71．．．擴散保護層
72．．．Ni層
73．．．Au層
75．．．阻焊層
76．．．開放部份
D．．．貫孔的中軸
L1．．．穿透通孔的長度
L2．．．導電核心構件的長度
L3．．．穿透部份的長度
M1．．．基底構件的厚度
M2．．．絕緣層的厚度
M3．．．導電金屬部份的厚度
R1．．．穿透部份的直徑
W2．．．連接墊的寬度

Claims (6)

  1. 一種基材，包含：一基底構件，具有一貫孔；以及一穿透通孔，其係藉由在該貫孔中填充導電金屬而形成；其中該穿透通孔包括一穿透部份設置在該貫孔內；以及多個突出部自該基底構件之該貫孔中突出，該等突出部係分別設置於該穿透部份的兩端且其寬度比該穿透部份的尺寸更大，該等突出部包括一第一突出部與一第二突出部，一導電構件係設置在該第一突出部的一端上，一導電核心構件穿透該第一突出部及該穿透部份，該導電核心構件係被該導電構件支撐使得該導電核心構件實質上位於該貫孔的中軸，該穿透通孔係由對該導電核心構件及該導電構件供以電流以進行電鍍程序而生成的一導電金屬所形成。
  2. 如申請專利範圍第1項之基材，其又包含一擴散保護層形成在該穿透通孔的一端上。
  3. 如申請專利範圍第1或2項之基材，其中該導電核心構件的長度比該穿透通孔的長度短。
  4. 如申請專利範圍第1項之基材，其中一擴散保護層係用作該導電構件。
  5. 如申請專利範圍第1項之基材，其中該第二突出部係連接至一具有一外部連接端子的佈線。
  6. 一種製造基材的方法，該基材包含一具有一貫孔的基底構件及一藉由在該基底構件的該貫孔中填充導電金屬而形成之穿透通孔，該方法之特徵在於包含下列步驟：將一金屬箔貼附在一支撐板上；在該金屬箔上形成一導電構件；在該金屬箔上形成一光敏性黏著性阻障層以覆蓋該導電構件；將該具有該貫孔的基底構件置於該光敏性黏著性阻障層上；藉由供應顯影劑至該貫孔內部並溶解光敏性黏著性阻障層而形成一凸緣狀空間，其寬度大於該貫孔曝露之尺寸；在形成該凸緣狀空間的步驟之後，固化該光敏性黏著性阻障層；在固化步驟之後，形成一乾式膜阻障層，其具有一曝露出該貫孔之開口，且其寬度比該貫孔曝露出之尺寸更大；在形成該乾式膜阻障層之步驟之後，藉一引線接合法在該導電構件上形成一導電核心，使得該導電核心大致位在該貫孔的中軸上；藉由電鍍法在該凸緣狀空間、該貫孔及該開口中填 充該導電金屬，該電鍍法係藉由對該金屬箔、該導電核心構件及該導電構件供以電流而進行；藉由移除自該開口突出的該導電金屬而形成該穿透通孔，使得該穿透通孔包括一位於該凸緣狀空間內之第一突出部、一位於該貫孔中之穿透部份及一位於該開口中之第二突出部；在形成該穿透通孔之步驟之後，移除該乾式膜阻障層；在移除該乾式膜阻障層之步驟之後，移除該支撐板；以及在移除該支撐板的步驟之後，移除該光敏性黏著性阻障層。
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5194537B2 (ja) * 2007-04-23 2013-05-08 株式会社デンソー 半導体装置およびその製造方法
TWI341554B (en) * 2007-08-02 2011-05-01 Enthone Copper metallization of through silicon via
US7868362B2 (en) * 2007-10-16 2011-01-11 Honeywell International Inc. SOI on package hypersensitive sensor
JP2009224492A (ja) * 2008-03-14 2009-10-01 Oki Semiconductor Co Ltd 半導体装置及びその製造方法
TWI392069B (zh) * 2009-11-24 2013-04-01 Advanced Semiconductor Eng 封裝結構及其封裝製程
US20110186940A1 (en) * 2010-02-03 2011-08-04 Honeywell International Inc. Neutron sensor with thin interconnect stack
US20110269307A1 (en) * 2010-04-30 2011-11-03 Sonavation, Inc. Method for Making Integrated Circuit Device Using Copper Metallization on 1-3 PZT Composite
JP5730654B2 (ja) * 2010-06-24 2015-06-10 新光電気工業株式会社 配線基板及びその製造方法
US8310021B2 (en) 2010-07-13 2012-11-13 Honeywell International Inc. Neutron detector with wafer-to-wafer bonding
US8440554B1 (en) * 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
TWI446420B (zh) 2010-08-27 2014-07-21 Advanced Semiconductor Eng 用於半導體製程之載體分離方法
TWI445152B (zh) 2010-08-30 2014-07-11 Advanced Semiconductor Eng 半導體結構及其製作方法
US9007273B2 (en) 2010-09-09 2015-04-14 Advances Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
TWI434387B (zh) 2010-10-11 2014-04-11 Advanced Semiconductor Eng 具有穿導孔之半導體裝置及具有穿導孔之半導體裝置之封裝結構及其製造方法
TWI527174B (zh) 2010-11-19 2016-03-21 日月光半導體製造股份有限公司 具有半導體元件之封裝結構
TWI445155B (zh) 2011-01-06 2014-07-11 Advanced Semiconductor Eng 堆疊式封裝結構及其製造方法
US8853819B2 (en) 2011-01-07 2014-10-07 Advanced Semiconductor Engineering, Inc. Semiconductor structure with passive element network and manufacturing method thereof
JP5714361B2 (ja) * 2011-03-01 2015-05-07 日本碍子株式会社 端子電極形成方法及びそれを用いた圧電／電歪素子の製造方法
US8623763B2 (en) * 2011-06-01 2014-01-07 Texas Instruments Incorporated Protective layer for protecting TSV tips during thermo-compressive bonding
US8541883B2 (en) 2011-11-29 2013-09-24 Advanced Semiconductor Engineering, Inc. Semiconductor device having shielded conductive vias
US8975157B2 (en) 2012-02-08 2015-03-10 Advanced Semiconductor Engineering, Inc. Carrier bonding and detaching processes for a semiconductor wafer
US8963316B2 (en) 2012-02-15 2015-02-24 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same
US8786060B2 (en) 2012-05-04 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
US9653123B2 (en) * 2012-07-20 2017-05-16 Marvell International Ltd. Direct data connectors for a sealed device and methods for forming a direct data connector for a sealed device
US9153542B2 (en) 2012-08-01 2015-10-06 Advanced Semiconductor Engineering, Inc. Semiconductor package having an antenna and manufacturing method thereof
US8937387B2 (en) 2012-11-07 2015-01-20 Advanced Semiconductor Engineering, Inc. Semiconductor device with conductive vias
US8952542B2 (en) 2012-11-14 2015-02-10 Advanced Semiconductor Engineering, Inc. Method for dicing a semiconductor wafer having through silicon vias and resultant structures
US9123780B2 (en) 2012-12-19 2015-09-01 Invensas Corporation Method and structures for heat dissipating interposers
US9406552B2 (en) 2012-12-20 2016-08-02 Advanced Semiconductor Engineering, Inc. Semiconductor device having conductive via and manufacturing process
US8841751B2 (en) 2013-01-23 2014-09-23 Advanced Semiconductor Engineering, Inc. Through silicon vias for semiconductor devices and manufacturing method thereof
US9978688B2 (en) 2013-02-28 2018-05-22 Advanced Semiconductor Engineering, Inc. Semiconductor package having a waveguide antenna and manufacturing method thereof
US9089268B2 (en) 2013-03-13 2015-07-28 Advanced Semiconductor Engineering, Inc. Neural sensing device and method for making the same
US8987734B2 (en) 2013-03-15 2015-03-24 Advanced Semiconductor Engineering, Inc. Semiconductor wafer, semiconductor process and semiconductor package
US9173583B2 (en) 2013-03-15 2015-11-03 Advanced Semiconductor Engineering, Inc. Neural sensing device and method for making the same
US9412806B2 (en) 2014-06-13 2016-08-09 Invensas Corporation Making multilayer 3D capacitors using arrays of upstanding rods or ridges
JP2016039512A (ja) * 2014-08-08 2016-03-22 キヤノン株式会社 電極が貫通配線と繋がったデバイス、及びその製造方法
US9397038B1 (en) * 2015-02-27 2016-07-19 Invensas Corporation Microelectronic components with features wrapping around protrusions of conductive vias protruding from through-holes passing through substrates
US9881884B2 (en) * 2015-08-14 2018-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
KR101886134B1 (ko) * 2016-07-26 2018-08-07 주식회사 신성씨앤티 멤스 센서 및 그 제조 방법
US10872864B2 (en) * 2017-06-30 2020-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
KR102609629B1 (ko) * 2021-07-22 2023-12-04 한국전자기술연구원 고주파 전력 증폭기용 반도체 패키지, 그의 실장 구조 및 그의 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6259039B1 (en) * 1998-12-29 2001-07-10 Intel Corporation Surface mount connector with pins in vias
US20030107119A1 (en) * 2001-12-06 2003-06-12 Samsung Electronics Co., Ltd. Multi-chip package (MCP) with a conductive bar and method for manufacturing the same
US6734568B2 (en) * 2001-08-29 2004-05-11 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4170819A (en) * 1978-04-10 1979-10-16 International Business Machines Corporation Method of making conductive via holes in printed circuit boards
JPH01258457A (ja) 1988-04-08 1989-10-16 Nec Corp 半導体集積回路の実装構造およびその製造方法
US6195883B1 (en) * 1998-03-25 2001-03-06 International Business Machines Corporation Full additive process with filled plated through holes
KR100214545B1 (ko) * 1996-12-28 1999-08-02 구본준 칩 사이즈 반도체 패키지의 제조 방법
US6833613B1 (en) * 1997-12-18 2004-12-21 Micron Technology, Inc. Stacked semiconductor package having laser machined contacts
US6252779B1 (en) * 1999-01-25 2001-06-26 International Business Machines Corporation Ball grid array via structure
US6365974B1 (en) 1999-03-23 2002-04-02 Texas Instruments Incorporated Flex circuit substrate for an integrated circuit package
US6984576B1 (en) * 2000-10-13 2006-01-10 Bridge Semiconductor Corporation Method of connecting an additively and subtractively formed conductive trace and an insulative base to a semiconductor chip
US6849805B2 (en) * 2000-12-28 2005-02-01 Canon Kabushiki Kaisha Printed wiring board and electronic apparatus
US6784377B2 (en) * 2001-05-10 2004-08-31 International Business Machines Corporation Method and structure for repairing or modifying surface connections on circuit boards
US6700079B2 (en) * 2001-08-13 2004-03-02 Autosplice, Inc. Discrete solder ball contact and circuit board assembly utilizing same
GB2420912B (en) 2002-12-11 2006-07-26 Dainippon Printing Co Ltd Multilayer wiring board and manufacture method thereof
JP4137659B2 (ja) * 2003-02-13 2008-08-20 新光電気工業株式会社 電子部品実装構造及びその製造方法
US7408258B2 (en) * 2003-08-20 2008-08-05 Salmon Technologies, Llc Interconnection circuit and electronic module utilizing same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6259039B1 (en) * 1998-12-29 2001-07-10 Intel Corporation Surface mount connector with pins in vias
US6734568B2 (en) * 2001-08-29 2004-05-11 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US20030107119A1 (en) * 2001-12-06 2003-06-12 Samsung Electronics Co., Ltd. Multi-chip package (MCP) with a conductive bar and method for manufacturing the same

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