JP2006040984A - 配線基板ならびに配線基板を用いた半導体装置および配線基板の製造方法ならびに半導体装置の製造方法 - Google Patents

配線基板ならびに配線基板を用いた半導体装置および配線基板の製造方法ならびに半導体装置の製造方法 Download PDF

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Abstract

【課題】 バンプの高さのばらつきを小さくすることが可能な配線基板を提供する。
【解決手段】 電解めっき時に電流を複数の導体配線3,3a〜3cに印加するための複数のめっき用配線5,5a〜5cが製品領域外Fに形成される配線基板1であって、各導体配線3,3a〜3cに、半導体チップと接続するためのバンプ6が電解めっきにより形成され、各めっき用配線5,5a〜5cの配線長を各導体配線3,3a〜3cの配線長に対応して設定することにより、各めっき用配線5,5a〜5cから各導体配線3,3a〜3cのバンプ6形成領域までの配線長を同程度にする。これにより、バンプ6形成時のめっき成長速度が均一化される。
【選択図】 図1

Description

本発明は、電解めっきによりバンプを形成した配線基板ならびに配線基板を用いた半導体装置および配線基板の製造方法ならびに半導体装置の製造方法に関するものである。
近年、LSIなどの半導体製品の高速化や低価格化、軽量化、薄型化、小型化の実現のため、CSPやTCPなどのベアチップ実装に見られるマイクロバンプ接合に対する要求が高まっている。半導体チップと配線基板との接合はバンプを介して行われる。
前記バンプを形成する場合に用いられる方法の一つとして電解めっき法がある。配線基板上に電解めっきによりバンプを形成する場合の製造方法について、図5(a)〜(d)を参照して説明する。尚、配線基板21はベースフィルム22と導体配線23とて構成されている。先ず、図5(a)において、電解めっき前にベースフィルム22上に複数の導体配線23およびめっき用配線24を形成する。めっき用配線24は導体配線23の延長上に形成される。尚、このような導体配線23とめっき用配線24との配線パターンの形成には、図示しないが、ベースフィルム22上に銅などの金属箔を接着し、その上からマスクパターンを形成し、酸などの薬液によるエッチングにより不要部分を除去するなどの方法が取られる。
次に、図5(b)において、バンプ26を形成する領域が開口したマスクパターン25を感光性レジストにより作成する。尚、前記マスクパターン25は、導体配線23ごとに開口部を形成しても良いが、図5(b)に示すように、複数の導体配線23にまたがる長孔状のマスクパターン25を形成すれば簡便である。
次に、図5(c)において、配線基板21をめっき槽(図示せず)に浸漬し、めっき用配線24を電源に接続することで電解めっきを行う。等方的なめっき成長により、マスクパターン25の開口部25aから露出している各導体配線23の部分にバンプ26が形成される。
その後、図5(d)において、マスクパターン25を除去し、バンプ26付きの配線基板21を得る。導体配線23はめっき用配線24を介して全て短絡しているため、最後に、めっき用配線24の領域Aを切断し、目的の配線基板21を得る。
前記のようにして得られた配線基板21を備えた従来の半導体装置30の断面図を図6に示す。半導体チップ27には複数の電極パッド28が設けられており、各バンプ26は、電極パッド28と導体配線23とを電気的に接続し、半導体チップ27を配線基板21上に実装する役割を果たす。尚、半導体チップ27と配線基板21との接続面の周囲は、接着強度確保および保護のために、封止樹脂29で覆われている。
次に、前記のような従来の半導体装置30の製造方法について説明する。図7(a),(b)は、従来の半導体装置30の製造方法を示した断面図であり、先ず、図7(a)において、配線基板21と半導体チップ27との位置合わせを行った後、配線基板21を保持し、半導体チップ27を裏面から押圧して各バンプ26と各電極パッド28とを接触させる。この場合の実装方式をフリップチップボンディングと呼ぶ。逆に半導体チップ27を保持し配線基板21をベースフィルム22の裏面から押圧する場合もあり、この場合の実装方式をインナーリードボンディングと呼ぶ(図示せず)。どちらの場合も半導体チップ27と配線基板21とはバンプ26を介して接している。
次に、図7(b)において、半導体チップ27上の電極パッド28と導体配線(図示せず)上のバンプ26との接合形成が行われる。接合形成には圧接、熱圧着による共晶成長、超音波による酸化膜の除去および表層原子間結合などの方式を用いる。尚、前述したように、バンプ26は、導体配線(図示せず)上に形成される場合(図5(d)参照)と、半導体チップ27上に形成されている場合(図示せず)とがある。また、図6における封止樹脂29は半導体チップ27の設置前に配線基板21上に塗布される場合と、バンプ26と電極パッド28との接合が形成された後に配線基板21と半導体チップ27との空隙から注入される場合がある。尚、封止樹脂29には熱硬化性樹脂が用いられる場合が多い。
しかしながら前記の従来形式では、配線基板21上に電解めっきにより複数のバンプ26を形成する際、各バンプ26に高さのばらつきが発生してしまい、このような高さのばらつきの発生要因を図8,図9を用いて説明する。
図8は従来の配線基板21の平面図であり、ベースフィルム22上に、導体配線23,23a,23bと、外部接続用電極31と、めっき用配線24とが設けられている。各めっき用配線24を介して電流を印加し、電解めっきによって、各導体配線23,23a,23b上にそれぞれバンプ26,26a,26bが形成されている。図8において、導体配線23aと導体配線23bとでは配線長が大きく異なる。このように配線長が異なると、導体配線23aと導体配線23bとの電気抵抗が異なるため、電解めっき時に導体配線23a内に発生する電流密度と導体配線23b内に発生する電流密度とが異なる。すなわち、配線長が短く抵抗の小さな導体配線23a上に発生する電流密度は、配線長が長く抵抗の大きな導体配線23b上に発生する電流密度よりも大きい。このため、電解めっき時には、抵抗の小さな導体配線23a上に成長するバンプ26aの方が、抵抗の大きな導体配線23b上に成長するバンプ26bと比べて、めっき成長速度が大きくなると予想される。このような各導体配線23,23a,23bの配線パターンの差異(この場合は配線長の違い)により、電解めっき時の電流密度にばらつきが発生し、配線基板21上の各バンプ26,26a,26bに高さのばらつきが生じてしまう。
また、図9の(a),(b)は従来の配線基板21の斜視図であり、(c),(d)はそれぞれ(a),(b)におけるX−X矢視図およびY−Y矢視図である。図9(a)において各導体配線23c,23d,23eの配線パターンには疎密が存在している。このような状態で電解めっきを行った場合、導体配線23dと比較して配線パターンが密となる導体配線23cの領域Bでは、各導体配線23cの近傍へのめっき槽内のめっき種の供給速度が低下し、めっき成長速度が導体配線23dの領域と比べて低くなる。また、配線パターンが疎となる導体配線23eの領域では、めっき種の供給が十分であり、めっき成長速度が導体配線23dの領域と比べて大きくなる。このため、図9(b)において、導体配線23cと導体配線23eとのように配線パターンに疎密がある場合、各導体配線23c,23d,23eの電流密度が均一でもめっき成長速度が異なる。このため、配線パターンの疎密の差異に起因するめっき種供給速度のばらつきにより、配線基板21内のバンプ26c,26d,26eの高さにばらつきが発生し、配線パターンが密な導体配線23cの領域Bに形成されるバンプ26cは、パターンが疎な領域の導体配線23e上に形成されるバンプ26eよりも低くなる。これにより、各導体配線23c,23d,23e上に形成される各バンプ26c,26d,26eの高さは、バンプ26e>バンプ26d>バンプ26cの順に高くなり、配線基板21上の各バンプに高さばらつきが生じてしまう。
さらに、めっき槽内におけるめっき種の拡散速度にも槽中心部と外周部とで差があるため、各導体配線の電流密度や配線パターンの疎密が同一の場合でも、配線基板内でのめっき成長速度にばらつきが発生する可能性がある。しかしながら、高密度実装、低コストの要求に応えるため、配線基板内の導体配線の配線パターンの自由度は小さく、各導体配線の配線長および配線パターンの形状の疎密が均一な配線基板を常に利用することは容易ではなかった。
前記のように各バンプに高さのばらつきが発生すると、以下のような問題が生じた。すなわち、図10(a)に示すように、バンプ26fとバンプ26gとの間に高さのばらつきが存在する配線基板21を用いて、配線基板21上に半導体チップ27を実装する場合、配線基板21を固定した状態で半導体チップ27を押圧する。この際、図10(b)に示すように、垂直方向に高いバンプ26gが存在する領域Cほど電極パッド28に強く加圧され、低いバンプ26fが存在する領域Dでは電極パッド28への加圧量が不足する可能性がある。この結果、半導体装置の接続信頼性にばらつきが発生する。また、バンプ26fの領域Dで不足する加圧量を補うために半導体チップ27への加圧量を大きくすると、バンプ26gの領域Cでの加圧量も同時に増加するため、バンプ26gの領域Cでの加圧量が過大になり、バンプ26gと接触する電極パッド28の近傍にダメージが発生するといった問題がある。このため、安定した接続を半導体チップ27内の全電極パッド28で形成するためには、各バンプ26f,26gの高さのばらつきを数μm以下に抑制することが望ましい。ファインピッチ化、微細化が急速に進む近年ではさらにバンプの高さのばらつきの小さな配線基板が必要となる。
尚、めっきにより形成されるバンプの一例として、ブラインドビアにめっきを施して形成されるめっきバンプがある。このようなめっきバンプの高さを均一化する方法として、ブラインドビアの配置が密である場所のビア径を大きく、また、ブラインドビアの配置が疎である場所のビア径を小さく形成することによって、ブラインドビアにめっきを析出させるめっき成長速度を制御することが下記特許文献1に記載されている。
特開2001−237511
本発明は、各バンプの高さのばらつきを小さくすることが可能な配線基板ならびに配線基板を用いた半導体装置および配線基板の製造方法ならびに半導体装置の製造方法を提供することを目的とする。
上記目的を達成するために、本第1発明は、電解めっき時に電流を複数の導体配線に印加するための複数のめっき用配線が製品領域外に形成される配線基板であって、
前記各導体配線に、半導体チップと接続するためのバンプが電解めっきにより形成され、
各めっき用配線の電気抵抗を各導体配線の配線パターンに対応して設定することにより、バンプ形成時のめっき成長速度を均一にしたものである。
これによると、電解めっき時に、各導体配線に発生する電流密度を各導体配線ごとに制御できるため、電解めっきにより導体配線上にバンプを形成する際のめっき成長速度が均一化され、バンプの高さのばらつきを小さくすることができる。
本第2発明は、各めっき用配線の配線長を各導体配線の配線長又は疎密に対応して設定することにより、バンプ形成時のめっき成長速度を均一にしたものである。
これによると、例えば、各導体配線の配線長に長短差がある場合、配線長が長い導体配線に対して、めっき用配線の配線長を短くし、配線長が短い導体配線に対して、めっき用配線の配線長を長くして、各めっき用配線から各導体配線のバンプ形成領域までの配線長をそれぞれ同程度にする。これにより、各めっき用配線から各導体配線のバンプ形成領域までの配線抵抗が均一化されるため、電解めっき時において、各導体配線の配線長の差に起因する電流密度のばらつきが抑制され、バンプ形成時のめっき成長速度が均一になり、バンプの高さのばらつきを小さくすることができる。
また、各導体配線の配線パターンが不均一で疎密がある場合、導体配線の配線パターンが密な領域において、めっき用配線の配線長を短くし、導体配線の配線パターンが疎な領域において、めっき用配線の配線長を長くすることにより、導体配線の配線パターンが密である領域の電流密度が大きくなり、疎である領域の電流密度が小さくなる。このように、めっき種の供給速度の低い前記密の領域での電流密度を大きくし、めっき種の供給速度の高い前記疎の領域での電流密度を小さくすることによって、バンプ形成時のめっき成長速度が均一になり、バンプの高さのばらつきを小さくすることができる。
本第3発明は、各めっき用配線の配線幅を各導体配線の配線長又は疎密に対応して設定することにより、バンプ形成時のめっき成長速度を均一にしたものである。
これによると、例えば、各導体配線の配線長に長短差がある場合、配線長が短い導体配線に対して、めっき用配線の配線幅を小さくし、配線長が長い導体配線に対して、めっき用配線の配線幅を大きくする。これにより、各導体配線に発生する電流密度のばらつきが抑制され、バンプ形成時のめっき成長速度が均一になり、バンプの高さのばらつきを小さくすることができる。
また、各導体配線の配線パターンが不均一で疎密がある場合、導体配線の配線パターンが疎な領域において、めっき用配線の配線幅を小さくし、導体配線の配線パターンが密な領域において、めっき用配線の配線幅を大きくすることにより、導体配線の配線パターンが密である領域の電流密度が大きくなり、疎である領域の電流密度が小さくなる。このように、めっき種の供給速度の低い前記密の領域での電流密度を大きくし、めっき種の供給速度の高い前記疎の領域での電流密度を小さくすることによって、バンプ形成時のめっき成長速度が均一になり、バンプの高さのばらつきを小さくすることができる。
本第4発明は、バンプの表面に、バンプと異なった金属のめっき層を形成したものである。
これによると、バンプの高さのばらつきが小さく、また、目的に応じて表面の金属種の異なるバンプを有する配線基板を容易に作成することができる。
本第5発明は、前記第1発明から第4発明のいずれか1項に記載の配線基板を用いた半導体装置であって、
前記配線基板上に半導体チップを設置し、
前記半導体チップ上の電極パッドと配線基板の導体配線とがバンプを介して接続されているものである。
これによると、配線基板の各バンプの高さのばらつきを小さくすることができるため、バンプを介して電極パッドと導体配線とを接続する際、前記電極パッドと導体配線との接続強度をより均一化できる。したがって、電極パッドと導体配線との接続の信頼性に優れた半導体装置が得られる。
本第6発明は、電解めっき時に電流を複数の導体配線に印加するための複数のめっき用配線が製品領域外に形成される配線基板の製造方法であって、
各導体配線の配線長又は疎密に対応して、各めっき用配線の配線長又は配線幅の配線パターンを設定し、この配線パターンを配線基板上に形成する工程と、
バンプを形成する領域が開口したマスクパターンを、配線基板上に形成する工程と、
各めっき用配線を介して各導体配線に電流を印加し、電解めっきによりマスクパターンの開口部にめっきを施すことでバンプを配線基板上に形成する工程と、
製品領域外のめっき用配線を除去する工程とからなるものである。
これによると、既存の製造方法を転用することが可能であり、安価で、各バンプの高さのばらつきが小さな配線基板を製造することができる。
本第7発明は、前記第5発明に記載の半導体装置の製造方法であって、
配線基板と半導体チップとの位置合わせを行う工程と、
前記半導体チップを配線基板上に設置する工程と、
前記半導体チップ上の電極パッドと配線基板上のバンプとを接合する工程とからなるものである。
これによると、半導体チップを配線基板上に押圧する際、電極パッドの直下にバンプを介して発生する圧力が均一化されるため、半導体チップ内にダメージが発生する可能性を低減することができる。
以上のように本発明によると、配線基板の各バンプの高さのばらつきを小さくすることができ、このようなバンプの高さのばらつきが小さな配線基板を用いることで、半導体チップの電極パッドと配線基板の導体配線との接続の信頼性に優れた半導体装置が得られる。
一般に導体の電気抵抗値は以下の式(1)で表されることが知られている。
R=ρ×L/S (1)
Rは電気抵抗[Ω]、ρは比抵抗[Ω・cm]で物質固有の値、Lは導体の長さ[cm]、Sは導体の断面積[cm]である。
前記式(1)から電気抵抗Rは導体の長さに比例し、断面積に反比例して大きくなることがわかる。このため導体配線およびめっき用配線の配線長、配線幅等の形状を制御することで各配線の電気抵抗を制御できる。電解めっき時には個々の導体配線はめっき用配線を介して並列に電源に接続されていると見なすことが出来るため、バンプが形成される配線ごとに電気抵抗を規定することで、電流密度を制御することが出来る。しかしながら、このように配線基板内の全バンプ形成領域の電流密度を等しくしても、配線パターンの疎密などに起因するめっき種の供給速度にばらつきが生じるため、バンプのめっき成長速度を均一にすることは出来ない。電解めっき時のめっき成長速度を均一化するためには各導体配線の電流密度を配線基板の配線パターンの形状に応じて適宜設定する必要がある。
本発明の配線基板は、導体配線の外周部に、電解めっき時に電流を印加するためのめっき用配線を有するものであり、前記めっき用配線の配線パターンが導体配線の配線長や配線幅などの形状に対応して規定されている。この様な構造を用いることにより、電解めっき時に導体配線中に発生する電流密度を各配線に対して容易に制御できる。このため、電解めっき時の各バンプの成長速度を制御することが可能であり、バンプの高さのばらつきの小さな配線基板が得られる。
また、前記配線基板上に半導体チップを設置して押圧することで全バンプに対して均一な加圧が行われ、安定して高い接続信頼性を有する半導体装置が得られる。
以下、本発明における実施の形態を図面に基づいて説明する。
(第1の実施の形態)
図1は本発明の第1の実施の形態における配線基板1の平面図である。配線基板1のベースフィルム2上には、複数の導体配線3,3a,3b,3cと、半導体チップ実装後に半導体装置を外部と接続するための複数の外部接続用電極4と、電解めっき時に電流を印加するための複数のめっき用配線5,5a,5b,5cとが設けられている。前記各導体配線3,3a,3b,3cはベースフィルム2上の製品領域の所定箇所Eに形成されており、また、前記各めっき用配線5,5a,5b,5cはベースフィルム2上の製品領域外Fに形成されている。
また、各導体配線3,3a,3b,3c上にはそれぞれ、バンプ6が電解めっきにより作成されている。また、各めっき用配線5,5a,5b,5cは、めっき用配線5,5a,5bのように導体配線3,3a,3bの延長上に形成される場合と、めっき用配線5cのように導体配線3cの途中から分岐して形成される場合とがある。
また、配線長が長い導体配線3aに対しては、めっき用配線5aの配線長を短くし、配線長が短い導体配線3bに対しては、めっき用配線5bの配線長を長くしている。さらに、外部接続用電極4までの配線長が導体配線3aの配線長とめっき用配線5aの配線長とを足し合わせた全長よりも長い導体配線3cのような場合には、外部接続用電極4を経ずに、めっき用配線5cを導体配線3cの途中から分岐して形成しても良い。この場合、めっき用配線5cから導体配線3c上のバンプ6の形成領域までの配線長が導体配線3aとめっき用配線5aとの全長と同程度となるように、めっき用配線5cの分岐位置が設定されている。
このように各導体配線3,3a,3b,3cの配線長に対応した各めっき用配線5,5a,5b,5cを配線基板1上に形成して、各めっき用配線5,5a,5b,5cから各導体配線3,3a,3b,3cのバンプ6形成領域までの配線長をそれぞれ同程度にしておくことで、めっき用配線5,5a,5b,5cから導体配線3,3a,3b,3c上のバンプ6形成領域までのそれぞれの配線抵抗が均一化され、これにより、電解めっき時に各導体配線3,3a,3b,3cの配線長の差に起因する電流密度のばらつきが抑制され、各バンプ6の高さのばらつきが低減される。
前記各導体配線3,3a,3b,3cの配線パターンの疎密の度合いがほぼ均一である場合は、前記のように各めっき用配線5,5a,5b,5cから各導体配線3,3a,3b,3cのバンプ6形成領域までの配線長をそれぞれ同程度にしておくことで、バンプ6の高さのばらつきが低減されるが、前記配線パターンの疎密の度合いが不均一の場合は、以下のように各めっき用配線5,5a,5b,5cの配線長を設定する。
バンプ6が形成される領域の導体配線3,3a,3b,3cの配線パターンが密な領域では、めっき用配線5,5a,5b,5cの配線長を短くし、前記導体配線3,3a,3b,3cが疎な領域では、めっき用配線5,5a,5b,5cの配線長を長くすることで、導体配線3,3a,3b,3cの配線パターンが密な領域の電流密度を大きくし、疎な領域の電流密度を小さくすることが出来る。このように、導体配線3,3a,3b,3cの配線パターンの形状が疎で電解めっき時にめっき種の供給速度の高い領域での電流密度を小さくし、また、配線パターンの形状が密でめっき種の供給速度の低い領域の電流密度を大きくすることで、めっき成長速度を均一化できる。この結果、導体配線3,3a,3b,3cの配線パターンの形状の疎密によるめっき種の供給量の差に起因する各バンプ6の高さのばらつきを低減することができる。
このように前記第1の実施形態によると、各導体配線3,3a,3b,3cの配線長や疎密といった配線パターンの形状に応じて各めっき用配線5,5a,5b,5cの配線長を設定することにより、各導体配線3,3a,3b,3c内に発生する電流密度を制御し、各バンプ6の高さのばらつきを低減することができる。
(第2の実施の形態)
図2(a),(b)は本発明の第2の実施の形態における配線基板1の斜視図であり、ベースフィルム2上には複数の導体配線3d,3e,3fとめっき用配線5d,5e,5fとが設けられ、各導体配線3d,3e,3f上には、バンプ6d,6e,6fが電解めっきにより作成されている。尚、各導体配線3d,3e,3fとめっき用配線5d,5e,5fとの間に存在する外部接続用電極は簡便のため図2では省略している。
図2(a)において、各導体配線3d,3e,3fの配線幅はほぼ均一に形成されている。また、めっき用配線5d,5e,5fは、導体配線3d,3e,3fの延長上に形成されており、配線幅が異なっている。すなわち、めっき用配線5dの配線幅は導体配線3dの配線幅よりも小さく、めっき用配線5eの配線幅は導体配線3eの配線幅とほぼ同一であり、めっき用配線5fの配線幅は導体配線3fの配線幅よりも大きく形成されている。また、各めっき用配線5d,5e,5fの配線幅は以下のような大小関係にある。
5d<5e<5f
ここで、前述した式(1)に従えば電気抵抗Rは配線の断面積Sに反比例して大きくなるため、配線幅の小さなめっき用配線5dの抵抗は大きく、そのめっき用配線5dに接続された導体配線3dに電解めっき時に発生する電流密度は小さくなる。逆に、配線幅が大きく抵抗の小さなめっき用配線5fに接続された導体配線3fに発生する電流密度は大きくなる。これにより、電解めっき時には、導体配線3d上のめっき成長速度は小さく、導体配線3f上のめっき成長速度は大きくなる。
図2(b)において、各導体配線3d,3e,3f上にバンプ6d,6e,6fを形成した場合、前述した各めっき用配線5d,5e,5fの配線幅の差に起因するめっき成長速度の違いから各バンプ6d,6e,6fの高さは6f>6e>6dとなる。このように、めっき用配線5の配線幅を制御することでも、電解めっき時の電流密度およびめっき成長速度の制御が可能である。
したがって、例えば、導体配線3dの配線長が導体配線3eの配線長よりも短い場合、図2に示すように、めっき用配線5dの配線幅をめっき用配線5eの配線幅よりも小さく形成し、導体配線3fの配線長が導体配線3eの配線長よりも長い場合、図2に示すように、めっき用配線5fの配線幅をめっき用配線5eの配線幅よりも大きく形成することによって、各導体配線3d,3e,3fに発生する電流密度およびめっき成長速度を均一にすることができ、各バンプ6d,6e,6fの高さのばらつきが抑制される。
尚、フィルム基板を用いた一般的な液晶ドライバ用半導体装置の場合には、導体配線の配線幅は数十μm、配線長は数cm以下である。配線基板上の有効領域を考慮すればめっき用配線の最大配線長は数mm程度である。
ここで、基準となる配線幅のめっき用配線の配線抵抗をR1とすると、めっき用配線の配線幅を2倍にすれば、前記式(1)により、電気抵抗は0.5R1となる。導体配線の配線長をめっき用配線の10倍とすると、めっき用配線の配配線幅を2倍にした時のめっき用配線からバンプ形成領域までの配線抵抗は、
10R1+0.5R1=10.5R1
となる。
また、めっき用配線の配線幅を1/2にすれば、めっき用配線からバンプ形成領域までの配線抵抗は、
10R1+2R1=12R1
となる。このように、めっき用配線の配線幅を制御することで、±10%程度の抵抗値の制御が可能となり、この程度のめっき用配線の配線幅の制御は十分に可能である。
また、前記第2の実施形態では、各導体配線3d,3e,3fの配線長が異なっている場合、前記配線長の長短に応じて、配線幅の異なっためっき用配線5d,5e,5fを形成しているが、各導体配線3d,3e,3fの疎密に応じて、配線幅の異なっためっき用配線5d,5e,5fを形成してもよい。例えば、導体配線3dの配線パターンが導体配線3eの配線パターンよりも疎である場合、めっき用配線5dの配線幅をめっき用配線5eの配線幅よりも小さく形成し、導体配線3fの配線パターンが導体配線3eの配線パターンよりも密である場合、めっき用配線5fの配線幅をめっき用配線5eの配線幅よりも大きく形成する。これにより、電解めっき時にめっき種の供給速度の高い導体配線3dにおける電流密度が小さくなり、めっき種の供給速度の低い導体配線3fにおける電流密度が大きくなるため、各導体配線3d,3e,3fにおけるめっき成長速度を均一化できる。この結果、各導体配線3d,3e,3fの配線パターンの疎密によるめっき種の供給量の差に起因する各バンプ6d,6e,6fの高さのばらつきを低減することができる。
前記第1および第2の実施の形態では、製品完成時に不要となるめっき用配線5,5a〜5fを用いて各バンプ6,6d〜6fの成長速度が均一となるように制御しており、前記の先行技術(特開2001−237511)と比較して各バンプ6,6d〜6fの形状に制約がないため、狭ピッチ化等のバンプレイアウトに容易に対応できる。また、前記第1および第2の実施の形態では、各めっき用配線5,5a〜5fの配線長又は配線幅を制御することで配線抵抗による制御を行うため、各導体配線3,3a〜3fの比抵抗,長さ,断面積等の数値を基準とした基板設計が可能である。
次に、上記のようなめっき用配線5d,5e,5fの配線幅を制御した配線基板1の製造方法について図3を用いて説明する。
先ず、図3(a)において、ベースフィルム2上に接着された金属薄膜8の上部に感光性レジスト7aを塗布する。次に、図3(b)において、感光性レジスト7a上への露光および薬液により感光性レジスト7aの不要部分を除去し、所定のパターン形状に加工された感光性レジスト7bを金属薄膜8の表面に形成する。この際、各導体配線3d〜3fの配線パターンの形状に対応して配線幅を規定しためっき用配線5d〜5fが形成されるように感光性レジスト7bのパターンを形成する。
そして、図3(c)において、金属薄膜8のエッチングにより、所定の配線パターンを持つ導体配線3d〜3fおよびめっき用配線5d〜5fがベースフィルム2上に形成される。次に、図3(d)において、感光性レジスト7bのみを除去して、導体配線3d〜3fとめっき用配線5d〜5fとが形成された配線基板1を得る。そして、図3(e)において、導体配線3d〜3f上の所定領域に開口部9aを有するマスクパターン9を配線基板1上に形成し、その後、めっき液(図示せず)に配線基板1を浸漬し、めっき用配線5d〜5fを電源(図示せず)と接続して電解めっきを行い、マスクパターン9の開口部9aにおいてめっき成長を行う。例えば、めっき液として硫酸銅水溶液を用い、0.3〜5A/dmの条件で電解めっきを行えば銅からなるバンプ6d〜6fを得る。その後、図3(f)において、マスクパターン9を除去し、導体配線3の所定領域にバンプ6d〜6fを有する配線基板1を得る。
また、前記バンプ6d〜6fを形成した配線基板1上にさらに異種金属のめっきを行っても良い。例えば、高さ10μmの銅のバンプの表面に、ニッケルを0.2μmと金を1μmの厚さで電解めっきにより積層してもよい。この場合、前記ニッケルのめっき層は銅の拡散を抑制するバリアメタルの一例である。また、前記金のめっき層は、接合形成に寄与する表面金属の一例であり、ニッケルのめっき層の上に積層されている。或いは、高さ30μm程度の銅のバンプの表面に、銅と錫の置換による化学めっきを行って、錫めっき層を3.0μmの厚さで積層してもよい。このように、各バンプ6d〜6fの表面に、バンプ6d〜6fと違った金属のめっき層を形成することにより、表面金属,硬度などの物性が多岐にわたるバンプを有する配線基板1が得られる。尚、異種金属のめっきとしてニッケル,金,錫を挙げたがこれ以外の金属であってもよい。また、バンプを銅以外の金属で形成してもよい。
また、このような配線基板1の製造方法では、配線基板1上に導体配線3d〜3fとめっき用配線5d〜5fとを形成する際に配線パターンに規制を加えるのみで既存のプロセスからの転用が可能であり、容易にバンプ6d〜6fの高さのばらつきの小さな配線基板1が得られると同時に、多様なバンプが作成できる。
尚、前記図3で示した配線基板1の製造方法は、第2の実施の形態においてめっき用配線5d〜5fを異なった配線幅に設定した配線基板1を例として挙げているが、第1の実施の形態においてめっき用配線5a〜5cを異なった配線長に設定した配線基板1に対しても同様に行われる。
次に本発明による配線基板1を用いた半導体装置の製造方法について、図4に基づいて説明する。
先ず、図4(a)において、バンプ6を有する配線基板1上の半導体チップ11の実装領域に封止樹脂10を塗布する。封止樹脂10を適当な粘度にし、良好な塗布形状を得るために必要ならば配線基板1もしくは封止樹脂10に適当な温度を加えてもよい。例えば、配線基板1を80℃、封止樹脂10を30℃に加熱した後、配線基板1上に熱硬化性のエポキシ樹脂から成る封止樹脂10を塗布する。
次に、図4(b)において、表面に複数の電極パッド12を有する半導体チップ11と、複数のバンプ6が形成された配線基板1とを相対させて位置合わせを行う。そして、図4(c)において、半導体チップ11を配線基板1上に実装する。実装時に封止樹脂10の粘度を下げる必要がある場合には、配線基板1を加熱してもよい。また半導体チップ11についても必要ならば適当な温度に加熱する。例えば、半導体チップ11を230℃、配線基板1を100℃に加熱し、半導体チップ11を配線基板1に押し当てる。この際、半導体チップ11に加える圧力は、バンプ6に要求する変形量や、半導体チップ11上の電極パッド12を覆う封止樹脂10を押しのけるために必要な圧力に応じて適宜設定すればよく、例えば、1バンプあたり40g程度の圧力を加える。必要ならばこの際に超音波を印加して接合表面を清浄化しても良い。
各バンプ6の高さのばらつきが小さいため、図4(d)に示すように、各電極パッド12と接触した各バンプ6はほぼ均一な力で加圧されて変形する。このため、電極パッド12とバンプ6との間の接合強度が均一な半導体装置13が得られる。
尚、封止樹脂10に熱硬化性樹脂を用いる場合には、電極パッド12とバンプ6との接続形成と同時に封止樹脂10の加熱硬化を行う。電極パッド12とバンプ6との接合には、圧接、熱圧着による共晶成長、或いは、超音波振動の印加などの方法を用いる。例えば半導体チップ11を230℃、配線基板1を100℃に保持し、25msec程度の超音波振動を半導体チップ11に印加することで固層拡散により電極パッド12とバンプ6との接続を形成すると同時に熱硬化性のエポキシ樹脂を硬化させる。
本発明による配線基板を用いることでバンプを形成する際の電解めっきの成長速度を制御でき、これにより、バンプの高さのばらつきの小さな配線基板が得られる。また、このような配線基板を用いた半導体装置は均一な接合強度を有し、高い接続信頼性を付与することが可能である。
本発明の第1の実施形態における配線基板の平面図である。 本発明の第2の実施形態における配線基板の斜視図であり、(a)はバンプ形成前、(b)はバンプ形成後を示す。 本発明における配線基板の製造方法を示す斜視図である。 本発明における配線基板を用いた半導体装置の製造方法を示す断面図である。 従来の配線基板の製造方法を示す斜視図である。 従来の配線基板を用いた半導体装置の構造を示す断面図である。 従来の配線基板を用いた半導体装置の製造方法を示す断面図である。 従来の配線基板の平面図である。 従来の配線基板の図であり、(a)はバンプ形成前の斜視図、(b)はバンプ形成後の斜視図、(c)は前記(a)におけるX−X矢視図、(d)は前記(b)におけるY−Y矢視図である。 従来の配線基板を用いた半導体装置の製造方法を示す断面図であり、バンプの高さにばらつきがある場合を示す。
符号の説明
1 配線基板
3,3a〜3f 導体配線
5,5a〜5f めっき用配線
6,6d〜6f バンプ
9 マスクパターン
9a 開口部
11 半導体チップ
12 電極パッド
13 半導体装置
F 製品領域外

Claims (7)

  1. 電解めっき時に電流を複数の導体配線に印加するための複数のめっき用配線が製品領域外に形成される配線基板であって、
    前記各導体配線に、半導体チップと接続するためのバンプが電解めっきにより形成され、
    各めっき用配線の電気抵抗を各導体配線の配線パターンに対応して設定することにより、バンプ形成時のめっき成長速度を均一にしたことを特徴とする配線基板。
  2. 各めっき用配線の配線長を各導体配線の配線長又は疎密に対応して設定することにより、バンプ形成時のめっき成長速度を均一にしたことを特徴とする請求項1記載の配線基板。
  3. 各めっき用配線の配線幅を各導体配線の配線長又は疎密に対応して設定することにより、バンプ形成時のめっき成長速度を均一にしたことを特徴とする請求項1又は請求項2記載の配線基板。
  4. バンプの表面に、バンプと異なった金属のめっき層を形成したことを特徴とする請求項1から請求項3のいずれか1項に記載の配線基板。
  5. 前記請求項1から請求項4のいずれか1項に記載の配線基板を用いた半導体装置であって、
    前記配線基板上に半導体チップを設置し、
    前記半導体チップ上の電極パッドと配線基板の導体配線とがバンプを介して接続されていることを特徴とする半導体装置。
  6. 電解めっき時に電流を複数の導体配線に印加するための複数のめっき用配線が製品領域外に形成される配線基板の製造方法であって、
    各導体配線の配線長又は疎密に対応して、各めっき用配線の配線長又は配線幅の配線パターンを設定し、この配線パターンを配線基板上に形成する工程と、
    バンプを形成する領域が開口したマスクパターンを、配線基板上に形成する工程と、
    各めっき用配線を介して各導体配線に電流を印加し、電解めっきによりマスクパターンの開口部にめっきを施すことでバンプを配線基板上に形成する工程と、
    製品領域外のめっき用配線を除去する工程とからなることを特徴とする配線基板の製造方法。
  7. 前記請求項5に記載の半導体装置の製造方法であって、
    配線基板と半導体チップとの位置合わせを行う工程と、
    前記半導体チップを配線基板上に設置する工程と、
    前記半導体チップ上の電極パッドと配線基板上のバンプとを接合する工程とからなることを特徴とする半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012089765A (ja) * 2010-10-21 2012-05-10 Tdk Corp コイル部品
WO2013146787A1 (ja) * 2012-03-29 2013-10-03 三菱製紙株式会社 光透過性電極
US9236171B2 (en) 2010-10-21 2016-01-12 Tdk Corporation Coil component and method for producing same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012089765A (ja) * 2010-10-21 2012-05-10 Tdk Corp コイル部品
US9236171B2 (en) 2010-10-21 2016-01-12 Tdk Corporation Coil component and method for producing same
WO2013146787A1 (ja) * 2012-03-29 2013-10-03 三菱製紙株式会社 光透過性電極
JP2013206301A (ja) * 2012-03-29 2013-10-07 Mitsubishi Paper Mills Ltd 光透過性電極
US9204536B2 (en) 2012-03-29 2015-12-01 Mitsubishi Paper Mills Limited Optically transparent electrode

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