CN1395319A - 半导体器件及其制造方法 - Google Patents

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Abstract

解决了有关源/漏吸杂方法中的n沟道TFT的现有技术中的问题。在n沟道TFT中，其源/漏区仅仅含有n型杂质。因此，比之其源/漏区含有n型杂质和浓度更高的p型杂质的p沟道TFT，n沟道晶体管沟道区中的吸杂效率更低。因此，借助于在其源/漏区末端处提供含有n型杂质和p型杂质二者且p型杂质的浓度设置为高于n型杂质的浓度的高效吸杂区，能够解决n沟道TFT中吸杂效率差的问题。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种采用包含硅的结晶半导体膜的半导体器件并涉及制造此半导体器件的方法。具体地说，本发明涉及一种具有由含硅的结晶半导体膜制作的n沟道薄膜晶体管(以下称为TFT)的半导体器件并涉及制造此半导体器件的方法。
背景技术
近年来，由制作在诸如玻璃衬底的绝缘衬底上的TFT来形成半导体电路的技术已经得到迅速进展，并被用来制造有源矩阵液晶显示器件和其它电光器件。有源矩阵液晶显示器件是一种单片液晶显示器件，其中象素矩阵电路和驱动电路被置于同一个衬底上。上述技术还被用来开发组合诸如γ修正电路、存储电路、以及时钟发生电路之类的逻辑电路的平板上系统。
上述驱动电路和逻辑电路必须在高速下工作。因此，使用非晶硅膜作为用作这些电路的TFT有源层的半导体层是不合适的。其有源层为多晶硅膜的TFT于是正成为主流。对于作为其上制作TFT的衬底的玻璃衬底，由于价廉而存在着需求，能够应用于玻璃衬底的低温工艺也正被积极地开发着。
已经开发的一种低温工艺技术是日本专利申请特开平7-130652中公开的一种用来在玻璃衬底上制作结晶硅膜的技术。根据此公开中所述的技术，非晶硅膜被提供有加速晶化的催化元素，然后利用热处理使非晶硅膜晶化。此晶化技术使得有可能降低非晶硅膜的晶化温度并缩短晶化时间。此技术使抗热低的玻璃衬底能够在其表面上具有大面积的结晶硅膜，打开了结晶硅膜的玻璃衬底在TFT中的应用大门。
使非晶硅膜晶化的这一技术，使用Ni(镍)、Co(钴)之类作为催化元素。因此，当被用于TFT中时，用这种晶化技术得到的结晶硅膜能够影响TFT的电学特性和可靠性。实际上，已经确认残留在结晶硅膜中的催化元素在晶粒边界中不规则地分凝，且催化元素分凝于其中的晶粒边界区起微弱电流漏电路径的作用，从而引起TFT中关断电流的急剧增大。于是发展了用卤素元素对催化元素进行吸杂的技术(见日本专利申请特开平10-125926)。这一吸杂技术要求在800℃或更高温度下的高温热处理，因而不适用于抗热低的玻璃衬底。虽然此技术能够将得到结晶硅膜的晶化温度降低到低于玻璃衬底的抗热温度，但此技术对催化元素进行吸杂时的温度不低于800℃，使得实际上不可能将采用催化元素的低温工艺应用于玻璃衬底。
以此为背景，在日本专利申请特开平11-054760中发展并公开了一种高效的催化元素吸杂技术。根据此公开中所述的技术，吸杂目标区(未被13族元素和15族元素掺杂的区域)中的催化元素被热扩散并运动到吸杂区，而催化元素则被13族元素(一般为硼B)和15族元素(一般为磷P)吸收在吸杂区中。这一技术由下列3个步骤组成。
第一步骤是借助于用催化元素使非晶硅膜晶化而得到结晶硅膜。第二步骤是借助于用13族元素(一般为B)和15族元素(一般为P)对结晶硅膜进行选择性掺杂而形成吸杂区。第三步骤是通过吸杂热处理引起的热扩散而使吸杂目标区中的催化元素运动到吸杂区。
在将上述吸杂技术应用于制造TFT的工艺的过程中，下面给出了3个主要应用模式。
根据应用模式1，吸杂目标区是包括由结晶硅膜形成的并由TFT的源区、漏区和沟道区组成的半导体层的区域。吸杂目标区外围的区域被提供p型导电性的13族元素(一般为B)和提供n型导电性的15族元素(一般为P)选择性地掺杂，从而形成吸杂区。然后进行热处理以便吸杂。
根据应用模式2，除沟道区外的整个结晶硅膜是吸杂区。换言之，源区、漏区、以及半导体层之外的各个区域构成吸杂区。具体地说，此应用模式由下列步骤组成：在用催化元素形成结晶硅膜之后(形成半导体层之前)，在用作TFT沟道区的区域上形成抗蚀剂掩模；用提供p型导电性的13族元素(一般为B)和提供n型导电性的15族元素(一般为P)二者进行掺杂；清除抗蚀剂掩模；以及通过热处理来从用作沟道区的区域吸收催化元素。由于吸杂区包括部分源区和漏区，故应用模式2具有比应用模式1更大的吸杂区。
根据应用模式3，由结晶硅膜形成的半导体层中的沟道区是吸杂目标区，而半导体层中的源区和漏区单独构成一个吸杂区。源区和漏区中的双重杂质元素作为吸杂源。具体地说，此模式由下列步骤组成：在用催化元素形成结晶硅膜之后形成半导体层；形成栅电极；在用栅电极作为掩模时，用提供p型导电性的13族元素(一般为B)和提供n型导电性的15族元素(一般为P)对半导体层进行掺杂，以形成源区和漏区；以及对源区和漏区中的杂质元素进行热激活，同时通过热处理而吸收沟道区中的催化元素。由于吸杂区被限制在半导体层，因而其表面积比应用模式2更小，应用模式3在吸收沟道区中的催化元素方面的效果低得多。另一方面，应用模式3将引入用来形成吸杂区的吸杂源的步骤与用来形成源区和漏区的杂质掺杂步骤结合在一起，因而在改进产率方面是有优点的。
应用模式3改善了TFT的集成度以及产率，因而是方便而有用的。但当应用模式3被用于制造n沟道TFT和p沟道TFT时，n沟道TFT中的沟道区中的催化元素吸杂效率低于p沟道TFT中的。下面详细地描述关于n沟道TFT吸杂效率低的应用模式3的问题。
n沟道TFT和p沟道TFT的半导体层在用栅电极作为掩模的情况下，被提供n型导电性的n型杂质元素掺杂。其后，p沟道TFT的半导体层在用栅电极作为掩模的情况下，被数量高得足以使层的导电性反转的提供p型导电性的p型杂质元素单独掺杂。于是形成n沟道TFT和p沟道TFT的源区和漏区。因此，p沟道TFT的源区和漏区包含提供n型导电性的元素以及提供p型导电性的元素，而p型杂质的数量超过n型杂质的数量。另一方面，n沟道TFT的源区和漏区仅仅包含提供n型导电性的元素。在二倍于杂质离子激活处理的吸杂处理过程中，p沟道TFT的沟道区中的催化元素被提供n型导电性的元素和提供p型导电性且其含量超过n型杂质量的元素吸收。另一方面，n沟道TFT中的催化元素仅仅被提供n型导电性的元素吸收。
已经证实，当提供n型导电性的元素和提供p型导电性且其含有的浓度超过n型杂质浓度的元素都参与吸杂时，其吸杂效率高于吸杂源仅仅由提供n型导电性的元素组成时的吸杂效率(见日本专利申请特开平11-054760)。换言之，具有单独由提供n型导电性的元素组成的吸杂源的n沟道TFT，就吸收其沟道区的催化元素而言，劣于p沟道TFT。
当吸收沟道区中的催化元素的效率在n沟道TFT中低于p沟道TFT中时，n沟道TFT中的吸收可能不充分，因而可能需要改变吸杂处理条件，以便避免不充分的吸收。因此，可以说关于n沟道TFT的吸杂效率的问题伴随有吸杂处理的工艺裕度问题。
发明内容
考虑到上述情况而提出了本发明，本发明的目的因而是解决现有技术的上述问题。更具体地说，本发明的目的是解决n沟道TFT沟道区中催化元素的吸杂效率劣于p沟道TFT中的吸杂效率的问题。本发明的另一个目的是解决伴随吸杂效率问题的吸杂处理工艺裕度问题。
[n沟道TFT的结构]
首先从n沟道TFT的结构方面来描述解决现有技术问题的装置。
在日本专利申请特开平11-054760中已经公开了提供n型导电性的元素和提供p型导电性且其所含浓度大于吸杂区中n型杂质浓度的元素二者的存在能够改善吸杂效率。此公开研究了当吸杂区具有提供n型导电性的元素(n型杂质)和提供p型导电性的元素(p型杂质)二者时的吸杂效率，并公开了有关用来改善吸杂效率的适当浓度范围的结论。此结论总结如下。
第一结论是，当催化元素(一般为Ni)的浓度为每立方厘米1×1019～2×1019原子时，借助于将掺杂装置中提供n型导电性的元素(一般为P)和提供p型导电性的元素(一般为B)的剂量都设定为每平方厘米1×1015原子或更高，得到了优选的催化元素吸杂效率。第二结论是，借助于将提供p型导电性的元素(一般为B)的剂量设定为等于或大于提供n型导电性的元素(一般为P)的剂量，得到了优选的催化元素(一般为Ni)吸杂效率，且考虑到产率则1～3倍的较大剂量是适当的。
从第一结论和第二结论看，提供n型导电性的元素(一般为P)的适当剂量范围是每平方厘米1×1014～1×1016原子，而提供p型导电性的元素(一般为B)的适当剂量范围是每平方厘米1×1014～3×1016原子。当提供p型导电性的元素和提供n型导电性的元素被用于上述剂量范围内且符合第二结论的条件时，能够改善吸杂效率。
上述研究表明，其源区和漏区仅仅包含提供n型导电性的元素的n沟道TFT的吸杂效率，劣于其源区和漏区包含提供n型导电性的元素和提供p型导电性的元素且p型杂质浓度高于n型杂质浓度的p沟道TFT的吸杂效率。n沟道TFT中吸杂效率较差问题的一个对抗措施是，在部分源区和漏区中提供包含提供n型导电性的元素和提供p型导电性的元素且p型杂质浓度高于n型杂质浓度的高效吸杂区。
在这一对抗措施中，n沟道TFT的沟道区中的吸杂效率基本上依赖于高效吸杂区的面积。因此，原则上，较大的面积对高效吸杂区更好。必须在由沟道区、源区、和漏区组成的半导体层的范围内形成尽可能大的高效吸杂区。
高效吸杂区由于区域中提供p型导电性的p型杂质的浓度高于提供n型导电性的n型杂质的浓度而总体上具有p型导电性。当高效吸杂区被提供在n沟道TFT的部分源区和漏区中时，在高效吸杂区之间由于源区和漏区的其余部分具有n型导电性而形成不希望有的pn结。若此pn结的位置阻碍源区与漏区之间流动的电流，则n沟道TFT的电学特性会受到影响。为此，pn结，亦即高效吸杂区必须位于源区与漏区中不影响电流流动的给定位置。具体地说，必须避免将高效吸杂区置于连接到源区的接触部分与连接到漏区的接触部分之间的区域中，因为在源区与漏区之间流动的电流流过此接触部分。
从上述理由看，适合于固定高效吸杂区的区域从半导体层的末端延伸并终止于连接到源区和漏区的接触部分正面。高效吸杂区可以非常靠近接触部分，以便提供表面积尽可能大的高效吸杂区。在这种情况下，高效吸杂区有可能由于制造工艺的光刻步骤中的对准误差而重叠接触部分。因此，必须设定对准精度，使高效吸杂区重叠接触部分最坏的情况下不超过一半，且必须确定接触部分与高效吸杂区之间的设计距离。
考虑到上述情况，本发明提供了一种如下构造的n沟道TFT和一种半导体器件(由n沟道TFT和p沟道TFT组成的)来解决现有技术的问题。在专利权利要求中，单独对n沟道TFT提出权利要求的格式不同于对具有n沟道TFT和p沟道TFT二者的半导体器件(互补电路)提出权利要求的格式。半导体器件的申请范围能够根据权利要求格式而改变。例如，当单独对n沟道TFT提出权利要求时，半导体器件的申请范围包括其中被用来构成电路的各个TFT都是n沟道TFT的NMOS半导体器件以及其中n沟道TFT和p沟道TFT二者都被用来构成电路的CMOS电路。这是因为权利要求未对p沟道TFT施加任何技术限制。另一方面，当对具有n沟道TFT和p沟道TFT二者的半导体器件提出权利要求时，半导体器件的申请范围仅仅包括CMOS半导体器件。因此，下面分别地描述n沟道TFT和半导体器件。
本发明的结构是一种半导体器件(具体地说是n沟道TFT)，它包含半导体层、栅绝缘膜以及栅电极，半导体层由通过提供加速晶化的催化元素而得到的结晶硅膜制成，栅电极被置于半导体层上，其间插入栅绝缘膜，半导体层在栅电极左右具有源区和漏区，源区和漏区(第一浓度区)被提供n型导电性的元素掺杂，且器件的特征是，源区和漏区具有与沟道区分开，被提供n型导电性的元素和提供p型导电性的元素掺杂的区域(第二浓度区)。
本发明的另一结构是一种半导体器件(具体地说是n沟道TFT)，它包含半导体层、栅绝缘膜、栅电极以及层间绝缘膜，半导体层由通过提供加速晶化的催化元素而得到的结晶硅膜制成，栅电极被置于半导体层上，其间插入栅绝缘膜，半导体层在栅电极左右具有源区和漏区，源区和漏区(第一浓度区)被提供n型导电性的n型杂质掺杂，层间绝缘膜覆盖栅电极并具有一对达及源区和漏区的接触孔，且器件的特征是，源区和漏区具有被提供n型导电性的元素和提供p型导电性的元素掺杂的区域(第二浓度区)，第二浓度区被定位成避免被夹在一对接触孔之间。
本发明的另一结构是一种半导体器件(具体地说是具有n沟道TFT和p沟道TFT二者的互补电路)，它包含第一和第二半导体层以及第一和第二栅电极，半导体层由通过提供加速晶化的催化元素而得到的结晶硅膜制成，第一和第二栅电极被分别置于第一和第二半导体层上，其间插入栅绝缘膜，且器件的特征是：
第一半导体层用来形成n沟道薄膜晶体管，并具有被提供n型导电性的元素掺杂的源区和漏区(第一浓度区)；
第二半导体层用来形成p沟道薄膜晶体管，并具有被提供n型导电性的元素和提供p型导电性的元素掺杂的源区和漏区(第二浓度区)；
第一半导体层的源区和漏区具有与沟道区分开，被提供n型导电性的元素和提供p型导电性的元素掺杂的区域(第二浓度区)。
本发明的另一结构是一种半导体器件(具体地说是具有n沟道TFT和p沟道TFT二者的互补电路)，它包含第一和第二半导体层以及第一和第二栅电极，半导体层由通过提供加速晶化的催化元素而得到的结晶硅膜制成，第一和第二栅电极被分别置于第一和第二半导体层上，其间插入栅绝缘膜，且器件的特征是：
第一半导体层用来形成n沟道薄膜晶体管，并具有被提供n型导电性的元素掺杂的源区和漏区(第一浓度区)；
第二半导体层用来形成p沟道薄膜晶体管，并具有用提供n型导电性的元素和用提供p型导电性的元素掺杂的源区和漏区(第二浓度区)；
分别达及第一和第二半导体层的源区和漏区的接触孔，被形成在覆盖第一和第二栅电极的层间绝缘膜中；以及
第一半导体层的源区和漏区具有用提供n型导电性的元素和用提供p型导电性的元素掺杂的区域(第二浓度区)，此区域被定位成避免被夹在接触孔之间。
用提供n型导电性的元素和用提供p型导电性的元素掺杂的第二浓度区，用作高效吸杂区。吸收之后的催化元素的浓度在第二浓度区中比在第一浓度区中更高。
在本发明的上述4种结构中，不同的格式描述不同的半导体器件，并包括不同的半导体器件申请范围。但n沟道TFT和CMOS半导体器件中的n沟道TFT具有基本上相同的结构。
[制造n沟道TFT的方法]
接着，从n沟道TFT制造方法的方面来描述解决现有技术问题的装置。单独对n沟道TFT提出权利要求的格式再次不同于对具有n沟道TFT和p沟道TFT二者的半导体器件(互补电路)提出权利要求的格式，而半导体器件的申请范围可随权利要求的格式而不同。因此，下面分开描述n沟道TFT和半导体器件的制造。利用加速晶化的催化元素形成结晶硅的晶化技术归结为纵向生长方法和横向生长方法。因此，在下面关于n沟道TFT制造方法的描述中纵向生长方法与横向生长方法被分开。
此处来弄清楚纵向生长方法与横向生长方法的定义。纵向生长方法是一种晶体生长方法，其中非晶硅膜的整个表面在热晶化之前被均匀地提供催化元素，且晶体沿纵向(垂直于衬底平面)从提供有催化元素的非晶硅膜表面生长。因此，在本说明书中，这种类型被称为纵向生长方法。在本说明书中称为横向生长方法的方法，是一种晶体生长方法，其中部分非晶硅膜在热晶化之前通过掩模绝缘膜中的开口区域被提供有催化元素，且通过热扩散从开口区域向周围区域沿横向(平行于衬底平面)进行晶化。因此，这种类型在本说明书中被称为横向生长方法。
本发明的结构是一种制造半导体器件的方法(仅用来制造n沟道TFT的纵向生长方法)，它包含：
第一步骤，在诸如玻璃衬底的绝缘衬底上形成非晶硅膜；
第二步骤，对整体非晶硅膜提供加速晶化的催化元素；
第三步骤，对非晶硅膜进行热处理，以便形成结晶硅膜；
第四步骤，对结晶硅膜进行图形化，以便形成半导体层；
第五步骤，在半导体层上形成栅绝缘膜；
第六步骤，在半导体层上方制作栅电极，以栅绝缘膜插入其间；
第七步骤，在用栅电极作为掩模的情况下，借助于用是提供n型导电性的元素的n型杂质对半导体层进行掺杂而形成n型杂质区；
第八步骤，形成抗蚀剂图形，它将开口区置于除沟道区之外的n型杂质区中；以及
第九步骤，用抗蚀剂图形作为掩模，用是提供p型导电性的元素的p型杂质对n型杂质区进行掺杂。
本发明的另一结构是一种制造半导体器件的方法(仅用来制造n沟道TFT的横向生长方法)，它包含：
第一步骤，在诸如玻璃衬底的绝缘衬底上形成非晶硅膜；
第二步骤，形成掩模绝缘膜并在部分掩模绝缘膜中形成开口区；
第三步骤，为掩模绝缘膜的顶面提供加速晶化的催化元素，并通过开口区对部分非晶硅膜选择性地提供催化元素；
第四步骤，对非晶硅膜进行热处理，以便形成结晶硅膜；
第五步骤，清除在引入催化元素的过程中已经被用作掩模的掩模绝缘膜；
第六步骤，对结晶硅膜进行图形化，以便形成半导体层；
第七步骤，在半导体层上形成栅绝缘膜；
第八步骤，在半导体层上方制作栅电极，以栅绝缘膜插入其间；
第九步骤，在用栅电极作为掩模的情况下，借助于用是为提供n型导电性的元素的n型杂质对半导体层进行掺杂而形成n型杂质区；
第十步骤，形成抗蚀剂图形，它将开口区置于除沟道区之外的n型杂质区中；以及
第十一步骤，用抗蚀剂图形作为掩模，用是为提供p型导电性的元素的p型杂质对n型杂质区进行掺杂。
本发明的另一结构是一种制造半导体器件的方法(用来制造具有n沟道TFT和p沟道TFT二者的互补电路的纵向生长方法)，它包含：
第一步骤，在诸如玻璃衬底的绝缘衬底上形成非晶硅膜；
第二步骤，对整体非晶硅膜提供具有加速晶化的催化元素；
第三步骤，对非晶硅膜进行热处理，以便形成结晶硅膜；
第四步骤，对结晶硅膜进行图形化，以便形成用来形成n沟道TFT和p沟道TFT的半导体层；
第五步骤，在半导体层上形成栅绝缘膜；
第六步骤，在半导体层上方制作栅电极，以栅绝缘膜插入其间；
第七步骤，在用栅电极作为掩模的情况下，借助于用是为提供n型导电性的元素的n型杂质对半导体层进行掺杂而形成n型杂质区；
第八步骤，形成抗蚀剂图形，它将开口区置于除沟道区之外的用来形成n沟道TFT的n型杂质区中，并将用来形成p沟道TFT的半导体层的整个区域设定为开口区；以及
第九步骤，用抗蚀剂图形作为掩模，用是为提供p型导电性的元素的p型杂质对n型杂质区进行掺杂。
本发明的另一结构是一种制造半导体器件的方法(用来制造具有n沟道TFT和p沟道TFT二者的互补电路的横向生长方法)，它包含：
第一步骤，在诸如玻璃衬底的绝缘衬底上形成非晶硅膜；
第二步骤，形成掩模绝缘膜并在部分掩模绝缘膜中形成开口区；
第三步骤，为掩模绝缘膜的顶面提供加速晶化的催化元素，并通过开口区对部分非晶硅膜选择性地提供催化元素；
第四步骤，对非晶硅膜进行热处理，以便形成结晶硅膜；
第五步骤，清除在提供催化元素的过程中已经被用作掩模的掩模绝缘膜；
第六步骤，对结晶硅膜进行图形化，以便形成用来形成n沟道TFT和p沟道TFT的半导体层；
第七步骤，在半导体层上形成栅绝缘膜；
第八步骤，在半导体层上方制作栅电极，以栅绝缘膜插入其间；
第九步骤，在用栅电极作为掩模的情况下，借助于用是为提供n型导电性的元素的n型杂质对半导体层进行掺杂而形成n型杂质区；
第十步骤，形成抗蚀剂图形，它将开口区置于除沟道区之外的用来形成n沟道TFT的n型杂质区中，并将用来形成p沟道TFT的半导体层的整个区域设定为开口区；以及
第十一步骤，用抗蚀剂图形作为掩模，用是为提供p型导电性的元素的p型杂质对n型杂质区进行掺杂。
在上述各个制造方法中，不同的格式描述不同的半导体器件，并包括不同的半导体器件申请范围。但n沟道TFT和CMOS半导体器件中的n沟道TFT用基本上相同的方法来制造。
[补充]
对n沟道TFT的结构和制造方法的上述描述中的一些不明确的地方进行补充。
(1)结晶硅膜的定义
在本说明书中，利用加速晶化的催化元素得到的具有结晶性的硅膜，被称为结晶硅膜，并区别于通常的多晶硅膜。结晶硅膜由于其特征是其晶粒沿基本上一个方向取向而区别于通常的多晶硅膜，并具有比通常多晶硅膜更高的场效应迁移率。
(2)具有晶化加速作用的催化元素
在日本专利申请特开平11-054760中描述了加速晶化的催化元素。由于本发明包括了催化元素的使用，故再次给出了对催化元素的解释。催化元素是一种用来使非晶硅膜结晶的元素。一般的催化元素是Fe(铁)、Co(钴)、Ni(镍)、Pd(钯)、Pt(铂)、Cu(铜)、Au(金)等。通常使用选自上述催化元素的一种元素，但也可以使用二种或更多种催化元素的组合。已经发现Ni是上述各种催化元素中最适当的催化元素。
(3)包含提供n型导电性的元素的吸杂源
利用栅电极作为掩模，半导体层(包括用来形成n沟道TFT的半导体层和用来形成p沟道TFT的半导体层)被提供n型导电性的元素(吸杂源)掺杂。此元素被称为n型杂质，并选自由P(磷)、As(砷)、Sb(锑)、和Bi(铋)组成的组(此处排除了N)。已经证实，考虑到作为吸杂源的作用，P是最适当的吸杂源(日本专利申请特开平11-054760)。
(4)包含提供p型导电性的元素的吸杂源
提供p型导电性的元素(吸杂源)被称为p型杂质，并选自由B(硼)、Al(铝)、Ga(镓)、In(铟)、和Tl(铊)组成的组。已经证实，考虑到作为吸杂源的作用，B是最适当的吸杂源(日本专利申请特开平11-054760)。
附图说明
在附图中：
图1A和1B是具有高效吸杂区的n沟道TFT的剖面图和平面图；
图2A至2D是平面图，示出了n沟道TFT中的高效吸杂区安排的例子；
图3A至3F是剖面图，示出了具有n沟道TFT和p沟道TFT二者的半导体器件的制造工艺(纵向生长方法)；
图4A至4C是剖面图，示出了图3A～3F的制造具有n沟道TFT和p沟道TFT二者的半导体器件的工艺的相继步骤；
图5A至5F是剖面图，示出了具有n沟道TFT和p沟道TFT二者的半导体器件的制造工艺(横向生长方法)；
图6A至6F是剖面图，示出了从晶体生长到吸杂目标区形成的半导体器件制造工艺(纵向生长方法)；
图7A至7C是平面图，示出了图6A～6F的半导体器件制造工艺(纵向生长方法)；
图8A和8B是剖面图，示出了有源矩阵液晶显示器件的制造工艺；
图9A和9B是剖面图，示出了有源矩阵液晶显示器件的制造工艺；
图10A和10B是剖面图，示出了有源矩阵液晶显示器件的制造工艺；
图11A和11B是剖面图，示出了有源矩阵液晶显示器件的制造工艺；
图12A和12B是剖面图，示出了有源矩阵液晶显示器件的制造工艺；
图13是具有高效吸杂区的n沟道TFT的平面图；
图14A至14F是器件示意图，示出了其中组合有液晶显示器件的电子设备的例子；
图15A至15D是器件示意图，示出了其中组合有液晶显示器件的电子设备的例子；
图16A至16C是器件示意图，示出了其中组合有液晶显示器件的电子设备的例子。
具体实施方式
[实施方案模式1]
此实施方案模式描述半导体器件的一个例子，它能够解决n沟道TFT沟道区中催化元素吸杂效率低于p沟道TFT中的吸杂效率问题。参照图1A至2D来进行描述。
图1A是n沟道TFT的剖面图。厚度为100nm的氮氧化硅被淀积在玻璃衬底101上，以形成基底膜102。n沟道TFT被制作在基底膜102上。基底膜102上的n沟道TFT包含叠层的半导体层、栅绝缘膜108、以及栅电极109，以半导体层作为底层而栅电极作为顶层。半导体层是厚度为50nm的结晶硅膜。栅绝缘膜108是厚度为100nm的氧化硅膜。栅电极109由高熔点金属膜(典型为W膜)制成，厚度为400nm。半导体层不局限于结晶硅膜，也可以由其它材料制成，只要得到的半导体层具有结晶性即可。
由结晶硅膜制成的半导体层具有基本上是为本征区的沟道区103、具有n型导电性的源区(n+区)104和漏区(n+区)105、以及具有p型导电性的高效吸杂区106和107。沟道区103被置于栅电极109正下方。源区104和漏区105位于沟道区103左右。高效吸杂区106和107位于源区和漏区的外侧。(见图1A)
源区104和漏区105被剂量为每平方厘米1.7×1015离子的是为n型杂质的P掺杂。在源区104和漏区105被P掺杂的同时，高效吸杂区106和107被剂量为每平方厘米1.7×1015离子的是为n型杂质的P掺杂。然后，高效吸杂区被大得足以使导电性反转的剂量，具体地说是每平方厘米2.5×1015离子的是为p型杂质的B掺杂。(见图1A)
作为参考，示出了当结晶硅膜被P和B掺杂时有关掺杂装置中的设定剂量与结晶硅膜中的杂质浓度之间的关系的二次离子质谱(SIMS)结果。质谱样品的制备方法是在玻璃衬底上制作厚度为50nm(与此实施方案的结晶硅膜的厚度相同)的结晶硅膜，并利用掺杂装置在10kV的加速电压下，用剂量各为每平方厘米3×1015离子的P和B对膜进行掺杂。这样制备的样品接受SIMS测试。结果，由SIMS已经证实，结晶硅膜按剂量约为每平方厘米1×1015原子的P掺杂，结晶硅膜中的峰值浓度约为每立方厘米2×1020原子。同时对B执行的SIMS显示了几乎与P完全相同的结果，亦即，已经证实结晶硅膜按剂量约为每平方厘米1×1015原子的B掺杂，结晶硅膜中的峰值浓度约为每立方厘米2×1020原子。
在此实施方案模式中，结晶硅膜被剂量为每平方厘米1.7×1015离子的P和剂量为每平方厘米2.5×1015离子的B掺杂。参照上述SIMS结果，用比例方法得到结晶硅膜中按剂量的浓度和峰值浓度。从计算推得相当于剂量约为每平方厘米0.6×1015原子的P，P的峰值浓度约为每立方厘米1.1×1020原子。从计算推得相当于剂量约为每平方厘米0.8×1015原子的B，B的峰值浓度约为每立方厘米1.7×1020原子。
这样构成的半导体层用作n沟道TFT的有源层。半导体层的制作方法是，借助于对厚度为50nm的非晶硅膜用加速晶化的催化元素进行掺杂，然后对非晶硅膜进行热处理而形成结晶硅膜，再对结晶硅膜进行图形化。因此，晶化过程中使用的大量催化元素被包含在半导体层中。采用的催化元素是诸如Ni或Co的金属元素。在此实施方案中使用了Ni。作为催化元素的金属元素在硅膜中形成深能级，捕获载流子。当用金属元素作为催化元素构成TFT的半导体层时，金属元素能够影响TFT的电学特性和可靠性。因此，在晶化之后必须迅速清除催化元素或将催化元素的数量减小到电学上不影响TFT。(见图1A)
基于上述情况，包含是为n型杂质的P和是为p型杂质的B二者的区域，亦即高效吸杂区106和107，被置于除沟道区103之外的半导体层中，换言之，被置于源区104和漏区105外面。在杂质热激活以及吸杂的热处理过程中，沟道区103中的催化元素Ni通过热扩散被移动到高效吸杂区106和107，由于高效吸杂区106和107的有效吸杂作用而进行吸杂。沟道区103中的Ni的数量被有效的吸杂作用减小到电学上不影响TFT。(见图1A)
是为氮氧化硅膜的厚度为150nm的第一层间绝缘膜110，被制作在n沟道TFT的表面上。是为丙烯酸树脂膜的厚度为1.6μm的第二层间绝缘膜111位于第一层间绝缘膜的顶部，以形成叠层。此叠层加上第一层间绝缘膜110下方的栅绝缘膜108被接触孔贯穿。制作金属布线112和113，以便掩埋接触孔。金属布线112被电连接到源区104，而金属布线113被电连接到漏区105。(见图1A)
如上所述，在高效吸杂区106和107中，是为p型杂质的B的浓度高于是为n型杂质的P的浓度，从而使这些区域具有p型导电性。当高效吸杂区106和107被提供在n沟道TFT的部分源区104和漏区105中时，在高效吸杂区与具有n型导电性的其余的源区和漏区之间就形成不希望有的pn结。若此pn结的位置阻碍源区104和漏区105之间流动的电流，则能够影响n沟道TFT的电学特性。为此，高效吸杂区106和107必须位于不阻碍源区104和漏区105之间流动的电流的位置处，亦即不阻挡流过连接到源区104的金属布线112和流过连接到漏区105的金属布线113的电流的位置处。(见图1A)
图1B是n沟道TFT的平面图。图1B中用来表示各个元件的符号基本上相同于n沟道TFT剖面图中的(图1A)。如图1B所示，其中存在n型杂质和p型杂质二者的高效吸杂区106和107，被定位成避免阻碍流过连接到源区104的接触部分112a和流过连接到漏区105的接触部分113a的电流，亦即被定位在接触部分112a和113a外面。(见图1B)
图2A至2D是n沟道TFT的平面图，示出了半导体层中与沟道区分开的高效吸杂区的安排例子。
在图2A所示的例子中，其中存在n型杂质和p型杂质二者的高效吸杂区203a和204a是矩形，其长边平行于栅电极205a。矩形与半导体层中的沟道区分开，而矩形的外角与半导体层的外角重合。这一排列例子与图1B所示n沟道TFT的例子完全相同。在图2B所示的例子中，高效吸杂区203b和204b是矩形，其长边垂直于栅电极205b。这些矩形与半导体层中的沟道区分开，且各个矩形的一个角与半导体层的一个角重合。在图2C所示的例子中，高效吸杂区203c和204c具有借助于对长边平行于栅电极205c的矩形与长边垂直于栅电极205c的矩形进行组合而得到的复杂形状。多角形与半导体层中的沟道区分开，且多角形的外角与半导体层的外角重合。此例子的特征是高效吸杂区的面积大于图2A和2B中的面积。(见图2A至2C)
在上述排列例子中的任何一个中，高效吸杂区被安排成避免阻碍在连接到源区的接触部分与连接到漏区的接触部分之间流动的电流。为详细说明起见，在图2A中，高效吸杂区203a和204a被安排在不阻挡在连接到源区201a的接触部分206a与连接到漏区202a的接触部分207a之间流动的电流的位置。在图2B中，高效吸杂区203b和204b被安排在不阻挡在连接到源区201b的接触部分206b与连接到漏区202b的接触部分207b之间流动的电流的位置。在图2C中，高效吸杂区203c和204c被安排在不阻挡在连接到源区201c的接触部分206c与连接到漏区202c的接触部分207c之间流动的电流的位置。(见图2A至2C)
图2D示出了基本上相同于图2C例子的排列例子。在图2D的例子中，为了增强吸杂效率，高效吸杂区203d和204d甚至大于图2C的高效吸杂区，且高效吸杂区203d部分地覆盖接触部分206d。当高效吸杂区203d和204d部分地覆盖接触部分206d和207d时，基本上不引起问题。但必须肯定高效吸杂区最多不要覆盖接触部分206d和207d的一半。因此，接触部分206d和207d与高效吸杂区203d和204d之间的设计距离，必须考虑到用于形成这些区域的光刻步骤中的曝光装置的对准精度而适当地加以设计。
高效吸杂区的位置不局限于此实施方案模式中的那些。高效吸杂区能够被提供在任何地方，只要不影响源区和漏区之间流动的电流(只要电流不被阻挡)即可。高效吸杂区可以不总是被置于半导体层的末端处。例如，如图13所示，当高效吸杂区803和804被置于邻近分别连接到源区801和漏区802的接触部分806和807的区域中时，能够得到相同的效果。参考号805表示栅电极。(见图13)
[实施方案模式2]
此实施方案模式描述一种制造半导体器件的方法，它能够解决n沟道TFT沟道区中催化元素吸杂效率比p沟道TFT中的吸杂效率差的问题。参照图3A至4C来进行描述。
首先，用等离子体CVD方法在玻璃衬底301上制作厚度为100nm的氮氧化硅膜作为基底膜302。然后立即制作厚度为15～70nm，最好是30～60nm的非晶硅膜303。在此实施方案模式中，等离子体CVD被用来制作厚度为50nm的非晶硅膜303，但也可以用低压CVD来代替。在制作非晶硅膜303的过程中，由于空气中氧的作用而在表面上形成天然氧化物膜304。(见图3A)
接着，非晶硅膜303被晶化。在晶化之前，借助于用稀释的氟酸对其上制作非晶硅膜303的衬底进行处理而清除非晶硅膜303表面上沾污的天然氧化物膜304。然后，在氧气氛中，用紫外光辐照非晶硅膜303，以便在303的表面上形成非常薄的氧化硅膜305。此非常薄的氧化硅膜305具有改善是为稍后要用甩涂方法涂敷的催化元素溶液的Ni的水溶液的渗透性的功能。(见图3B)
利用甩涂方法，将是为催化元素的Ni的水溶液涂敷到非晶硅膜303的整个表面(准确地说是氧化硅膜305的表面)。Ni水溶液中的Ni浓度为0.1～50ppm重量比，最好是1～30ppm重量比。这一浓度范围被确定来将非晶硅膜303中的Ni浓度设定为每立方厘米1×1015～6×1019原子。此处，非晶硅膜中的Ni浓度被设定为每立方厘米1×1015～6×1019原子，因为当其浓度低于每立方厘米1×1015原子时就难以得到Ni的催化作用。上述Ni浓度是用SIMS的最大测量值确定的。(见图3B)
在此实施方案模式中，用甩涂方法来涂敷含有10ppm的Ni的Ni水溶液。在甩涂过程中，玻璃衬底301被旋转，以便抖动过量的Ni水溶液，从而在非晶硅膜303的整个表面(准确地说是氧化硅膜305的表面)上形成非常薄的含Ni层306。(见图3B)
接着，在氮气气氛中，于550℃下，对非晶硅膜303进行4小时热处理，以便对膜303进行晶化并形成结晶硅膜307。在其中将Ni水溶液涂敷到膜303的整个表面之后对非晶硅膜进行热处理的这种晶体生长中，晶体生长从被Ni掺杂的非晶硅膜303的表面向着基底膜302(纵向)推进。此方法因而在本说明书中被称为纵向生长方法。(见图3C)
上述热处理可以在电炉中于500～700℃，最好是550～650℃下进行。必须考虑所用衬底的抗热性来设定热处理温度的上限。例如在玻璃衬底301的情况下，玻璃的破坏点约为600℃，且若在超过玻璃破坏点的温度下被加热，则玻璃衬底301明显地弯曲或收缩。因此，玻璃衬底必须在600℃或更低的温度下进行热处理。虽然此实施方案模式采用电炉来进行热处理，但也可以采用激光退火、灯退火之类的其它热处理方法。(见图3C)
用激光来辐照得到的结晶硅膜307以改善结晶性。电炉中的热处理仅仅达到结晶硅膜307的不充分晶化，非晶成分分散地留在薄膜中。此处，借助于用脉冲振荡型KrF准分子激光器(波长为248nm)辐照结晶硅膜307，不充分的结晶性得到了改善。准分子激光是振荡的紫外光，因而在激光辐照目标区内重复瞬时融化和固化。这使激光辐照目标区成为一种不平衡状态，并使Ni非常容易运动。可以略去激光辐照步骤，但由于激光辐照步骤除了改善结晶性之外还具有改善稍后的吸杂步骤效率的作用，故最好还是包括这一步骤。
接着，利用标准光刻处理和干法腐蚀处理方法，将结晶硅膜307图形化成用来形成n沟道TFT的半导体层308n和用来形成p沟道TFT的半导体层308p。半导体层308n和308p的表面具有不希望有的天然氧化物膜，用稀释的氟酸处理将其清除。然后用等离子体CVD或低压CVD方法形成厚度为100nm的氧化硅膜作为栅绝缘膜309。(见图3D)
接着，用溅射或CVD方法形成导电膜作为栅电极材料(厚度为400nm)。然后，利用标准光刻处理和干法腐蚀处理方法，将导电膜图形化成n沟道TFT的栅电极310n和p沟道TFT的栅电极310p。此处使用的栅电极材料最好是能够经受稍后用来吸杂以及用来激活杂质元素的热处理温度(550～650℃)的抗热性材料。抗热性材料的例子包括诸如Ta(钽)、Mo(钼)、Ti(钛)、W(钨)、和Cr(铬)之类的高熔点金属，是为高熔点金属与硅的化合物的金属硅化物、以及具有n型或p型导电性的多晶硅。此实施方案模式采用厚度为400nm的金属膜(W)。(见图3E)
栅电极310n和310p被用作掩模，以便用是为n型杂质的P来对半导体层进行掺杂。掺杂条件包括将加速电压设定为60～100kV，剂量设定为每平方厘米1.7×1015离子。通过掺杂处理，在用来形成n沟道TFT的半导体层308n中形成了具有n型导电性并作为源区和漏区的高浓度杂质区(n+区)312n和313n以及作为沟道区的基本上本征区311n。具有n型导电性的高浓度杂质区(n+区)312p和313p以及作为沟道区的基本上本征区311p，通过掺杂处理被形成在用来形成p沟道TFT的半导体层308p中。(见图3E)
接着形成的是将开口区位于用来形成n沟道TFT的半导体层308n中与沟道区分开的末端处的抗蚀剂图形314，并将用来形成p沟道TFT的半导体层308p的整个区域设定为开口区。然后，抗蚀剂图形314和p沟道TFT的栅电极310p被用作掩模，以便用是为p型杂质的B对半导体层进行掺杂。掺杂条件包括将加速电压设定为60～100kV，剂量设定为每平方厘米2.5×1015离子。通过掺杂处理，用来形成p沟道TFT的n型杂质区312p和313p的导电性被反转，以形成具有p型导电性的高浓度杂质区(p+区)319p和320p。形成p型杂质区319p和320p的同时，开口区位于n沟道TFT的半导体层308n中与沟道区311n分开处的抗蚀剂图形314被用作掩模，以便形成具有p型导电性的高浓度杂质区(p+区)317n和318n。(见图3F)
此处形成的高浓度杂质区(p+区)319p和320p具有p型导电率，是用作p沟道TFT的源区和漏区的区域。区域319p和320p除了p型杂质之外，还包含n型杂质，也起着高效吸杂区的作用，用来吸收是为沟道区的基本上本征区311p中的Ni。形成的与n沟道TFT的半导体层308n中的沟道区311分开的具有p型导电性的高浓度杂质区(p+区)317n和318n，也起着高效吸杂区的作用，用来吸收是为沟道区的基本上本征区311n中的Ni。(见图3F)
在清除抗蚀剂图形314之后，制作厚度为100～300nm的无机膜作为第一层间绝缘膜321。此实施方案模式中的第一层间绝缘膜321是用等离子体CVD方法制作的厚度为150nm的氮氧化硅膜。然后，在电炉中，于600℃下进行12小时热处理，以便热激活注入在半导体层308n和308p中的杂质元素(n型杂质元素和p型杂质元素)。用于热激活杂质元素的这一热处理二倍于用来吸收包含在用作沟道区的基本上本征区311n和311p中的不希望有的催化元素(Ni)的吸杂处理。包含在用作沟道区的基本上本征区311n和311p中的不希望有的催化元素(Ni)，于是通过热扩散被移动到用来吸杂的高效吸杂区317n、318n、319p、和320p。具有用这种方法制作的结晶硅膜的TFT，具有高的场效应迁移率，并显示出优异的电学特性，包括降低了的关断电流值。然后，在包含3％氢的氮气气氛中，于410℃下进行氢化处理1小时，以便终止半导体层中的悬挂键。(见图4A)
接着，在第一层间绝缘膜321上制作厚度为1～3μm的透明有机膜作为第二层间绝缘膜322。在此实施方案模式中，第二层间绝缘膜322是厚度为1.6μm的丙烯酸树脂膜。然后，在第二层间绝缘膜322和第一层间绝缘膜321以及第一层间绝缘膜321下方的栅绝缘膜309中，用标准光刻处理和干法腐蚀处理方法形成接触孔323。(见图4B)
接着，制作厚度为200～800nm的导电金属膜。在此实施方案中，用溅射方法形成厚度为50nm的Ti膜和厚度为500nm的Al-Ti合金膜的叠层。然后用标准光刻处理和干法腐蚀处理方法形成金属布线324。各个金属布线324通过接触孔323被分别连接到用来形成n沟道TFT的源区315n和漏区316n，并被连接到形成p沟道TFT的源区319p和漏区320p。(见图4C)
[实施方案模式3]
实施方案模式2描述了一种制造半导体器件的方法，它使用纵向生长方法来使非晶硅膜晶化。如已经指出的那样，存在着另一种能够被用来晶化非晶硅膜的方法，即横向生长方法。本实施方案模式描述一种制造半导体器件的方法，它使用横向生长方法来使非晶硅膜晶化。下面参照图5A～5F来进行此方法的具体描述。
首先，用等离子体CVD方法在玻璃衬底401上制作厚度为100nm的氮氧化硅膜作为基底膜402。然后立即制作厚度为15～70nm，最好是30～60nm的非晶硅膜403。在此实施方案模式中，等离子体CVD被用来制作厚度为50nm的非晶硅膜403，但也可以用低压CVD来代替。用等离子体CVD或低压CVD方法，在非晶硅膜403上制作了厚度为70nm的氧化硅膜作为掩模绝缘膜404。(见图5A)
用标准光刻处理和湿法腐蚀处理方法，在部分掩模绝缘膜404中形成开口区405。此处形成的开口区405是用来将催化元素(此实施方案模式也采用Ni)选择性地提供给非晶硅膜403。开口区405底部处的非晶硅膜403被暴露。然后对衬底进行氧化，以便在开口区405中的非晶硅膜403的暴露部分上形成厚度为0.5～5nm的非常薄的氧化硅膜(未示出)。在此实施方案模式中，用延续一定时间长度的甩涂工艺方法(单个晶片方法)，通过臭氧水处理来提供氧化处理。采用清洗槽的批处理臭氧水处理，可以被用于此氧化处理。也可以采用单个晶片方法或批处理过氧化氢水处理，或可以利用紫外(UV)辐照在氧气氛中产生的臭氧来氧化衬底。开口区405中的非常薄的氧化硅膜(未示出)被制作来改善催化元素溶液(典型为Ni的水溶液)对非晶硅膜403的渗透性。(见图5B)
接着，用甩涂方法，将作为催化元素溶液的Ni的水溶液涂敷到具有开口区405的掩模绝缘膜404的整个表面，以便选择性地将Ni引入到开口区405底部处的非晶硅膜403。在此实施方案模式中，所用的催化元素溶液是一种包含10ppm(重量比)的Ni的乙酸镍水溶液。通过甩涂方法来形成非常薄的含Ni层406。(见图5B)
接着，在氮气气氛中，于600℃下对非晶硅膜403进行8小时热处理，以便使薄膜403晶化，从而形成结晶硅膜407。在晶化过程中，通过开口区405选择性地引入的Ni，从开口区405向着周围区域扩散，而非晶硅膜403的晶化随着扩散的进展而进行。此晶化沿横向(平行于衬底的方向)进行，此方法在本说明书中因而被称为横向生长方法。(见图5C)
用激光辐照所得到的结晶硅膜407，以便改善结晶性。激光辐照大幅度改善了结晶硅膜407的结晶性。此实施方案模式采用脉冲振荡型KrF准分子激光器(波长为248nm)。准分子激光器不仅改善了结晶硅膜407的结晶性，而且使Ni非常容易移动。因此，激光辐照还具有改善吸杂源的吸杂效率的作用。
然后用稀释的氟酸处理衬底，以便清除已经为选择性地提供Ni而作为掩模的掩模绝缘膜404。在清除掩模绝缘膜404之后，用标准光刻处理和干法腐蚀处理方法，将结晶硅膜407图形化成用来形成n沟道TFT的半导体层408n和用来形成p沟道TFT的半导体层408p。用等离子体CVD或低压CVD方法，制作厚度为100nm的氧化硅膜作为栅绝缘膜409。在制作栅绝缘膜409之前，通过稀释的氟酸处理来清洗衬底，以便清除衬底表面上的沾污(包括天然氧化物膜)。(见图5D)
下面各个步骤的描述基本上相同于实施方案模式2中有关图3E和3F以及图4A至4C的描述。因此给出其总结性说明。
用溅射或CVD方法制作厚度为400nm的是为导电高熔点金属的W膜。用标准光刻处理和干法腐蚀处理方法，将W膜图形化成n沟道TFT的栅电极410n和p沟道TFT的栅电极410p。然后，栅电极410n和410p被用作掩模，以便用是为n型杂质的P对半导体层进行掺杂。这样形成的是具有n型导电性的高浓度杂质区(n+区)412n、413n、412p、和413p以及基本上本征区411n和411p。(见图5E)
接着形成的是抗蚀剂图形414，它将开口区置于用来形成n沟道TFT的半导体层408n中与沟道区411n分开的末端处，并将用来形成p沟道TFT的半导体层408p的整个区域设定为开口区。然后，抗蚀剂图形414和p沟道TFT的栅电极410p被用作掩模，以便用是为p型杂质的B对半导体层进行掺杂。通过掺杂处理，在用来形成p沟道TFT的半导体层408p中形成具有p型导电性的高浓度杂质区(p+区)419p和420p。在形成高浓度杂质区419p和420p的同时，位于n沟道TFT的半导体层408n中与沟道区411n分开处的抗蚀剂图形414的开口区，被用作掩模，以便形成具有p型导电性的高浓度杂质区(p+区)417n和418n。N型杂质和p型杂质的掺杂条件相同于实施方案模式2的掺杂条件。(见图5F)
然后，用图4A至4C所示的相同的工艺制作层间绝缘膜、接触孔、以及金属布线，以便完成具有n沟道TFT和p沟道TFT二者的半导体器件。
如上所述，当用横向生长方法对非晶硅膜进行晶化时，其中n型杂质(P)和p型杂质(B)都存在的高效吸杂区，亦即具有p型导电性的高浓度杂质区(p+区)417n和418n，也能够被形成在n半导体层408n中与n沟道TFT的沟道区411n分开处。当横向生长方法被用来晶化非晶硅膜时，半导体层408n和408p包含的催化元素的浓度低于采用纵向生长方法时的浓度。因此，在非晶硅膜的晶化过程中采用横向生长方法，提供了降低吸杂处理温度、缩短吸杂处理时间等提高工艺裕度的效果。
下面参照图6A至15D来详细地描述本发明的具体实施方案。
[实施方案1]
在实施方案模式2和3中，在TFT的至少部分源区和漏区中形成一个n型杂质和p型杂质二者都存在的区域，并利用这一区域的高效吸杂作用来仅仅清除沟道区中的催化元素。制造半导体器件的这些方法的特征是，借助于将引入吸杂源以形成吸杂区的步骤与用来形成源区和漏区的杂质掺杂步骤组合成一个单一的步骤而得到的被缩短了的工艺。另一方面，这些方法仅仅能够形成面积有限的吸杂区，并在吸杂效率方面还有改进的余地。本实施方案描述一种能够消除这一缺点的制造半导体器件的方法。
具体地说，根据此实施方案的方法，包括由TFT的沟道区、源区、和漏区组成的半导体层的区域，是吸杂目标区，并在吸杂目标区外围形成包含n型杂质和p型杂质二者的高效吸杂区，以便吸收吸杂目标区中的催化元素。通过吸杂处理，能够预先减少吸杂目标区中的催化元素。下面参照图6A至7C来详细描述此实施方案的方法。图6A至6F是剖面图，示出了制造工艺，而图7A至7C是图6D至6F的平面图。
首先，用等离子体CVD方法在玻璃衬底501上制作厚度为100nm的氮氧化硅膜作为基底膜502。然后立即制作厚度为15～70nm，最好是30～60nm的非晶硅膜503。在此实施方案中，等离子体CVD被用来制作厚度为50nm的非晶硅膜503，但也可以用低压CVD来代替。在制作非晶硅膜503的过程中，由于空气中氧的作用而在表面上形成天然氧化物膜504。(见图6A)
接着，非晶硅膜503被晶化。在晶化之前，借助于用稀释的氟酸对其上制作非晶硅膜503的衬底进行处理而清除非晶硅膜503表面上沾污的天然氧化物膜504。然后，用旋转加工方法(单个晶片方法)使衬底接受一定时间的臭氧水处理，以便在非晶硅膜503的表面上形成非常薄的氧化硅膜505。此非常薄的氧化硅膜505具有改善是为稍后待要用甩涂方法涂敷的催化元素溶液的Ni的水溶液的渗透性的功能。然后，用甩涂方法涂敷含有10ppm(重量比)的Ni的乙酸镍水溶液。这样形成在非晶硅膜503整个表面(准确地说是氧化硅膜505的表面)上的，是一个非常薄的含镍层506。(见图6B)
接着，在氮气气氛中，于550℃下，对非晶硅膜503进行4小时热处理，以便对膜503进行晶化并形成结晶硅膜507。用激光辐照得到的结晶硅膜507，以改善结晶性。结晶硅膜507的结晶性被激光辐照大幅度改善。此实施方案采用脉冲振荡型KrF准分子激光器(波长为248nm)。准分子激光器不仅改善了结晶硅膜507的结晶性，而且还使Ni非常容易运动。因此，激光辐照还具有改善吸杂源的吸杂效率的作用。(见图6C)
在激光辐照步骤之后，用稀释的氟酸清洗衬底，以便清除结晶硅膜507表面上非常薄的氧化硅膜505和非常薄的含镍层506。然后制作厚度为30～200nm的掩模绝缘膜508。此实施方案中的掩模绝缘膜508是用等离子体CVD方法制作的厚度为50nm的氧化硅膜。在形成抗蚀剂图形509之后，用干法腐蚀处理将不被抗蚀剂图形509覆盖的部分掩模绝缘膜508腐蚀掉。(见图6D和7A)
接着，在用抗蚀剂图形509作为掩模的情况下，用是为吸杂源的P和B对结晶硅膜507进行掺杂。磷(P)的掺杂条件包括设定加速电压为5～30kV，剂量为每平方厘米1.7×1015离子。硼(B)的掺杂条件包括设定加速电压为5～30kV，剂量为每平方厘米1.7×1015离子或以上。在此实施方案中，首先用P，然后用B对薄膜进行掺杂。此实施方案中具体的掺杂条件包括：对P掺杂，设定加速电压为10kV，剂量为每平方厘米1.7×1015离子，而对B掺杂，设定加速电压为10kV，剂量为每平方厘米2.5×1015离子。(见图6E和7B)
通过采用吸杂源(P和B)的上述掺杂处理，未被抗蚀剂图形509覆盖的区域被转变成含有高浓度P和B的高效吸杂区510。吸杂区510在掺杂过程中被离子轰击成非晶态。另一方面，被抗蚀剂图形509覆盖的区域是其中未引入吸杂源的吸杂目标区511。(见图6E和7B)
用专用脱模剂清除抗蚀剂图形509。然后在电炉中对衬底进行吸杂热处理，以便使保留在吸杂目标区511中的Ni通过热扩散而移动到吸杂区510。在此实施方案中，作为吸杂处理的热处理在氮气气氛中于550℃下进行4小时。然后，形状与抗蚀剂图形509相同并在清除抗蚀剂图形509之后留下的掩模绝缘膜508被用作掩模，以便用干法腐蚀方法来腐蚀吸杂区510中的结晶硅膜。然后用稀释的氟酸清除用作干法腐蚀掩模的掩模绝缘膜508。以这种方式，在包括n沟道TFT的半导体层512和p沟道TFT的半导体层513二者的吸杂目标区511上执行吸杂处理。(见图6F和7C)
在吸杂热处理中，由于激光辐照已经使Ni容易运动且吸杂区510已经被离子轰击变为非晶态，故进一步方便了吸杂目标区511中的Ni通过热扩散而运动。(见图6F和7C)
通过上述各个制造步骤，吸杂目标区511中，亦即包括用来形成n沟道TFT的半导体层512n和用来形成p沟道TFT的半导体层512p二者的区域中的Ni浓度被降低了。按照在实施方案模式2中的图3D至3F和图4A至4C所示的制造步骤，执行后续的各个步骤，从而完成具有n沟道TFT和p沟道TFT二者的半导体器件。
在本实施方案所示的例子中，在实施方案模式2中用来完成具有n沟道TFT和p沟道TFT二者的半导体器件的各个制造步骤之前，包括TFT的半导体层512n和512p二者的区域中的Ni被吸收了。这一吸杂步骤与实施方案模式2的源/漏吸杂加起来成为本实施方案制造方法中的二个吸杂步骤。因此，此方法甚至能够更多地降低沟道区中的Ni浓度。此实施方案中的吸杂目标区511包括用来形成n沟道TFT的半导体层512n和用来形成p沟道TFT的半导体层512p二者，但也可以在吸杂目标区中仅仅包括n沟道TFT和p沟道TFT之一。
虽然步骤数目增加了，但本实施方案的制造方法能够更多地降低TFT的Ni浓度，因而能够进一步改善n沟道TFT的电学特性(例如场效应迁移率和关断电流)以及可靠性(漏电流)。利用进一步改善的吸杂效率，降低了吸杂处理温度并缩短了吸杂处理时间。因此，此方法还能够提高吸杂处理的工艺裕度。
[实施方案2]
实施方案2示出了将实施方案模式2的半导体器件制造工艺应用于有源矩阵液晶显示器件实际制造的例子。下面参照图8A至12B来进行详细描述。
用等离子体CVD方法，在玻璃衬底601上制作厚度为50nm的第一层氮氧化硅膜602a和厚度为100nm的第二层氮氧化硅膜602b作为基底膜602。第一层和第二层基底膜具有不同的组分比。此处所用的玻璃衬底601有氧化硅玻璃、钡硼硅酸盐玻璃、铝硼硅酸盐玻璃之类制成。用等离子体CVD方法在基底膜602(602a和602b)上制作厚度为50nm的非晶硅膜603a。此实施方案使用等离子体CVD方法来制作非晶硅膜603a，但也可以采用低压CVD来代替。在制作非晶硅膜603a的过程中，空气中的碳、氧、或氮有可能混入。经验之谈是，这种混入的杂质气体引起得到的TFT的特性退化。因此，要理解的是，混入的杂质气体是阻碍晶化的一个因素。必须尽可能避免杂质气体引起的沾污，且对于碳和氮，可接受的杂质浓度具体为每立方厘米5×1017原子或更低，而对于氧，可接受的杂质浓度具体为每立方厘米1×1018原子或更低。(见图8A)
下一步是进行预热，以便晶化非晶硅膜603a。当衬底从低压CVD装置取出时，常常在非晶硅膜603a表面上形成天然氧化物膜(未示出)，从而沾污衬底。借助于用稀释的氟酸清洗非晶硅膜603a被沾污的表面，来清除天然氧化物膜(未示出)。利用臭氧水对非晶硅膜603a的表面进行氧化并形成厚度为0.5～5nm的清洁的非常薄的氧化硅膜(未示出)，非晶硅膜603a的表面被进一步处理。非常薄的氧化硅膜在稍后的甩涂步骤中具有改善Ni水溶液对非晶硅膜603a的渗透性的作用，从而使膜均匀地吸附Ni。(见图8A)
接着，用甩涂方法来涂敷是为催化元素溶液的Ni水溶液。在本实施方案中，催化元素溶液是一种含有10ppm(重量比)的Ni的乙酸镍水溶液，并用甩涂方法来涂敷。(见图8A)
为了控制非晶硅膜603a中的氢含量，使膜包含5％原子比或更少的氢，在电炉中于450℃下的氮气气氛中，对衬底进行了1小时的热处理。非晶硅膜603a于是被去氢。在去氢处理之后，立即在550℃下对衬底进行另一个4小时热处理，以便晶化非晶硅膜603a并形成结晶硅膜603b。用激光辐照得到的结晶硅膜603b，以便改善结晶性。激光辐照大幅度改善了结晶硅膜603b的结晶性。本实施方案采用脉冲振荡型KrF准分子激光器(波长为248nm)。准分子激光不仅改善了结晶硅膜603b的结晶性，而且还使Ni非常容易运动。因此，激光辐照还具有改善吸杂源的吸杂效率的作用。(见图8B)
接着，用标准光刻处理和干法腐蚀处理方法，将结晶硅膜603b图形化成用作TFT的沟道区、源区和漏区的半导体层604～608。半导体层604～608的形成可以随之以沟道掺杂，这是用来控制TFT的Vth的杂质元素(硼或磷)掺杂处理。(见图9A)
用等离子体CVD方法制作厚度为100nm的氮氧化硅膜作为栅绝缘膜609，以便覆盖半导体层604～608。在形成栅绝缘膜609之前，用稀释的氟酸来处理其中形成了天然氧化物膜(未示出)的半导体层604和608的被沾污的表面，以便清除天然氧化物膜。用溅射或CVD方法，在栅绝缘膜609上形成作为栅电极材料的导电膜。此处所用的栅电极材料最好是能够经受稍后用于吸杂以及杂质元素激活的热处理温度(550～650℃)的抗热材料。抗热材料的例子包括诸如Ta(钽)、Mo(钼)、Ti(钛)、W(钨)、和Cr(铬)之类的高熔点金属，是为高熔点金属与硅的化合物的金属硅化物、以及具有n型或p型导电性的多晶硅。此实施方案采用溅射形成的厚度为400nm的W膜作为栅电极膜610。(见图9B)
对如上所述构造的衬底执行光刻处理和干法腐蚀处理以形成栅电极。这样形成的是栅电极617～620、存储电容器电极621、以及用作源布线的电极622。在干法腐蚀之后，在干法腐蚀过程中用作掩模的抗蚀剂图形611～614，被留在栅电极617～620上。干法腐蚀之后还留下的是存储电容器电极621上的抗蚀剂图形615和用作源布线的栅电极622上的抗蚀剂图形616。由氮氧化硅膜形成的下方栅绝缘膜609被干法腐蚀减薄成形为栅绝缘膜623。(见图10A)
抗蚀剂图形611～616留在其位置上，栅电极617～620以及存储电容器电极621被用作掩模，以便进行n型低浓度掺杂，这是掺杂装置进行的第一掺杂处理。第一掺杂处理采用P作为n型杂质元素，且其掺杂条件包括将加速电压设定为60～100kV，而剂量设定为每平方厘米3×1012～3×1013离子。通过第一掺杂处理，低浓度n型杂质区(n-区)629～633被形成在栅电极617～620和存储电容器电极621外侧的半导体层604～608中。同时，用作沟道区的基本上本征区624～627被形成在栅电极617～620的正下方。半导体层608不是用来形成TFT的区域，而是用来形成存储电容器705的区域。因此，用作电容器形成电极之一的本征区628，被形成在存储电容器电极621正下方的半导体层608中。(见图10A)
然后，用专用脱模剂清洗衬底，以便清除已经被用作干法腐蚀的掩模的抗蚀剂图形611～616。在清除之后，制作用来形成在第二掺杂处理过程中待要用作掩模的n+区的抗蚀剂图形634～636，以便覆盖驱动电路706的n沟道TFT701和703中以及象素区707的象素TFT704中的栅电极617、619、和620。第二掺杂处理是用来提供TFT701、703、和704的LDD结构。作为第二掺杂处理而进行n型杂质高浓度掺杂。P被用作n型杂质元素，且掺杂条件包括将加速电压设定为60～100kV，而剂量设定为每平方厘米1.7×1015离子。通过第二掺杂处理，高浓度n型杂质区(n+区)637、639、和640被形成在抗蚀剂图形634～636外面的半导体层604、606、和607中。利用高浓度n型杂质区(n+区)637、639和640的形成，先前形成的低浓度杂质区(n-区)629、631和632被分成高浓度杂质区(n+区)637、639和640以及低浓度杂质区(n-区)642～644。这样形成的是具有LDD结构的源区和漏区。(见图10B)
在栅电极618和存储电容器电极621被分别用作702和705的掩模的情况下，对不是LDD结构形成区的驱动电路706的p沟道TFT702以及象素部分707的存储电容器705进行掺杂。结果，高浓度n型杂质区(n+区)638被形成在栅电极618外面的半导体层605中，且高浓度n型杂质区(n+区)641被形成在存储电容器电极621外面的半导体层608中。(见图10B)
接着用标准光刻处理形成的是抗蚀剂图形645～653，它将用来形成p沟道TFT702的半导体层605和用来形成存储电容器705的半导体层608设定为开口区，并将开口区置于用来形成n沟道TFT701和703以及象素TFT704的半导体层604、606和607中与沟道区624、626和627分开的末端。然后，抗蚀剂图形645～653被用作掺杂装置的第三掺杂处理时的p型杂质高浓度掺杂的掩模。通过第三掺杂处理，在栅电极618用作掩模的情况下，用来形成p沟道TFT702的半导体层605被是为p型杂质的B掺杂。结果，具有p型导电性的高浓度杂质区(p+区)654被形成在栅电极618外面的半导体层605中。高浓度杂质区(p+区)654已经被是为n型杂质的P掺杂过。但高浓度杂质区(p+区)654在第三掺杂处理中被剂量为每平方厘米2.5×1015离子的高浓度B掺杂，从而具有p型导电性并用作源区和漏区。在用来形成存储电容器705的区域中，具有p型导电性的高浓度杂质区(p+区)655被相似地形成在存储电容器电极621外面的半导体层608中。(见图11A)
高浓度杂质区(p+区)654和655包含P和B二者，也用作高效吸杂区，用来吸收用作p沟道TFT702的沟道区的本征区625中和用作电容器形成电极之一的本征区628中的Ni。(见图11A)
在形成具有p型导电性的高浓度杂质区(p+区)654和655的同时，具有p型导电性的高浓度杂质区(p+区)656～658被形成在用来形成n沟道TFT701和703以及象素TFT704的半导体层604、606和607中与沟道区624、626和627分开处。高浓度杂质区(p+区)656～658也包含P和B二者，因而用作高效吸杂区，用来吸收用作沟道区的基本上本征区624、626和627中的Ni。利用高浓度杂质区(p+区)656～658的形成，先前形成的高浓度n型杂质区(n+区)637、639和640被分成具有p型导电性的高浓度杂质区(p+区)656～658以及具有n型导电性的高浓度杂质区(n+区)659～661。(见图11A)
在清除抗蚀剂图形645～653之后，用等离子体CVD方法制作厚度为150nm的氮氧化硅膜作为第一层间绝缘膜662。然后在电炉中于550℃下进行4小时热处理，以便热激活注入在半导体层604～608中的杂质元素(P和B)。此热激活杂质元素的热处理二倍于吸杂处理。通过热处理，包含在用作沟道区的基本上本征区624～627中以及用作电容器形成电极之一的本征区628中的Ni，被半导体层604～608中含有P和B二者的上述高效吸杂区吸收。此热激活处理可以先于第一层间绝缘膜662的制作。但若栅电极或其它布线材料的抗热性低，则最好在激活之前首先形成第一层间绝缘膜662。然后，在含有3％的氢的氮气气氛中，于410℃下，对半导体层604～608进行1小时氢化处理，以终止半导体层中的悬挂键。(见图11B)
接着，在第一层间绝缘膜662上形成厚度为1.6μm的丙烯酸树脂膜作为第二层间绝缘膜663。然后用标准光刻处理和干法腐蚀处理来形成接触孔，以便贯穿第二层间绝缘膜663和第一层间绝缘膜662以及第一层间绝缘膜662下方的栅绝缘膜623。接触孔被连接到用作源布线的栅电极622，并被连接到高浓度杂质区659～661以及654和655。(见图12A)
接着，导电金属布线664～669被制作成电连接到驱动电路706的高浓度杂质区654、659和660。同一种导电材料被用来形成象素区707的连接电极670、672和673以及栅布线671。本实施方案采用厚度为50nm的Ti膜和厚度为500nm的Al-Ti合金膜的叠层来形成金属布线664～669、连接电极670、672和673、以及栅布线671。连接电极670被制作成通过杂质区661电连接用作源布线的电极622与象素TFT704。连接电极672被电连接到象素TFT704的杂质区661。连接电极673被电连接到存储电容器705的杂质区655。栅布线671将象素TFT704的多个栅电极620彼此电连接。诸如ITO(氧化铟锡)膜的透明导电膜被制作成厚度为80～120nm，并接受光刻处理和腐蚀处理，以便形成象素电极674。象素电极674通过连接电极672被电连接到用作象素TFT704的源区和漏区的杂质区661。象素电极674还通过连接电极673被电连接到存储电容器705的杂质区655。(见图12B)
利用上述制造工艺，能够制造一种有源矩阵液晶显示器件，其中的n沟道TFT具有LDD结构，而p沟道TFT具有单漏结构。在这种有源矩阵液晶显示器件的具有LDD结构的n沟道TFT中，包含n型杂质(P)和p型杂质(B)二者的高效吸杂区，被制作在半导体层中与半导体层的沟道区分开，这是本发明的特征。用此方法制造的有源矩阵液晶显示器件，通过简单的工艺，不仅在p沟道TFT中，而且在n沟道TFT中吸收沟道区的催化元素的过程中，能够具有改进了的效率。因此，本发明能够改善n沟道TFT和p沟道TFT的电学特性，例如场效应迁移率和关断电流。
[实施方案3]
本发明涉及到诸如使用含硅的结晶半导体膜的TFT的半导体器件及其制造方法，并可应用于各种有源矩阵液晶显示器件及其制造方法。因此，本发明能够被应用于通常以有源矩阵液晶显示器件作为其显示媒质的各种领域的电子设备。此处参照图14A至16C来描述这些电子设备的具体例子。这些电子设备是摄像机、数码相机、投影仪(背投投影仪或正投投影仪)、头戴式显示器(风镜式显示器)、游戏机、车辆导航系统、个人计算机、便携式信息终端(例如移动计算机、便携式电话、电子记事本)、等等。
图14A示出了个人计算机，它包含主体1001、图像输入单元1002、显示器件1003、以及键盘1004。本发明可应用于显示器件1003和其它电路。
图14B示出了数码相机，它包含主体1101、显示器件1102、声音输入单元1103、操作开关1104、电池1105、以及图像接收单元1106。本发明可应用于显示器件1102和其它电路。
图14C示出了移动计算机，它包含主体1201、相机单元1202、图像接收单元1203、操作开关1204、以及显示器件1205。本发明可应用于显示器件1205和其它电路。
图14D示出了风镜式显示器，它包含主体1301、显示器件1302、以及镜臂1303。本发明可应用于显示器件1302和其它电路。
图14E示出了采用其中记录了程序的记录媒质(以下简称为记录媒质)的游戏机。此游戏机包含主体1401、显示器件1402、扬声器单元1403、记录媒质1404、以及操作开关1405。此装置用作记录媒质DVD、CD等，用来听音乐、玩视频游戏、以及在互连网上冲浪。本发明可应用于显示器件1402和其它电路。
图14F示出了便携式电话，它包含显示屏1501、操作板1502、连接器单元1503、显示单元1504、声音输出单元1505、操作键1506、电源开关1507、声音输入单元1508、以及天线1509。显示屏1501被连接器单元1503连接到操作屏1502。其上放置显示屏1501的显示单元1504的平面与其上放置操作板1502的操作键1506的平面之间形成的角度θ，能够在连接器单元1503处任意改变。本发明可应用于显示单元1504。(见图14A至14F)
图15A示出了正投投影仪，它包含光源光学系统和显示器件1601和屏幕1602。本发明可应用于显示器件1601和其它电路。
图15B示出了背投投影仪，它包含主体1701、光源光学系统和显示器件1702、平面镜1703和1704、以及屏幕1705。本发明可应用于显示器件1702和其它电路。
图15C示出了图15A中的光源光学系统和显示器件1601或图15B中的光源光学系统和显示器件1702的结构的例子。光源光学系统和显示器件1601和1702包含光源光学系统1801、平面镜1802和1804～1806、分色镜1803、光学系统1807、显示器件1808、相位差片1809、以及投影光学系统1810。投影光学系统1810包含多个配备有投影透镜的光学透镜。此结构由于使用了3个显示器件1808而被称为3片型。在图15C中箭头所示的光路中，可以任意提供光学透镜、具有偏振功能的膜、用来调整相位差的膜、或红外膜。
图15D示出了图15C中的光源光学系统1801的结构例子。在此实施方案中，光源光学系统1801包含反射器1811、光源1812、透镜矩阵1813和1814、偏振转换元件1815、以及聚光镜1816。图15D所示的光源光学系统仅仅是例子，本发明不局限于此。例如，光源光学系统可以任意配备有光学透镜和具有偏振功能的膜、用来调整相位差的膜、或红外膜。(见图15A至15D)
图16A示出了单片型的例子。图16A的光源光学系统和显示器件包含光源光学系统1901、显示器件1902、投影光学系统1903、以及相位差片1904。投影光学系统1903包含多个配备有投影透镜的光学透镜。图16A的光源光学系统和显示器件能够被应用于图15A和15B的光源光学系统和显示器件1601和1702。图15D所示的光源光学系统能够被用于光源光学系统1901。显示器件1902具有滤色器(未示出)，以便显示彩色图像。
图16B示出了图16A的光源光学系统和显示器件的应用例子。在此例子中，旋转RGB滤色盘1905被用来代替滤色器，以便显示彩色图像。图16B的光源光学系统能够被用于图15A和15B的光源光学系统和显示器件1601和1702。
图16C所示的光源光学系统和显示器件被称为滤色器弱单片型。这种类型借助于提供具有微透镜阵列1915的显示器件1916，并利用分色镜(绿色)1912、分色镜(红色)1913和分色镜(蓝色)1914，来显示彩色图像。投影光学系统1917包含多个配备有投影透镜的光学透镜。图16C的光源光学系统能够被用于图15A和15B的光源光学系统和显示器件1601和1702。除了具有光源之外还具有耦合透镜和准直透镜的光学系统，可以被用作光源光学系统1911。
如上所述，本发明的半导体器件及其制造方法的应用范围是非常广泛的。因此，本发明可应用于具有有源矩阵液晶显示器件的各种领域的电子设备。
本发明改善了在n沟道TFT沟道区中吸收催化元素的效率(此效率劣于p沟道TFT的吸杂效率)，并具有下列效果。
(效果1)本发明能够解决n沟道TFT沟道区中催化元素的吸杂效率劣于p沟道TFT的吸杂效率的问题，因而能够改善n沟道TFT的电学特性和可靠性。(效果2)n沟道TFT沟道区中催化元素吸杂效率的改善，对于降低吸杂处理温度和缩短吸杂处理时间是有优点的，本发明因而能够提高吸杂处理的工艺裕度。(效果3)n沟道TFT沟道区中催化元素吸杂效率的改善，能够改善包含多个TFT的液晶显示器件的质量。

Claims (23)

1.一种半导体器件，它包含：
衬底上的结晶半导体层，此结晶半导体层包含使半导体膜加速晶化的催化元素；以及
其间插入栅绝缘膜的邻近结晶半导体层的栅电极，
其中结晶半导体层至少具有沟道区、邻近沟道区的包含n型杂质元素的第一区、以及邻近第一区的包含p型杂质元素的第二区。
2.一种半导体器件，它包含：
衬底上的结晶半导体层，此结晶半导体层包含使半导体膜加速晶化的催化元素；
其间插入栅绝缘膜的邻近结晶半导体层的栅电极，
至少覆盖栅电极和结晶半导体层的层间绝缘膜；以及
层间绝缘膜中的接触孔，
其中结晶半导体层至少具有沟道区、邻近沟道区的包含n型杂质元素的第一区、以及邻近第一区的包含p型杂质元素的第二区，且
其中接触孔被制作成达及第一区。
3.一种半导体器件，它包含：
衬底上的第一和第二结晶半导体层，此第一和第二结晶半导体层包含使半导体膜加速晶化的催化元素；
其间插入栅绝缘膜的各邻近第一和第二结晶半导体层的第一和第二栅电极，
其中第一结晶半导体层至少具有沟道区、邻近沟道区的包含n型杂质元素的第一区、以及邻近第一区的包含p型杂质元素的第二区，且
其中第二结晶半导体层至少具有沟道区、邻近沟道区的包含n型杂质元素和p型杂质元素的第三区。
4.一种半导体器件，它包含：
衬底上的第一和第二结晶半导体层，此第一和第二结晶半导体层包含使半导体膜加速晶化的催化元素；
其间插入栅绝缘膜的各邻近第一和第二结晶半导体层的第一和第二栅电极；
至少覆盖第一和第二结晶半导体层以及第一和第二栅电极的层间绝缘膜；
层间绝缘膜中的接触孔；
其中第一结晶半导体层至少具有沟道区、邻近沟道区的包含n型杂质元素的第一区、以及邻近第一区的包含p型杂质元素的第二区，
其中第二结晶半导体层至少具有沟道区、邻近沟道区的包含n型杂质元素和p型杂质元素的第三区，且
其中接触孔被制作成达及第一区。
5.一种半导体器件，它包含：
衬底上的结晶半导体层，此结晶半导体层包含使半导体膜加速晶化的催化元素；以及
其间插入栅绝缘膜的邻近结晶半导体层的栅电极，
其中结晶半导体层至少具有沟道区、邻近沟道区的包含n型杂质元素的第一区、以及邻近第一区的包含p型杂质元素的第二区，且
其中第二区包含浓度高于第一区的催化元素。
6.一种半导体器件，它包含：
衬底上的结晶半导体层，此结晶半导体层包含使半导体膜加速晶化的催化元素；
其间插入栅绝缘膜的邻近结晶半导体层的栅电极，
至少覆盖栅电极和结晶半导体层的层间绝缘膜；以及
层间绝缘膜中的接触孔，
其中结晶半导体层至少具有沟道区、邻近沟道区的包含n型杂质元素的第一区、以及邻近第一区的包含p型杂质元素的第二区，
其中第二区包含浓度高于第一区的催化元素，且
其中接触孔被制作成达及第一区。
7.一种半导体器件，它包含：
衬底上的第一和第二结晶半导体层，此第一和第二结晶半导体层包含使半导体膜加速晶化的催化元素；
其间插入栅绝缘膜的各邻近第一和第二结晶半导体层的第一和第二栅电极，
其中第一结晶半导体层至少具有沟道区、邻近沟道区的包含n型杂质元素的第一区、以及邻近第一区的包含p型杂质元素的第二区，且
其中第二区包含浓度高于第一区的催化元素，且
其中第二结晶半导体层至少具有沟道区、邻近沟道区的包含n型杂质元素和p型杂质元素的第三区。
8.一种半导体器件，它包含：
衬底上的第一和第二结晶半导体层，此第一和第二结晶半导体层包含使半导体膜加速晶化的催化元素；
其间插入栅绝缘膜的各邻近第一和第二结晶半导体层的第一和第二栅电极；
至少覆盖第一和第二结晶半导体层以及第一和第二栅电极的层间绝缘膜；
层间绝缘膜中的接触孔；
其中第一结晶半导体层至少具有沟道区、邻近沟道区的包含n型杂质元素的第一区、以及邻近第一区的包含p型杂质元素的第二区，
其中第二区包含浓度高于第一区的催化元素，
其中第二结晶半导体层至少具有沟道区、邻近沟道区的包含n型杂质元素和p型杂质元素的第三区，且
其中接触孔被制作成达及第一区。
9.根据权利要求1至8中任何一个的半导体器件，其中催化元素包含选自由Fe、Co、Ni、Pd、Pt、Cu和Au组成的组中的至少一种元素。
10.根据权利要求1至8中任何一个的半导体器件，其中p型杂质元素包含选自由B、Al、Ga和In组成的组中的至少一种元素。
11.根据权利要求1至8中任何一个的半导体器件，其中n型杂质元素包含选自由P、As和Sb组成的组中的至少一种元素。
12.根据权利要求1至8中任何一个的半导体器件，其中p型杂质元素的浓度是n型杂质元素的浓度的1～3倍。
13.根据权利要求1至8中任何一个的半导体器件，其中半导体器件是选自由个人计算机、摄像机、移动计算机、风镜式显示器、采用记录媒质的游戏机、便携式电话和投影仪组成的组中的至少一种。
14.一种制造半导体器件的方法，它包含：
在衬底上形成含硅的半导体膜；
对半导体膜提供加速半导体膜晶化的催化元素；
用热处理方法对提供有催化元素的半导体膜进行晶化；
将被晶化的半导体膜刻蚀成半导体层；
形成栅绝缘膜插入其间的邻近半导体层的栅电极；
用栅电极作为掩模，将n型杂质元素掺入到半导体层的第一部分中；
利用抗蚀剂图形，将p型杂质元素掺入到与半导体层的沟道区分开的第二部分中；以及
利用热处理，借助于将催化元素吸收到第一和第二部分中而降低沟道区中的催化元素的浓度。
15.一种制造半导体器件的方法，它包含：
在衬底上形成含硅的半导体膜；
对半导体膜提供加速半导体膜晶化的催化元素；
用热处理方法对提供有催化元素的半导体膜进行晶化；
将被晶化的半导体膜刻蚀成第一半导体层和第二半导体层；
形成栅绝缘膜插入其间的各邻近第一和第二半导体层的第一栅电极和第二栅电极；
用第一和第二栅电极作为掩模，将n型杂质元素掺入到第一半导体层的第一部分和第二半导体层的第二部分中；
利用抗蚀剂图形，将p型杂质元素掺入到与第一半导体层的沟道区分开的第二部分和第三部分中；以及
利用热处理，借助于将催化元素吸收到第一和第三部分中而降低至少沟道区中的催化元素的浓度。
16.一种制造半导体器件的方法，它包含：
在衬底上形成含硅的半导体膜；
对半导体膜提供加速半导体膜晶化的催化元素；
用热处理方法对提供有催化元素的半导体膜进行晶化；
将被晶化的半导体膜刻蚀成半导体层；
形成栅绝缘膜插入其间的邻近半导体层的栅电极；
用栅电极作为掩模，将n型杂质元素掺入到半导体层的第一部分中；
利用抗蚀剂图形，将p型杂质元素掺入到与半导体层的沟道区分开的第二部分中；以及
利用热处理，借助于将催化元素分凝到第一和第二部分中而降低沟道区中的催化元素的浓度。
17.一种制造半导体器件的方法，它包含：
在衬底上形成含硅的半导体膜；
对半导体膜提供加速半导体膜晶化的催化元素；
用热处理方法对提供有催化元素的半导体膜进行晶化；
将被晶化的半导体膜刻蚀成第一半导体层和第二半导体层；
形成栅绝缘膜插入其间的各邻近第一和第二半导体层的第一栅电极和第二栅电极；
用第一和第二栅电极作为掩模，将n型杂质元素掺入到第一半导体层的第一部分和第二半导体层的第二部分中；
利用抗蚀剂图形，将p型杂质元素掺入到与第一半导体层的沟道区分开的第二部分和第三部分中；以及
利用热处理，借助于将催化元素分凝到第一和第三部分中而降低至少沟道区中的催化元素浓度。
18.根据权利要求14至17中任何一个的制造半导体器件的方法，其中催化元素包含选自由Fe、Co、Ni、Pd、Pt、Cu和Au组成的组中的至少一种元素。
19.根据权利要求14至17中任何一个的半导体器件，其中p型杂质元素包含选自由B、Al、Ga和In组成的组中的至少一种元素。
20.根据权利要求14至17中任何一个的半导体器件，其中n型杂质元素包含选自由P、As和Sb组成的组中的至少一种元素。
21.根据权利要求14至17中任何一个的制造半导体器件的方法，其中p型杂质元素的剂量是每平方厘米1×1014～3×1016原子，而n型杂质元素的剂量是每平方厘米1×1014～1×1016原子。
22.根据权利要求14至17中任何一个的半导体器件，其中p型杂质元素的剂量是n型杂质元素的剂量的1～3倍。
23.根据权利要求14至17中任何一个的制造半导体器件的方法，其中半导体器件是选自由个人计算机、摄像机、移动计算机、风镜式显示器、采用记录媒质的游戏机、便携式电话和投影仪组成的组中的至少一种。
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