CN1306590C - 采用牺牲金属氧化物层形成双镶嵌金属互连的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 95
- 229910044991 metal oxide Inorganic materials 0.000 title claims abstract description 90
- 150000004706 metal oxides Chemical class 0.000 title claims abstract description 90
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 27
- 239000002184 metal Substances 0.000 title claims abstract description 27
- 230000009977 dual effect Effects 0.000 title claims abstract description 18
- 239000010410 layer Substances 0.000 claims abstract description 225
- 239000011229 interlayer Substances 0.000 claims abstract description 62
- 239000004065 semiconductor Substances 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000011241 protective layer Substances 0.000 claims description 48
- 229920002120 photoresistant polymer Polymers 0.000 claims description 43
- 238000005530 etching Methods 0.000 claims description 34
- 230000015572 biosynthetic process Effects 0.000 claims description 27
- 239000011248 coating agent Substances 0.000 claims description 8
- 238000000576 coating method Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- 239000005360 phosphosilicate glass Substances 0.000 claims description 7
- 239000005368 silicate glass Substances 0.000 claims description 7
- 239000006117 anti-reflective coating Substances 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical group CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 3
- 229910052731 fluorine Inorganic materials 0.000 claims description 3
- 239000011737 fluorine Substances 0.000 claims description 3
- 238000002360 preparation method Methods 0.000 claims description 3
- 230000002708 enhancing effect Effects 0.000 claims 1
- 239000000203 mixture Substances 0.000 claims 1
- 238000000059 patterning Methods 0.000 abstract description 2
- 238000005516 engineering process Methods 0.000 description 18
- 238000001259 photo etching Methods 0.000 description 11
- 230000004888 barrier function Effects 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 239000011358 absorbing material Substances 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 238000002310 reflectometry Methods 0.000 description 7
- 239000013078 crystal Substances 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 238000011049 filling Methods 0.000 description 5
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 5
- 229910010271 silicon carbide Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 210000004276 hyalin Anatomy 0.000 description 4
- 229920000620 organic polymer Polymers 0.000 description 4
- 125000005375 organosiloxane group Chemical group 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005868 electrolysis reaction Methods 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- -1 hydrogen siloxane Chemical class 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000003245 coal Substances 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明披露一种采用牺牲金属氧化物层形成双镶嵌金属互连的方法。该方法包括制备半导体衬底。层间绝缘层形成在半导体衬底上，预通孔是通过对层间绝缘层形成图案而形成的。牺牲通孔保护层形成在具有预通孔的半导体衬底上，以填充预通孔并覆盖层间绝缘层的上表面。牺牲金属氧化物层形成在牺牲通孔保护层上，对牺牲金属氧化物层形成图案，以形成具有开口的牺牲金属氧化物图案，该开口横过预通孔并暴露牺牲通孔保护层。使用牺牲金属氧化物图案作为蚀刻掩模，蚀刻牺牲通孔保护层和层间绝缘层，以形成位于层间绝缘层内的槽。
Description
相关申请的互相参考
本申请要求于2003年12月3日申请的韩国专利申请2003-87351的益处，在此整体引入其内容作为参考。
技术领域
本发明涉及形成半导体器件的方法，以及更具体地，涉及采用牺牲金属氧化物层形成双镶嵌金属互连(dual damascene metal interconnection)的方法
背景技术
随着半导体器件集成度的增加，金属互连制造工艺对半导体器件可靠性的影响变得越来越重要。金属互连与RC延迟、EM(电迁移)等问题有关。解决这些问题的方法之一就是在半导体器件上使用铜互连和低κ介电层，以及使用镶嵌工艺形成铜互连。
双镶嵌工艺包括：形成使下层互连(lower interconnection)暴露的通孔(via hole)和截断通孔上部的槽(trench)，用铜等金属材料填充通孔和槽，以及通过化学机械抛光(CMP)工艺同时形成金属互连和通孔塞(via plug)。双镶嵌金属互连是指通过该双镶嵌工艺形成金属互连。
此外，首先形成通孔，接着形成槽的双镶嵌工艺可称为先通孔的双镶嵌(via first dual damascene，VFDD)工艺。然而，与仅形成通孔或槽的普通光刻法(photolithography process)相比，VFDD工艺可能导致缺少光刻法的工艺容限(process margin)。特别地，形成通孔之后，形成槽的光刻法的工艺容限被认为有问题。而且，在槽形成过程中，通过通孔暴露的下层互连中可能产生蚀刻损伤。
防止下层互连的蚀刻损伤以及增加光刻法工艺容限的方法描述于Hussein等人的美国专利6329118中，其名称为“Method for patterning dualdamascene interconnects using a sacrificial light absorbing material”。
在美国专利6329118公开的方法中，形成在绝缘层内的通孔填充有牺牲光吸收材料，并且光致抗蚀剂图案形成在牺牲光吸收材料上，以形成槽。然后，使用光致抗蚀剂图案作为蚀刻掩模，蚀刻牺牲光吸收材料和绝缘层，以形成槽。
在光刻法的曝光步骤中，牺牲光吸收材料减少了衬底的反射率，并改进了控制临界尺寸(CD)和CD均匀性的能力。而且，可以在与干法蚀刻绝缘层基本上相同的速率下干法蚀刻牺牲光吸收材料，以及在显著大于湿法蚀刻绝缘层的速率下湿法蚀刻牺牲光吸收材料。因此，可在形成槽的过程中，保护通过通孔暴露的下层互连。
然而，随着半导体器件的集成度进一步增加，槽的间距进一步减小。在设计规则为90纳米或更小的情况下，难以仅在使用KrF激光的曝光步骤中形成具有合适间距的光致抗蚀剂图案。而且，为了使用光致抗蚀剂图案作为蚀刻掩模蚀刻绝缘层，要求光致抗蚀剂层具有高于预定水平的厚度。因此，导致上述使用KrF激光的光刻法缺少工艺容限，例如分辨率和聚焦深度(DOF)。为遵守这点，已经采用使用ArF激光的光刻法。与常规使用KrF激光的光刻法相比，使用ArF激光的光刻法在改进分辨率和允许更精细光致抗蚀剂图案的形成是有利的。然而，ArF生成的光致抗蚀剂层比KrF生成的光致抗蚀剂层的耐蚀刻性低。因此，使用光致抗蚀剂图案作为蚀刻掩模形成槽的蚀刻工艺不能提供所需的工艺容限。
因此，从最近高集成半导体器件的发展趋势可知，通过美国专利6329118中公开的方法，使用光致抗蚀剂图案作为蚀刻掩模形成槽的双镶嵌工艺不能同时保证光刻法和蚀刻工艺的工艺容限。
发明内容
因此，本发明提供形成双镶嵌金属互连的方法，该方法同时改进了用于形成槽的光刻法和蚀刻工艺的工艺容限，而无需调整通孔和槽的其它工艺。
本发明示例性的实施方案提供采用牺牲金属氧化物层形成双镶嵌金属互连的方法。
本发明涉及形成双镶嵌金属互连的方法。该方法包括制备半导体衬底(semiconductor substrate)。层间绝缘层(interlayer insulating layer)形成在半导体衬底上，并且对层间绝缘层形成图案，以形成预通孔(preliminary via)。在具有预通孔的半导体衬底上形成牺牲通孔保护层(sacrificial via protectinglayer)，以填充预通孔和覆盖层间绝缘层的上表面。牺牲金属氧化物层形成在牺牲通孔保护层上，并且对牺牲金属氧化物层形成图案，以形成具有开口的牺牲金属氧化物图案，该开口横过(corss over)预通孔并暴露牺牲通孔保护层。使用牺牲金属氧化物图案作为蚀刻掩模蚀刻牺牲通孔保护层和层间绝缘层，以形成位于层间绝缘层的槽。
根据本发明，因为在形成牺牲金属氧化物图案的光刻法中可使用ArF激光，所以可保证光刻法的工艺容限；以及因为在使用牺牲金属氧化物图案作为蚀刻掩模可形成槽，所以可保证蚀刻工艺的工艺容限。
根据示例性的实施方案，除去牺牲金属氧化物图案和牺牲通孔保护层以暴露层间绝缘层的上表面和预通孔的底表面。然后，蚀刻预通孔的暴露底表面，以形成暴露半导体衬底的最终通孔。扩散阻挡层和晶种层(seed layer)依序形成在具有最终通孔的半导体衬底上，以及铜层形成在具有晶种层的半导体衬底上，以填充最终通孔和槽的空白空间(empty space)。然后，依序平整(planarize)铜层、晶种层和扩散阻挡层以形成双镶嵌金属互连，直到暴露出层间绝缘层的上表面。
在一个实施方案中，可进一步在牺牲金属氧化物层上形成封盖层(capping layer)。封盖层起到减少牺牲金属氧化物层的反射率，以及改进控制CD和CD均匀性的能力的作用。形成的封盖层优选具有100-500的厚度。此外，当对牺牲金属氧化物层形成图案时，也可一起对封盖层形成图案，以形成封盖层图案。优选在形成槽的过程中除去封盖层图案。
优选地，在形成层间绝缘层之前，可形成蚀刻阻挡层。蚀刻阻挡层可包括氮化硅(SiN)层、碳化硅(SiC)层或硅碳氮化物(SiCN)层。蚀刻阻挡层起到在预通孔形成的过程中防止半导体衬底上蚀刻损伤的作用。
此外，层间绝缘层优选由低κ介电层制成，所述低κ介电层对蚀刻阻挡层具有蚀刻选择性。层间绝缘层可由碳氧化硅层(SiOC)或二氧化硅层(SiO2)制成，例如由FSG(氟掺杂的硅酸盐玻璃)层、PSG(磷硅酸盐玻璃)层、USG(未掺杂的硅酸盐玻璃)层、BPSG(硼磷硅酸盐玻璃)层、PE-TEOS(等离子体增强的四乙基原硅酸盐)层制成，或可通过层叠上述层而制成。此外，层间绝缘层可由低介电常数的有机聚合物制成。
此外，牺牲通孔保护层可优选由旋涂沉积(SOD)层制成，所述旋涂沉积层是在基本上与层间绝缘层的干法蚀刻速率相等的干法蚀刻速率下干法蚀刻而形成的，以及对层间绝缘层具有显著高的湿法蚀刻选择性。即使具有小的沉积厚度，SOD层也可填充预通孔，以及具有良好的平整特性，从而增加了光刻法的工艺容限。优选地，SOD层可由氢硅氧烷层、有机硅氧烷层或SOP(旋涂聚合物)层制成，更优选可由HSQ(氢倍半硅氧烷)或MSQ(甲基倍半硅氧烷)制成。
在一个实施方案中，牺牲金属氧化物层在可见光波长区域是透明的。牺牲金属氧化物层可由氧化铝(Al2O3)层、铟锡氧化物(InSnO)层、氧化钽(Ta2O5)层、氧化镧(La2O3)层或氧化铪(HfO2)层制成，或者通过层叠上述至少两层而制成。更优选地，牺牲金属氧化物层由Al2O3层制成。
此外，形成的牺牲金属氧化物层可具有200-1000的厚度。随着牺牲金属氧化物层厚度的减小，对牺牲金属氧化物层形成图案的光刻法的工艺容限可能增加。
在一个实施方案中，该方法进一步包括在牺牲金属氧化物层上形成光致抗蚀剂层以及使用ArF激光曝光并显影光致抗蚀剂层，以形成具有横过预通孔的开口的光致抗蚀剂图案。可通过使用光致抗蚀剂图案作为蚀刻掩模蚀刻牺牲金属氧化物层，对牺牲金属氧化物层形成图案。
在一个实施方案中，该方法进一步包括在形成牺牲金属氧化物层之后，在牺牲金属氧化物层上形成有机底部抗反射涂层(BARC)。可在形成槽前，除去有机BARC。可使用灰化工艺除去有机BARC。
在一个实施方案中，该方法进一步包括在形成有机BARC之前，在牺牲金属氧化物层上形成封盖层。封盖层可由选自多晶硅、FSG、PSG、USG、PE-TEOS、SiOC、SiN、SiON、SiC和SiCN层中的一种材料层制成。牺牲金属氧化物图案和牺牲通孔保护层的去除是优选通过使用HF溶液为蚀刻剂一起湿法蚀刻牺牲金属氧化物图案和牺牲通孔保护层而进行的。具体地，如果牺牲通孔保护层是由氢硅氧烷层，例如HSQ制成的，则可通过使用HF溶液为蚀刻剂一起湿法蚀刻牺牲金属氧化物图案和牺牲通孔保护层，以除去它们。因此，可简化除去牺牲金属氧化物图案和牺牲通孔保护层的工艺。然而，如果牺牲通孔保护层是由有机硅氧烷层，例如MSQ或有机聚合物制成的，则仅通过使用HF溶液为蚀刻剂可能不能除去牺牲通孔保护层。在这种情况下，可使用HF溶液为蚀刻剂除去牺牲金属氧化物图案，然后使用有机剥离剂除去牺牲通孔保护层。
附图说明
如附图中所示，从本发明优选实施方案的更详细描述中，本发明的上述目的和其它目的、特征和优点将是显而易见的，附图中相同的附图标记在全部视图中表示相同的部件。附图不是必需地放大，而是强调对本发明原理的说明。
图1是说明根据本发明的实施方案形成双镶嵌金属互连的方法的顺序流程图。
图2-11是说明根据本发明的实施方案形成双镶嵌金属互连的方法的剖视图。
具体实施方式
以下将参考附图，更完整地描述本发明，其中显示了本发明的优选实施方案。为清楚说明，对附图中层的厚度和区域进行了放大。
图1是说明根据本发明的实施方案形成双镶嵌金属互连的方法的顺序流程图，以及图2-11是根据图1的顺序流程图说明形成双镶嵌金属互连的方法的剖视图。
参考图1和2，制备了具有下层互连53的半导体衬底51(图1的步骤1)。下层互连53可使用镶嵌工艺形成。此外，下层互连53可为铜互连，以及扩散阻挡层(未显示)可形成在铜互连53的侧壁和底部上。
此外，半导体衬底51可具有分离的器件，例如晶体管(未显示)或电容器(未显示)。
层间绝缘层57形成在半导体衬底51上(图1的步骤3)。在形成层间绝缘层57之前，可首先形成蚀刻阻挡层55。在下层互连53是铜互连的情况下，蚀刻阻挡层55可起到阻挡层的作用，该阻挡层抑制铜原子向外扩散至其它层。而且，蚀刻阻挡层55起到保护下层互连53免受蚀刻损伤的作用，而蚀刻损伤可能发生在随后的工艺中。因此，蚀刻阻挡层55优选形成包括材料层，例如SiN、SiC或SiCN。一般地，因为蚀刻阻挡层55可具有高介电常数，所以优选地，形成的蚀刻阻挡层55具有尽可能薄的厚度，但是足够厚以起到阻挡层的作用。形成的蚀刻阻挡层55具有500-1000的厚度；更优选地，具有600-800的厚度。
层间绝缘层57起到将互连彼此分开的作用。层间绝缘层57可由低κ介电层制成，以减少RC延迟，以顺从越来越高集成化的半导体器件的近期需要。此外，层间绝缘层57可对蚀刻阻挡层55具有蚀刻选择性。
层间绝缘层57可由诸如FSG、PSG、USG、BPSG、PE-TEOS层等SiOC层或SiO2层形成，以及层间绝缘层57可通过层叠上述层中至少两层而制成。此外，层间绝缘层57可由低介电常数的有机聚合物，如SiLK制成。
第一光致抗蚀剂层形成在层间绝缘层57上。然后，对第一光致抗蚀剂层曝光并显影，以形成第一光致抗蚀剂图案61，该第一光致抗蚀剂图案61具有位于下层互连53上方的开口61a。在形成第一光致抗蚀剂层之前，可形成底部抗反射涂层(BARC)59。BARC59优选由有机材料制成。因此，BARC59通过下层互连53上方的开口61a而暴露出来。
参考图1和3，使用第一光致抗蚀剂图案61作为蚀刻掩模依序蚀刻BARC59和层间绝缘层57，以形成预通孔63(图1的步骤5)。通过预通孔63，可暴露出蚀刻阻挡层55。
层间绝缘层57可由对蚀刻阻挡层55具有蚀刻选择性的材料层制成。因此，蚀刻阻挡层55可保留在下层互连53之上。因而，在形成预通孔63的过程中，可防止下层互连53的蚀刻损伤。
在层间绝缘层57是由SiO2层或SiOC层制成的情况下，在形成预通孔63之后，例如，可使用灰化工艺除去第一光致抗蚀剂图案61和BARC59。在BARC59是由有机材料制成的情况下，可使用灰化工艺同时除去第一光致抗蚀剂图案61和BARC59。
此外，在层间绝缘层57是由诸如SiLK等有机聚合物制成的情况下，可使用灰化工艺形成预通孔63。因此，可在形成预通孔63的过程中，除去第一光致抗蚀剂图案61和BARC59。
参考图1和4，牺牲通孔保护层65形成在具有预通孔63的半导体衬底上(图1的步骤7)。牺牲通孔保护层65填充预通孔63，并覆盖层间绝缘层的上表面57。
牺牲通孔保护层65可由旋涂沉积(SOD)层制成，该旋涂沉积(SOD)层是在基本上与层间绝缘层57的蚀刻速率相同的蚀刻速率下干法蚀刻的，且对层间绝缘层57具有显著高的蚀刻选择性。SOD层是使用旋涂法沉积的层。SOD层可为氢-硅氧烷层，例如HSQ；有机硅氧烷层，例如MSQ；或者旋涂聚合物(SOP)层。因为SOD层表现出良好的通孔填充特性以及良好的平整特性，所以它通常用作填充材料或平整材料。
此外，SOD层优选由在用于调整的波长区域的透明层制成，也就是说，在用于随后调整工艺的可见光波长区域的透明层制成。
形成的牺牲通孔保护层65可具有500-3000的厚度。
牺牲金属氧化物层67形成在牺牲通孔保护层65之上(图1的步骤9)。由于牺牲通孔保护层65覆盖层间绝缘层的上表面57，所以牺牲金属氧化物层67可形成为扁平的。
牺牲金属氧化物层67可由Al2O3、InSnO、Ta2O5、La2O3或HfO2层制成，或者可选择地，它可通过层叠上述层中的至少两层而形成。此外，形成的牺牲金属氧化物层67可具有200-1000的厚度。随着牺牲金属氧化物层67厚度减少，光刻法的工艺容限增加。但是，牺牲金属氧化物层67应当保持合适的厚度，这是因为其在随后的工艺中用作蚀刻掩模。
牺牲金属氧化物层67可通过物理气相沉积(PVD)技术形成。也就是说，牺牲金属氧化物层67可通过在含有氧原子的等离子体的存在下，溅射金属目标物。
可选择地，牺牲金属氧化物层67可使用典型的原子层沉积(ALD)技术或者化学气相沉积(CVD)技术形成。
参考图1和5，第二光致抗蚀剂层形成在牺牲金属氧化物层67上。对第二光致抗蚀剂层曝光并显影，以形成具有横过预通孔63的开口73a的第二光致抗蚀剂图案73。
第二光致抗蚀剂图案73优选使用ArF激光形成。如此，可增加光刻法中的工艺容限，例如如分辨率和DOF。
此外，牺牲金属氧化物层67优选由在用于调整的波长区域的透明层制成，也就是说，在用于随后调整工艺的可见光波长区域的透明层制成。如果牺牲金属氧化物层67是透明的，则无需其它工艺来调整预通孔63上的第二光致抗蚀剂图案73。
在形成第二光致抗蚀剂层之前，可形成有机BARC71。具体地，在使用ArF激光形成第二光致抗蚀剂图案73的光刻法中，采用有机BARC71的形成。有机BARC71起到减少牺牲金属氧化物层67的反射率，并控制第二光致抗蚀剂图案73的CD和CD均匀性的作用。
此外，在形成有机BARC71之前，还可形成封盖层69。封盖层69起到有机BARC的作用，从而进一步减少牺牲金属氧化物层67的反射率。
封盖层69可由多晶硅、FSG、PSG、USG、PE-TEOS、SiOC、SiN、SiON、SiC或SiCN层制成。此外，形成的封盖层69优选具有100-500的厚度。
因为封盖层69和有机BARC71是额外形成的，所以可减少反射率，并且可进一步保证形成第二光致抗蚀剂图案73的光刻法的工艺容限。因此，即使牺牲通孔保护层65是透明的，也可减少反射率。
参考图1和6，使用第二光致抗蚀剂图案73作为蚀刻掩模依序蚀刻有机BARC71、封盖层69和牺牲金属氧化物层67，以形成封盖层图案69a和牺牲金属氧化物图案67a(图1的步骤11)。封盖层图案69a和牺牲金属氧化物图案67a具有开口67b，该开口横过预通孔63并暴露牺牲通孔保护层65。
在蚀刻有机BARC71、封盖层69和牺牲金属氧化物层67时，使用第二光致抗蚀剂图案73作为蚀刻掩模。因此，即使第二光致抗蚀剂图案73是通过使用适于ArF激光的光致抗蚀剂层(其具有低耐蚀刻性)而制成的，则可保证所需的工艺容限。
此外，在形成封盖层图案69a和牺牲金属氧化物图案67a之后，使用如灰化等典型方法除去第二光致抗蚀剂图案73和有机BARC71。可选择地，可在形成槽之后，除去第二光致抗蚀剂图案73和有机BARC71。
参考图1和7，使用封盖层图案69a和牺牲金属氧化物图案67a作为蚀刻掩模，蚀刻暴露的牺牲通孔保护层65和层间绝缘层57，以形成槽75(图1的步骤13)。槽75可形成在层间绝缘层57内，且具有1500-6000的深度。槽75可通过干法蚀刻牺牲通孔保护层65和层间绝缘层57而形成。干法蚀刻优选在牺牲通孔保护层65和层间绝缘层57的蚀刻速率基本相同或者以牺牲通孔保护层65和层间绝缘层57之间的蚀刻速率比小于4∶1的条件下进行。
牺牲金属氧化物图案67a一般具有对层间绝缘层57相对高的蚀刻选择性。因此，在形成槽75的过程中，没有完全除去牺牲金属氧化物图案67a，并可实现其作为蚀刻掩模的功能。然而，当以蚀刻层间绝缘层57的类似蚀刻速率蚀刻封盖层图案69a时，可在形成槽75的过程中除去所有牺牲金属氧化物图案67a。
此外，牺牲通孔保护层65是以与层间绝缘层57的蚀刻速率基本相同的蚀刻速率或者略高于层间绝缘层57的蚀刻速率的蚀刻速率下干法蚀刻的。因此，预通孔63内的牺牲通孔保护层65是沿着层间绝缘层57蚀刻的。因此，在形成槽75的过程中，牺牲通孔保护层65的部分仍保留在预通孔63内。因此，可防止预通孔63底下的蚀刻阻挡层55受到蚀刻。因此，可防止下层互连51的蚀刻损伤。
参考图1和8，在形成槽75之后，除去牺牲金属氧化物图案67a和牺牲通孔保护层65。如果牺牲通孔保护层65是由氢-硅氧烷，如HSQ制成的，则牺牲金属氧化物图案67a和牺牲通孔保护层65优选通过使用HF溶液作为蚀刻剂蚀刻，并且同时除去它们。
在牺牲通孔保护层65是由有机硅氧烷层，如MSQ或SOP制成的情况下，使用HF溶液作为蚀刻剂可能不能除去牺牲通孔保护层65。在这种情况下，牺牲金属氧化物图案67a是使用HF溶液作为蚀刻剂湿法蚀刻的，且可使用有机剥离剂除去牺牲通孔保护层65。在这种情况下，有机剥离剂中使用的蚀刻剂可根据牺牲通孔保护层65的种类而不同。
除去牺牲通孔保护层65和牺牲金属氧化物图案67a的结果是，层间绝缘层的上表面57暴露出来，且蚀刻阻挡层55通过预通孔而暴露出来。
参考图1和9，除去暴露的蚀刻阻挡层55，以形成最终通孔63a，通孔63a暴露下层互连53(图1的步骤15)。蚀刻阻挡层55可使用对层间绝缘层57具有高蚀刻选择性的蚀刻剂来蚀刻。
此外，在形成槽75的过程中，防止下层互连53和蚀刻阻挡层55被牺牲通孔保护层65蚀刻。因此，与层间绝缘层57相比，蚀刻阻挡层55可具有相对小的厚度。因此，可蚀刻蚀刻阻挡层55而不损害槽75和预通孔63的轮廓。
参考图1和10，通过典型的方法，电导层81形成在具有最终通孔63a和槽75的半导体衬底上(图1的步骤17)。电导层81可为铜层。此外，在形成铜层之前，可形成共形扩散势垒金属(conformal diffusion barrier metal)77和晶种层79。可使用电解涂层技术或者非电解涂层技术形成铜层，以及铜层可填充槽75和最终通孔63a的空白空间。
参考图1和11，使用CMP技术平整电导层81、晶种层79和扩散势垒金属77，直到层间绝缘层的上表面57暴露出来(图1的步骤19)。因此，形成了局限在槽75内的扩散阻挡层77a、晶种层79a和金属互连81a，并且形成了填充最终通孔63a的通孔塞。金属互连81a通过形成在最终通孔63a内的通孔塞与下层互连53电连接。
因此，因为本发明的实施方案保证了工艺容限，所以本发明实施方案是有效的，即，牺牲金属氧化物层67的使用在形成槽的光刻法中提供了工艺容限，并且为形成槽75，使用牺牲金属氧化物图案67a作为蚀刻掩模允许蚀刻工艺内的工艺容限。此外，通过额外地在牺牲金属氧化物层67上形成封盖层69，可进一步减少对较低层的反射率。因此，可调整CD和CD均匀性，从而进一步增加光刻法的工艺容限。
此外，因此不同于金属，牺牲金属氧化物层67具有极好的透光性无需调整预通孔上的第二光致抗蚀剂图案73的其它工艺。
尽管已经参考本发明的优选实施方案具体显示和描述了本发明，但是本领域的技术人员应当理解的是，在不背离本发明权利要求中所定义的精神和范围下，可对本发明中的形式和细节作出各种变化。
Claims (20)
1.形成双镶嵌金属互连的方法，其包括：
a)制备半导体衬底；
b)在所述半导体衬底上形成层间绝缘层；
c)对层间绝缘层形成图案，以形成预通孔；
d)在具有预通孔的半导体衬底上形成牺牲通孔保护层，该牺牲通孔保护层填充预通孔且覆盖层间绝缘层的上表面；
e)在牺牲通孔保护层上形成牺牲金属氧化物层；
f)对牺牲金属氧化物层形成图案，以形成具有开口的牺牲金属氧化物图案，该开口横过预通孔并暴露牺牲通孔保护层；以及
g)使用牺牲金属氧化物图案作为蚀刻掩模，蚀刻牺牲通孔保护层和层间绝缘层，以形成位于层间绝缘层内的槽。
2.权利要求1所述的方法，其中所述牺牲金属氧化物层在可见光波长区域是透明的。
3.权利要求2所述的方法，其中所述牺牲金属氧化物层是由选自Al2O3、InSnO、Ta2O5、La2O3和HfO2中的至少一种金属氧化物层制成的。
4.权利要求3所述的方法，其中所述形成的牺牲金属氧化物层具有约200-1000的厚度。
5.权利要求4所述的方法，进一步包括在形成层间绝缘层之前，形成蚀刻阻挡层。
6.权利要求5所述的方法，进一步包括在形成牺牲金属氧化物层之后，在牺牲金属氧化物层上形成有机底部抗反射涂层。
7.权利要求6所述的方法，进一步包括在形成槽之前，除去有机底部抗反射涂层。
8.权利要求7所述的方法，其中所述有机底部抗反射涂层是使用灰化工艺除去的。
9.权利要求6所述的方法，进一步包括在形成有机底部抗反射涂层之前，在牺牲金属氧化物层上形成封盖层。
10.权利要求9所述的方法，其中所述封盖层是由选自多晶硅、氟掺杂的硅酸盐玻璃、磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、等离子体增强的四乙基原硅酸盐、SiOC、SiN、SiON、SiC和SiCN层中的材料层制成的。
11.形成双镶嵌金属互连的方法，其包括：
a)制备半导体衬底；
b)在半导体衬底上形成层间绝缘层；
c)对层间绝缘层形成图案，以形成预通孔；
d)在具有预通孔的半导体衬底上形成牺牲通孔保护层，该牺牲通孔保护层填充预通孔且覆盖层间绝缘层的上表面；
e)在牺牲通孔保护层上，形成牺牲金属氧化物层；
f)在牺牲金属氧化物层上形成光致抗蚀剂层；
g)使用ArF激光曝光并显影光致抗蚀剂层，形成具有横过预通孔的开口的光致抗蚀剂图案；
h)使用光致抗蚀剂图案作为蚀刻掩模，蚀刻牺牲金属氧化物层，以形成具有开口的牺牲金属氧化物图案，该开口横过预通孔并暴露牺牲通孔保护层；以及
i)使用牺牲金属氧化物图案作为蚀刻掩模，蚀刻牺牲通孔保护层和层间绝缘层，以形成位于层间绝缘层内的槽。
12.权利要求11所述的方法，其中所述牺牲金属氧化物层在可见光波长区域是透明的。
13.权利要求12所述的方法，其中所述牺牲金属氧化物层是由选自Al2O3、InSnO、Ta2O5、La2O3和HfO2中的至少一种金属氧化物层制成的。
14.权利要求13所述的方法，其中所述形成的牺牲金属氧化物层具有约200-1000的厚度。
15.权利要求14所述的方法，进一步包括：
在形成层间绝缘层之前，形成蚀刻阻挡层。
16.权利要求15所述的方法，进一步包括：
在形成牺牲金属氧化物层之后，在牺牲金属氧化物层上形成有机底部抗反射涂层。
17.权利要求16所述的方法，进一步包括：
在形成槽之前，形成有机底部抗反射涂层。
18.权利要求17所述的方法，其中有机底部抗反射涂层是使用灰化工艺除去的。
19.权利要求16所述的方法，进一步包括：
在形成有机底部抗反射涂层之前，在牺牲金属氧化物层上形成封盖层。
20.权利要求19所述的方法，其中所述封盖层是由选自多晶硅、氟掺杂的硅酸盐玻璃、磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、等离子体增强的四乙基原硅酸盐、SiOC、SiN、SiON、SiC和SiCN层中的材料层制成的。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR87351/2003 | 2003-12-03 | ||
| KR87351/03 | 2003-12-03 | ||
| KR1020030087351A KR100583957B1 (ko) | 2003-12-03 | 2003-12-03 | 희생금속산화막을 채택하여 이중다마신 금속배선을형성하는 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1624897A CN1624897A (zh) | 2005-06-08 |
| CN1306590C true CN1306590C (zh) | 2007-03-21 |
Family
ID=34464802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004101001898A Active CN1306590C (zh) | 2003-12-03 | 2004-12-03 | 采用牺牲金属氧化物层形成双镶嵌金属互连的方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7064059B2 (zh) |
| EP (1) | EP1538665B1 (zh) |
| KR (1) | KR100583957B1 (zh) |
| CN (1) | CN1306590C (zh) |
| DE (1) | DE602004004483T2 (zh) |
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Also Published As
| Publication number | Publication date |
|---|---|
| US7064059B2 (en) | 2006-06-20 |
| DE602004004483T2 (de) | 2007-05-24 |
| US20050124149A1 (en) | 2005-06-09 |
| CN1624897A (zh) | 2005-06-08 |
| EP1538665B1 (en) | 2007-01-24 |
| EP1538665A1 (en) | 2005-06-08 |
| KR20050054064A (ko) | 2005-06-10 |
| DE602004004483D1 (de) | 2007-03-15 |
| KR100583957B1 (ko) | 2006-05-26 |
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Legal Events
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| C06 | Publication | ||
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
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