CN102437101B - 一种改进的硬质掩膜与多孔低介电常数值材料的集成方法 - Google Patents
一种改进的硬质掩膜与多孔低介电常数值材料的集成方法 Download PDFInfo
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Abstract
本发明公开了一种改进的硬质掩膜与多孔低介电常数值材料的集成方法，主要包括以下步骤：在第一介质层上沉积一层刻蚀阻挡层；在所述刻蚀阻挡层上沉积一层金属中间介质层；在所述金属中间介质层上沉积一层第一层硬质掩膜层；在所述第一层硬质掩膜层上积淀一层第二层硬质掩膜层HfO2层；在HfO2层上积淀一层底部抗反射涂层，并在所述底部抗反射涂层上涂覆一层光刻胶；对所述光刻胶进行光刻工艺并在所述光刻胶中形成开口；利用所述光刻胶中的开口对所述第一层硬质掩膜层、所述HfO2层、所述金属中间介质层以及刻蚀阻挡层，所述刻蚀阻挡层的暴露在通孔底部的区域进行刻蚀，使得所述通孔与所述下导电层接触。
Description
技术领域
本发明涉及一种半导体制造过程中的金属互连集成方法，尤其涉及一种改进的硬质掩膜的与多孔低k值材料的集成方法。
背景技术
现有技术中，通过对低介电常数值材料覆盖以一层TiN膜作为金属硬质掩膜而形成双大马士革结构的方法，成为半导体制造业界成为普遍应用的工艺方法，但是由于作为金属硬质掩膜的TiN本身的化学和物理局限性，在干法刻蚀后会普遍出现含Ti的聚合物残留，以及极小线宽情况下由于TiN的高残余应力而导致的沟槽结构扭曲等问题，影响了产品的良品率和性能。
发明内容
针对上述存在的问题，本发明的目的是提供一种改进的硬质掩膜与多孔低介电常数值材料的集成方法，主要是应用ALD方法（Atomic Layer Deposition，原子层积淀，又称为ALE或者ALCVD）积淀一层HfO2薄膜以替代传统的TiN薄膜。
本发明的目的是通过下述技术方案实现的：
一种改进的硬质掩膜与多孔低介电常数值材料的集成方法，其中，在一第一介质层中形成一第一沟槽，并且在所述第一沟槽中填充构成一下导电层的金属铜，其中，主要包括以下步骤：
在所述第一介质层上沉积一层刻蚀阻挡层，所述刻蚀阻挡层同时覆盖在所述下导电层上；
在所述刻蚀阻挡层上沉积一层金属中间介质层；
在所述金属中间介质层上沉积一层第一层硬质掩膜层；
在所述第一层硬质掩膜层上积淀一层第二层硬质掩膜层，所述第二层硬质掩膜层为HfO2层；
在第二层硬质掩膜层上积淀一层底部抗反射涂层，并在该底部抗反射涂层上涂覆一层光刻胶；
对所述光刻胶进行光刻工艺并在光刻胶中形成开口；
利用所述光刻胶中的开口对所述第一层硬质掩膜层、所述第二层硬质掩膜层进行刻蚀，形成位于第一、第二层硬质掩膜中的开口；
利用所述第一、第二层硬质掩膜中的开口，对所述金属中间介质层进行刻蚀，刻蚀停止在所述金属中间介质层中，形成位于金属中间介质层中的第二沟槽；
对所述金属中间介质层位于所述第二沟槽的底部的区域进行刻蚀，形成位于第二沟槽底部的通孔，并继续对所述刻蚀阻挡层的暴露在通孔底部的区域进行刻蚀，使得所述通孔与所述下导电层接触。
上述的改进的硬质掩膜与多孔低介电常数值材料的集成方法，其中，采用在等离子系统中注入处理气体、衬底温度提升到200°以上的刻蚀方法刻蚀所述HfO2层和所述金属中间介质层。
上述的改进的硬质掩模掩膜与多孔低介电常数材料的集成方法，其中，将所述衬底温度控制在300℃~500℃之间。
上述的改进的硬质掩膜与多孔低介电常数值材料的集成方法，其中，所述含卤素的气体包括HBr、Cl2、HCl中的至少一种。
上述的改进的硬质掩膜与多孔低介电常数值材料的集成方法，其中，所述刻蚀阻挡层的成分为SiCN或者是SiCN和SiCO的组合。
上述的改进的硬质掩膜与多孔低介电常数值材料的集成方法，其中，采用化学气相积淀的方法积淀所述刻蚀阻挡层。
上述的改进的硬质掩膜与多孔低介电常数值材料的集成方法，其中，采用原子层积淀的方法积淀所述HfO2层，作为硬质掩膜。
上述的改进的硬质掩膜与多孔低介电常数材料的集成方法，其中，金属中间介质层为多孔低介电常数材料。
上述的改进的硬质掩膜与多孔低介电常数材料的集成方法，其中，在保证一定的刻蚀温度下，在刻蚀设备中通过注入BCl3气体和含H元素的气体组成的混合气体对HfO2薄膜进行刻蚀。
上述的改进的硬质掩膜与多孔低介电常数材料的集成方法，其中，所述刻蚀温度为150℃-300℃之间。
与已有技术相比，本发明的有益效果在于：本发明在目前广泛使用的TiN金属硬质掩膜与多孔低介电常数值材料的集成方法的基础上进行改进：即应用ALD方法（Atomic Layer Deposition，原子层积淀，又称为ALE或者ALCVD）积淀一层HfO2薄膜以替代传统的TiN薄膜，并对以HfO2薄膜为硬质掩膜的多孔低介电常数值薄膜进行刻蚀，从而形成符合要求的双大马士革结构用于半导体制造的金属互连集成方案中，解决了在半导体制造65nm及以下技术节点中，当采用TiN薄膜作为金属硬质掩膜与多孔低介电常数值材料作为金属互连集成方案时，由于TiN本身的化学和物理局限性，在干法刻蚀后普遍出现的含Ti的聚合物残留，以及极小线宽情况下由于TiN的高残余应力而导致的沟槽结构扭曲等问题。
附图说明
图1A-图1I是本发明的一种改进的硬质掩膜与多孔低介电常数值材料的集成方法的流程示意图。
具体实施方式
下面结合原理图和具体操作实施例对本发明作进一步说明。
如图1A-图1I所示，本发明的一种改进的硬质掩膜与多孔低介电常数值材料的集成方法，其中，具体的步骤包括：
如图1A所示，在一第一介质层1中形成一第一沟槽2，并且在第一沟槽2中填充构成一下导电层3的金属铜，并且在第一介质层1上沉积一层刻蚀阻挡层4，刻蚀阻挡层4同时覆盖在下导电层3上；
在此步骤中，利用化学气沉积法（Chemical vapor deposition, CVD），在下导电层3，例如为铜介质的导电层上，沉积一层刻蚀阻挡层4。其中，刻蚀阻挡层4的成分可以SiCN,也可以是SiCN和SiCO的组合；
如图1B所示，在刻蚀阻挡层4上用CVD方法积淀一层多孔低介电常数材料，作为金属中间介质层5（Inter metal dielectric, IMD）；
如图1C所示，在金属中间介质层5上沉积一层第一层硬质掩膜层6。
此步骤中，第一层硬质掩膜层6的成分为SiO2。
如图1D所示，在第一层硬质掩膜层6上积淀一层第二层硬质掩膜层HfO2层7；
此步骤中，优选地，使用原子层积淀（Atomic layer deposition，ALD）的方法积淀一层HfO2层7，原子层积淀方法是一种可以将物质以单原子膜形式一层一层的镀在基底表面的方法。相对于传统的沉积工艺而言，ALD在膜层的均匀性、阶梯覆盖率以及厚度控制等方面都具有更好的效果。
如图1E所示，在HfO2层7上积淀一层底部抗反射涂层8，并在底部抗反射涂层8上涂覆一层光刻胶9。
如图1F所示，对光刻胶9进行光刻工艺并在光刻胶9中形成开口10；
此步骤中，利用光刻胶9对对抗反射涂层8进行光刻图案化，获得所需要的抗反射涂层的图案样式。
如图1G所示，利用光刻胶9中的开口10对第一层硬质掩膜层6、第二层硬质掩膜层7进行刻蚀，形成位于第一、第二层硬质掩膜中的开口11；
如图1H所示，利用第一、第二层硬质掩膜中的开口11，对金属中间介质层5进行刻蚀，刻蚀停止在金属中间介质层5中，形成位于金属中间介质层5中的第二沟槽12；
如图1I所示，对金属中间介质层5位于第二沟槽12的底部的区域进行刻蚀，形成位于第二沟槽12底部的通孔13，并继续对刻蚀阻挡层4的暴露在通孔13底部的区域进行刻蚀，使得通孔13与下导电层3接触。
其中，在刻蚀第二层硬质掩膜层7和金属中间介质层5时，可以采用在等离子系统中注入处理气体、衬底温度提升到200℃以上的刻蚀方法刻蚀第二层硬质掩膜层7、第一层硬质掩膜层6及金属中间介质层5，具体地，在等离子系统中，通过将衬底的温度提升到200°以上，理想地，将衬底温度保持在300℃~500℃之间，然后向等离子系统中，注入处理气体以刻蚀第二层硬质掩膜层7、第一层硬质掩膜层6和金属中间介质层5。优选地，处理气体包括卤素的气体，如HBr、Cl2、HCl中的至少一种。
另外，还可以采用将刻蚀设备内温度控制在150℃~300℃之间，通过在刻蚀设备中注入BlCl3气体和含H元素的气体组成的混合气体，使得BlCl3气体与薄膜HfO2层反应，生成稳定的可挥发产物BOCl3的干法刻蚀方法在刻蚀第二层硬质掩膜层7。
以上对本发明的具体实施例进行了详细描述，但本发明并不限制于以上描述的具体实施例，其只是作为范例。对于本领域技术人员而言，任何对该进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作出的均等变换和修改，都应涵盖在本发明的范围内。
Claims (5)
1.一种改进的硬质掩膜与多孔低介电常数值材料的集成方法，其中，在一第一介质层中形成一第一沟槽，并且在所述第一沟槽中填充构成一下导电层的金属铜，其特征在于，主要包括以下步骤：
在所述第一介质层上沉积一层刻蚀阻挡层，所述刻蚀阻挡层同时覆盖在所述下导电层上；
在所述刻蚀阻挡层上沉积一层金属中间介质层，金属中间介质层为多孔低介电常数材料；
在所述金属中间介质层上沉积一层第一层硬质掩膜层，第一层硬质掩膜层的成分为SiO2；
在所述第一层硬质掩膜层上积淀一层第二层硬质掩膜层，所述第二层硬质掩膜层为HfO2层；
在第二层硬质掩膜层上积淀一层底部抗反射涂层，并在所述底部抗反射涂层上涂覆一层光刻胶；
对所述光刻胶进行光刻工艺并在所述光刻胶中形成开口；
利用所述光刻胶中的开口对所述第一层硬质掩膜层、所述第二层硬质掩膜层进行刻蚀，形成位于第一、第二层硬质掩膜中的开口；
利用所述第一、第二层硬质掩膜中的开口，对所述金属中间介质层进行刻蚀，刻蚀停止在所述金属中间介质层中，形成位于金属中间介质层中的第二沟槽；
对所述金属中间介质层位于所述第二沟槽的底部的区域进行刻蚀，形成位于第二沟槽底部的通孔，并继续对所述刻蚀阻挡层的暴露在通孔底部的区域进行刻蚀，使得所述通孔与所述下导电层接触；
其中，刻蚀所述HfO2层和所述金属中间介质层时，采用在等离子系统中注入处理气体、衬底温度提升到200℃以上的刻蚀方法刻蚀所述HfO2层和所述金属中间介质层。
2.根据权利要求1所述的改进的硬质掩模掩膜与多孔低介电常数材料的集成方法，其特征在于，将所述衬底温度控制在300℃～500℃之间。
3.根据权利要求1所述的改进的硬质掩膜与多孔低介电常数值材料的集成方法，其特征在于，所述刻蚀阻挡层的成分为SiCN或者是SiCN和SiCO的组合。
4.根据权利要求1所述的改进的硬质掩膜与多孔低介电常数值材料的集成方法，其特征在于，采用化学气相积淀的方法积淀所述刻蚀阻挡层。
5.根据权利要求1所述的改进的硬质掩膜与多孔低介电常数值材料的集成方法，其特征在于，采用原子层积淀的方法积淀所述HfO2层，作为硬质掩膜。
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7064059B2 (en) * | 2003-12-03 | 2006-06-20 | Samsung Electronics, Co., Ltd | Method of forming dual damascene metal interconnection employing sacrificial metal oxide layer |
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| Publication number | Priority date | Publication date | Assignee | Title |
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