CN1244028A - 半导体装置和载带及其制造方法、电路基板、电子装置 - Google Patents

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Abstract

提供一种有效地制造半导体装置的方法、利用该方法制造的半导体装置、在该方法中使用的载带及其制造方法、电路基板、电子装置和载带制造装置。该方法包括:准备载带10的工序;载带10的检查工序;接合工序,切断在检查工序中发现的载带10的不良部位28并将其除去,在维持矩阵13的有规则的重复的状态下将载带10接上;以及形成接缝标记的工序,该接缝标记区分在接合工序中形成的接缝21所处的位置的矩阵13。

Description

半导体装置和载带及其制造方法、电路基板、电子装置
本发明涉及半导体装置和载带(tape carrier)及其制造方法、电路基板、电子装置和载带的制造装置。
近年来,随着电子装置的小型化,对应用CSP(芯片比例/尺寸封装)那样的小型的半导体装置的需求增加。在这样的小型的半导体装置的制造中也能应用TAB(带自动键合)技术。由于TAB技术能使用载带进行“卷轴至卷轴”(reel-to-reel)的工序,故适合于半导体装置的批量生产。
但是,由于TAB技术不是假设象现在那样的小型的半导体装置而开发的,故还有改良的余地。
例如,应用了现有的TAB技术制造的半导体装置将外引线定为外部电极,但在CSP中,将焊锡球定为外部电极。迄今为止还没有开发既保留TAB技术的特征、又有效地设置焊锡球的方法。
另外,在要求微细的布线图形的载带的一部分上产生不良情况的情况下,必须切除不良部位并将载带接上。在布线图形密集的载带中,必须在布线图形上进行切断,而在接缝上设置接合用的粘接带。因此,不能在接缝上进行半导体芯片的安装及焊锡球的形成,但由于连续地进行卷轴至卷轴的工序,故不能只避开该区域。
本发明是为了解决该问题而进行的,其目的在于,提供一种有效地制造半导体装置的方法、利用该方法制造的半导体装置、在该方法中使用的载带及其制造方法、电路基板、电子装置和载带制造装置。
(1)与本发明有关的载带的制造方法包括:检查工序,检查具有以矩阵状形成的键合部和至少1种识别标记的载带;接合工序,在除去了在上述检查工序中发现的不良部位所处的位置的部分后,将上述载带接起来;以及形成接缝标记的工序,该接缝标记区分在上述接合工序中形成的接缝所处的位置的矩阵。
在本发明中,在一个键合部上连接一个半导体元件。所谓键合部,是连接各个半导体元件的部分,例如,可包含接合半导体元件的电极的接合区(land)、形成外部电极用的接合区和将这些接合区连接起来的布线等。
按照本发明,由于在载带的宽度方向上并排地形成了多个键合部,故在宽度方向上能安装多个半导体元件,可批量生产半导体装置。此外,可对于每个被识别标记区分的矩阵来进行制造工序。
再者,在本发明中,切断在载带的检查中发现的不良部位,重新将载带接上。结果,虽然在载带上形成接缝,但接缝标记显示该接缝所处的位置的矩阵。因而,如果能除了由接缝标记区分的矩阵之外进行其后的工序,则可防止焊锡球因在接缝中设置的粘接带等而流动。这样,可有效地批量生产半导体装置。
(2)在该制造方法中,可穿通上述识别标记来形成上述接缝标记。
(3)在该制造方法中,可使用相同的方法并使用与上述键合部相同的材料同时形成上述识别标记。
通过这样做,不增加工序就能简单地形成识别标记。
(4)在该制造方法中,上述载带可具有形状不同的至少2种上述识别标记,可利用不同的检查装置来检测上述识别标记。
(5)与本发明有关的半导体装置的制造方法包括:检查工序,检查具有以矩阵状形成的多个键合部和至少2种识别标记的载带;接合工序,在除去了上述检查工序中发现的上述载带的不良部位后,将上述载带接起来;形成接缝标记的工序,该接缝标记区分在上述接合工序中形成的接缝所处的位置的矩阵;以及连接工序,除了由上述接缝标记区分的区域外,将多个半导体元件的每一个导电性地连接到上述多个键合部的每一个上。
按照本发明,由于在载带的宽度方向上并排地形成了多个键合部,在每一个键合部上安装半导体元件,故结果在宽度方向上安装多个半导体元件,可批量生产半导体装置。
此外,可对于每个被识别标记区分的矩阵来进行制造工序。
在本发明中,切断在载带的检查中发现的不良部位,重新将载带接上。结果,虽然在载带上形成接缝,但接缝标记显示该接缝所处的位置的矩阵。而且,除了被接缝标记区分的矩阵之外,在每一个键合部上安装半导体元件。
(6)在该半导体装置的制造方法中,也可包括除了由上述接缝标记区分的区域外,对于每个矩阵同时形成对于多个半导体元件的多个外部电极的工序。
按照这一点,对于每个矩阵,对于多个半导体元件同时形成多个外部电极。通过对于多个半导体元件同时形成外部电极,可提高批量生产性。此外,该工序是除了被接缝标记区分的区域之外来进行的。因而,可防止焊锡球因在接缝中设置的粘接带等而流动。这样,可有效地批量生产半导体装置。
(7)在该半导体装置的制造方法中,上述至少2种识别标记的形状不同,可利用不同的检查装置来检测上述识别标记。
(8)与本发明有关的载带是在基板上以矩阵状形成键合部而构成的载带,形成以多行多列有规则地区分的识别标记来构成上述键合部。
按照本发明,由于在载带的宽度方向上并排地形成了多个键合部,故在宽度方向上能安装多个半导体元件,可批量生产半导体装置。此外,可对于每个被识别标记区分的矩阵来进行制造工序。
(9)在该载带中,通过连接被切断的部分,形成接缝,在具有上述接缝的区段部分中,可形成接缝标记。
再者,在本发明中,切断通过载带的检查而被发现的不良部位并重新接上,通过这样做,在载带中形成接缝。此外,接缝标记显示接缝所处的位置的矩阵。因而,如果能除了被接缝标记区分的矩阵之外进行其后的工序,则可防止焊锡球因在接缝中设置的粘接带等而流动。这样,可有效地批量生产半导体装置。
(10)在该载带中,可穿通上述识别标记来形成上述接缝标记。
通过这样做,可容易地形成接缝标记,同时,可同时识别识别标记和接缝标记。
(11)在该载带中,可具有形状不同的至少2种上述识别标记,可利用不同的检查装置来检测上述识别标记。
(12)与本发明有关的半导体装置利用上述方法来制造。
(13)与本发明有关的电路基板安装了上述半导体装置。
(14)与本发明有关的电子装置具有上述电路基板。
(15)与本发明有关的载带制造装置至少包括运送具有多个识别标记的载带用的运送装置和检测上述多个识别标记用的多个检测装置,
在上述载带制造装置中,上述多个检测装置是利用不同的检测方法检测识别标记的检测装置。
(16)在该载带制造装置中,上述多个检测装置之一可以是进行使用光的检测用的检测装置。
(17)在该载带制造装置中,上述多个检测装置之一可以是进行使用图像处理的检测用的检测装置。
按照这一点,可利用以视觉方式能识别的识别标记来识别。
(18)在该载带制造装置中,上述多个检测装置之一可以是进行使用销钉的检测用的检测装置。
按照这一点,可利用以机械方式能识别的识别标记来识别。
图1是示出应用了本发明的半导体装置的制造方法中的到载带的制造为止的工序的图。
图2是示出应用了本发明的半导体装置的制造方法中的到载带的制造为止的工序的图。
图3是示出应用了本发明的半导体装置的制造方法中的到载带的制造为止的工序的图。
图4是示出应用了本发明的半导体装置的制造方法中的到载带的制造为止的工序的图。
图5是示出应用了本发明的半导体装置的制造方法中的到载带的制造为止的工序的图。
图6是示出应用了本发明的半导体装置的制造方法中的到载带的制造为止的工序的图。
图7是示出应用了本发明的半导体装置的制造方法中的载带的制造后的工序的图。
图8(A)和图8(B)是示出应用了本发明的半导体装置的制造方法中的载带的制造后的工序的图。
图9是示出应用了本发明的半导体装置的制造方法中的载带的制造后的工序的图。
图10是示出应用了本发明的半导体装置的制造方法中的载带的制造后的工序的图。
图11是示出应用了本发明的半导体装置的制造方法中的载带的制造后的工序的图。
图12是示出应用了本发明的半导体装置的制造方法中的载带的制造后的工序的图。
图13是示出安装了与本实施例有关的半导体装置的电路基板的图。
图14是示出具备安装了与本实施例有关的半导体装置的电路基板的电子装置的图。
以下参照附图说明本发明的优选实施例。本实施例是与应用了本发明的半导体装置的制造方法有关的实施例,以下分成到载带的制造为止的工序和载带的制造后的工序来说明。
(到载带的制造为止的工序)
图1~图6是示出应用了本发明的半导体装置的制造方法中的到载带的制造为止的工序的图。
在本实施例中,使用图1中示出的载带10。图2是图1的II-II线的剖面图,图3是图1的III-III线的剖面图。此外,在各附图中,为了说明起见,部件的厚度及大小的比率与实际的情况不同,但本发明不限定于该比率。
载带10由长方形或带状的基板12和在基板12的至少一个面上形成的多个键合部14构成,被卷绕到图中未示出的卷轴上而准备好。再有,载带10可以是在基板12上用粘接剂粘贴了铜箔等的导电箔之后利用刻蚀法等形成键合部14的3层带,也可以是不使用粘接剂的2层带。在2层带中,或是利用溅射法等在基板上覆盖铜等的导电性的膜后,对其进行刻蚀形成键合部14,或是在铜箔等的导电箔上涂敷聚酰亚胺树脂等的成为基板的漆并进行了硬化后,形成键合部14。
基板12可由在一般的载带中使用的有机类或树脂类的材料形成,但只要是具有柔性,则不限定材料。一般来说,没有粘接剂的2层带的柔性优于3层带。再有,为了增加柔性,也可如TAB等中所进行的那样,附加局部的冲孔(punching)、外伸(overhang)等。
在基板12上,在宽度方向的两端部沿长度方向连续地形成了扣齿孔(sprocket hole)16。在卷绕或引出载带10时,扣齿孔16与图中未示出的链轮啮合。
在基板12上,如图2中放大地示出的那样,形成了通孔18。通常,在与键合部14的形成面相反的面(第2面)上形成的焊锡球的一部分进入到通孔中,可谋求键合部14与焊锡球和焊锡球露出的第2面的电导通。作为另外的例子,如图2中所示,也可在通孔18的内表面上电镀金或铜等的导电材料19,在开口部中将键合部14导电性地连接到导电材料19上。通过这样做,可从在基板12的一个面上形成的键合部14起,通过通孔18的导电材料19进行导电性连接,在第2面上形成焊锡球38(参照图10)。与此相随,也可采用在第2面一侧也形成了键合部和接受焊锡球的接合区的两面基板。
在基板12的宽度方向上形成多个键合部14,而且,在基板12的长度方向上重复地形成键合部14。在一个键合部14上连接一个半导体元件32(参照图8(A))。所谓键合部14,就是连接各个半导体元件32的部分,例如,包括:接合半导体元件32的电极34的接合区;形成外部电极38(参照图10)用的接合区;以及连接这些接合区的布线等。再有,在图1中,只示出了键合部14的形成区域,省略其细节。在各个键合部14中,与各个半导体元件32对应(参照图8(A))地形成了布线图形和接合区。因而,在本实施例中,由于基板12的宽度方向上形成了多个键合部14,故在基板12的宽度方向上安装多个半导体元件32。此外,由于在基板12的长度方向上重复地形成了键合部14,故在基板12的长度方向上重复地安装半导体元件32。
在基板12上,如图3中所示,形成了识别各键合部14的位置用的定位孔20。详细地说,在基板12的宽度方向上并排的一行键合部14中的位于基板12的宽度方向的两外侧的键合部14的外侧形成了定位孔20。此外,在键合部14的2个角部附近形成了一对定位孔20。利用以这种方式形成的定位孔20,可识别在基板12的宽度方向上并排的一行键合部14的位置。
在基板12上,如图1中所示,形成了一对识别标记22。使识别标记22能区分由以多行多列并排的键合部14构成的矩阵13来进行识别。在本实施例中,在基板12的长度方向上是4个、在基板12的宽度方向上是5个的4×5个键合部14成为矩阵13。形成了一对L字形识别标记22,以便区分该矩阵13。
上述的识别标记22能以视觉(图像)方式来识别,但有为了利用检测装置进行检测而未对着的情况。在这种情况下,也可形成能以机械方式来识别的识别标记27。例如,也可形成利用孔以机械方式来识别的识别标记27。此时,能利用检测销钉或利用光的通过来检测识别标记27的存在。
载带制造装置最好包括:运送载带10用的运送装置(例如在图4中示出的卷轴24);利用图像处理来识别识别标记22用的检查装置(例如,摄像机25);检测识别标记27用的销钉29;以及利用光来检查识别标记27的装置(例如,受光元件31)等。
此外,一对识别标记22有规则地重复地区分矩阵13。例如,一对识别标记22跳过键合部14中的基板12的宽度方向的一行,区分矩阵13。换言之,在由一对识别标记22区分的矩阵13与由与其相邻的一对识别标记22区分的矩阵13之间留下宽度方向的一行的键合部14。脱离该区段的键合部14是以载带10的某个宽度方向的一行键合部14为基准,在长度方向上第自然数n×常数k的宽度方向的一行键合部14。例如,在图1中示出的本实施例中,
k=5
因而,将某一行键合部14作为基准,在长度方向上第5、10、15、20、…的一行键合部14从脱离一对识别标记22产生的区段。
脱离该区段的一行键合部14的任一个都可作为切断区域来利用,但在本实施例中,这不是特别必要的。因而,也可在不留下一行的键合部14的情况下来区分矩阵13。
此外,构成由一对识别标记22区分的矩阵13的键合部14的个数和识别标记22的形状可任意地确定。此外,在使用2层带的情况下,可在与键合部14的形成的同时,用与键合部14相同的材料来形成识别标记22。
其次,对上述载带10进行检查工序。在该检查工序中,检查键合部14等不良情况。然后,在发现了跨越多个制品那样的载带的不良的情况下,切断不良部位。
图4是示出切断在检查中被发现的不良部位的工序的图。如该图中所示,载带10被卷绕到卷轴24上而准备好。然后,从卷轴24引出载带10,利用切割器等的切断工具26切断不良部位28并将其除去。在图5中示出了从载带10除去不良部位28的工序。如图5中所示,可使用2个切断工具一次除去不良部位,也可使用1个切断工具用2次除去不良部位。
在该切断工序中,在由一对识别标记22区分的区域内切断载带10。详细地说,在将被切断的载带10重新接上时,在维持矩阵13的有规则的重复的位置上进行切断。即,为了除去不良部位28而在2个部位上切断载带10时,用最接近一个切断端部的识别标记22和最接近另一个切断端部的识别标记22,在区分上述的矩阵13的位置上切断载带10。而且,在本实施例中,使一行的键合部14配置在相邻的矩阵13之间。通过这样做,维持了矩阵13的有规则的重复,可进行其后的有规则的工序、特别是卷轴至卷轴的工序。
其次,如图6中所示,将被切断的载带10接上。详细地说,除去图5中示出的不良部位28,将切断部相互连接起来,粘贴未图示的粘接带。如果在不使切断部相互间重叠的情况下使切断端面相互间接触,在切断部的表面背面的至少一个面上用粘接带进行粘贴,则不产生载带10的基板12的台阶差。一般来说,粘接带的被粘贴的部位及其附近起不到安装基板的作用。
这样,按照被接上的载带10,形成了接缝21。在本实施例中,为了容易识别接缝21,形成接缝标记23。接缝标记23例如可通过穿通识别标记22来形成。此时,接缝标记23兼有识别标记22的功能。再有,接缝标记23可在接上被切断的载带10之后来形成,但也可在此之前来形成。例如,如图5中所示,可在从载带10切断并除去了不良部位28后,在接上载带10之前,形成接缝标记23。或者,也可在检查工序中,在发现了不良部位之后在切断之前,预先掌握将要接上的位置,形成接缝标记23。
这样,通过附加接缝标记23,例如用光电传感器来识别该接缝标记23,可用以后的工序的机械自动地识别接缝21。即,可识别不能安装的矩阵。
另外,在被接上的载带10中,接缝21所处的位置的矩阵13也与其它矩阵13相同,配置了4×5个的键合部14。再者,通过在相邻的矩阵13间只形成一行的键合部14,不形成不规则的间隔。即,除了形成由粘接带等连接的接缝21并形成了显示该接缝21的存在的接缝标记23这二点之外,载带10与图1中示出的载带10没有变化。
再有,在载带10中,除了上述的2层或3层带之外,如果是两面布线带、装配(buildup)布线带、玻璃环氧类带等的可用卷轴供给的带,则可使用任一种带。换言之,在带的材料中,只要是具有可用卷轴卷绕的程度的柔性的材料且可形成布线的材料,则可使用任一种材料。
(载带的制造后的工序)
其次,图7~图13是示出应用了本发明的半导体装置的制造方法中的载带的制造后的工序的图。
首先,在如上所述那样进行了检查、不良部位28(参照图5)的除去和重新接上的载带10中设置各向异性导电膜。
图7是示出在载带中设置各向异性导电膜的工序的图。如图7中所示,载带10被卷绕到卷轴24上而准备好,由另一个卷轴24卷绕。即,在本实施例中,应用卷轴至卷轴的工序。然后,在2个卷轴24之间,将各向异性导电膜30粘贴在载带10上。此时,最好将各向异性导电膜30作成带状而被卷绕在卷轴124上而准备好。然后,如果将各向异性导电膜30连续地粘贴在载带10上后,则一次卷绕载带10。
在此,各向异性导电膜30是在粘接剂(binder)中分散了导电粒子(导电充填剂)的膜,也有添加分散剂的情况。可将各向异性导电膜30预先形成为薄片状之后粘贴到载带10上,或者也可按原有的液状来设置。再有,作为各向异性导电膜30的粘接剂,大多使用热硬化性的粘接剂。将各向异性导电膜30至少设置在各键合部14上。此外,也可避开构成利用接缝标记23而显示出接缝21的存在的矩阵13的键合部14来设置各向异性导电膜30。
其次,如图8(A)中所示,在各向异性导电膜30上放置多个半导体元件32。如上所述,在载带10中以构成矩阵13的多行多列形成了键合部14。在各键合部14上放置各个半导体元件32。但是,在构成由接缝标记23区分的矩阵13的键合部14上不放置半导体元件32。
在半导体元件32中设置了多个电极34,在各向异性导电膜30上放置设置了电极34的面36。此外,键合部14成为与电极34的配置对应的形状,与电极34的位置重合地放置半导体元件32。在该位置重合中,可利用定位孔20。再有,在键合部14中,最好在与电极34对应的位置上形成宽度比其它部分宽的接合区。
可在各向异性导电膜30上逐一地放置半导体元件32,也可同时放置多个半导体元件32。例如,可同时放置与构成矩阵13的多个键合部14对应的个数的半导体元件32。
再有,半导体元件32可以只在两边形成了电极34,也可以在四边上形成了电极34。电极34大多使用在A1焊区上设置了金或焊锡等的凸起,但也可在键合部14上设置凸起或对键合部14进行刻蚀而形成凸起。
利用以上的工序,在半导体元件32的形成了电极34的面36与矩形基板的形成了键合部14的面之间介入各向异性导电膜30。即使在逐一地放置半导体元件32的情况下,最好在结束了全部的半导体元件32的放置后进行下一个工序。此外,一旦结束以上的工序,最好在用卷轴24卷绕载带10之后进行下一个工序。
其次,如图8(B)中所示,将夹具40压到与半导体元件32的形成了电极34的面36相对的面上,在键合部14的方向上对半导体元件32进行加压。夹具40内置了未图示的加热器,对半导体元件32进行加热。再有,如图中所示,可一并地压接多个半导体元件32,也可逐一地压接各半导体元件32。
这样,通过各向异性导电膜30的导电粒子使半导体元件32的电极34与键合部14电导通。按照本实施例,由于能在利用各向异性导电膜30使键合部14与电极34电导通的同时,同时进行半导体元件32与基板12之间的树脂充填,故可用在可靠性和生产性方面良好的方法来制造半导体装置。
此外,由于利用夹具40对半导体元件32进行加热,故各向异性导电膜30的粘接剂至少在与半导体元件32的面36的接触区域中硬化。但是,使用热硬化性的粘接剂这一点成为前提。如果各向异性导电膜30的硬化机构不同,则使用与其对应的能量施加装置,来显现出各向异性导电性。
图9是示出安装了半导体元件32的载带10的图。在该图中,如上所述,在构成利用接缝标记23显示了接缝21所处的位置的矩阵13的键合部14中,没有安装半导体元件32。此外,在相邻的矩阵13间,在基板12的宽度方向上的一行键合部14上也没有安装半导体元件32。在该状态下将载带10卷绕到卷轴24上,进行下一个工序。
在该工序中,在重新进行了接合的部位上,作为工序检查之用,可安装半导体元件,或将该部位全部作为不良部位,不安装半导体元件,或也可全部安装不良的半导体元件。在哪一种情况下,都预先准备检测接缝标记23的装置,如果检测出该接缝标记23,则事先确定怎样做的顺序。
其次,如图10中所示,在载带10上设置外部电极。作为外部电极使用焊锡球38。将焊锡球38安装在与载带10的基板12中的键合部14相对一侧的面上的通孔18上,导电性地连接到在通孔18的内表面上形成的导电材料19上。此时,可利用定位孔20进行焊锡球38的位置重合。再有,也可在载带10中的安装焊锡球38的面上形成连接到导电材料19的接合区。
在本实施例中,对于每个由图9中示出的识别标记22区分的矩阵13,对于对应的多个半导体元件32同时安装焊锡球38。即,同时安装对于构成矩阵13的4×5个键合部14的全部焊锡球38。通过这样做,可缩短在焊锡球38的安装方面所需要的时间,可提高批量生产性。
这样,在本实施例中,以矩阵13为单位安装焊锡球38,但由于在图9中示出的接缝21上存在粘接带等,故不能在其上安装焊锡球38。一般也考虑只避开该接缝21的附近来安装焊锡球38,但此时不能以矩阵13为单位来处理工序。
因此,在本实施例中,关于接缝21所处的位置的矩阵13,在工序中准备检测接缝标记23的装置,不仅对于接缝21所处的位置的键合部14,而且对于该矩阵13的整体,都不安装焊锡球38。即,对于由图9中示出的接缝标记23区分的矩阵13,不安装焊锡球。然后,对于除了接缝21所处的位置的矩阵13之外的矩阵13,安装焊锡球38。通过这样做,可避开在接缝21上设置的粘接带等上安装焊锡球38。其结果,可防止焊锡球38流到其它部分上而使键合部14短路。
再有,也可例如利用印刷法设置膏状焊锡作为外部电极,来代替焊锡球38。
这样,将设置了作为外部电极的焊锡球38的载带10卷绕到卷轴24上,进行下一个工序。再有,根据需要,在焊锡球38的形成后,进行清洗、作标记(marking)和硬化。在这些工序中,还可根据需要利用定位孔20进行位置重合。
以上的工序的结果,如图11中所示,在载带10中对于每个键合部14安装了半导体元件32。此外,半导体元件32的电极34与键合部14通过各向异性导电膜30进行导电性连接。在基板12的与键合部14相对的一侧的面上设置了通过通孔18的内表面的导电材料19与键合部14导电性地连接的焊锡球38。因而,对于多行多列的半导体元件32的每一个,具有导电性连接到电极34上的焊锡球38。因而,对于每个半导体元件32,构成了半导体装置。因而,如果对于每个半导体元件32,将载带10冲切成各个片,则该各个片成为作为成品的半导体装置。在冲切载带10时,可利用定位孔20进行位置重合。
图12是示出将载带10冲切成各个片的工序的图。在该图中,固定刃等固定夹具44夹住基板12中的各半导体元件32的周围进行固定。然后,利用可动刃等的可动夹具46冲切半导体元件32的周围。这样,可得到各个片、即半导体装置50。
对于各半导体装置50,根据需要进行外观检查、电特性的检查、老化等。
按照本实施例,由于利用各向异性导电膜30使键合部14与电极34电导通,故可用在可靠性和生产性方面良好的方法来制造半导体装置50。此外,在载带10的宽度方向上并排地形成多个键合部14,对于每个键合部14连接半导体元件32。因而,由于以矩阵状安装多个半导体元件32,故本实施例适合于半导体装置50的批量生产。
将载带10卷绕到卷轴24上而准备好,用卷轴至卷轴的方法来进行各向异性导电膜30的粘贴、半导体元件32的安装和按压、外部电极38的形成、变成各个片的冲切。再有,不是用卷轴至卷轴的方法来进行这样的全部工序,也可在某个时刻将载带10切断成矩形基板。切断的时期可以是例如在设置了各向异性导电膜30后及放置半导体元件32前、在放置半导体元件32后及按压半导体元件32前、在按压半导体元件32后及安装焊锡球38前、在安装了焊锡球38后及冲切前的某一时刻。作为朝向矩形基板的切断位置,可选择在相邻的矩阵13间形成的宽度方向的一行键合部14上。
此外,按照本实施例,可对于每个利用识别标记22区分的矩阵13进行制造工序。例如,可对于每个矩阵13,对于多个半导体元件32同时形成焊锡球38。通过对于多个半导体元件32同时形成焊锡球38,可提高批量生产性。此外,在该工序中,也准备检测接缝标记23的装置,除去由接缝标记23区分的矩阵13来进行。因而,可防止焊锡球38由于在接缝21中设置的粘接带等而流动。这样,可有效地批量生产半导体装置50。
在图13中示出了安装了利用上述的实施例的方法制造的半导体装置1100的电路基板1000。一般来说,使用例如玻璃环氧基板等的有机类基板作为电路基板1000。在电路基板1000上形成了例如由铜构成的键合部,以便成为所希望的电路。然后,通过以机械方式连接键合部与半导体装置1100的外部电极,可谋求这两者的电导通。
再有,由于半导体装置1100可使安装面积小到用裸芯片安装的面积,故如果将该电路基板1000使用于电子装置,则可谋求电子装置本身的小型化。此外,在同一面积内可确保更多的安装空间,故也可谋求高功能化。
而且,作为具备该电路基板1000的电子装置,在图14中示出了笔记本型个人计算机1200。
再有,也可将本发明应用于不管是有源元件还是无源元件的各种面安装用的电子元件。作为电子元件,例如有电阻器、电容器、线圈、振荡器、滤波器、温度传感器、热敏电阻、变阻器、电位器或熔断器等。

Claims (18)

1.一种载带的制造方法,其特征在于,包括:
检查工序,检查具有以矩阵状形成的键合部和至少1种识别标记的载带;
接合工序,在除去了在上述检查工序中发现的不良部位所处的位置的部分后,将上述载带接起来;以及
形成接缝标记的工序,该接缝标记区分在上述接合工序中形成的接缝所处的位置的矩阵。
2.如权利要求1中所述的载带的制造方法,其特征在于:
穿通上述识别标记来形成上述接缝标记。
3.如权利要求1或2中所述的载带的制造方法,其特征在于:
使用相同的方法并使用与上述键合部相同的材料同时形成上述识别标记。
4.如权利要求1或2中所述的载带的制造方法,其特征在于:
上述载带具有形状不同的至少2种上述识别标记,利用不同的检查装置来检测上述识别标记。
5.一种半导体装置的制造方法,其特征在于,包括:
检查工序,检查具有以矩阵状形成的多个键合部和至少2种识别标记的载带;
接合工序,在除去了在上述检查工序中发现的上述载带的不良部位后,将上述载带接起来;
形成接缝标记的工序,该接缝标记区分在上述接合工序中形成的接缝所处的位置的矩阵;以及
连接工序,除了由上述接缝标记区分的区域外,将多个半导体元件的每一个导电性地连接到上述多个键合部的每一个上。
6.如权利要求5中所述的半导体装置的制造方法,其特征在于:
包括除了由上述接缝标记区分的区域外,对于每个矩阵同时形成对于多个半导体元件的多个外部电极的工序。
7.如权利要求5或6中所述的半导体装置的制造方法,其特征在于:
上述至少2种识别标记的形状不同,利用不同的检查装置来检测上述识别标记。
8.一种载带,该载带是在基板上以矩阵状形成键合部而构成的,其特征在于:
形成以多行多列有规则地区分的识别标记来构成上述键合部。
9.如权利要求8中所述的载带,其特征在于:
通过连接被切断的部分,形成接缝,
在具有上述接缝的区段部分中,形成接缝标记。
10.如权利要求9中所述的载带,其特征在于:
穿通上述识别标记来形成上述接缝标记。
11.如权利要求8至10中的任一项中所述的载带,其特征在于:
具有形状不同的至少2种上述识别标记,利用不同的检查装置来检测上述识别标记。
12.一种半导体装置,其特征在于:
利用如权利要求5或权利要求6中所述的方法来制造。
13.一种电路基板,其特征在于:
安装了如权利要求12中所述的半导体装置。
14.一种电子装置,其特征在于:
具有如权利要求13中所述的电路基板。
15.一种载带制造装置,至少包括运送具有多个识别标记的载带用的运送装置和检测上述多个识别标记用的多个检测装置,其特征在于:
上述多个检测装置是利用不同的检测方法检测识别标记的检测装置。
16.如权利要求15中所述的载带制造装置,其特征在于:
上述多个检测装置之一是进行使用光的检测用的检测装置。
17.如权利要求15或16中所述的载带制造装置,其特征在于:
上述多个检测装置之一是进行使用图像处理的检测用的检测装置。
18.如权利要求15或16中所述的载带制造装置,其特征在于:
上述多个检测装置之一是进行使用销钉的检测用的检测装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1298039C (zh) * 2003-06-13 2007-01-31 三井金属矿业株式会社 电子元件安装用薄膜载带的检测装置及检测方法
CN102157390A (zh) * 2011-01-25 2011-08-17 日月光半导体(昆山)有限公司 自动去除半导体封装不良品的机台及方法
CN101801606B (zh) * 2007-07-27 2012-11-28 圣戈班磨料磨具有限公司 具有接缝标记以及自动接缝检测的磨料产品
CN105329850A (zh) * 2015-10-21 2016-02-17 美新半导体(无锡)有限公司 圆片级芯片尺寸封装的测试方法
CN110246802A (zh) * 2018-03-09 2019-09-17 株式会社迪思科 封装基板的加工方法
CN113212892A (zh) * 2021-05-12 2021-08-06 深圳市奥尼电通有限公司 一种半导体检测编带工艺及系统

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6100113A (en) * 1998-07-13 2000-08-08 Institute Of Microelectronics Very thin multi-chip-package and method of mass producing the same
JP3536728B2 (ja) * 1998-07-31 2004-06-14 セイコーエプソン株式会社 半導体装置及びテープキャリア並びにそれらの製造方法、回路基板、電子機器並びにテープキャリア製造装置
US6133634A (en) * 1998-08-05 2000-10-17 Fairchild Semiconductor Corporation High performance flip chip package
WO2000054323A1 (fr) * 1999-03-11 2000-09-14 Seiko Epson Corporation Substrat de cablage flexible, bande porte-puce, dispositif a semiconducteur de type bandes, dispositif a semiconducteur, procede de fabrication d'un dispositif a semiconducteur, carte de circuit imprime, et appareil electronique
US7247035B2 (en) * 2000-06-20 2007-07-24 Nanonexus, Inc. Enhanced stress metal spring contactor
WO2001098793A2 (en) * 2000-06-20 2001-12-27 Nanonexus, Inc. Systems for testing integraged circuits during burn-in
US6812718B1 (en) 1999-05-27 2004-11-02 Nanonexus, Inc. Massively parallel interface for electronic circuits
US7382142B2 (en) 2000-05-23 2008-06-03 Nanonexus, Inc. High density interconnect system having rapid fabrication cycle
JP3544895B2 (ja) * 1999-07-30 2004-07-21 シャープ株式会社 樹脂封止型半導体装置及びその製造方法
US7952373B2 (en) * 2000-05-23 2011-05-31 Verigy (Singapore) Pte. Ltd. Construction structures and manufacturing processes for integrated circuit wafer probe card assemblies
JP4475761B2 (ja) * 2000-07-26 2010-06-09 日本テキサス・インスツルメンツ株式会社 半導体パッケージ用絶縁フィルム及びその製造方法
US6576496B1 (en) * 2000-08-21 2003-06-10 Micron Technology, Inc. Method and apparatus for encapsulating a multi-chip substrate array
JP2002190674A (ja) * 2000-12-21 2002-07-05 Sony Chem Corp 多層フレキシブル配線板の製造方法
US6668449B2 (en) * 2001-06-25 2003-12-30 Micron Technology, Inc. Method of making a semiconductor device having an opening in a solder mask
US6894374B2 (en) * 2001-07-19 2005-05-17 Texas Instruments Incorporated Semiconductor package insulation film and manufacturing method thereof
US6977436B2 (en) * 2002-02-14 2005-12-20 Macronix International Co. Ltd. Semiconductor packaging device
US6570263B1 (en) * 2002-06-06 2003-05-27 Vate Technology Co., Ltd. Structure of plated wire of fiducial marks for die-dicing package
US7935892B2 (en) * 2005-04-14 2011-05-03 Panasonic Corporation Electronic circuit device and method for manufacturing same
KR101136444B1 (ko) * 2006-06-07 2012-04-19 브이 테크놀로지 씨오. 엘티디 노광 방법 및 노광 장치
JP4378387B2 (ja) * 2007-02-27 2009-12-02 Okiセミコンダクタ株式会社 半導体パッケージ及びその製造方法
JP4386929B2 (ja) * 2007-04-09 2009-12-16 日東電工株式会社 Tab用テープキャリアの製造方法
DE102007046520A1 (de) * 2007-09-28 2009-04-02 Osram Opto Semiconductors Gmbh Lichtemittierendes Flächenelement und Verfahren zum Herstellen eines lichtemittierenden Flächenelementes
DE102008016830A1 (de) * 2008-03-28 2009-10-15 Smartrac Ip B.V. Verfahren und Vorrichtung zur Applikation eines Chipmoduls
US8205766B2 (en) * 2009-05-20 2012-06-26 The Bergquist Company Method for packaging thermal interface materials
US8430264B2 (en) * 2009-05-20 2013-04-30 The Bergquist Company Method for packaging thermal interface materials
US20140332940A1 (en) * 2013-05-07 2014-11-13 Sts Semiconductor & Telecommunications Co., Ltd. Quad Flat No-Lead Integrated Circuit Package and Method for Manufacturing the Package
JP6193665B2 (ja) * 2013-07-26 2017-09-06 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN105323945A (zh) * 2014-07-31 2016-02-10 讯忆科技股份有限公司 智能卡晶片连续条状载板及所用的长条带与形成方法
JP6848244B2 (ja) * 2016-07-27 2021-03-24 日亜化学工業株式会社 発光装置の製造方法
TWI638410B (zh) * 2017-11-14 2018-10-11 蔡宜興 降低封裝基板翹曲的方法及半成品結構
JP2021150370A (ja) * 2020-03-17 2021-09-27 キオクシア株式会社 半導体記憶装置
TWI738504B (zh) * 2020-09-11 2021-09-01 頎邦科技股份有限公司 電路板捲帶及其對接方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2751450B2 (ja) * 1989-08-28 1998-05-18 セイコーエプソン株式会社 テープキャリアの実装構造及びその実装方法
JPH03104252A (ja) 1989-09-19 1991-05-01 Seiko Epson Corp テープキャリアの製造方法
JP2861304B2 (ja) * 1990-07-06 1999-02-24 松下電器産業株式会社 アウターリードボンディング方法
JPH04124846A (ja) * 1990-09-14 1992-04-24 Nippon Steel Corp テープキャリヤ
JP3104252B2 (ja) 1990-11-22 2000-10-30 日立化成工業株式会社 電子部品封止用エポキシ樹脂成形材料
US5506444A (en) * 1990-12-11 1996-04-09 Sharp Kabushiki Kaisha Tape carrier semiconductor device
KR960006970B1 (ko) * 1993-05-03 1996-05-25 삼성전자주식회사 필름 캐리어 및 그 제조방법
SG68542A1 (en) * 1993-06-04 1999-11-16 Seiko Epson Corp Semiconductor device and manufacturing method thereof
MY112708A (en) * 1993-09-07 2001-08-30 Lintec Corp Tape winding apparatus and tape
JP2998515B2 (ja) * 1993-09-17 2000-01-11 安藤電気株式会社 測定前後のtabを画像認識するtab試験装置
JP2852178B2 (ja) * 1993-12-28 1999-01-27 日本電気株式会社 フィルムキャリアテープ
JPH0823160A (ja) * 1994-05-06 1996-01-23 Seiko Epson Corp プリント配線板と電子部品の接続方法
JPH09129686A (ja) * 1995-11-06 1997-05-16 Toshiba Microelectron Corp テープキャリヤ及びその実装構造
JP3454400B2 (ja) * 1996-02-16 2003-10-06 三井金属鉱業株式会社 繰返しパターンの検査方法
JP3482779B2 (ja) * 1996-08-20 2004-01-06 セイコーエプソン株式会社 半導体装置およびその製造方法
US5767107A (en) * 1996-09-03 1998-06-16 Basf Corporation Compositions containing gluten and polysaccharides that contain uronic acid residues useful for encapsulating fats, oils and solids
JP3520186B2 (ja) * 1996-09-30 2004-04-19 東芝マイクロエレクトロニクス株式会社 フィルムキャリアテープの製造方法、フィルムキャリアテープの製造装置
JPH10116861A (ja) * 1996-10-09 1998-05-06 Texas Instr Japan Ltd キャリアテープ、及びキャリアテープ製造方法
AU4571897A (en) * 1996-10-22 1998-05-15 Seiko Epson Corporation Film carrier tape, tape carrier semiconductor device assembly, semiconductor device, its manufacturing method, package substrate, and electronic appliance
DE19717078A1 (de) * 1997-04-23 1998-10-29 Bhs Corr Masch & Anlagenbau Vorrichtung zum Schneiden einer Papierbahn und zum Anbringen eines Klebebandes an der Schnittkante der Papierbahn
US5887343A (en) * 1997-05-16 1999-03-30 Harris Corporation Direct chip attachment method
US6100113A (en) * 1998-07-13 2000-08-08 Institute Of Microelectronics Very thin multi-chip-package and method of mass producing the same
JP3536728B2 (ja) * 1998-07-31 2004-06-14 セイコーエプソン株式会社 半導体装置及びテープキャリア並びにそれらの製造方法、回路基板、電子機器並びにテープキャリア製造装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1298039C (zh) * 2003-06-13 2007-01-31 三井金属矿业株式会社 电子元件安装用薄膜载带的检测装置及检测方法
CN101801606B (zh) * 2007-07-27 2012-11-28 圣戈班磨料磨具有限公司 具有接缝标记以及自动接缝检测的磨料产品
CN102157390A (zh) * 2011-01-25 2011-08-17 日月光半导体(昆山)有限公司 自动去除半导体封装不良品的机台及方法
CN102157390B (zh) * 2011-01-25 2013-03-27 日月光半导体(昆山)有限公司 自动去除半导体封装不良品的机台及方法
CN105329850A (zh) * 2015-10-21 2016-02-17 美新半导体(无锡)有限公司 圆片级芯片尺寸封装的测试方法
CN110246802A (zh) * 2018-03-09 2019-09-17 株式会社迪思科 封装基板的加工方法
CN110246802B (zh) * 2018-03-09 2024-02-09 株式会社迪思科 封装基板的加工方法
CN113212892A (zh) * 2021-05-12 2021-08-06 深圳市奥尼电通有限公司 一种半导体检测编带工艺及系统

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