TW535267B - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
TW535267B
TW535267B TW090112935A TW90112935A TW535267B TW 535267 B TW535267 B TW 535267B TW 090112935 A TW090112935 A TW 090112935A TW 90112935 A TW90112935 A TW 90112935A TW 535267 B TW535267 B TW 535267B
Authority
TW
Taiwan
Prior art keywords
joint
carrier tape
semiconductor device
manufacturing
mark
Prior art date
Application number
TW090112935A
Other languages
English (en)
Inventor
Nobuaki Hashimoto
Original Assignee
Seiko Epson Corporatoin
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corporatoin filed Critical Seiko Epson Corporatoin
Application granted granted Critical
Publication of TW535267B publication Critical patent/TW535267B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B02CRUSHING, PULVERISING, OR DISINTEGRATING; PREPARATORY TREATMENT OF GRAIN FOR MILLING
    • B02CCRUSHING, PULVERISING, OR DISINTEGRATING IN GENERAL; MILLING GRAIN
    • B02C18/00Disintegrating by knives or other cutting or tearing members which chop material into fragments
    • B02C18/0007Disintegrating by knives or other cutting or tearing members which chop material into fragments specially adapted for disintegrating documents
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985Flexible insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B02CRUSHING, PULVERISING, OR DISINTEGRATING; PREPARATORY TREATMENT OF GRAIN FOR MILLING
    • B02CCRUSHING, PULVERISING, OR DISINTEGRATING IN GENERAL; MILLING GRAIN
    • B02C18/00Disintegrating by knives or other cutting or tearing members which chop material into fragments
    • B02C18/0007Disintegrating by knives or other cutting or tearing members which chop material into fragments specially adapted for disintegrating documents
    • B02C2018/0038Motor drives
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/5442Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54473Marks applied to semiconductor devices or parts for use after dicing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05568Disposition the whole external layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05573Single external layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/79Apparatus for Tape Automated Bonding [TAB]
    • H01L2224/7965Means for transporting the components to be connected
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83192Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01075Rhenium [Re]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19043Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Food Science & Technology (AREA)
  • Wire Bonding (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Description

535267 A7 -_ B7 五、發明說明(1 ) (發明所屬之技術領域) 本發明係有關於半導體裝置及載裝帶以及這些之製造 方法,電路基板,電子機器以及載裝帶製造裝置。 (發明之背景) 近年隨著電子機器之小型化可以適用c S P ( Chip Scale/Size Package)(晶片尺寸大之封裝)之小型之半導體 裝置之需求很大。在此種小型之半導體裝置之製造上亦可 適用 T A B 技術(Tape Automated Bonding ) 。T A B 技 術係使用載裝帶(Tape Carrier )而可實施捲軸至捲軸之 製程,所以適合於半導體裝置之大量生產。 惟在T A B技術上並非設想現在程度之小型半導體裝 置所開發,因此頗具有改良之餘地。 例如適用以往之T A B技術所製造之半導體裝置係以 外部引線做爲外部電極,而C S P時即以焊錫球來形成外 部電極。 一面活用T A B技術之特徵,一面有效的設置焊錫球 之方法即到現在爲止並沒有開發。 有時候,在有微細胞線圖樣之要求之載裝帶之一部份 會發生不良時需要切除不良處所再予以接合。配線圖樣所 密集之載裝帶上,切斷乃需要在配線圖樣上實施才行。而 在該接頭上設置連接用之粘著帶等。因此在接頭上雖然無 法載置半導體晶片或焊錫球之形成。惟由於捲軸至捲軸之 製程即仍然連續的進行,因此無法只避免此領域。 本纸張尺度適用中國國家標準(CNSM4規格(210 X 297公釐) -4 - I —Ί I I ^---------I I I 訂·------I I (請先閱讀背面之注意事項再填寫本頁) 535267 A7
五、發明說明(2 ) (請先閱讀背面之注意事項再填寫本頁) 本發明乃欲解決此問題點者。其目的係提供有效率的 製造半導體裝置之方法,以該方法所製造之半導體裝置, 使用於其方法之載裝帶及其製造方法,電路基板,電子機 器以及載裝帶製造裝置。 (解決課題之手段) (1 )有關本發明之載裝帶之製造方法係含有:檢查 ’備有:形成爲矩陣狀之接合部,及至少一種之認識標記 而成之載裝帶之檢查過程,及除去於上述檢查過程中所發 現之不良處所據位之部份之後,再以連接上述載裝帶之連 接過程,及形成用於劃定於上述連接過程所形成之接頭所 據位之矩陣之接頭標記之形成接頭標記之過程,而構成爲 其特徵者。 本發明中,對於一個接合部上將連接一個半導體元件 。所謂接合部係指用於連接各個半導體元件之部份。例如 可以含有用於接合半導體元件之電極之接線區(land), 及用於形成外部電極用之接線區,以及用於連接這些接線 區之配線亦可以。 依本發明時在載裝帶之寬度方向並排的形成有複數之 接合部,所以在寬度方向可搭載複數之半導體元件以資大 量生產半導體裝置。又以認識標記所劃定之矩陣地可以進 行製造過程。 再者,依本發明係,將切除在載裝帶之檢查中所發現 之不良處所後再予以連接。該結果,在載裝帶上會形成接 -5- 本纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 535267 Α7 ------------ Β7 五、發明說明(3 ) 頭°而以接頭標記了表示有接頭據位之矩陣之位置,所以 ί口除以接頭標記所表示之矩陣地實施後序之製程時,即可 以防止由設於接頭之粘著帶致使焊錫球之流動,於是有效 率的可以量產半導體裝置。 (2 )本發明之載裝帶之製造方法中上述接頭標記係 沖除上述認識標記所形成亦可以。 (3 )本發明之載裝帶之製造方法中上述認識標記乃 以與上述接合部之同一材料而以同一方法且同時的予以形 成亦可以。 (4)在本發明之載裝帶之製造方法中,上述載裝帶 係備有形狀不同之至少二種之上述認識標記,而藉不同之 檢查手段而檢查出上述認識標記亦可以。 (5 )有關本發明之半導體裝置之製造方法係含有: 檢查,備有:形成爲矩陣狀之接合部,及至少一種之認識 標記而成之載裝帶之檢查過程,及除去於上述檢查過程中 所發現之不良處所據位之部份之後,再以連接上述載裝帶 之連接過程,及形成用於劃定於上述連接過程所形成之接 頭所據位之矩陣之接頭標記之形成接頭標記之過程,及對 於除了以上述接頭標記所劃定之領域以外之領域’而對於 上述複數之接合部之各個地’分別電氣的連接複數之半導 體元件之過程。 依本發明時,在載裝帶之寬度方向並排的配置有複數 之接合部,而各個之接合部上搭載半導體元件’因Λ在寬 度方向會搭載半導體元件,由而可以大量生產半導體裝置 1 本紙張又度適用中國國家標準(CNS)A4規格(210 χ 297公爱1 ~ . τ------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 535267 A7 _____B7 五、發明說明(4 ) 〇 (請先閱讀背面之注意事項再填寫本頁) 再者,以認識標記所劃定之矩陣地可進行製造過程。 又’依本發明乃,將切除在載裝帶之檢查中所發現之 不良處所後再予以連接,該結果在載裝帶上會形成接頭。 而以接頭標記了表示有接頭據位之矩陣之位置,於是可以 扣除有接頭標記所劃定之領域地在各自之接合部上載置半 導體裝置。 (6 )本半導體裝置之製造方法中含有對於除了以上 述接頭標記所劃定之領域以外之領域,以各自之矩陣地對 於複數之半導體元件,同時地形成複數之外部電極之過程 亦可以。 於是’於各矩陣地,對於複數之半導體元件同時可形 成複數之外部電極。由於對於複數之半導體元件同時地可 形成外部電極,由而可以提高大量生產,此製程係扣除了 以接頭標記之領域地予以實施。所以可以防止由設置於接 頭帶等而焊錫球之流動。由而有效率的可以量產半導體裝 置。 (7 )本半導體裝置之製造方法中上述至少二種之認 識標記乃形狀各不同,而以不同之檢查手段來檢出上述認 識標記亦可以。 (8)有關本發明之載裝帶乃主要係在基板上矩陣狀 的形成有接合部之載裝帶中,形成有以複數行複數列地, 有規則地劃定上述接合部之認識標記而構成。 依本發明係在載裝帶之寬度方向並排配置有複數之接 本纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 535267 A7 B7___ 五、發明說明(5 ) 合部,所以在寬度方向可搭載複數之半導體元件,可以大 量生產半導體裝置,又以認識標記所劃定之矩陣地可以進 fr製造過程。 (9 )本載裝帶中, 藉由連接所切斷的部份而形成了接頭,而在備有上述 接頭之劃定部份上形成有接頭標記亦可以。 又,在本發明中,將切斷在載裝帶之檢查中所發現之 不良處所再接合時,由而在載裝帶中被形成有接頭。又以 接頭標記了顯示接頭所據位之位置之矩陣。所以扣除以接 頭標記等之矩陣而實施其後之過程時就可以防止由於在接 頭處設有粘著帶而焊錫球之流動,由而有效率的大量生產 半導體裝置。 (1 〇 )本載裝帶中, 上述接頭標記乃藉沖去上述認識標記來形成亦可以。 由而很容易形成接頭標記,同時可以認識標記以及接 頭標記也。 (11)本載裝帶中備有形狀不相同之至少二種之上 述認識標記,而藉由不同之檢查手段來檢出上述認識標記 亦可以。 (1 2 )有關本發明之半導體裝置,係以上述方法( 申請專利範圍第5項或第6項所述之方法)所製造。 (1 3 )有關本發明之電路基板,係安裝有上述(申 請專利範圍第12項所述)之半導體裝置者。 1 (1 4 )有關本發明之電子機器係具有上述(申請專 -----‘----·------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 8 535267 A7 B7 五、發明說明(6 ) 利範圍第1 3項所述)之電路基板者。 (1 5 )有關本發明之載裝帶製造裝置係至少備有: 爲了移送具有複數之認識標記之載裝帶用之移送機構,及 用於檢出上述複數之認識標記用之複數之檢出手段之載裝 帶製造裝置而上述複數之檢出手段係以不同之檢出方法來 檢出認識標記之檢出裝置者。 (1 6 )本載裝帶製造裝置,其中上述複數之檢出手 段之一係以光實施檢出之檢出裝置亦可以。 (1 7 )本載裝帶製造裝置中上述複數之檢出手段之 一係以畫像處理實施檢出之檢出裝置亦可以。 依此手段時即可藉視覺的認識之認識標記來認識也。 (1 8)本載裝帶製造裝置中,上述檢出手段之一乃 ’以銷來實施檢出之檢出裝置亦可以。 依此手段時即以可藉機械的認識之認識標記來做認識 也。 {發明之實施形態} 下面參照附圖說明本發明之合宜之實施形態。本實施 形態係有關於適用本發明之半導體裝置之製造方法。下面 將分爲載裝帶之製造爲止之過程,及載裝帶之製造後之過 程而做說明。 (載裝帶之製造爲止之過程) 1 第1圖〜第6圖係表示適用本發明之半導體裝置之製 9 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 535267 A7 ______B7____ 五、發明說明(7 ) 造方法之載裝帶之製造(妥)爲止之過程之圖。 本實施形態係使用第1圖所示之載裝帶1 〇。第2圖 係第1圖之I I 一 I I線斷面圖,第3圖係第1圖之 I I I — I I I線斷面圖。又各圖中爲了說明之方便,該 構件之厚度及大小之比例係與實際者有所不同,惟本發明 係不受此比例之限定者。 載裝帶1 0係由:長尺寸狀之帶狀之基板1 2,及形 成於基板1 2之至少一方之面之複數之接合部1 4所構成 ’而捲取於不圖示之捲軸而準備施工。又關於載裝帶1 〇 乃可以採用在基板1 2上以接著劑而粘貼銅箔等之導電箔 之後’以蝕刻法來形成接合部1 4之三層帶,或不使用接 著劑之二層帶均可用。二層帶乃,以濺射法等在基板上被 著銅等導電性之膜,將它予以蝕刻形成接合部1 4,或在 銅箔等之導電箔上塗佈可做爲基板之聚醯亞胺樹脂等之凡 立水硬化後形成接合部1 4。 齊 I t 基板1 2雖可以用一般的使用於載裝帶之有機系或樹 脂系之材料來形成,惟如有可撓性即材料不受限定,可撓 性而言,沒有接著劑層之二層帶係一般而言較三層帶者優 異。又’爲了增加可撓性,而採用如T A B等所實施之部 份的附加沖孔或突起物等亦可。 在基板1 2上,於寬度方向之兩端部沿著長度方向連 續的形成有鏈輪孔1 6 %鏈輪孔1 6係當捲取或拉出載裝 帶10時可嚙合於不圖示之鏈輪者。 在基板1 2上,如第2圖放大所示形成有穿通孔1 8 -10- (請先閱讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標準(CNtS)a4規格(210 X 297公釐) 535267 A7 B7 五、發明說明(8 ) 。通常係形成於接合部1 4之形成面之相反面(第2面) 之焊錫球之一部份係進入於穿通孔,以達到接合部1 4與 焊錫球以及與焊錫球所露出之第2面之電氣的導通。別的 例子係,如第2圖所示,在穿通孔1 8之內面施予金或銅 等導電構件之電鍍,而在開口部而使接合部1 4之電氣的 連接於導電構件1 9亦可以。採此構成,自形成於基板 基板1 2之一方之面之接合部1 4而介著穿通孔1 8之導 電構件1 9構成電氣的連接而在第2面上形成焊錫球3 8 (參照第1 0圖)亦可以。隨著它亦可採用在第2面上亦 形成接合部以承受焊錫球之接線地區之兩面基板亦可行。 接合部1 4係複數個地形成於基板1 2之寬度方向, 且在基板1 2之長度方向反複地予以形成者。而對於一個 接合部1 4上各接一個半導體元件3 2 (參照第8圖(A ))。所謂接合部1 4乃指用於連接各個半導體元件3 2 之部份而言。包含例如接合半導體元件3 2之電極3 4之 接線區,及用於形成外部電極3 8之接線區,以及連接這 些接線區用之配線。再者,第1圖上只顯示接線部1 4之 形成領域,省略了詳細之圖示。各個接線部1 4乃對應於 各個半導體元件3 2 (參照第8 ( A )圖)而形成有配線 圖樣及接線區,所以在本實施形態時,在於基板1 2之寬 度方向形成有複數之接合部1 4,因此在基板1 2之寬度 方向載置複數之半導體元件3 2,又由於在基板1 2之長 度方向反複地形成有接合部1 4,所以在基板1 2 i長度 方向反複地載置半導體元件3 2。 本^氏張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -11 - ---7-----------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產苟員11消費合作社印Μ 535267 Α7 _____ Β7 五、發明說明(9 ) 基板1 2上乃如第1圖所示,形成有一對認識標記 2 2。而認識標記2 2即得用以劃定以複數行。複數列的 排列之接合部1 4所構成之矩陣1 3般的被構成,所以本 實施形態乃將以在基板1 2之長度方向在基板1 2之寬度 方向有五個之4 X 5個之接合部1 4之矩陣1 3來劃定而 予以認識爲例。爲了劃定此矩陣1 3地形成有一對L字狀 之認識標記2 2。 上述之認識標記2 2係屬於視覺的(影像的)做認識 者。惟有時不適合使用檢出裝置來檢出,此時即形成以機 械的可認識之認識標記2 7亦可以。此時可形成以孔來機 械的認識之認識標記2 7亦可以,此時即可利用檢出梢或 利用光之通過而檢出認識標記2 7之存在亦可以。 載裝帶製造裝置係可以含有,用於移送載裝帶1 0用 之移送手段(例如第4圖所示之捲軸2 4 ),及以影像處 理來認識認識標記2 2之檢查裝置(例如攝影機2 5 ), 或爲檢出認識標記2 7用之銷2 9,或以光來檢出認識標 記2 7之檢查裝置(例如受光元件3 1 )等等爲宜。 再者,一對之認識標記2 2係有規則的反複劃定矩陣 1 3。例如一對認識標記2 2係跳過接合部1 4中之基板 1 2之寬度方向之一行而劃定矩陣1 3。換言之以一對認 識標記2 2所劃定之矩陣1 3與在其鄰之一對之認識標記 2 2所劃定之矩陣1 3之間將會留殘有寬度方向一行之接 合部1 4。該由劃定上除外之一行乃,以載裝帶1 0之其 中之寬度方向之接合部1 4爲基準在長度方向,自然數η 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -12- -----·— ^------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 535267 A7 B7 五、發明說明(1〇 ) X常數k序次之寬度方向一行之接合部1 4 ’例如第1圖 所示之本實施形態中’ k二5。 所以任意之一行之接合部1 4爲基準而在長度方向以 5,10,15,20..........序號之一行之接合部14 乃由一對之認識標記2 2之劃定而脫離。 該從劃定中所扣除之一行之接合部1 4中之一可供爲 切斷領域,惟在本實施形態中並非特別必要者。所以不留 殘一行之接合部1 4乃不劃定矩陣1 3亦可以。 又,構成以一對之認識標記2 2所劃定之矩陣1 3之 接合部1 4之個數及認議標記2 2之形狀即可以任意的決 定者。 又使用二層帶時,認識標記2 2即在形成接合部1 4 之同時,可以用接合部1 4之同一材料來形成。 接著,上述載裝帶1 0即移至實施檢查過程。在此檢 查過程中可以檢查接合部1 4之不良等。並且如發現有涉 及多數製品之載裝帶之不良時’該不良處所即予以切斷去 除。 第4圖係表示切斷該在檢查中發現之不良處所之過程 之圖。如同圖所示,載裝帶1 〇係以捲取於捲軸,地被準 備供用。而自捲軸2 4拉出載裝帶1 0而以切刀時之切斷 工模2 6來切斷不良處所2 8而予以去除。第5圖係表示 由載裝帶1 0上去除不良處所2 8之過程。如第5圖所示 使用二個切斷工模一次地去除不良處所亦可以’或使用一 個切斷工模以二次來去除不良處所亦可以。 -13- (請先閱讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 535267 A7 B7 五、發明說明(11 ) (請先閱讀背面之注意事項再填寫本頁) 本切斷過程即在於以一對認識標記2 2所劃定之領域 內來切斷載裝帶1 0,詳細的說,在於被切斷之載裝帶 1 〇之再度被連接時可維持矩陣1 3之有規則的反複之位 置來實施切斷。 即當爲了切除不良處所2 8 ’而以二處地切除載裝帶 1 0時,乃在一*方之切斷端部之最罪近認識標記2 2及’ 另一方之切斷端部之最靠近認識標記2 2而劃定上述矩陣 1 3之位置而切斷載裝帶1 0,並且在本實施形態之例時 ,在各相鄰之矩陣1 3間配置一行之接合邰1 4。由於如 此可以維持矩陣1 3之有規則之反複,可實施其後序之有 規則的過程,特別是載裝帶移送至捲軸之過程才可以。 接著如第6圖所示接連被切斷後之載裝帶1 〇。詳細 的說去除第5圖所示之不良處所2 8,連接各切斷端與切 斷端而粘貼不圖示之粘貼帶等。如果不疊合切斷部與切斷 部而使切斷面與切斷面接觸後,在切斷部之表•背面之至 少其中之一方之面粘貼粘著帶,即在載裝帶1 〇之基板 1 2不會發生高低差。通常貼合了粘著劑之場所及附近即 不能發生實裝基板之機能。 經濟部智慧財產局員工消費合it让印沒 如上述地予以接合之載裝帶1 0即形成了接頭2 1。 在本實施形態之例係爲了使之容易認識標記2 1起見就須 形成接頭標記2 3。接頭標記2 3乃例如採用沖去認識標 記2 2而可形成。此時之接頭標記2 3可兼做認識標記 2 2之機能。 = 再者,接頭標記2 3可以在被切斷之載裝帶1 0之被 -14- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) 535267 ______ B7__ 五、發明說明(12 ) (請先閱讀背面之注意事項再填寫本頁) 接合後才形成,或在先前予以形成均無妨。例如自第5圖 所示之載裝帶1 0切斷不良處所2 8之後,在於載裝帶 1 0之被接合之前形成接頭標記2 3亦可以。或在於檢查 過程中發現不良處所之切斷前,把握預先被連接之位置地 形成接頭標記2 3亦可。 如上述地標上接頭標記2 3,由而例如以光電感測器 來認識該接頭標記2 3,由而可含在後過程之機械自動的 認識接頭,換言之使之認識不能實裝之矩陣。 再者,被接合在一起之載裝帶1 0中,接頭2 1所據 位之矩陣1 3亦與其他矩陣1 3同樣地配置有4 X 5個之 接合部1 4。 又只在各相鄰之矩陣1 3間形成有一行之接合部1 4 之外,並沒有形成不規則之間隔。換言之載裝帶1 〇乃除 了形成有表示有接頭2 1之存在之認識標記2 3之點之外 即與第1圖所示之載裝帶1 0沒有甚麼不同。 再者載裝帶1 〇係,除了上述二層或三層帶之外,兩 個配線帶,疊層配線帶,玻璃環氧系帶等,只要具有以捲 軸來供給可能者均可使用,換言之帶之材料係只要使用具 有以捲軸來捲取可能程度之可繞性之材料,且可能形成配 線之材料就可使用任何材料。 (載裝帶之製造後之過程) 接著第7圖〜第13圖係表示適用本發明之半導體裝 置之製造方法中之載裝帶之製造後之過程之圖。 本纸張尺度適用中國國家標準(CNS)A4規格(21〇χ 297公f ) -- 535267 A7 B7 五、發明說明(13 ) 首先對於如上述之實施了檢查,不良處所2 8 (參照 第5圖)之去除,以及再連接後之載裝帶1 〇上設置各向 異性導電膜。(異方性導電膜3 0 )。 第7圖乃表示在載裝帶設置各向異性導電膜之過程’ 載裝帶1 0係如第7圖所示捲於捲軸2 4準備供給,而後 以另一捲軸2 4來捲取,換言之本實施形態係採用捲軸捲 到另一捲軸之製程(過程)。並且在二個捲軸2 4間在載 裝帶1 0上粘貼各向異方性導電膜3 0。此時各向異方性 導電膜3 0也形成爲帶狀捲取於捲軸1 2 4而準備供用爲 宜,於是在載裝帶1 0上連續的粘貼各向異性導電膜3〇 之後,暫且捲取載裝帶1〇。 本案中,各向異性導電膜3 0乃,在接著劑(binder )中分散導電粒子(導電塡充劑)而成者,有時再加上分散劑 。各向異性導電膜3 0乃預先形成片狀之後粘貼於載裝帶 1 0亦可以。或以液狀態狀的設置亦可以。又各向異性導 電膜3 0之接著劑而使用熱硬化性之接著劑之情形比較多 。各向異性導電膜3 〇係至少應設於各接合部1 4上。又 各向異性導電膜3 0亦可以避開構成由接頭標記2 3而表 示有接頭2 1存在之矩陣1 3之接頭部1 4亦可以。 接著如第8 ( A )圖所示,在各向異性導電膜3 0上 載置複數之半導體元件3 2。如上所述,在載裝帶1 0上 ,以複數行複數列的形成構成矩陣1 3之接合部。而在各 接合部1 4上載置各個之半導體元件3 2。但是對於以接 頭標記2 3所劃定之構成矩陣1 3之接合部1 4上即不載 -16- (請先閱讀背面之注意事項再填寫本頁} 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 535267 A7 ----—____ B7 五、發明說明(14 ) 置半導體元件3 2。 在半導體元件3 2上設置有複數之電極3 4。而將設 有電極3 4之面載置於各向異性導電膜3 0上。再者接合 部1 4乃被形成爲隨應於電極3 4所配置之形狀。而將電 極3 4予以定位對準位置地載置半導體元件3 2。在此對 準•定位上可以利用定位孔2 0。再者,在接合部1 4之 對應於電極3 4之位置上,形成比較其他部份而寬度較寬 之接線區爲宜。 在各向異性導電膜3 0上各一個地載置半導體元件 3 2亦可以’或同時地載置複數之半導體兀件3 2亦可以 。例如將對應於構成矩陣1 3之複數之接合部1 4之個數 之半導體元件同時地載置於一接合部1 4亦可以。 又,半導體元件3 2即只在二邊形成有電極3 4者’ 或在四邊形成有電極3 4者均可。 電極3 4係使用全或焊錫等之突起體設置於鋁墊上者 爲多,惟亦可以在接合部1 4上設置突起體或蝕刻了接合 部1 4來形成突起體亦可以。 由上述之過程而在半導體3 2之形成有電極3 4之面 3 6與矩形基板之形成了接合部1 4之面之間會有各向異 性導電膜3 0。就算是逐一地載置半導體3 2之情形之下 也在完全的載置半導體元件3 2之後才進行至下次序之製 程爲宜。又暫且完成上述之過程(製程)之後,以捲軸 24捲取載裝帶1 0之後進行於下一過程爲宜。 * 接者如% 8 ( B )圖所不’將工模4 0壓接於半導體 -----·---^----^一衣--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) -17- 535267 Α7 Β7 五、發明說明(15 ) 元件3 2之形成有電極3 4之面3 6之相反面以資將半導 體元件3 2加壓於接合部1 4之方向。工模4 0係內藏有 不圖示之加熱器以資加熱半導體元件。又如圖所示地將複 數之半導體元件3 2總括地予以壓接,或一個一個逐一壓 接各半導體元件3 2亦可。 於是半導體元件3 2之電極3 4與接合部1 4乃介著 各向異性導電膜3 0之導電粒子而電氣的導通,依本實施 形態時,即可以藉各向異性之導電膜3 0而令接合部1 4 與電極3 4電氣的導通之同時,可實施半導體元件3 2與 基板1 2之間之樹脂之塡充,所以得以在可靠性及生產性 優異之方法來製造半導體裝置也。 又以工模4 0而將半導體元件3 2予以加熱,所以各 向異性導電膜3 0之接著劑係至少在該與半導體元件3 2 之面3 6之接觸領域係會被硬化,惟須使用熱硬化性之接 著劑爲其前提。如各向異性導電膜之硬化機構(硬化原理 )不同時,即採用不同之能量施加手段而使該各向異性導 電性予以出現也。 第9圖係表示載置了半導體元件3 2之載裝帶1 0之 圖。同圖中,如上述以接頭標記2 3來顯示有接頭2 1所 據位之構成矩陣1 3之接合部1 4即不載置半導體元件 3 2。再者相鄰之矩陣1 3間之基板1 2之寬度方向一行 之接合部1 4上也不載置半導體元件3 2。 在此狀態下將載裝帶1 〇捲取於捲軸2 4而進έ下一 過程。- -18- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 535267 B7 五、發明說明(16 ) 在此過程中該實施再連接之處所乃可以做爲過程之檢 查用而供貫案半導體兀件,或將該處做爲完全屬於不良處 所而不實裝半導體元件,或實裝全部爲不良之半導體元件 ’總而言之,預先準備可以檢以接頭標記2 3之手段而預 先訂定如檢出此接頭標記2 3後做怎樣之程序。 接著如第1 0圖所示,在載裝帶1 0上設置外部電極 。做爲外部電極可使用焊錫球。焊錫球3 8乃在載裝帶 1 0之基板1 2之,與接合部1 4之相反側之面上而載置 於穿通孔1 8上,電氣的連接於形成於穿通孔1 8之內面 之導電構件1 9。此時可以利用定位孔2 0,而可實施焊 錫球3 8之定位。再者在載裝帶1 0上亦可以在載置焊錫 球3 8之面上形成連接於導電構件1 9之接線區。 本實施形態乃採取,每一個以第9圖所示之認識標記 2 2所劃定之矩陣1 3地,對於所對應之複數之半導體元 件3 2同時地載置焊錫球3 8。換言之對於構成矩陣1 3 之4 X 5個之接合部上同時的載置全部之焊錫球3 8。由 而可以縮短載置焊錫球3 8所要之時間以資提高量產性。 如上所述,本實施形態乃,以矩陣1 3爲單位地載置 焊錫球3 8。惟對於第9圖所示之接頭2 1之上面,即由 於有粘著帶等之存在之緣故無法載置焊錫球3 8,雖然可 以只避開接頭2 1附近地載置焊錫球3 3,惟此種做法時 即不能以矩陣1 3爲單位地進行製程。 於是在本實施形態係,對於在接頭2 1之據位之矩陣 1 3之做法乃採取,在過程中準備該用於檢出接頭標記 -19- (請先閱讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 535267 A7 B7__ 五、發明說明(17 ) 2 3之手段’而不但對於有接頭2 1所存在位置之接合部 1 4不載置焊錫球3 8,對於該矩陣1 3之全體之接合部 1 4均不供給焊錫球3 8。並且除了該有接頭2 1存在之 矩陣1 3以外之矩陣1 3即全部地載置焊錫球3 8。由而 W &避免設於接頭2 1上面之粘著帶上也載置焊錫球3 8 t情形。該結果可以防止焊錫球3 8之熔流於其他部份而 使接合部1 4發生短路之情形。 再者外部電極之用而替代於焊錫球3 8而例如可以使 用印刷法而設置焊錫膏。 如上述的設置了做爲外部電極之焊錫球3 8後之載裝 帶1 0係被捲取於捲軸2 4之後進行於下一過程。又必要 時’在於形成焊錫球3 8之後實施洗淨、製作及硬化作業 。在於這些製程中亦視必要可利用定位孔2 0而實施定位 •對準等等。 依上述之過程之結果,如第1 1圖所示,在載裝帶 1 0上,每一矩陣部1 4地載置有半導體元件3 2。又介 著各向異性導電膜3 0而半導體元件3 2之電極3 4與接 合部1 4係電氣的被連接。在基板1 2之與接合部1 4之 相反側之面上。設有介著穿通孔1 8之內面之導電構件 1 9而電氣的連接之焊錫球3 8,所以在複數行複數列之 半導體元件之各個之電極3 4備有電氣的連接之焊錫球 3 8。所以每一各半導體元件3 2地構成有半導體裝置。 所以每一半導體元件3 2地逐一將載裝帶1 0沖出ϋϋ片即 該各個片就是完成品之半導體裝置。欲沖載裝帶1 0時可 (請先閱讀背面之注意事項再填寫本頁) --------^_________線. 經濟部智慧財查-¾員X消費合泎i印製 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公t ) - 20 - 535267 A7
五、發明說明(18 ) 以利用定位孔2 0來定位。 第1 2圖係表不將載裝帶i 〇沖製成個片之過程之圖 。同圖中,以固定刀等之固定工模4 4來挾持固定該基板 1 2上之各半導體兀件3 2之周圍,而在可動刀等之可動 工模4 6來沖製出半導體元件3 2之周圍,於是可獲得個 片即半導體裝置5〇。 對於各半導體裝置5 〇而視其必要實施外觀檢查,電 氣特性之檢查,粘合等等。 依本實施之形態時,以各向異性導電膜3 〇來電氣的 導通接合部1 4與電極3 4,所以得以可靠性及生產性優 異之方法來製造半導體裝置5 0。又在載裝帶1 〇之寬度 方向並排配置地形成複數之接合部1 4,而在各接合部 1 4上逐一連接半導體元件3 2,所以矩陣狀的載置複數 之半導體元件3 2,因此本實施形態係適合於半導體裝置 5 〇之大量生產 ° 載裝帶1 0係以捲取於捲軸2 4狀的予以準備,各向 異性導電膜1 0之粘貼,半導體元件3 2之載置,以及壓 接,外部電極3 8之形,將沖切成爲個片等等操作等得於 捲軸捲至捲軸之操作間進行。再者上述之全部過程均以捲 軸捲至捲軸間之操作來實施,而在任何之時點將載裝帶 1 0切斷成爲矩形狀亦可行。切斷之時間即’例如設置了 各向異性導電膜3 0之後而載置半導體元件3 2之前,載 置弓半導體元件3 2之後,壓接半導體元件之前,壓接半 導體元件3 2之後’載置焊錫球3 8之前’載置了焊錫球 -21 - (讀先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(21〇χ 297公Μ ) 535267 A7 ____B7 五、發明說明(彳9 ) 3 8後沖切成個片前之任何時點均可採用。做爲切斷成爲 矩形基板之切斷位置而選擇形成於相鄰之矩陣1 3間之寬 度方向1行之接合部1 4上亦可以。 又,依本實施形態時,得以由認識標記2 2而劃定之 矩陣1 3爲單位地可以進行製造過程。例如對於各個之矩 陣1 3地對於複數之半導體元件3 2而同時地可以進行形 成複數之焊錫球3 8,由於對於複數之半導體元件3 2同 時的可形成焊錫球3 8,所以可以提高量產性。再者在此 製程中,也是準備用於檢出接頭標記2 3之手段,以資去 除以接頭標記2 3所劃定之矩陣1 3的予以進行。所以可 以防止由設於接頭2 1之粘著帶而使焊錫球3 8之流動, 由而有效率的大量生產出半導體裝置5〇。 第1 3圖顯示,安裝了依上述實施形態有關之方法所 製造之半導體裝置1 1 〇 〇之電路基板1 〇 〇 〇。在電路 基板1 0 0 0 —般係可使用例如玻璃環氧基板等之有機系 基板。電路基板1 0 〇 〇即以例如由銅所成之接合部來形 成所欲之電路。並且機械的連接接合部與半導體裝置 1 1 0 0之外部電極而可達這些之電氣的導通。 i ; 再者半導體裝置1 1 0 0乃可以將實裝面積縮小到以 a i 裡體晶片之安裝面積,所以將此電路基板1 Ο Ο 0使用於 ί J 電子機器,即可求電子機器本身之小型化。又在同一面積 I 內即更可以確保安裝空間可期高機能化。 t 於是做爲備有此電路基板1000之電子機器而在第 : 1 4圖上顯示筆記型電腦1 2 0 0 (做爲例示)。 本纸張又度適用中國國家標準(CNS)A4規格(210 X 297公釐) -22- .—-------------^--------- (請先閱讀背面之注意事項再填寫本頁) 535267 A7 B7 五、發明說明(2〇 ) 再者本發明乃不管能動物品或受動物品,均可應用於 種種之實裝用之電子機器上,電子零件可例示,電阻器, 電容器,線圈,振盪器,溫度感測器,熱敏電阻,變阻器 ,電位器,電絲等等。 圖式之簡單說明 第1圖係表示適用本發明之半導體裝置之製造方法之 直到載裝帶之製造之過程之圖。 第2圖係表示適用本發明之半導體裝置之製造方法之 直到載裝帶之製造之過程之圖。 第3圖係表示適用本發明之半導體裝置之製造方法之 直到載裝帶之製造之過程之圖。 第4圖係表示適用本發明之半導體裝置之製造方法之 直到載裝帶之製造之過程之圖。 第5圖係表示適用本發明之半導體裝置之製造方法之 直到載裝帶之製造之過程之圖。 第6圖係表示適用本發明之半導體裝置之製造方法之 直到載裝帶之製造之過程之圖。 £ 聲 第7圖係表示適用本發明之半導體裝置之製造方法之 載裝%之製造後之過程之圖。 之半導體裝置之製造方法之 圖^^示適用本發明 〜.轉 載裝帶之製奢_之過程之圖。 第9圖係表示適用本發明之半導體裝置之製造方法之 載裝帶之製造後之過程之圖。 -23- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 535267
瘦濟那智慧財轰苟員11消費合作?1-印製 第1 〇圖係表示適用本發明之半導體裝置之製造方法 之載裝帶之製造後之過程之圖。 第1 1圖係表示適用本發明之半導體裝置之製造方法 之載裝帶之製造後之過程之圖。 第1 2圖係表示適用本發明之半導體裝置之製造方法 之載裝帶之製造後之過程之圖。 第1 3圖表示實裝了有關本實施形態之半導體裝置之 電路基板之圖。 第1 4圖表示具備有實裝了本實施形態之半導體裝置 ------.----„----衣--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 之電路基板之電子機器之圖 (標1 0號說明) 10 載裝帶 1 2 基板 13 矩陣 14 接合部 16 鏈輪孔 18 穿通孔· 2 0 定位孔 2 1 接頭 2 2 認識標記 2 3 接頭標記 2 4 捲軸 2 8 不良處所 本纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -24- 535267 _B7 五、發明說明(22 ) 〇 異方性導電膜 2 半導體元件 4 電極 8 錫球 〇 半導體裝置 -----_----Μ.-----------訂·-------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -25-

Claims (1)

  1. 535267 总fl亦η υη、 C8 / D8 六、申請專利範圍 C請先閱讀背面之注意事項再填寫本頁} 第901 1 2935號專利申請案 中文申請專利範圍修正本 民國91年4月修正 1 . 一種半導體裝置,其特徵爲:具有: 對於使矩陣狀的接合部形成於基板上的載裝帶,使前述 接合部,形成以複數行複數列規則地劃定的認識標記的載裝 帶、及 分別電氣的連接在前述複數的接合部的複數的半導體元 件。 2 .如申請專利範圍第1項之半導體裝置,其中, 前述載裝帶,藉由使被切斷的部分被連接,形成接頭, 且在具有前述接頭的劃定部分,形成接頭標記。 3 .如申請專利範圍第2項之半導體裝置,其中, 前述接頭標記,係由除去前述認識標記所形成的。 4 .如申請專利範圍第1、2或3項之半導體裝置,其 中, · 經濟部智慧財產局員工消費合作社印製 具有形狀不同的至少2種類的前述認識標記,利用不同 的檢查手段檢出。 -26- 本紙張尺度適用中國國家標準(CNS )八4規格(21〇χ297公釐)
TW090112935A 1998-07-31 1999-07-27 Semiconductor device TW535267B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP23034298 1998-07-31
JP15827999A JP3536728B2 (ja) 1998-07-31 1999-06-04 半導体装置及びテープキャリア並びにそれらの製造方法、回路基板、電子機器並びにテープキャリア製造装置

Publications (1)

Publication Number Publication Date
TW535267B true TW535267B (en) 2003-06-01

Family

ID=26485452

Family Applications (2)

Application Number Title Priority Date Filing Date
TW088112716A TW452946B (en) 1998-07-31 1999-07-27 Tape carrier and the manufacturing method thereof, tape carrier manufacturing device and manufacturing method for semiconductor device
TW090112935A TW535267B (en) 1998-07-31 1999-07-27 Semiconductor device

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW088112716A TW452946B (en) 1998-07-31 1999-07-27 Tape carrier and the manufacturing method thereof, tape carrier manufacturing device and manufacturing method for semiconductor device

Country Status (5)

Country Link
US (3) US6200824B1 (zh)
JP (1) JP3536728B2 (zh)
KR (2) KR100509299B1 (zh)
CN (1) CN1171299C (zh)
TW (2) TW452946B (zh)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6100113A (en) * 1998-07-13 2000-08-08 Institute Of Microelectronics Very thin multi-chip-package and method of mass producing the same
JP3536728B2 (ja) * 1998-07-31 2004-06-14 セイコーエプソン株式会社 半導体装置及びテープキャリア並びにそれらの製造方法、回路基板、電子機器並びにテープキャリア製造装置
US6133634A (en) * 1998-08-05 2000-10-17 Fairchild Semiconductor Corporation High performance flip chip package
WO2000054323A1 (fr) * 1999-03-11 2000-09-14 Seiko Epson Corporation Substrat de cablage flexible, bande porte-puce, dispositif a semiconducteur de type bandes, dispositif a semiconducteur, procede de fabrication d'un dispositif a semiconducteur, carte de circuit imprime, et appareil electronique
US7247035B2 (en) * 2000-06-20 2007-07-24 Nanonexus, Inc. Enhanced stress metal spring contactor
WO2001098793A2 (en) * 2000-06-20 2001-12-27 Nanonexus, Inc. Systems for testing integraged circuits during burn-in
US6812718B1 (en) 1999-05-27 2004-11-02 Nanonexus, Inc. Massively parallel interface for electronic circuits
US7382142B2 (en) 2000-05-23 2008-06-03 Nanonexus, Inc. High density interconnect system having rapid fabrication cycle
JP3544895B2 (ja) * 1999-07-30 2004-07-21 シャープ株式会社 樹脂封止型半導体装置及びその製造方法
US7952373B2 (en) * 2000-05-23 2011-05-31 Verigy (Singapore) Pte. Ltd. Construction structures and manufacturing processes for integrated circuit wafer probe card assemblies
JP4475761B2 (ja) * 2000-07-26 2010-06-09 日本テキサス・インスツルメンツ株式会社 半導体パッケージ用絶縁フィルム及びその製造方法
US6576496B1 (en) * 2000-08-21 2003-06-10 Micron Technology, Inc. Method and apparatus for encapsulating a multi-chip substrate array
JP2002190674A (ja) * 2000-12-21 2002-07-05 Sony Chem Corp 多層フレキシブル配線板の製造方法
US6668449B2 (en) * 2001-06-25 2003-12-30 Micron Technology, Inc. Method of making a semiconductor device having an opening in a solder mask
US6894374B2 (en) * 2001-07-19 2005-05-17 Texas Instruments Incorporated Semiconductor package insulation film and manufacturing method thereof
US6977436B2 (en) * 2002-02-14 2005-12-20 Macronix International Co. Ltd. Semiconductor packaging device
US6570263B1 (en) * 2002-06-06 2003-05-27 Vate Technology Co., Ltd. Structure of plated wire of fiducial marks for die-dicing package
JP3716413B2 (ja) * 2003-06-13 2005-11-16 三井金属鉱業株式会社 電子部品実装用フィルムキャリアテープの検査装置および検査方法
US7935892B2 (en) * 2005-04-14 2011-05-03 Panasonic Corporation Electronic circuit device and method for manufacturing same
KR101136444B1 (ko) * 2006-06-07 2012-04-19 브이 테크놀로지 씨오. 엘티디 노광 방법 및 노광 장치
JP4378387B2 (ja) * 2007-02-27 2009-12-02 Okiセミコンダクタ株式会社 半導体パッケージ及びその製造方法
JP4386929B2 (ja) * 2007-04-09 2009-12-16 日東電工株式会社 Tab用テープキャリアの製造方法
BRPI0814178A2 (pt) * 2007-07-27 2015-01-27 Saint Gobain Abrasives Inc Produtos abrasivos com marcas de junção e detecção automática de junções
DE102007046520A1 (de) * 2007-09-28 2009-04-02 Osram Opto Semiconductors Gmbh Lichtemittierendes Flächenelement und Verfahren zum Herstellen eines lichtemittierenden Flächenelementes
DE102008016830A1 (de) * 2008-03-28 2009-10-15 Smartrac Ip B.V. Verfahren und Vorrichtung zur Applikation eines Chipmoduls
US8205766B2 (en) * 2009-05-20 2012-06-26 The Bergquist Company Method for packaging thermal interface materials
US8430264B2 (en) * 2009-05-20 2013-04-30 The Bergquist Company Method for packaging thermal interface materials
CN102157390B (zh) * 2011-01-25 2013-03-27 日月光半导体(昆山)有限公司 自动去除半导体封装不良品的机台及方法
US20140332940A1 (en) * 2013-05-07 2014-11-13 Sts Semiconductor & Telecommunications Co., Ltd. Quad Flat No-Lead Integrated Circuit Package and Method for Manufacturing the Package
JP6193665B2 (ja) * 2013-07-26 2017-09-06 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN105323945A (zh) * 2014-07-31 2016-02-10 讯忆科技股份有限公司 智能卡晶片连续条状载板及所用的长条带与形成方法
CN105329850B (zh) * 2015-10-21 2017-03-08 美新半导体(无锡)有限公司 圆片级芯片尺寸封装的测试方法
JP6848244B2 (ja) * 2016-07-27 2021-03-24 日亜化学工業株式会社 発光装置の製造方法
TWI638410B (zh) * 2017-11-14 2018-10-11 蔡宜興 降低封裝基板翹曲的方法及半成品結構
JP7193920B2 (ja) * 2018-03-09 2022-12-21 株式会社ディスコ パッケージ基板の加工方法
JP2021150370A (ja) * 2020-03-17 2021-09-27 キオクシア株式会社 半導体記憶装置
TWI738504B (zh) * 2020-09-11 2021-09-01 頎邦科技股份有限公司 電路板捲帶及其對接方法
CN113212892A (zh) * 2021-05-12 2021-08-06 深圳市奥尼电通有限公司 一种半导体检测编带工艺及系统

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2751450B2 (ja) * 1989-08-28 1998-05-18 セイコーエプソン株式会社 テープキャリアの実装構造及びその実装方法
JPH03104252A (ja) 1989-09-19 1991-05-01 Seiko Epson Corp テープキャリアの製造方法
JP2861304B2 (ja) * 1990-07-06 1999-02-24 松下電器産業株式会社 アウターリードボンディング方法
JPH04124846A (ja) * 1990-09-14 1992-04-24 Nippon Steel Corp テープキャリヤ
JP3104252B2 (ja) 1990-11-22 2000-10-30 日立化成工業株式会社 電子部品封止用エポキシ樹脂成形材料
US5506444A (en) * 1990-12-11 1996-04-09 Sharp Kabushiki Kaisha Tape carrier semiconductor device
KR960006970B1 (ko) * 1993-05-03 1996-05-25 삼성전자주식회사 필름 캐리어 및 그 제조방법
SG68542A1 (en) * 1993-06-04 1999-11-16 Seiko Epson Corp Semiconductor device and manufacturing method thereof
MY112708A (en) * 1993-09-07 2001-08-30 Lintec Corp Tape winding apparatus and tape
JP2998515B2 (ja) * 1993-09-17 2000-01-11 安藤電気株式会社 測定前後のtabを画像認識するtab試験装置
JP2852178B2 (ja) * 1993-12-28 1999-01-27 日本電気株式会社 フィルムキャリアテープ
JPH0823160A (ja) * 1994-05-06 1996-01-23 Seiko Epson Corp プリント配線板と電子部品の接続方法
JPH09129686A (ja) * 1995-11-06 1997-05-16 Toshiba Microelectron Corp テープキャリヤ及びその実装構造
JP3454400B2 (ja) * 1996-02-16 2003-10-06 三井金属鉱業株式会社 繰返しパターンの検査方法
JP3482779B2 (ja) * 1996-08-20 2004-01-06 セイコーエプソン株式会社 半導体装置およびその製造方法
US5767107A (en) * 1996-09-03 1998-06-16 Basf Corporation Compositions containing gluten and polysaccharides that contain uronic acid residues useful for encapsulating fats, oils and solids
JP3520186B2 (ja) * 1996-09-30 2004-04-19 東芝マイクロエレクトロニクス株式会社 フィルムキャリアテープの製造方法、フィルムキャリアテープの製造装置
JPH10116861A (ja) * 1996-10-09 1998-05-06 Texas Instr Japan Ltd キャリアテープ、及びキャリアテープ製造方法
AU4571897A (en) * 1996-10-22 1998-05-15 Seiko Epson Corporation Film carrier tape, tape carrier semiconductor device assembly, semiconductor device, its manufacturing method, package substrate, and electronic appliance
DE19717078A1 (de) * 1997-04-23 1998-10-29 Bhs Corr Masch & Anlagenbau Vorrichtung zum Schneiden einer Papierbahn und zum Anbringen eines Klebebandes an der Schnittkante der Papierbahn
US5887343A (en) * 1997-05-16 1999-03-30 Harris Corporation Direct chip attachment method
US6100113A (en) * 1998-07-13 2000-08-08 Institute Of Microelectronics Very thin multi-chip-package and method of mass producing the same
JP3536728B2 (ja) * 1998-07-31 2004-06-14 セイコーエプソン株式会社 半導体装置及びテープキャリア並びにそれらの製造方法、回路基板、電子機器並びにテープキャリア製造装置

Also Published As

Publication number Publication date
US20030075795A1 (en) 2003-04-24
JP3536728B2 (ja) 2004-06-14
CN1171299C (zh) 2004-10-13
TW452946B (en) 2001-09-01
JP2000106387A (ja) 2000-04-11
US6506980B2 (en) 2003-01-14
US6200824B1 (en) 2001-03-13
KR100509299B1 (ko) 2005-08-18
KR100555337B1 (ko) 2006-02-24
US20010039076A1 (en) 2001-11-08
KR20000012108A (ko) 2000-02-25
KR20050024471A (ko) 2005-03-10
CN1244028A (zh) 2000-02-09

Similar Documents

Publication Publication Date Title
TW535267B (en) Semiconductor device
US6891110B1 (en) Circuit chip connector and method of connecting a circuit chip
US7045392B2 (en) Semiconductor device and method of fabrication thereof, semiconductor module, circuit board, and electronic equipment
US8348171B2 (en) Smartcard interconnect
US7229018B2 (en) Manufacture of RFID tags and intermediate products therefor
US20080081455A1 (en) Methods of forming a single layer substrate for high capacity memory cards
US6808866B2 (en) Process for massively producing tape type flexible printed circuits
JP3626742B2 (ja) テープ型フレクシブルプリント回路の量産方法
JP3979873B2 (ja) 非接触式データキャリアの製造方法
JP4319726B2 (ja) 非接触型icカードの製造方法
JP4257534B2 (ja) 半導体装置の製造方法
TWI492160B (zh) 導體圖案的連接部及其連接構造
TW459316B (en) Substrate with wiring layers and method thereof
EP1429386A2 (en) Tape carrier for tab and method for producing the same
JP2008052492A (ja) 非接触データキャリア、非接触データキャリア用配線基板
JP2005032815A (ja) 可撓配線板およびその製造方法
KR100550171B1 (ko) 필름 기판, 반도체 장치, 필름 기판의 제조 방법, 및반도체 장치를 갖는 회로 기판의 제조 방법
TW201134332A (en) Printed circuit board with embedded antenna for RFID tag and method for manufacturing the same
JP4043854B2 (ja) Icカードの製造方法とicカード
CN212381487U (zh) 一种双层导线板
JP2010117833A (ja) インレイ及びその製造方法並びに非接触型情報媒体
JP2006043969A (ja) 電子装置の製造方法
JPH0661413A (ja) ハイブリッドic用基板とこれを用いたハイブリッドicの製造方法
JP2004207303A (ja) 配線基板及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器
JPH11298110A (ja) 電子部品の実装方法及びその実装構造

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees