CN110167872A - 接合结构 - Google Patents

接合结构 Download PDF

Info

Publication number
CN110167872A
CN110167872A CN201780082617.4A CN201780082617A CN110167872A CN 110167872 A CN110167872 A CN 110167872A CN 201780082617 A CN201780082617 A CN 201780082617A CN 110167872 A CN110167872 A CN 110167872A
Authority
CN
China
Prior art keywords
interface feature
component
assembly
conductive interface
connected structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201780082617.4A
Other languages
English (en)
Other versions
CN110167872B (zh
Inventor
王亮
拉杰诩·卡特卡
贾维尔·A·狄拉克鲁兹
阿卡谷·R·西塔朗母
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Edya Semiconductor Bonding Technology Co.,Ltd.
Original Assignee
Anglo Sai Bond Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Anglo Sai Bond Technology Co Ltd filed Critical Anglo Sai Bond Technology Co Ltd
Publication of CN110167872A publication Critical patent/CN110167872A/zh
Application granted granted Critical
Publication of CN110167872B publication Critical patent/CN110167872B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0032—Packages or encapsulation
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00261—Processes for packaging MEMS devices
    • B81C1/00269—Bonding of solid lids or wafers to the substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00261—Processes for packaging MEMS devices
    • B81C1/00277—Processes for packaging MEMS devices for maintaining a controlled atmosphere inside of the cavity containing the MEMS
    • B81C1/00293—Processes for packaging MEMS devices for maintaining a controlled atmosphere inside of the cavity containing the MEMS maintaining a controlled atmosphere with processes not provided for in B81C1/00285
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/01—Microstructural systems or auxiliary parts thereof comprising a micromechanical device connected to control or processing electronics, i.e. Smart-MEMS
    • B81B2207/012—Microstructural systems or auxiliary parts thereof comprising a micromechanical device connected to control or processing electronics, i.e. Smart-MEMS the micromechanical device and the control or processing electronics being separate parts in the same package
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/09—Packages
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/01—Packaging MEMS
    • B81C2203/0172—Seals
    • B81C2203/019—Seals characterised by the material or arrangement of seals between parts
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/03—Bonding two components
    • B81C2203/033—Thermal bonding
    • B81C2203/035—Soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05551—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05555—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0605—Shape
    • H01L2224/06051—Bonding areas having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/06155—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0616—Random array, i.e. array with no symmetry
    • H01L2224/06164—Random array, i.e. array with no symmetry covering only portions of the surface to be connected
    • H01L2224/06165—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/065—Material
    • H01L2224/06505—Bonding areas having different materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/08237—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bonding area connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2901—Shape
    • H01L2224/29016—Shape in side view
    • H01L2224/29018—Shape in side view comprising protrusions or indentations
    • H01L2224/29019—Shape in side view comprising protrusions or indentations at the bonding interface of the layer connector, i.e. on the surface of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8003—Reshaping the bonding area in the bonding apparatus, e.g. flattening the bonding area
    • H01L2224/80047—Reshaping the bonding area in the bonding apparatus, e.g. flattening the bonding area by mechanical means, e.g. severing, pressing, stamping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80909—Post-treatment of the bonding area
    • H01L2224/80948—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Micromachines (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种接合结构，其可包括具有一第一导电性界面特征的一第一组件及具有一第二导电性界面特征的一第二组件。一积体装置可耦接至该第一组件或该第二组件或由该第一组件或该第二组件所形成。该第一导电性界面特征可直接接合至该第二导电性界面特征以界定一界面结构。该界面结构可经安置而以一至少部分环状轮廓围绕该积体装置，以连接该第一组件与该第二组件。

Description

接合结构
技术领域
技术领域大体上关于接合结构，且详言之，是关于提供两个组件(例如，两个半导体组件)之间的经改良密封性的接合结构。
背景技术
在半导体装置制造及封装中，一些积体装置经密封以与外部环境隔绝，以便例如减少污染或防止对积体装置损害。举例而言，一些微机电系统(microelectromechanicalsystem；MEMS)装置包括由利用诸如焊料的黏合剂附接至基板的顶盖界定的空腔。然而，一些黏合剂可为气体可渗透的，以使得气体可随时间推移而穿过黏合剂进入空腔中。湿气或诸如氢气或氧气的某些气体可损害敏感性积体装置。诸如焊料的其他黏合剂产生其自身的长期可靠性问题。因此，保持对用于积体装置的经改良密封的持续需求。
附图说明
图1A为根据各种具体实例的接合结构的示意性侧视截面图。
图1B至图1K为沿着接合结构的接合界面界定的界面结构的各种具体实例的部分示意性截面平面图。
图2A为图1A至图1B中所示的接合结构的界面结构的示意性截面平面图。
图2B为具有延伸穿过接合界面的一或多个电互连件的界面结构的示意性截面平面图。
图2C为图1C的界面结构的示意性截面平面图。
图2D为具有围绕空腔安置以界定实际上环状的轮廓的多个导电性界面特征的界面结构的示意性截面平面图，其中每一导电性界面特征包含大部分环状的轮廓。
图2E为具有围绕空腔安置以界定实际上环状的轮廓的多个导电性界面特征的界面结构的示意性截面平面图，其中该多个导电性特征包含由间隙间隔的多个区段。
图2F为根据一些具体实例的接合结构的示意性侧视截面图。
图2G为根据各种具体实例的接合结构的示意性侧视截面图。
图2H及图2I为包含导电性界面特征的界面结构的示意性平面图，如自平面图所见，该等导电性界面特征包括导电性圆点的数组或其他分散形状。
图3为接合结构的一部分的示意性侧视截面图，该部分包括与界面结构的导电性界面特征连接的裂纹阻止器。
图4A至图4C为接合结构的示意性平面图，当对应界面特征接合在一起时，该等接合结构增加对未对准的容限。
图5A至图5D为界面结构的示意性平面图，当每一半导体组件上的对应界面特征接合在一起时，该界面结构增加对未对准的容限。
图6A至图6B为根据另一具体实例的界面结构的示意性平面图，当每一半导体组件上的对应界面特征接合在一起时，该界面结构增加对未对准的容限。
图7A为导电性界面特征的示意性平面图，其中非导电性界面特征的多个内区域安置于由相交的导电性界面特征界定的交叉网格结构内。
图7B为由接合两个界面特征形成的接合界面结构的示意性平面图。
图7C为图7B的接合界面结构的示意性平面图，其中多个电互连件安置于非导电性界面特征的内区域内。
图8为根据各种具体实例的并有一或多个接合结构的电子系统的示意图。
具体实施方式
本文中所揭示的各种具体实例系关于以实际上密封半导体组件的积体装置以与外部环境隔绝的方式连接两个组件(组件可包含半导体组件)的界面结构。举例而言，在一些具体实例中，接合结构可包含沿着界面结构彼此接合的多个半导体组件。积体装置可耦接至半导体组件或由半导体组件形成。举例而言，在一些具体实例中，接合结构可包含微机电系统(MEMS)装置，其中顶盖(第一半导体组件)接合至载体(第二半导体组件)。MEMS组件(积体装置)可安置于至少部分地由顶盖及载体界定的空腔中。
在一些配置中，界面结构可包含围绕积体装置安置的一或多个导电性界面特征及一或多个非导电性界面特征，以连接第一半导体组件及第二半导体组件且界定实际上环状或实际上闭合的轮廓。在一些具体实例中，界面结构可包含第一导电性界面特征、第二导电性界面特征及安置于第一导电性界面特征与第二导电性界面特征之间的固态非导电性界面特征。在一些具体实例中，每一半导体组件可包含相关联的导电性界面特征，且导电性界面特征可彼此直接接合以连接两个半导体组件。
图1A为根据各种具体实例的接合结构1的示意性侧视截面图。图2A为图1A至图1B中所示的接合结构1的界面结构10的示意性截面平面图。接合结构1可包括沿着界面结构10接合至第二半导体组件2的第一半导体组件3。如本文中所解释，无需介入黏合剂，第一半导体组件3及第二半导体组件2的对应接合层11可彼此直接接合。如下文所解释，界面结构10可包括嵌入于周围非导电性界面特征14中的导电性界面特征12。如本文中所解释，每一组件3、2的接合层11可包括可接合以界定密封的导电性界面特征及非导电性界面特征。如图1A中所示，界面特征12、14可垂直地延伸至半导体组件中(例如，至接合层11中)，以使得界面特征12、14可在一方向上自一个半导体组件朝向另一半导体组件延伸，例如，相对于接合结构垂直地延伸。第一半导体组件及第二半导体组件可界定空腔5，积体装置4至少部分地安置于该空腔中。在所说明具体实例中，第一半导体组件3可包含一顶盖，该顶盖经塑形以界定空腔，或安置于第二半导体组件2中的空腔上方。举例而言，半导体组件3可包含壁6，该壁围绕积体装置4安置且将空腔5与外部环境隔开。在各种具体实例中，壁6及顶盖可包含半导体材料，诸如硅。在其他具体实例中，壁6及顶盖可包含聚合物、陶瓷、玻璃或其他合适材料。空腔5可包含空气空腔，或可用合适的填充物材料填充。虽然第一组件2及第二组件3在本文中经描述为半导体组件，但在其他具体实例中，第一组件2及第二组件3可包含任何其他合适类型的组件，组件可包含或不包含半导体材料。举例而言，组件2、3可包含各种类型的光学装置，在一些具体实例中，光学装置可不包含半导体材料。
第二半导体组件2可包含具有外部表面9的载体，第一半导体组件3接合至该外部表面。在一些具体实例中，载体可包含基板，诸如半导体基板(例如，具导电性互连件的硅内插件)、印刷电路板(printed circuit board；PCB)、陶瓷基板、玻璃基板或任何其他合适载体。在此等具体实例中，载体可在积体装置4与较大的封装结构或电子系统(图中未示)之间传送信号。在一些具体实例中，载体可包含积体装置晶粒，诸如经构以处理由积体装置4转导的信号的处理器晶粒。在所说明具体实例中，积体装置4包含MEMS组件，诸如MEMS开关、加速度计、回转仪等。积体装置4可耦接至第一半导体组件3或第二半导体组件2或由该第一半导体组件3或该第二半导体组件2形成。
在一些组态中，将积体装置晶粒4与外部环境隔离或隔开(例如防止曝露于气体及/或污染物)至关重要。举例而言，对于某些积体装置，曝露于湿气或气体(诸如氢气或氧气)可损害积体装置4或其他组件。因此，提供实际上或实质上密封(例如，气密密封或接近气密密封)空腔5及积体装置4以与气体隔绝的界面结构10至关重要。如图1A及图2A中所示，界面结构10可经配置以防止气体自结构1的外表面8穿过界面结构10达到结构1的内表面7。
所揭示具体实例可利用具有低气体渗透率的材料且可配置该等材料以减少或消除气体进入至空腔5中。举例而言，某些气体(诸如氢气)至金属的渗透率可显着低于气体至其他材料(诸如介电材料或聚合物)的渗透率。举例而言，氢气可在外表面8处或附近解离成组成分子。解离原子可扩散穿过壁6或界面结构10且在内表面7处或附近重组。氢气至金属的扩散率可大致与压力的平方根成比例。诸如稀有气体的其他气体完全不会渗透金属。藉由比较，气体可较快地(例如，与压力成比例)通过聚合物或玻璃(氧化硅)材料，此系因为气体分子无需在外壁8处解离成原子即可通过。
因此，本文中所揭示的具体实例可有利地使用界定围绕积体装置4的实际上环状或闭合图案(参见图2A至图2E)的金属来密封接合结构的内部区域(例如，空腔5及/或积体装置4)以与外部环境及有害气体隔绝。有利地，在一些具体实例中，金属图案可包含积体装置4周围的完全闭合的回路，其可相对于其他配置改良密封性。在一些具体实例中，金属图案可包含围绕装置4的不完全环状图案(例如，大部分或部分环状)，以使得金属中可存在一或多个间隔。由于气体至金属(诸如铜)的渗透率小于气体至介电质或非导电材料(诸如氧化硅、氮化硅等)的渗透率，因此界面结构10可针对接合结构1的内部区域提供经改良密封。
然而，在一些具体实例中，可能不希望利用仅包括金属或宽度相当大的金属线的界面结构10。若界面结构10包括宽金属线或图案，则金属在化学机械抛光(chemicalmechanical polishing；CMP)或其他处理步骤期间可经历明显凹陷。金属线的凹陷可不利地影响将第一半导体组件3的金属线接合至第二半导体组件2的能力，特别在使用直接金属至金属接合技术时。因此，在各种具体实例中，界面结构10可包括一或多个导电性界面特征12，该一或多个导电性界面特征嵌入有一或多个非导电性界面特征14或以其他方式邻近于该一或多个非导电性界面特征。该等导电性界面特征可提供有效障壁，从而防止或减少气体渗透至空腔5及/或至积体装置4中。此外，该等导电性界面特征可足够薄地形成且可散置或嵌入有非导电性界面特征，从而减小或消除凹陷的不利影响。
在本文中所揭示的一些具体实例中，界面结构10可由第一半导体组件上的第一界面特征及第二半导体组件上的第二界面特征界定。该等第一界面特征(包括导电性及非导电性特征)可接合至对应第二界面特征以界定界面结构10。在一些具体实例中，界面结构10可包含分开地接合至第一半导体组件3及第二半导体组件2的单独结构。举例而言，在一些具体实例中，可提供壁6以作为单独开放式框架，大体上平坦的半导体组件3面对该框架设置。第二界面结构(图中未示)可包含一介入结构，其无需介入黏合剂即直接接合在该开放式框架与半导体组件3之间，由此形成与图1A中所示的空腔类似的围封空腔5。界面结构10可提供第一半导体组件3与第二半导体组件2之间的机械及/或电连接。在一些具体实例中，界面结构10可仅提供组件3、2之间的机械连接，其可用来密封空腔5及/或积体装置4以与外部环境隔绝。在其他具体实例中，界面结构10亦可提供组件3、2之间的电连接，以用于例如接地及/或用于传输电信号。如在下文关于图4A至图7C所更详细地解释，该等导电性界面特征可彼此直接接合，而无需介入黏合剂且无需施加压力或电压。举例而言，可准备第一及第二界面特征的接合表面(例如，接合层11)。该等接合表面可经研磨或平坦化，经活化，且用合适物种终止。举例而言，在各种具体实例中，该等接合表面可经研磨至小于1nm，例如小于0.5nm的均方根(root-mean-square；rms)表面粗糙度。该等经研磨接合表面可藉由轻微蚀刻或电浆终止(termination)来活化。在各种具体实例中，该等接合表面可用氮气来终止，例如，藉助于使用含氮溶液进行蚀刻或藉由使用利用氮气的电浆蚀刻。如本文中所解释，该等接合表面可开始接触以无需施加压力即形成直接接合。在一些具体实例中，半导体组件3、2可经加热以加强接合，例如，导电性特征之间的接合。直接接合方法的额外细节可至少在美国专利第9,385,024号、第9,391,143号及第9,431,368号中发现，该等美国专利的全部内容以全文引用的方式且出于所有目的而并入本文中。在一些具体实例中，组件3、2两者的导电性界面特征及组件3、2两者的非导电性界面特征同时地彼此直接接合。
应了解，虽然所说明具体实例系针对MEMS接合结构，但任何合适类型的积体装置或结构可结合所揭示具体实例使用。举例而言，在一些具体实例中，第一半导体组件及第二半导体组件可包含积体装置晶粒，例如，处理器晶粒及/或内存晶粒。另外，虽然所揭示具体实例包括空腔5，但在其他配置中，空腔可不存在。举例而言，本文中所揭示的具体实例可与任何合适的积体装置或积体装置晶粒一起使用，积体装置或积体装置晶粒中，可能需要密封主动组件以与外部环境及气体隔绝。此外，所揭示具体实例可用以实现其他目标。举例而言，在一些配置中，所揭示界面结构10可用以提供电磁屏蔽物以减少或阻止非所需电磁辐射进入结构1，及/或用以阻止各种类型的信号泄漏。当然，空腔可用任何合适流体来填充，任何合适流体诸如可改良结构1的热、电或机械特性的液体、气体或其他合适物质。
图1B至图1K为界面结构10的各种具体实例的示意性部分截面平面图。将理解，所说明图案可在诸如图1A的空腔5的受保护区域周围完全环状或不完全环状(例如，大部分环状)地延伸，以界定实际上环状或实际上闭合的轮廓。如本文中所使用，实际上环状的结构可包括圆形环状结构，以及界定实际上闭合轮廓(例如，正方形或其他多边形)的非圆形环状结构。如图1B至图1K中所示，界面结构10可包含一个或多个导电性界面特征12及一个或多个非导电性界面特征14。如图1A中所示，导电性特征12及非导电性特征14可垂直地延伸穿过第一半导体组件3及/或第二半导体组件2的部分，例如，垂直地穿过接合层11的部分。举例而言，导电性特征12及非导电性特征14可垂直地延伸穿过第一半导体组件3及/或第二半导体组件2(例如，在非平行或垂直于半导体组件3、2的主表面的方向上)达到至少0.05微米、至少0.1微米、至少0.5微米或至少1微米的垂直距离。举例而言，导电性特征12及非导电性特征14可垂直地延伸穿过第一半导体组件3及/或第二半导体组件2达到在0.05微米至5微米范围内、在0.05微米至4微米范围内、在0.05微米至2微米范围内或在0.1微米至5微米范围内的垂直距离。借由使导电性特征12及非导电性特征14延伸穿过第一半导体组件3及/或第二半导体组件2的部分，导电性特征12及非导电性特征14可提供在半导体组件3、2与界面结构10之间无间隙的密封。设置于半导体组件3、2上的导电性特征12及非导电性特征14可提供用于接合两个半导体组件的大体上平坦的表面。
导电性界面特征12可包含任何合适导体，诸如金属。举例而言，导电性界面特征12可包含诸如空气、氢气、氮气、水、湿气等的流体/气体不可充分渗透的铜、铝或任何其他合适金属。非导电性界面特征14可包含任何合适的非导电材料，诸如介电质或半导体材料。举例而言，在一些具体实例中，非导电性界面特征14可包含氧化硅。有利地，导电性界面特征12及非导电性界面特征14两者的使用可提供经改良密封性以防止气体自外部环境进入至空腔5及/或至装置4中。如上文所解释，诸如金属的导体可通常提供对许多气体的经改良密封性。然而，与导体、金属或半导体相比，某些气体较不容易渗透一些非导电材料(例如，介电质)。在结构上混合导电性特征12与非导电性特征14可提供坚固密封以防止许多不同类型的气体及其他流体进入空腔及/或影响装置4。
在图1B的具体实例中，提供了仅一个导电性界面特征12，其可为完全环状的。导电性界面特征12可嵌入于一或多个非导电性界面特征14中以界定一实际上环状或实际上闭合的轮廓。举例而言，在一些具体实例中，导电性界面特征12可嵌入于块状非导电材料中。在其他具体实例中，多层非导电材料可设置于导电性界面特征12的对置侧上。如图2A中所示，导电性界面特征12可以完全环状图案在空腔5及/或积体装置4周围延伸。在图2A中，举例而言，导电性界面特征12以完全环形或闭合形状围绕空腔5及/或装置4延伸，以使得非导电性特征14的非导电材料不越过导电性界面特征12或与之相交。然而(例如，参见下文的图2D及图2E的描述)，在其他具体实例中，在导电性界面特征12的部分之间可存在一或多个间隙，但不具有至空腔5的直接路径。在一些具体实例中，导电性界面特征12的个别组件可为不完全环状的。举例而言，导电性界面特征12的单个组件可为大部分环状的，例如，围绕空腔5及/或积体装置4延伸至少180°、至少270°、至少350°或至少355°(例如，360°)，同时合作以界定实际上环状或闭合的界面结构10。此外，如上文所解释，导电性界面特征12可垂直地延伸至且可嵌入于壁6的部分及/或第二半导体组件2的对应部分中。
包括图1B至图1K的实例图案中的任一者的图1A的结构可例如借助半导体制造技术形成，半导体制造技术诸如借助在基板上形成金属线，其通过在基板上沈积、图案化及蚀刻以及沈积氧化物，或通过镶嵌处理。理想地，待接合的金属线与周围非导电材料齐平，或自非导电材料略微(例如，0.5nm至20nm)凹陷或突出地形成。金属线的环状或大部分环状图案可使用半导体处理而形成于半导体组件3、2两者上，半导体处理例如将半导体组件彼此直接接合且产生抵抗气体扩散的有效金属密封。
界面结构10可具有在1微米至1毫米范围内的界面宽度t0。导电性界面特征12可具有在0.1微米至50微米范围内的导体宽度tc。非导电性界面特征14可具有在0.1微米至1毫米范围内的非导体宽度ti。如上文所解释，图1B中所揭示的界面结构10可有利地提供有效密封以阻止气体进入空腔5及/或与装置4相互作用。此外，本文中所揭示的界面结构10可比其他类型的接合或界面薄，此可有利地减小整体封装占据面积。
转而参看图1C，界面结构10可包括多个导电性界面特征12及安置于邻近导电性界面特征12之间的介入的固态(例如，非气态)非导电性界面特征14。图2C为图1C中所示的界面结构10的示意性平面图。如同图1B的实施，界面结构12可围绕积体装置4安置且可包含以实际上环状或闭合的轮廓(例如，各种配置中的完全或不完全环形)配置的导电性特征12，以连接第一半导体组件3与第二半导体组件2。在图1C及图2C中，导电性特征12包含至少一个完全或绝对环形。在其他具体实例中，该等导电性特征可具有不同形状，但可经配置以界定实际上环状或闭合的轮廓。多个导电性特征12的使用可提供多层高不透性材料，从而减少气体流入至空腔5中。与较宽特征相比，利用由非导电性特征14隔开的多个薄导电性特征12可减小由为达成给定程度的整体不渗透性的抛光引起的凹陷的影响。因此，在各种具体实例中，多个导电性特征12可配置在彼此周围，例如大部分或完全地围绕装置4及/或空腔5同心地配置，以提供有效气体密封。
转至图1D，在一些具体实例中，导电性界面特征12可包含以实际上环状或闭合的图案围绕空腔5及/或装置4安置的多个环状导体12A，及连接邻近环状导体12A的多个交叉导体12B。有利地，环状导体12A及交叉导体12B的使用可为利用直接接合的实施(在下文加以解释)提供增加的接触面积，且可提供由于导电材料的有益渗透性质的经改良气体密封。如同图1B至图1C的具体实例，在图1D中，导电性界面特征12可定界闭合回路，以使得非导电性特征14不与导电性特征12相交或越过导电性特征。
图1E至图1G说明具有扭折的环状轮廓的导电性界面特征12，其中多个导电性区段112a至112c端对端地连接且相对于邻近区段成角度。如同图1B至图1D的具体实例，特征12可以实际上环状或闭合的图案，例如以完全环形，围绕空腔5及/或装置4安置。图1E至图1G中所说明的扭折轮廓可包含在横向方向上彼此间隔的第一区段112a及第二区段112c。第一区段112a及第二区段112c可由介入的横向区段112b连接。第一区段112a及第二区段112c可沿着大体平行于空腔5及/或积体装置4周围的至少部分环状的路径的方向而定向。横向区段112c可为横切或非平行于第一区段112a及第二区段112c而定向。在一些具体实例中，非导电性界面特征14可能不越过导电性特征12。
与直线或非扭折的特征12相比较，导电性界面特征12的扭折环状轮廓可有助于直接接合，其具有增加的对未对准的容限，同时保持窄线关于抛光后的凹陷的影响的益处。扭折轮廓可包括任何数目个导电性界面特征12。举例而言，图1E说明具有单一导电性界面特征12的扭折轮廓。图1F说明由介入的非导电性界面特征14横向地间隔的多个导电性界面特征12。如同图1D，在图1G中，间隔的环状导体12A可由交叉导体12B连接。熟习此项技术者将理解，其他图案可为合适的。
图1H至图1K说明具有不规则或Z字形的环状轮廓的导电性界面特征12，其中多个导电性区段112a至112f藉助于一或多个弯曲区域11端对端地连接且相对于邻近区段成角度。如图1H至图1K中所示，区段112a至112f可以不规则图案配置，其中区段112a至112f以不同定向成角度及/或具有不同长度。在其他配置中，区段112a至112f可以规则图案沿着环状轮廓以相同或周期性的角度配置。在另外其他配置中，导电性特征12可为弯曲或另外非线性的。相对于直线区段，此等特征亦可使对未对准的容限增加，同时仍使用更易受凹陷影响且因此较早用于直接金属至金属接合中的相对窄的线。
图2B为具有延伸穿过界面结构10的一或多个电互连件的界面结构10的示意性截面平面图。如同图2A，导电性特征12可围绕空腔5及/或积体装置4安置于界面结构10内以界定实际上环状或闭合的轮廓，例如，完全环状轮廓。导电性特征12可包含长度大于宽度(例如，长度为宽度的至少五倍，或为宽度的至少十倍)的细长特征。然而，不同于图2A中所示的界面结构10，图2B的界面结构10包括垂直地延伸穿过一或多个非导电性界面特征14的一个或多个电互连件20。电互连件20可与接合结构1的积体装置4及/或其他组件电通信，从而在结构1的各种组件之间传送信号。在一些具体实例中，电互连件20可自第一半导体组件3延伸至第二半导体组件2。如图2B中所示，电互连件20可与导电性界面特征12在内部间隔且电分离，导电性界面特征本身亦可用来电连接第一半导体组件3及第二半导体组件2中的电路。在其他具体实例中，电互连件20可在外部与导电性界面特征12间隔。在另其他具体实例中，如下文所解释，电互连件20可延伸穿过安置于多个导电性界面特征12之间的介入的非导电性界面特征14。
电互连件20可经由界面结构10提供半导体组件3、2之间的电通信。在非平行或横切于界面结构10的方向上设置互连件20可因此使界面结构10能够充当两个半导体组件3、2之间的机械及电连接。互连件20可包含任何合适的导体，诸如铜、金等。在各种配置中，互连件20可包含导电迹线或硅穿孔。此外，如上文所提及，在习知互连件20存在或不存在的情况下，界面特征12亦可充当环状或大部分环状的电互连件。
图2D为具有围绕空腔5安置以界定实际上环状或闭合的轮廓的多个导电性界面特征12A、12B的界面结构10的示意性截面平面图，其中每一导电性界面特征12A、12B包含不完全环状的特征，例如，延伸大于180°的大部分环状的特征。举例而言，如图2D中所示，每一导电性界面特征12A、12B可包含U形结构，其中特征12B在内部相对于特征12A相隔非导电性间隙39而安置。因此，在图2D中，每一导电性界面特征12A、12B可包含大部分环状的轮廓，但在两个界面特征12A、12B之间有间隙39，以使得界面特征12A、12B中的任一者未必界定闭合回路。图2D中所示的结构10在减少气体渗透至空腔5及/或装置4中方面仍然有效，这是因为导电性界面特征12A、12B的图案组合而形成围绕空腔5的实际上环状或实际上闭合的结构。某种气体可渗透穿过间隙39，但该气体在其可达到空腔5及/或接触装置4之前会具有穿过非导电材料的极长路径，从而克服气体在非导电材料14中相对于导电性界面特征12A、12B的导电材料的较高扩散率。应了解，虽然本文中展示了两个特征12A、12B，但可使用任何合适数目的特征12。
图2E为具有围绕空腔5安置以界定实际上环状或闭合的轮廓的多个导电性界面特征12的界面结构10的示意性截面平面图，其中该多个导电性特征12包含由非导电性间隙39间隔的多个区段。界定图2E中所示的每一导电性界面特征12的该等区段包含线性区段，但在其他具体实例中，该等区段可为弯曲的。在图2E中，一些或所有导电性界面特征12自身可不界定大部分环状图案。然而，由导电性界面特征12的所说明配置界定的图案连在一起可界定实际上环状或闭合的图案。因此，即使特定导电性界面特征12可能并非环状，但多个导电性界面特征12的配置可界定实际上环状或闭合的图案以密封接合结构的内部区域，从而防止气体自外部环境进入内部区域，如图2E中所示。
图2A至图2E的具体实例可相应地包含界面结构10，其包括共同界定实际上环状或闭合的扩散障壁的导电性界面特征12及非导电性界面特征14。举例而言，特定导电性界面特征12可包含完全环形或不完全环形(例如，大部分环状)，其与其他导电性及非导电性界面特征配置，从而界定实际上环状的图案或扩散障壁。在一些具体实例中，导电性界面特征可包含诸如直线或弯曲区段的其他形状，该等形状围绕空腔5及/或装置4配置，从而界定实际上环状的图案或扩散障壁。此外，图2D及图2E的具体实例可有利地提供多个导电性区段，其可各自充当单独电连接件，例如，单独信号线连接件、接地线连接件及电源线连接件。彼等区段在一起可提供实际上环状的导电图案以充当扩散障碍。本文中所描述的实际上环状的图案可有利地提供气体达到结构1的敏感性组件要行进的较长距离，此可减小结构1的渗透性。
图2F为根据一些具体实例的接合结构1的示意性侧视截面图。图2F类似于图1A，以下除外：在图2F中，第一半导体组件3可包含由半导体组件3的各种部分形成或与半导体组件3的各种部分耦接的一个或多个电子组件38。举例而言，如所说明，半导体组件3可包含多个电子组件38A至38C。电子组件38A至38C可包含任何合适类型的电子组件。电子组件38可包含任何合适类型的装置，诸如集成电路(例如，一或多个晶体管)或其类似物。在一些具体实例中，电子组件38可借助于互连件(参见图2B)及/或通过导电性界面特征12而与装置4、第二半导体组件2及/或其他组件通信。举例而言，电子组件38可借助于穿过半导体组件3的一或多个导电迹线36与第二半导体组件2通信。电子组件38及迹线36可通过诸如沈积、微影、蚀刻等的半导体处理技术来界定，且可与半导体组件3整合。举例而言，该等迹线可通过习知后道工序互连金属化贯穿多个金属层级而形成。此外，如图2F中所示，本文中所揭示的具体实例中的任一者可包括由第二半导体组件2形成(例如，利用半导体处理技术)或与该第二半导体组件耦接的一个或多个电子组件37。电子组件37可包含诸如集成电路或其类似物的任何合适类型的装置，且可与装置4、第一半导体组件3及/或其他组件通信。举例而言，在一些具体实例中，一或多个电子组件37A可界定在半导体组件2内(例如，埋藏在半导体组件2内或暴露于表面9)。在一些具体实例中，一或多个电子组件37B可界定于半导体组件2的表面9处或上。
图2G为根据各种具体实例的接合结构1的示意性侧视截面图。图2G类似于图1A及图2F，以下除外：在图2G中，可不存在界定于第一半导体组件3与第二半导体组件2之间的空腔。实际上，在图2G的具体实例中，第一半导体组件3及半导体组件2可彼此接合，而无介入的空腔。在所说明具体实例中，如同本文中所描述的具体实例，半导体组件3、2可借助于界面结构10彼此接合，该界面结构界定围绕组件3、2的内部的实际上环状的图案或轮廓。如本文中所解释，半导体组件3、2可至少沿着界面结构10彼此直接接合以界定实际上环状的轮廓，导电性及非导电性界面特征界定于该轮廓中。界面结构10的实际上环状的轮廓可包含本文中所揭示的图案中的任一者。即使图2G的接合结构1中可不存在空腔，但界面结构10可界定有效密封，从而保护结构1的内部中的敏感性电子电路或组件37不受包括例如其他的外部环境影响。应了解，本文中所揭示的具体实例中的任一者可结合不包括空腔的接合结构使用。
此外，如图2G中所说明，第一半导体组件3可包含形成于组件3的表面或靠近该表面形成及/或形成于组件3的主体内的一或多个电子组件38。第二半导体组件2可包含形成于组件2的表面或靠近该表面形成及/或形成于第二半导体组件2的主体内的一或多个电子组件37。电子组件37、38可包含任何合适类型的组件，诸如包括晶体管的电子电路等。组件37、38可可以任何合适配置遍及整个组件3、2而安置。在图2G的具体实例中，第一组件3及第二组件2可包含装置晶粒的任何组合，诸如处理器晶粒、内存晶粒、传感器晶粒等的任何组合。在所说明具体实例中，界面结构10可围绕接合结构1的周边安置，从而密封接合结构1的内部以与外部环境隔绝。在各种具体实例中，因此，接合结构1的内部，例如，由界面结构10界定的实际上环状的图案内的区域，可以或不可接合直接。在所说明具体实例中，一些组件37、38可安置于接合结构1的内部区域内，例如，安置于由界面结构10界定的实际上闭合的轮廓内。第一半导体组件3的第一互连件及第二半导体组件2的第二互连件可在接合结构1的内部区域内彼此直接接合，以连接各别组件3、2中的组件37、38。另外，额外组件可安置于由界面结构10界定的内部区域外。此等额外组件(诸如积体装置晶粒)亦可在内部区域彼此直接接合。
图2H及图2I为界面结构10的示意性平面图，该界面结构包含包括导电性圆点的数组的导电性界面特征12，如自平面图所见。在图2H中，导电性界面特征12包含一圈围绕空腔5(或大体上接合结构的内部)的紧密间隔的圆点。在图2I中，导电性界面特征12包含多圈紧密间隔的圆点，其中外圈的特征相对于内圈的特征横向地偏移，从而改良界面结构10的密封性。虽然图2I中展示了两圈特征12，但应了解，导电性特征12可包含圆点的网状结构或彼此间隔的分散形状，从而界定实际上环状的图案。导电性界面特征12及非导电性界面特征14可合作以界定连接两个半导体组件的实际上环状或实际上闭合的图案。应了解，虽然图2H至图2I中所示的圆点说明为圆形的(例如，圆形或椭圆形)，但在其他具体实例中，该等圆点可包含任何合适的分散形状，诸如多边形。此外，如本文中所解释，在一些具体实例中，导电性界面特征12(例如，圆点)可仅充当两个半导体组件3、2之间的接合机构。然而，在其他具体实例中，一些或所有导电性界面特征12可充当电互连件(诸如互连件20的末端或连接至互连件的衬垫)以提供半导体组件3、2之间的电通信。应了解，图2H及图2I的特征可与本文中所揭示的各种其他具体实例组合。
图3为接合结构1的一部分的示意性侧视截面图，该部分包括与界面结构10的导电性界面特征12连接的裂纹阻止器13。裂纹阻止器13包括交替的较宽及较窄区段，此系因为裂纹阻止器穿过晶粒内之后道工序互连结构垂直地连接，且因此可阻止或减小裂纹在半导体组件中的一者(例如，第二组件2)中的传播。通过将低K介电质引入至功能装置晶粒之后道工序(back-end of the line；BEOL)互连层中，介电质的抗裂性可实质上减小且可与硅的抗裂性相当或显着小于硅的抗裂性。因此，在由芯片封装相互作用引起的压力下，防止晶粒边缘处的开裂及低K介电层的分层可具有挑战性。有利地，芯片边缘处的开裂可通过在低K介电质中在周边周围并入经图案化金属界面结构(例如，裂纹阻止器13)来减小，该等结构通过增大芯片边缘附近的抗裂性而充当裂纹阻止件。
图4A至图4C为接合结构10的示意性平面图，当来自半导体组件3、2中的每一者的对应界面特征接合在一起时，该等接合结构增加对未对准的容限。在一些具体实例中，图4A至图4C的接合结构10可经配置以在来自邻近半导体组件的对应导电性界面特征12、12'未对准时提供有效气体密封。如本文中所解释，在各种具体实例中，界面结构10可由安置于第一半导体组件3上的第一界面特征及安置于第二半导体组件2上的第二界面特征界定。举例而言，如图4A至图4C中所示，第一导电性界面特征12及第一非导电性界面特征14可安置于第一半导体组件3上。第二导电性界面特征12'及第二非导电性界面特征14'可安置于第二半导体组件2上。第一及第二界面特征可包含上文关于图1A至图2B所描述的材料。举例而言，在各种具体实例中，第一及第二导电性界面特征12、12'可包含铜。在各种具体实例中，第一及第二非导电性界面特征14、14'可包含氧化硅。
如同图1A至图2B的接合结构1，在一些具体实例中，图4A至图4C的界面结构10可在空腔5及/或积体装置4周围延伸以界定实际上环状的图案，例如，该等导电性特征可定界界定实际上环状的图案的完全环形或不完全环形。以实际上环状的图案安置界面结构10可有利地密封空腔5及/或积体装置4以防止气体进入接合结构1。然而，在其他具体实例中，图4A至图4C的界面结构10可用作不同于气体密封或除气体密封以外的应用的界面。举例而言，图4A至图4C的界面结构10可用于任何应用中以顾及当导电性特征彼此接合时的未对准。在一些具体实例中，图4A至图4C的界面结构10可提供半导体组件之间的一或多个直接电及/或机械连接。在各种具体实例中，图4A至图4C的界面结构10可以或可能不会以环状图案围绕积体装置4安置。在一些具体实例中，例如，界面结构10可安置于半导体组件的对应外表面上的多个分散位置处，诸如针对下文关于图7C所描述的互连件20。在此等具体实例中，界面结构10可充当半导体组件之间的电互连。第一及第二界面特征可以多种方式彼此接合。在一些具体实例中，无需介入黏合剂且无需施加压力及/或温度，第一及第二界面特征可彼此直接接合。
在将直接接合用于界面结构10的具体实例中，可准备第一及第二界面特征的接合表面。举例而言，无需介入黏合剂且无需施加压力或电压，第一导电性界面特征12及第一非导电性界面特征14的接合表面可直接接合至第二导电性界面特征12'及第二非导电性界面特征14'的对应接合表面。该等接合表面可经研磨或平坦化，经活化，且用合适物种终止。该等接合表面可开始接触以无需施加压力即形成直接接合。在一些具体实例中，半导体组件3、2可经加热以加强接合，例如，导电性特征之间的接合。结合所揭示具体实例中的每一者使用的直接接合制程的额外细节可见于美国专利第7,126,212号、第8,153,505号、第7,622,324号、第7,602,070号、第8,163,373号、第8,389,378号及第8,735,219号中，且可见于美国专利申请案第14/835,379号、第62/278,354号、第62/303,930号及第15/137,930号中，该等申请案中的每一者的内容特此以全文引用的方式且出于所有目的而并入本文中。
在图4A的结构10中，导电性界面特征12、12'相对较薄，以使得可避免来自抛光的凹陷且促进直接金属至金属接合。若各别界面特征横向地未对准，然而，特征12、12'之间的导电性黏合剂35相对较小。图4A中所示的导电性接合35可包含隔离的接触区域，此可提供不充分气体密封(及/或不充分电连接)。
因此，如图4B至图4C中所示，导电性界面特征12、12'可足够宽地形成，从而确保电连接件的恰当电导率且亦提供较好的扩散障壁。图4B至图4C的厚导电性特征12、12'可有利地实现较大导电性接合35，且亦改良界面结构10的气体密封能力(及/或电连接件)。在图4B中，例如，可使导电性特征12、12'的厚度比接合程序的最大未对准容限厚。因此，若接合程序具有未对准容限T，则导电性界面特征12、12'的横向厚度可大于或等于T。在各种直接接合程序中，例如，未对准容限T可在0.1微米至25微米范围内。尺寸标定导电性特征12、12'的厚度以等于或超过接合程序的最大未对准容限T可确保导电性接合35形成闭合结构。
在图4C的具体实例中，导电性界面特征12、12'的厚度可选择为大于为介入的非导电性界面特征14、14'所提供的空间。因此，在图4C中，导电性特征12可比非导电性14、14'厚。以此方式尺寸标定导电性特征12可确保导电性特征12、12'沿着连续界面配合。因此，图4B至图4C的相对较厚导电性特征12、12'可在即使存在未对准的接合期间提供导电性界面特征12、12'之间的有效连接，且连续界面可提供环状或大部分环状的扩散障壁。
图5A至图5D为界面结构10的示意性平面图，界面结构增加当每一半导体组件3、2上的对应界面特征10A、10B接合在一起时的对未对准的容限，同时提供有效金属扩散障壁。如上文关于图4A至图4C所解释，顾及接合(例如，直接接合)两个对应界面特征10A、10B时的未对准可为至关重要的。界面特征10A、10B可分别安置于第一半导体组件3及第二半导体组件2的外部表面上。界面特征10A、10B可包含一或多个导电性界面特征12、12'，该一或多个导电性界面特征亦可嵌入于一或多个非导电性界面特征14、14'中或与之耦接。在一些具体实例中，无需介入黏合剂，导电性界面特征12、12'可结合在一起且直接接合。在一些具体实例中，非导电性界面特征14、14'亦可彼此直接接合。在其他具体实例中，黏合剂可用以接合组件。导电性特征12、12'可界定沿着特征12、12'彼此重叠的区域的导电性接合35。
为了增加对未对准的容限，导电性界面特征12、12'可包含交替地配置且与多个窄部分15连接的多个宽部分16。举例而言，如图5A中所示，每一宽部分16可连接于两个窄部分15之间，且每一窄部分15可连接于两个宽部分16之间。窄部分15可具有在0.1微米至25微米范围内的第一宽度t。宽部分可具有小于t且在0.5微米至50微米范围内的第二宽度w。此外，如图5A中所示，宽部分16可以第一距离g彼此间隔，介入的非导电性界面特征14可安置于第一距离中。宽部分16及窄部分15可端对端地连接，窄部分15可具有与第一距离g相同的长度。第一距离g可在0.1微米至50微米范围内。薄部分可以第二距离h彼此间隔，第二距离亦可包含宽部分16的长度。第二距离h可在0.2微米至50微米范围内。此外，宽部分16的最外边缘可相对于窄部分15的最外边缘偏移横向偏移x，如下文所解释，该横向偏移可对应于接合程序在x方向上的最大对准容限。横向偏移x可在0.1微米至25微米范围内。
有利地，可提供宽区段16以改良接合结构1的气体密封能力，如上文所解释。可提供窄区段14以减小可由于抛光出现的凹陷的影响，由此促进直接的导体至导体接合。图5B说明接合之后的界面结构10，其中几乎不存在各别界面特征10A、10B的未对准。如图5B中所示，导电性特征12、12'在y方向上以半间距偏移彼此完全重叠，如图5A中所示，以使得接合导电性区域以大型导电性接合35提供闭合路径。如图5B中所示，在几乎不存在未对准的情况下，导电性特征12、12'在导电性接合35处，亦即平行于横向偏移x，横向地完全重叠，这是因为宽部分16的最外边缘的横向偏移可选择为对应于接合程序的最大对准容限。举例而言，关于特定接合程序的横向未对准容限x，第一宽度t及第二宽度w可选择为满足关系x≤(w-t)/2。关于接合期间的纵向未对准容限y，针对特定接合程序，第一距离g及第二距离h可选择为满足关系y≤(h-g)/2。满足此等关系确保不同半导体组件3、2的导电性特征12、12'之间的连续重叠或接合线。
图5C说明当界面特征10A、10B以未对准容限x横向地未对准且以未对准容限y纵向地未对准时的接合界面结构10。如图5C中所示，即使当界面特征10A、10B针对特定接合程序以x及y未对准时，所得接合界面结构10包含导电性接合35处的导电性界面特征12、12'之间的明显且连续的重叠，此可提供实际上环状的扩散障壁，例如，完全环状或大部分环状的扩散障壁。
图5D说明当界面特征10A、10B以未对准容限x加上第一宽度t横向地未对准时的接合界面结构10，其中纵向未对准小于(h-g)/2。如图5D中所示，当纵向未对准小于(h-g)/2(例如，平行于y)时，图5D的接合界面结构10可适应甚至大于接合程序的未对准容限x的横向未对准，这是因为当纵向未对准小于(h-g)/2时，窄部分15的额外宽度可贡献导电性接合35处的额外接合区域。虽然重叠接合区域与图5C中相比横向上宽度较小，但金属至金属接合界面保持连续且提供优于例如氧化物的扩散障壁。
图6A至图6B为根据另一具体实例的界面结构10的示意性平面图，当每一半导体组件3、2上的对应界面特征10A、10B接合在一起时，该界面结构增加对未对准的容限。在图6A至图6B的具体实例中，非导电性界面特征14、14'可包含多个内区域114a及多个外区域114b。内区域114a可完全由导电性界面特征12、12'包围(在水平平面中)。在所说明具体实例中，多个导电性界面特征12、12'可包含许多区块17，该等区块包围(例如，完全包围)非导电性界面区域14、14'的内区域114a而安置。非导电性界面区域14、14'的外区域114b可安置于邻近外区块17之间的间隙中。
在一些具体实例中，区块17的第一宽度t1可大于内区域114a及/或外区域114b的第二宽度t2。举例而言，在一些具体实例中，区块17的第一宽度t1可在0.2微米至25微米范围内。内区域114a及/或外区域114b的第二宽度t2可在0.1微米至20微米范围内。尺寸标定区块17大于区域114a、114b可使得导电性特征12、12'能够具有明显重叠的导电性接合35，如图6B的接合界面结构10中所示。
图7A为导电性界面特征10A的示意性平面图，其中非导电性界面特征14的多个内区域114a安置于晶格内(由晶格包围)。举例而言，图7A中所示的界面特征10A包含由相交的导电性界面特征12界定的交叉网格结构。图7B为接合两个界面特征10A、10B形成的接合界面结构10的示意性平面图。如图7A中所示，导电性特征12可包括窄导电性区段19互连的多个宽区块18。宽区块18可提供经改良的气体密封能力，且可提供窄导电性区段19以避免由抛光程序引起的凹陷的负面影响，由此促进直接金属至金属接合。在图7A中，区块18及区段19配置成网格，其中导电性特征12彼此垂直地安置。然而，在其他具体实例中，特征12可相对于彼此非垂直地配置。
在图7A至图7B中，区块18可具有第一宽度t1，其大于安置于邻近区块18之间的间隙G的第二宽度t2。举例而言，在一些具体实例中，第一宽度t1可在0.2微米至50微米范围内。第二宽度t2可在0.1微米至25微米范围内。如图7B中所示，以此方式隔开区块18可有利地实现沿着导电性接合35在导电性特征12之间的较大重叠区域，且产生多个邻近的金属接合线，此可对密封接合结构1以与气体隔绝有益。
虽然图7A至图7B中所示的晶格包含相交导电线的网格，但在其他具体实例中，晶格可包含弯曲、周期性或不规则形状。举例而言，在一些具体实例中，晶格可包含互连多边形的蜂巢结构。在一些具体实例中，晶格可包含多个三角形、人字形图案或具重复形状的任何其他合适晶格。
图7C为图7B的接合界面结构10的示意性平面图，其中多个电互连件20安置于非导电性界面特征14的内区域114a内。如上文关于图2B所解释，将额外导电性电互连件20并入至界面结构10中可为有利的。如此处理使得接合结构1能够提供半导体组件3、2之间的大量信号线、电力线及/或接地线的气体密封及电通信。在图7C的具体实例中，举例而言，导电性界面特征12及非导电性界面特征14可提供半导体组件3、2之间的机械连接，其充当对进入结构的气体的有效障壁。导电性特征12可包含长度大于宽度的细长特征。电互连件20可安置于内区域114a内且可与导电性特征12电隔离。互连件可穿过非导电性特征14自第一半导体组件3垂直地延伸至第二半导体组件2，以提供半导体组件3、2之间的电通信。将理解，藉由两个导电性特征12的重叠及接合产生的实际上环状的图案，例如，完全或大部分环状的图案，亦可充当两个半导体组件3、2之间的额外或唯一电连接。
因此，在图4B至图7C的具体实例中，第一半导体组件3可包含第一图案，该第一图案具有由第一半导体组件3的外部表面上的导电线形成的重复形状。该第一图案可包含以一第一间距与第二导电性界面特征12间隔的第一导电性界面特征12，且第一非导电性界面特征14安置于第一导电性界面特征及第二导电性界面特征12之间。第一导电性界面特征12可具有大于该第一间距的一第一宽度。第二半导体组件2可具有第二图案，该第二图案具有由第二半导体组件2的一外部表面上的导电线形成的重复形状。该第二图案可包含以一第二间距与第四导电性界面特征12间隔的第三导电性界面特征12，且第二非导电性界面特征14安置于第三导电性界面特征及第四导电性界面特征12之间。第三导电性界面特征12可具有大于该第二间距的一第二宽度。第一及第二导电性界面特征12可接合至第三及第四导电性界面特征12以界定界面结构10。即使该第一图案及该第二图案可相对于彼此横向地偏移，但接合的第一图案及第二图案仍然可定界沿着界面结构10的一连续的导电性接合区域35。
图8为根据各种具体实例的并有一或多个接合结构1的电子系统80的示意图。系统80可包含任何合适类型的电子装置，诸如行动电子装置(例如，智能电话、平板计算装置、膝上型计算机等)、桌面计算机、汽车或其组件、立体声系统、医疗装置、摄影机或任何其他合适类型的系统。在一些具体实例中，电子系统80可包含微处理器、图形处理器、电子记录装置或数字内存。系统80可包括一或多个装置封装82，其例如借助于一或多个主板而机械地且电连接至系统80。每一封装82可包含一或多个接合结构1。图8中所示的系统80可包含本文中所展示及描述的接合结构1及相关联界面结构10中的任一者。
在一个具体实例中，揭示一种接合结构。该接合结构可包括具有一第一界面特征的一第一组件，及具有一第二界面特征的一第二组件。该接合结构可包括一积体装置，该积体装置耦接至该第一组件或该第二组件或由该第一组件或该第二组件形成。该第一界面特征可直接接合至该第二导电性界面特征以界定一界面结构。该界面结构可安置于该积体装置周围以界定一实际上闭合的轮廓以连接该第一组件与该第二组件。该实际上闭合的轮廓可实质上密封该接合结构的一内部区域以防止气体自外部环境扩散至该内部区域中。
在另一具体实例中，一接合结构包含一第一组件及一第二组件。该接合结构可包括一积体装置，该积体装置耦接至该第一组件或该第二组件或形成于该第一组件或该第二组件内。一界面结构可安置于该第一组件与该第二组件之间。该界面结构可包含在一方向上自该第一组件延伸至该第二组件的一第一导电性界面特征、在一方向上自该第一组件延伸至该第二组件的一第二导电性界面特征及横向地安置于该第一导电性界面特征与该第二导电性界面特征之间的一固态非导电性界面特征。该界面结构可围绕该积体装置安置以界定一实际上闭合的轮廓以连接该第一组件与该第二组件。
在另一具体实例中，一接合结构包含一第一组件及一第二组件。一积体装置可耦接至该第一组件或该第二组件或由该第一组件或该第二组件形成。一界面结构可安置于该第一组件与该第二组件之间，该界面结构在一方向上自该第一组件延伸至该第二组件。该界面结构可包括：一第一细长的导电性界面特征，其在一方向上自该第一组件延伸至该第二组件；及一第二细长的导电性界面特征，其在一方向上自该第一组件延伸至该第二组件。该第一细长的导电性界面特征及该第二细长的导电性界面特征可由在一方向上自该第一组件延伸至该第二组件的一介入的非导电性界面特征间隔。该第一细长的导电性界面特征及该第二细长的导电性界面特征中的每一者可具有大于一宽度的一长度。一电互连件可与该积体装置电通信，该电互连件自该第一组件延伸至该第二组件。该电互连件可延伸穿过处于该第一导电性界面特征与该第二导电性界面特征之间的该介入的非导电性界面特征。
在另一具体实例中，一接合结构包含具有一第一图案的一第一组件，该第一图案具有由该第一组件的一外部表面上的导电线形成的重复形状。该第一图案可包含以一第一间距与一第二导电性界面特征间隔的一第一导电性界面特征，一第一非导电性界面特征安置于该第一导电性界面特征与该第二导电性界面特征之间。该第一导电性界面特征可具有大于该第一间距的一第一宽度。该接合结构可包含具有一第二图案的一第二组件，该第二图案具有由该第二组件的一外部表面上的导电线形成的重复形状。该第二图案可包含以一第二间距与一第四导电性界面特征间隔的一第三导电性界面特征。一第二非导电性界面特征可安置于该第三导电性界面特征与该第四导电性界面特征之间，该第三导电性界面特征具有大于该第二间距的一第二宽度。该第一导电性界面特征及该第二导电性界面特征可接合至该第三导电性界面特征及该第四导电性界面特征以界定一界面结构。该第一图案及该第二图案可相对于彼此横向地偏移，但定界沿着该界面结构的一连续的导电性接合区域。
在另一具体实例中，揭示一种接合结构。该接合结构可包括一第一组件及一第二组件。一积体装置可耦接至该第一组件或该第二组件或由该第一组件或该第二组件形成。一界面结构可安置于该第一组件与该第二组件之间。该界面结构可包含横向地围封该积体装置的一第一导电性界面特征。该导电性界面特征可在该第一组件与该第二组件之间连续地延伸，以形成该两个组件之间的一电、机械或热连接中的至少一者。一非导电性界面特征可在该第一组件与该第二组件之间连续地延伸。
出于概述所揭示具体实例及所达成的优于先前技术的优点的目的，已在本文中对某些目标及优点加以描述。当然，应了解，并不需要根据任何特定具体实例达成所有此等目标或优点。因此，举例而言，熟习此项技术者将认识到，可以如本文中所教示或建议来达成或优化一个优点或一组优点而不一定达成本文中可能教示或建议的其他目标或优点的方式来实施或进行所揭示实施。
所有此等具体实例意欲在本发明的范围内。对于熟习此项技术者而言，此等及其他具体实例将自具体实例的参看附图的以下详细描述变得显而易见，技术方案不限于所揭示的任何特定具体实例。虽然本文中已揭示此特定具体例及实例，但熟习此项技术者应理解，所揭示实施延伸超出特别揭示的具体实例而至其他替代性具体实例及/或用途及明显修改及其等效者。另外，虽然已经展示且详细地描述若干变化，但基于本发明，其他修改对于熟习此项技术者而言将显而易见。亦预期，可进行具体实例的特定特征及态样的各种组合或子组合且其仍在范围内。应理解，所揭示具体实例的各种特征及态样可彼此组合或彼此取代，以便形成所揭示实施的变化模式。因此，希望本文中所揭示的目标的范围不应受上文所描述的特定揭示的具体实例限制，而应仅由所附申请专利范围的正确阅读来判定。

Claims (47)

1.一种接合结构，其包含：
具有一第一界面特征的一第一组件；
具有一第二界面特征的一第二组件；及
一积体装置，其耦接至该第一组件或该第二组件或由该第一组件或该第二组件形成，
该第一界面特征直接接合至该第二导电性界面特征以界定一界面结构，该界面结构安置于该积体装置周围以界定一实际上闭合的轮廓以连接该第一组件与该第二组件，该实际上闭合的轮廓实质上密封该接合结构的一内部区域以防止气体自外部环境扩散至该内部区域中。
2.如权利要求1的接合结构，其中该第一界面特征包含一第一导电性界面特征且该第二界面特征包含一第二导电性界面特征。
3.如权利要求1至2中任一项的接合结构，其中该第一界面特征以至少270°的一角度围绕该积体装置安置。
4.如权利要求1至3中任一项的接合结构，其中该实际上闭合的轮廓包含一完全闭合的形状。
5.如权利要求4的接合结构，其中在该实际上闭合的轮廓内，无空腔界定于第一积体装置晶粒与第二积体装置晶粒之间。
6.如权利要求1至4中任一项的接合结构，其中该第一组件包含一顶盖且该第二组件包含一载体，该顶盖接合至该载体以界定该积体装置安置所在的一空腔。
7.如权利要求1至6中任一项的接合结构，其中该第一组件包含一第一积体装置晶粒且该第二组件包含一第二积体装置晶粒。
8.如权利要求1至7中任一项的接合结构，其中该积体装置包含一微机电系统(MEMS)组件。
9.如权利要求1至8中任一项的接合结构，其中该第一界面特征包含多个导电性界面特征，该多个导电性界面特征由一或多个介入的非导电性界面特征彼此间隔。
10.如权利要求9的接合结构，其中该多个导电性界面特征包含共同界定一围封区域的多个不完全或完全连接的导体。
11.如权利要求9至10中任一项的接合结构，其中该一或多个非导电性界面特征包含氧化硅。
12.如权利要求9至11中任一项的接合结构，如自一平面图所见，该多个导电性界面特征包含彼此间隔的圆点的一数组。
13.如权利要求1至12中任一项的接合结构，其中该第一界面特征包含铜。
14.如权利要求2至13中任一项的接合结构，其中该等导电性界面特征垂直地延伸至该第一组件及该第二组件的各别部分中。
15.如权利要求1至14中任一项的接合结构，其中该第一界面特征具有沿着该积体装置周围的一不完全或完全围封路径的一扭折或锯齿状的轮廓，该扭折或锯齿状的轮廓包含沿着该不完全或完全围封路径定向的第一区段及第二区段，该扭折或锯齿状的轮廓包含非平行于该第一区段及该第二区段定向的一横向区段。
16.如权利要求1至15中任一项的接合结构，其中该第一界面特征具有一Z字形轮廓，其中多个区段为端对端地连接且相对于邻近区段成角度。
17.如权利要求1至16中任一项的接合结构，其中该界面特征嵌入于一非导电性界面特征中或与该非导电性界面特征耦接。
18.如权利要求17的接合结构，其进一步包含一电互连件，该电互连件延伸穿过该非导电性界面特征以提供该第一组件与该第二组件之间的电通信。
19.如权利要求1至18中任一项的接合结构，其进一步包含该第一组件及该第二组件中的至少一者中的一裂纹阻止结构。
20.如权利要求1至19中任一项的接合结构，其进一步包含一第三界面特征，该第三界面特征以一第一间距与该第一组件上的该第一界面特征间隔，一第一非导电性界面特征安置于该第一界面特征与该第三界面特征之间，该第一界面特征具有大于该第一间距的一第一宽度。
21.如权利要求1至19中任一项的接合结构，其进一步包含：
一第三界面特征，其以一第一间距g1与该第一组件上的该第一界面特征间隔，一第一非导电性界面特征安置于该第一界面特征与该第三界面特征之间，该第一界面特征具有一第一宽度h1，其中该第一界面特征及该第二界面特征在接合程序的一预定最大容限y内横向地对准；
一第四界面特征，其以一第二间距g2与该第二组件上的该第二界面特征间隔，一第二非导电性界面特征安置于该第二界面特征与该第四界面特征之间，该第二界面特征具有一第二宽度h2。
22.如权利要求21的接合结构，其中该第一间距g1小于该第一宽度h1，且其中该第二间距g2小于该第二宽度h2。
23.如权利要求1至22中任一项的接合结构，其中该第一组件及该第二组件不界定一空腔。
24.一种接合结构，其包含：
一第一组件；
一第二组件；
一积体装置，其耦接至该第一组件或该第二组件或形成于该第一组件或该第二组件内；及
一界面结构，其安置于该第一组件与该第二组件之间，该界面结构包含在一方向上自该第一组件延伸至该第二组件的一第一导电性界面特征、在一方向上自该第一组件延伸至该第二组件的一第二导电性界面特征及横向地安置于该第一导电性界面特征与该第二导电性界面特征之间的一固态非导电性界面特征，该界面结构围绕该积体装置安置以界定一实际上闭合的轮廓以连接该第一组件与该第二组件。
25.如权利要求24的接合结构，其中该第一导电性界面特征包含该第一组件上的一第一导电性部分及该第二组件上的一第二导电性部分，该第一导电性部分接合至该第二导电性部分。
26.如权利要求25的接合结构，其中无需一介入黏合剂，该第一导电性部分直接接合至该第二导电性部分。
27.如权利要求24至26中任一项的接合结构，其中该第一导电性界面特征及该第二导电性界面特征以至少270°的一角度围绕该积体装置安置。
28.如权利要求27的接合结构，其中该实际上闭合的轮廓包含一完全环形。
29.如权利要求24至28中任一项的接合结构，其中该第一组件包含一顶盖且该第二组件包含一载体，该顶盖接合至该载体以界定该积体装置安置所在的一空腔。
30.如权利要求24至29中任一项的接合结构，其进一步包含连接该第一导电性界面特征与该第二导电性界面特征的一交叉导体。
31.如权利要求24至30中任一项的接合结构，其中该非导电性界面特征包含氧化硅。
32.如权利要求24至31中任一项的接合结构，其中该第一导电性界面特征包含铜。
33.如权利要求24至32中任一项的接合结构，其中该第一导电性界面特征及该第二导电性界面特征垂直地延伸至该第一组件及该第二组件的各别部分中。
34.如权利要求24至33中任一项的接合结构，其中该第一导电性界面特征具有沿着该积体装置周围的一不完全或完全环状路径的一扭折的环状轮廓，该扭折的环状轮廓包含沿着该不完全或完全环状路径定向的第一区段及第二区段，该扭折的环状轮廓包含非平行于该第一区段及该第二区段定向的一横向区段。
35.如权利要求24至33中任一项的接合结构，其中该第一导电性界面特征具有一Z字形轮廓，其中多个导电性区段端对端地连接且相对于邻近区段成角度。
36.如权利要求24至35中任一项的接合结构，其进一步包含一电互连件，该电互连件延伸穿过该非导电性界面特征以提供该第一组件与该第二组件之间的电通信。
37.如权利要求24至36中任一项的接合结构，其进一步包含该第一组件及该第二组件中的至少一者中的一裂纹阻止结构。
38.一种接合结构，其包含：
一第一组件；
一第二组件；
一积体装置，其耦接至该第一组件或该第二组件或由该第一组件或该第二组件形成；
一界面结构，其安置于该第一组件与该第二组件之间，该界面结构在一方向上自该第一组件延伸至该第二组件，该界面结构包含
一第一细长的导电性界面特征，其在一方向上自该第一组件延伸至该第二组件及
一第二细长的导电性界面特征，其在一方向上自该第一组件延伸至该第二组件，
该第一细长的导电性界面特征及该第二细长的导电性界面特征由在一方向上自该第一组件延伸至该第二组件的一介入的非导电性界面特征间隔，
该第一细长的导电性界面特征及该第二细长的导电性界面特征中的每一者具有大于一宽度的一长度；及
一电互连件，其与该积体装置电通信，该电互连件自该第一组件延伸至该第二组件，该电互连件延伸穿过处于该第一导电性界面特征与该第二导电性界面特征之间的该介入的非导电性界面特征。
39.一种接合结构，其包含：
具有一第一图案的一第一组件，该第一图案具有由该第一组件的一外部表面上的导电线形成的重复形状，该第一图案包含以一第一间距与一第二导电性界面特征间隔的一第一导电性界面特征，一第一非导电性界面特征安置于该第一导电性界面特征与该第二导电性界面特征之间，该第一导电性界面特征具有大于该第一间距的一第一宽度；及
具有一第二图案的一第二组件，该第二图案具有由该第二组件的一外部表面上的导电线形成的重复形状，该第二图案包含以一第二间距与一第四导电性界面特征间隔的一第三导电性界面特征，一第二非导电性界面特征安置于该第三导电性界面特征与该第四导电性界面特征之间，该第三导电性界面特征具有大于该第二间距的一第二宽度，
该第一导电性界面特征及该第二导电性界面特征接合至该第三导电性界面特征及该第四导电性界面特征以界定一界面结构，该第一图案及该第二图案相对于彼此横向地偏移，但定界沿着该界面结构的一连续的导电性接合区域。
40.如权利要求39的接合结构，其与前述权利要求中的任一项组合。
41.一种接合结构，其包含：
一第一组件；
一第二组件；
一积体装置，其耦接至该第一组件或该第二组件或由该第一组件或该第二组件形成；
一界面结构，其安置于该第一组件与该第二组件之间，该界面结构包含
横向地围封该积体装置的一第一导电性界面特征，该导电性界面特征在该第一组件与该第二组件之间连续地延伸，以形成该两个组件之间的一电、机械或热连接中的至少一者，及
在该第一组件与该第二组件之间连续地延伸的一非导电性界面特征。
42.如权利要求1至41任一项的接合结构，其中该界面结构形成该积体装置周围的一气密密封。
43.如权利要求41的接合结构，其中该第一组件及该第二组件界定一空腔，且该界面结构气密密封该空腔。
44.如权利要求41的接合结构，其中该积体装置为一感测装置。
45.如权利要求1至23中任一项的接合结构，其中该第一组件包含一第一互连件且该第二组件包含一第二互连件，该第一互连件及该第二互连件在该接合结构的该内部区域内彼此直接接合。
46.如权利要求1至23中任一项的接合结构，其中该第一组件包含一第一互连件且该第二组件包含一第二互连件，该第一互连件及该第二互连件在该接合结构的该内部区域外彼此直接接合。
47.如权利要求1至23中任一项的接合结构，其中该第一组件包含一第一互连件且该第二组件包含一第二互连件，该第一互连件及该第二互连件经由该第一界面特征彼此直接接合。
CN201780082617.4A 2016-12-21 2017-12-20 接合结构 Active CN110167872B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/387,385 2016-12-21
US15/387,385 US10002844B1 (en) 2016-12-21 2016-12-21 Bonded structures
PCT/US2017/067741 WO2018119154A1 (en) 2016-12-21 2017-12-20 Bonded structures

Publications (2)

Publication Number Publication Date
CN110167872A true CN110167872A (zh) 2019-08-23
CN110167872B CN110167872B (zh) 2021-05-25

Family

ID=62554750

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780082617.4A Active CN110167872B (zh) 2016-12-21 2017-12-20 接合结构

Country Status (6)

Country Link
US (5) US10002844B1 (zh)
EP (1) EP3558863A4 (zh)
KR (1) KR102297361B1 (zh)
CN (1) CN110167872B (zh)
TW (1) TWI770096B (zh)
WO (1) WO2018119154A1 (zh)

Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6984571B1 (en) 1999-10-01 2006-01-10 Ziptronix, Inc. Three dimensional device integration method and integrated device
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
US8735219B2 (en) 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US9852988B2 (en) 2015-12-18 2017-12-26 Invensas Bonding Technologies, Inc. Increased contact alignment tolerance for direct bonding
US10446532B2 (en) 2016-01-13 2019-10-15 Invensas Bonding Technologies, Inc. Systems and methods for efficient transfer of semiconductor elements
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US10446487B2 (en) 2016-09-30 2019-10-15 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
US10607136B2 (en) 2017-08-03 2020-03-31 Xcelsis Corporation Time borrowing between layers of a three dimensional chip stack
TWI822659B (zh) 2016-10-27 2023-11-21 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
KR20190092584A (ko) 2016-12-29 2019-08-07 인벤사스 본딩 테크놀로지스 인코포레이티드 집적된 수동 컴포넌트를 구비한 접합된 구조체
US10276909B2 (en) 2016-12-30 2019-04-30 Invensas Bonding Technologies, Inc. Structure comprising at least a first element bonded to a carrier having a closed metallic channel waveguide formed therein
WO2018147940A1 (en) 2017-02-09 2018-08-16 Invensas Bonding Technologies, Inc. Bonded structures
US10629577B2 (en) 2017-03-16 2020-04-21 Invensas Corporation Direct-bonded LED arrays and applications
US10515913B2 (en) 2017-03-17 2019-12-24 Invensas Bonding Technologies, Inc. Multi-metal contact structure
US10508030B2 (en) 2017-03-21 2019-12-17 Invensas Bonding Technologies, Inc. Seal for microelectronic assembly
WO2018183739A1 (en) 2017-03-31 2018-10-04 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10269756B2 (en) 2017-04-21 2019-04-23 Invensas Bonding Technologies, Inc. Die processing
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10446441B2 (en) 2017-06-05 2019-10-15 Invensas Corporation Flat metal features for microelectronics applications
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11195748B2 (en) 2017-09-27 2021-12-07 Invensas Corporation Interconnect structures and methods for forming same
US10294098B2 (en) * 2017-09-27 2019-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a MEMS device by first hybrid bonding a CMOS wafer to a MEMS wafer
DE102018122261B4 (de) 2017-09-27 2024-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integrationsverfahren zum waferebenenpackaging und mikroelektromechanisches system-, mems-, bauelement
US11031285B2 (en) 2017-10-06 2021-06-08 Invensas Bonding Technologies, Inc. Diffusion barrier collar for interconnects
US11380597B2 (en) 2017-12-22 2022-07-05 Invensas Bonding Technologies, Inc. Bonded structures
US10923408B2 (en) 2017-12-22 2021-02-16 Invensas Bonding Technologies, Inc. Cavity packages
US10424528B2 (en) * 2018-02-07 2019-09-24 Toyota Motor Engineering & Manufacturing North America, Inc. Layered cooling structure including insulative layer and multiple metallization layers
US10727219B2 (en) 2018-02-15 2020-07-28 Invensas Bonding Technologies, Inc. Techniques for processing devices
US11169326B2 (en) 2018-02-26 2021-11-09 Invensas Bonding Technologies, Inc. Integrated optical waveguides, direct-bonded waveguide interface joints, optical routing and interconnects
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US10790262B2 (en) 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US10964664B2 (en) 2018-04-20 2021-03-30 Invensas Bonding Technologies, Inc. DBI to Si bonding for simplified handle wafer
US11004757B2 (en) 2018-05-14 2021-05-11 Invensas Bonding Technologies, Inc. Bonded structures
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
EP3807927A4 (en) 2018-06-13 2022-02-23 Invensas Bonding Technologies, Inc. TSV AS A HIDEPAD
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US10910344B2 (en) 2018-06-22 2021-02-02 Xcelsis Corporation Systems and methods for releveled bump planes for chiplets
US11664357B2 (en) 2018-07-03 2023-05-30 Adeia Semiconductor Bonding Technologies Inc. Techniques for joining dissimilar materials in microelectronics
WO2020010136A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
US11515291B2 (en) 2018-08-28 2022-11-29 Adeia Semiconductor Inc. Integrated voltage regulator and passive components
US11296044B2 (en) 2018-08-29 2022-04-05 Invensas Bonding Technologies, Inc. Bond enhancement structure in microelectronics for trapping contaminants during direct-bonding processes
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
KR102639441B1 (ko) * 2018-11-09 2024-02-22 삼성전자주식회사 반도체 패키지 및 이에 이용되는 전자파 차폐 구조물
US11244920B2 (en) 2018-12-18 2022-02-08 Invensas Bonding Technologies, Inc. Method and structures for low temperature device bonding
US11901281B2 (en) 2019-03-11 2024-02-13 Adeia Semiconductor Bonding Technologies Inc. Bonded structures with integrated passive component
US10854578B2 (en) 2019-03-29 2020-12-01 Invensas Corporation Diffused bitline replacement in stacked wafer memory
US11610846B2 (en) 2019-04-12 2023-03-21 Adeia Semiconductor Bonding Technologies Inc. Protective elements for bonded structures including an obstructive element
US11205625B2 (en) 2019-04-12 2021-12-21 Invensas Bonding Technologies, Inc. Wafer-level bonding of obstructive elements
US11373963B2 (en) 2019-04-12 2022-06-28 Invensas Bonding Technologies, Inc. Protective elements for bonded structures
CN110155934A (zh) * 2019-04-22 2019-08-23 武汉衍熙微器件有限公司 一种mems器件及其制作方法
US11355404B2 (en) 2019-04-22 2022-06-07 Invensas Bonding Technologies, Inc. Mitigating surface damage of probe pads in preparation for direct bonding of a substrate
US11385278B2 (en) 2019-05-23 2022-07-12 Invensas Bonding Technologies, Inc. Security circuitry for bonded structures
US20200395321A1 (en) 2019-06-12 2020-12-17 Invensas Bonding Technologies, Inc. Sealed bonded structures and methods for forming the same
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US11862602B2 (en) 2019-11-07 2024-01-02 Adeia Semiconductor Technologies Llc Scalable architecture for reduced cycles across SOC
US11762200B2 (en) 2019-12-17 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded optical devices
US11876076B2 (en) 2019-12-20 2024-01-16 Adeia Semiconductor Technologies Llc Apparatus for non-volatile random access memory stacks
US11721653B2 (en) 2019-12-23 2023-08-08 Adeia Semiconductor Bonding Technologies Inc. Circuitry for electrical redundancy in bonded structures
KR20220120631A (ko) 2019-12-23 2022-08-30 인벤사스 본딩 테크놀로지스 인코포레이티드 결합형 구조체를 위한 전기적 리던던시
US11742314B2 (en) 2020-03-31 2023-08-29 Adeia Semiconductor Bonding Technologies Inc. Reliable hybrid bonded apparatus
US11735523B2 (en) 2020-05-19 2023-08-22 Adeia Semiconductor Bonding Technologies Inc. Laterally unconfined structure
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
WO2023122732A1 (en) * 2021-12-23 2023-06-29 Adeia Semiconductor Bonding Technologies Inc. Direct bonding on package substrates

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020179921A1 (en) * 2001-06-02 2002-12-05 Cohn Michael B. Compliant hermetic package
US20100181676A1 (en) * 2009-01-21 2010-07-22 Montez Ruben B Substrate bonding with metal germanium silicon material
US20130187245A1 (en) * 2012-01-19 2013-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Micro electro mechanical system structures
CN105074914A (zh) * 2013-02-01 2015-11-18 伊文萨思公司 具有接线键合过孔的微电子封装体及其制作方法以及用于微电子封装体的加强层

Family Cites Families (297)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0272642A (ja) 1988-09-07 1990-03-12 Nec Corp 基板の接続構造および接続方法
JPH0344067A (ja) 1989-07-11 1991-02-25 Nec Corp 半導体基板の積層方法
CA2083072C (en) 1991-11-21 1998-02-03 Shinichi Hasegawa Method for manufacturing polyimide multilayer wiring substrate
US6008126A (en) 1992-04-08 1999-12-28 Elm Technology Corporation Membrane dielectric isolation IC fabrication
DE69429848T2 (de) 1993-11-01 2002-09-26 Matsushita Electric Ind Co Ltd Elektronische Anordnung und Verfahren zur Herstellung
KR960009074A (ko) 1994-08-29 1996-03-22 모리시다 요이치 반도체 장치 및 그 제조방법
DE4433330C2 (de) 1994-09-19 1997-01-30 Fraunhofer Ges Forschung Verfahren zur Herstellung von Halbleiterstrukturen mit vorteilhaften Hochfrequenzeigenschaften sowie eine Halbleiterwaferstruktur
JP3979687B2 (ja) 1995-10-26 2007-09-19 アプライド マテリアルズ インコーポレイテッド ハロゲンをドープした酸化珪素膜の膜安定性を改良する方法
JPH10112517A (ja) 1996-10-03 1998-04-28 Ngk Spark Plug Co Ltd 電子部品収納用パッケージ
US6221753B1 (en) 1997-01-24 2001-04-24 Micron Technology, Inc. Flip chip technique for chip assembly
JP4032454B2 (ja) 1997-06-27 2008-01-16 ソニー株式会社 三次元回路素子の製造方法
US6097096A (en) 1997-07-11 2000-08-01 Advanced Micro Devices Metal attachment method and structure for attaching substrates at low temperatures
US6872984B1 (en) 1998-07-29 2005-03-29 Silicon Light Machines Corporation Method of sealing a hermetic lid to a semiconductor die at an angle
JP2000100679A (ja) 1998-09-22 2000-04-07 Canon Inc 薄片化による基板間微小領域固相接合法及び素子構造
JP3532788B2 (ja) 1999-04-13 2004-05-31 唯知 須賀 半導体装置及びその製造方法
JP2001102479A (ja) 1999-09-27 2001-04-13 Toshiba Corp 半導体集積回路装置およびその製造方法
US6984571B1 (en) 1999-10-01 2006-01-10 Ziptronix, Inc. Three dimensional device integration method and integrated device
JP2001148436A (ja) 1999-11-22 2001-05-29 Ngk Spark Plug Co Ltd セラミックパッケージ及びセラミックパッケージの製造方法
US6902987B1 (en) 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
JP4322402B2 (ja) 2000-06-22 2009-09-02 大日本印刷株式会社 プリント配線基板及びその製造方法
JP3440057B2 (ja) 2000-07-05 2003-08-25 唯知 須賀 半導体装置およびその製造方法
US6423640B1 (en) 2000-08-09 2002-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Headless CMP process for oxide planarization
US6900549B2 (en) 2001-01-17 2005-05-31 Micron Technology, Inc. Semiconductor assembly without adhesive fillets
JP2002353416A (ja) 2001-05-25 2002-12-06 Sony Corp 半導体記憶装置およびその製造方法
US6818464B2 (en) 2001-10-17 2004-11-16 Hymite A/S Double-sided etching technique for providing a semiconductor structure with through-holes, and a feed-through metalization process for sealing the through-holes
JP2003204074A (ja) 2001-10-29 2003-07-18 Sharp Corp 太陽電池用封止膜、およびこれを用いた太陽電池パネルの製造方法
US20030113947A1 (en) 2001-12-19 2003-06-19 Vandentop Gilroy J. Electrical/optical integration scheme using direct copper bonding
US6887769B2 (en) 2002-02-06 2005-05-03 Intel Corporation Dielectric recess for wafer-to-wafer and die-to-die metal bonding and method of fabricating the same
US6762076B2 (en) 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US6876062B2 (en) 2002-06-27 2005-04-05 Taiwan Semiconductor Manufacturing Co., Ltd Seal ring and die corner stress relief pattern design to protect against moisture and metallic impurities
US7105980B2 (en) 2002-07-03 2006-09-12 Sawtek, Inc. Saw filter device and method employing normal temperature bonding for producing desirable filter production and performance characteristics
JP4083502B2 (ja) 2002-08-19 2008-04-30 株式会社フジミインコーポレーテッド 研磨方法及びそれに用いられる研磨用組成物
US6822326B2 (en) 2002-09-25 2004-11-23 Ziptronix Wafer bonding hermetic encapsulation
US7023093B2 (en) 2002-10-24 2006-04-04 International Business Machines Corporation Very low effective dielectric constant interconnect Structures and methods for fabricating the same
US7354798B2 (en) 2002-12-20 2008-04-08 International Business Machines Corporation Three-dimensional device fabrication method
JP4502173B2 (ja) 2003-02-03 2010-07-14 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US6962835B2 (en) 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
US6908027B2 (en) 2003-03-31 2005-06-21 Intel Corporation Complete device layer transfer without edge exclusion via direct wafer bonding and constrained bond-strengthening process
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
TWI275168B (en) 2003-06-06 2007-03-01 Sanyo Electric Co Semiconductor device and method for making the same
US20040259325A1 (en) 2003-06-19 2004-12-23 Qing Gan Wafer level chip scale hermetic package
US6867073B1 (en) 2003-10-21 2005-03-15 Ziptronix, Inc. Single mask via method and device
US7165896B2 (en) 2004-02-12 2007-01-23 Hymite A/S Light transmitting modules with optical power monitoring
US7842948B2 (en) 2004-02-27 2010-11-30 Nvidia Corporation Flip chip semiconductor die internal signal access system and method
US7952189B2 (en) 2004-05-27 2011-05-31 Chang-Feng Wan Hermetic packaging and method of manufacture and use therefore
US7183622B2 (en) 2004-06-30 2007-02-27 Intel Corporation Module integrating MEMS and passive components
US20060057945A1 (en) 2004-09-16 2006-03-16 Chia-Lin Hsu Chemical mechanical polishing process
US20060076634A1 (en) 2004-09-27 2006-04-13 Lauren Palmateer Method and system for packaging MEMS devices with incorporated getter
EP2428486B1 (en) * 2004-11-04 2021-04-14 Microchips Biotech, Inc. Compression and cold weld sealing methods and devices
KR100498708B1 (ko) * 2004-11-08 2005-07-01 옵토팩 주식회사 반도체 소자용 전자패키지 및 그 패키징 방법
US7358106B2 (en) 2005-03-03 2008-04-15 Stellar Micro Devices Hermetic MEMS package and method of manufacture
US7442570B2 (en) * 2005-03-18 2008-10-28 Invensence Inc. Method of fabrication of a AL/GE bonding in a wafer packaging environment and a product produced therefrom
GB0505680D0 (en) 2005-03-22 2005-04-27 Cambridge Display Tech Ltd Apparatus and method for increased device lifetime in an organic electro-luminescent device
JP2007019107A (ja) 2005-07-05 2007-01-25 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
US7582969B2 (en) * 2005-08-26 2009-09-01 Innovative Micro Technology Hermetic interconnect structure and method of manufacture
US20070045795A1 (en) * 2005-08-31 2007-03-01 Mcbean Ronald V MEMS package and method of forming the same
TWI310366B (en) * 2005-11-25 2009-06-01 Panasonic Elec Works Co Ltd Wafer-level package structure, and sensor device obtained from the same
US7193423B1 (en) 2005-12-12 2007-03-20 International Business Machines Corporation Wafer-to-wafer alignments
US7288458B2 (en) 2005-12-14 2007-10-30 Freescale Semiconductor, Inc. SOI active layer with different surface orientation
US20070188054A1 (en) 2006-02-13 2007-08-16 Honeywell International Inc. Surface acoustic wave packages and methods of forming same
US20080029879A1 (en) 2006-03-01 2008-02-07 Tessera, Inc. Structure and method of making lidded chips
TWI299552B (en) 2006-03-24 2008-08-01 Advanced Semiconductor Eng Package structure
US7972683B2 (en) 2006-03-28 2011-07-05 Innovative Micro Technology Wafer bonding material with embedded conductive particles
DE102006016260A1 (de) 2006-04-06 2007-10-18 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Mikromechanische Gehäusung mit mindestens zwei Kavitäten mit unterschiedlichem Innendruck und/oder unterschiedlicher Gaszusammensetzung sowie Verfahren zu deren Herstellung
US7462931B2 (en) 2006-05-15 2008-12-09 Innovative Micro Technology Indented structure for encapsulated devices and method of manufacture
US7750488B2 (en) 2006-07-10 2010-07-06 Tezzaron Semiconductor, Inc. Method for bonding wafers to produce stacked integrated circuits
US7430359B2 (en) 2006-10-02 2008-09-30 Miradia, Inc. Micromechanical system containing a microfluidic lubricant channel
US20080124835A1 (en) 2006-11-03 2008-05-29 International Business Machines Corporation Hermetic seal and reliable bonding structures for 3d applications
JP4983219B2 (ja) 2006-11-22 2012-07-25 株式会社村田製作所 部品内蔵基板
KR100833508B1 (ko) * 2006-12-07 2008-05-29 한국전자통신연구원 멤즈 패키지 및 그 방법
US7803693B2 (en) 2007-02-15 2010-09-28 John Trezza Bowed wafer hybridization compensation
JP4792143B2 (ja) 2007-02-22 2011-10-12 株式会社デンソー 半導体装置およびその製造方法
US8513791B2 (en) 2007-05-18 2013-08-20 International Business Machines Corporation Compact multi-port CAM cell implemented in 3D vertical integration
US7737513B2 (en) 2007-05-30 2010-06-15 Tessera, Inc. Chip assembly including package element and integrated circuit chip
KR20090056044A (ko) 2007-11-29 2009-06-03 삼성전자주식회사 반도체 소자 패키지 및 이를 제조하는 방법
JP2009238905A (ja) 2008-03-26 2009-10-15 Nippon Telegr & Teleph Corp <Ntt> 半導体素子の実装構造および半導体素子の実装方法
US8349635B1 (en) 2008-05-20 2013-01-08 Silicon Laboratories Inc. Encapsulated MEMS device and method to form the same
WO2010013728A1 (ja) * 2008-07-31 2010-02-04 日本電気株式会社 半導体装置及びその製造方法
US9893004B2 (en) 2011-07-27 2018-02-13 Broadpak Corporation Semiconductor interposer integration
JP5284235B2 (ja) 2008-09-29 2013-09-11 日本特殊陶業株式会社 半導体パッケージ
KR100945800B1 (ko) 2008-12-09 2010-03-05 김영혜 이종 접합 웨이퍼 제조방법
US8089144B2 (en) 2008-12-17 2012-01-03 Denso Corporation Semiconductor device and method for manufacturing the same
US8269671B2 (en) 2009-01-27 2012-09-18 International Business Machines Corporation Simple radio frequency integrated circuit (RFIC) packages with integrated antennas
US8278749B2 (en) 2009-01-30 2012-10-02 Infineon Technologies Ag Integrated antennas in wafer level package
US8476165B2 (en) 2009-04-01 2013-07-02 Tokyo Electron Limited Method for thinning a bonding wafer
CN101554988B (zh) 2009-04-30 2011-03-30 华中科技大学 一种微机电系统的圆片级真空封装方法
SE537499C2 (sv) * 2009-04-30 2015-05-26 Silex Microsystems Ab Bondningsmaterialstruktur och process med bondningsmaterialstruktur
US20100288525A1 (en) * 2009-05-12 2010-11-18 Alcatel-Lucent Usa, Incorporated Electronic package and method of manufacture
EP2259018B1 (en) 2009-05-29 2017-06-28 Infineon Technologies AG Gap control for die or layer bonding using intermediate layers of a micro-electromechanical system
FR2947481B1 (fr) 2009-07-03 2011-08-26 Commissariat Energie Atomique Procede de collage cuivre-cuivre simplifie
US8482132B2 (en) 2009-10-08 2013-07-09 International Business Machines Corporation Pad bonding employing a self-aligned plated liner for adhesion enhancement
FR2953679B1 (fr) 2009-12-04 2012-06-01 Thales Sa Boitier electronique hermetique et procede d'assemblage hermetique d'un boitier
JP5115618B2 (ja) 2009-12-17 2013-01-09 株式会社デンソー 半導体装置
FR2954585B1 (fr) 2009-12-23 2012-03-02 Soitec Silicon Insulator Technologies Procede de realisation d'une heterostructure avec minimisation de contrainte
JP5568786B2 (ja) 2009-12-24 2014-08-13 新光電気工業株式会社 半導体パッケージの製造方法及び半導体パッケージ
JP4900498B2 (ja) 2010-04-26 2012-03-21 セイコーエプソン株式会社 電子部品
JP5517800B2 (ja) 2010-07-09 2014-06-11 キヤノン株式会社 固体撮像装置用の部材および固体撮像装置の製造方法
US8330559B2 (en) 2010-09-10 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level packaging
US8411444B2 (en) 2010-09-15 2013-04-02 International Business Machines Corporation Thermal interface material application for integrated circuit cooling
FR2966283B1 (fr) 2010-10-14 2012-11-30 Soi Tec Silicon On Insulator Tech Sa Procede pour realiser une structure de collage
US8377798B2 (en) 2010-11-10 2013-02-19 Taiwan Semiconductor Manufacturing Co., Ltd Method and structure for wafer to wafer bonding in semiconductor packaging
US9386688B2 (en) 2010-11-12 2016-07-05 Freescale Semiconductor, Inc. Integrated antenna package
US8476146B2 (en) 2010-12-03 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing wafer distortion through a low CTE layer
US8569090B2 (en) 2010-12-03 2013-10-29 Babak Taheri Wafer level structures and methods for fabricating and packaging MEMS
US8620164B2 (en) 2011-01-20 2013-12-31 Intel Corporation Hybrid III-V silicon laser formed by direct bonding
US8988299B2 (en) 2011-02-17 2015-03-24 International Business Machines Corporation Integrated antenna for RFIC package applications
US8847337B2 (en) 2011-02-25 2014-09-30 Evigia Systems, Inc. Processes and mounting fixtures for fabricating electromechanical devices and devices formed therewith
US8395229B2 (en) 2011-03-11 2013-03-12 Institut National D'optique MEMS-based getter microdevice
US8501537B2 (en) 2011-03-31 2013-08-06 Soitec Methods for bonding semiconductor structures involving annealing processes, and bonded semiconductor structures formed using such methods
US8716105B2 (en) 2011-03-31 2014-05-06 Soitec Methods for bonding semiconductor structures involving annealing processes, and bonded semiconductor structures and intermediate structures formed using such methods
EP2514713B1 (en) 2011-04-20 2013-10-02 Tronics Microsystems S.A. A micro-electromechanical system (MEMS) device
EP3534399A1 (en) 2011-05-24 2019-09-04 Sony Corporation Semiconductor device
SG11201504734VA (en) 2011-06-17 2015-07-30 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same
US9540230B2 (en) 2011-06-27 2017-01-10 Invensense, Inc. Methods for CMOS-MEMS integrated devices with multiple sealed cavities maintained at various pressures
JP5982748B2 (ja) 2011-08-01 2016-08-31 ソニー株式会社 半導体装置、半導体装置の製造方法、および電子機器
US8697493B2 (en) 2011-07-18 2014-04-15 Soitec Bonding surfaces for direct bonding of semiconductor structures
US8441131B2 (en) 2011-09-12 2013-05-14 Globalfoundries Inc. Strain-compensating fill patterns for controlling semiconductor chip package interactions
TWI426572B (zh) 2011-10-20 2014-02-11 Ind Tech Res Inst 微機電感測裝置及其製造方法
EP2776673B1 (en) 2011-11-03 2022-01-19 Fastcap Systems Corporation A logging apparatus
CN103377911B (zh) 2012-04-16 2016-09-21 中国科学院微电子研究所 提高化学机械平坦化工艺均匀性的方法
US9139420B2 (en) 2012-04-18 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS device structure and methods of forming same
DE102012206732A1 (de) 2012-04-24 2013-10-24 Robert Bosch Gmbh Verfahren zum Herstellen eines hybrid integrierten Bauteils
JP2013243333A (ja) 2012-04-24 2013-12-05 Tadatomo Suga チップオンウエハ接合方法及び接合装置並びにチップとウエハとを含む構造体
FR2990314B1 (fr) 2012-05-03 2014-06-06 Commissariat Energie Atomique Dispositif microelectronique de transmission sans fil
WO2013172033A1 (ja) 2012-05-18 2013-11-21 パナソニック株式会社 複層ガラスの製造方法
US8809123B2 (en) 2012-06-05 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional integrated circuit structures and hybrid bonding methods for semiconductor wafers
US9048283B2 (en) * 2012-06-05 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding systems and methods for semiconductor wafers
US9142517B2 (en) 2012-06-05 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding mechanisms for semiconductor wafers
US8530997B1 (en) 2012-07-31 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Double seal ring
US8735219B2 (en) 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
US20140130595A1 (en) 2012-11-12 2014-05-15 Memsic, Inc. Monolithic sensor package
US9511994B2 (en) 2012-11-28 2016-12-06 Invensense, Inc. Aluminum nitride (AlN) devices with infrared absorption structural layer
DE102012224310A1 (de) 2012-12-21 2014-06-26 Tesa Se Gettermaterial enthaltendes Klebeband
US20140175655A1 (en) 2012-12-22 2014-06-26 Industrial Technology Research Institute Chip bonding structure and manufacturing method thereof
US8916448B2 (en) 2013-01-09 2014-12-23 International Business Machines Corporation Metal to metal bonding for stacked (3D) integrated circuits
US8564076B1 (en) 2013-01-30 2013-10-22 Invensense, Inc. Internal electrical contact for enclosed MEMS devices
US9452920B2 (en) 2013-01-30 2016-09-27 Invensense, Inc. Microelectromechanical system device with internal direct electric coupling
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US9287188B2 (en) 2013-02-05 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a seal ring structure
TWI518991B (zh) 2013-02-08 2016-01-21 Sj Antenna Design Integrated antenna and integrated circuit components of the shielding module
US20140225206A1 (en) 2013-02-11 2014-08-14 Yizhen Lin Pressure level adjustment in a cavity of a semiconductor die
US8946784B2 (en) 2013-02-18 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for image sensor packaging
US9469527B2 (en) 2013-03-14 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS pressure sensor and microphone devices having through-vias and methods of forming same
US8802538B1 (en) 2013-03-15 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for hybrid wafer bonding
US9443796B2 (en) 2013-03-15 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Air trench in packages incorporating hybrid bonding
US9119313B2 (en) 2013-04-25 2015-08-25 Intel Corporation Package substrate with high density interconnect design to capture conductive features on embedded die
JP6020341B2 (ja) 2013-05-09 2016-11-02 株式会社デンソー 容量式物理量センサおよびその製造方法
US9064937B2 (en) 2013-05-30 2015-06-23 International Business Machines Corporation Substrate bonding with diffusion barrier structures
US9136233B2 (en) 2013-06-06 2015-09-15 STMicroelctronis (Crolles 2) SAS Process for fabricating a three-dimensional integrated structure with improved heat dissipation, and corresponding three-dimensional integrated structure
EP2813465B1 (en) 2013-06-12 2020-01-15 Tronic's Microsystems MEMS device with getter layer
CN104249991B (zh) 2013-06-26 2016-08-10 中芯国际集成电路制造(上海)有限公司 Mems器件及其制作方法
WO2015042700A1 (en) 2013-09-24 2015-04-02 Motion Engine Inc. Mems components and method of wafer-level manufacturing thereof
US9929050B2 (en) 2013-07-16 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming three-dimensional integrated circuit (3DIC) stacking structure
KR20160036666A (ko) 2013-09-27 2016-04-04 인텔 코포레이션 수동 부품용 중첩체 기판을 구비한 다이 패키지
US9723716B2 (en) 2013-09-27 2017-08-01 Infineon Technologies Ag Contact pad structure, an electronic component, and a method for manufacturing a contact pad structure
US9035451B2 (en) 2013-09-30 2015-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer level sealing methods with different vacuum levels for MEMS sensors
US9617150B2 (en) 2013-10-09 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Micro-electro mechanical system (MEMS) device having a blocking layer formed between closed chamber and a dielectric layer of a CMOS substrate
US9257399B2 (en) 2013-10-17 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3D integrated circuit and methods of forming the same
KR20150058940A (ko) 2013-11-21 2015-05-29 삼성전자주식회사 히트 스프레더를 갖는 반도체 패키지
JP2015100886A (ja) 2013-11-26 2015-06-04 セイコーエプソン株式会社 電子デバイスおよび電子機器
JP2015115446A (ja) 2013-12-11 2015-06-22 株式会社東芝 半導体装置の製造方法
US9773742B2 (en) 2013-12-18 2017-09-26 Intel Corporation Embedded millimeter-wave phased array module
US9437572B2 (en) 2013-12-18 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive pad structure for hybrid bonding and methods of forming same
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US9230941B2 (en) 2014-03-28 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding structure for stacked semiconductor devices
US9299736B2 (en) 2014-03-28 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding with uniform pattern density
US9878901B2 (en) 2014-04-04 2018-01-30 Analog Devices, Inc. Fabrication of tungsten MEMS structures
US9472458B2 (en) 2014-06-04 2016-10-18 Semiconductor Components Industries, Llc Method of reducing residual contamination in singulated semiconductor die
KR102275705B1 (ko) 2014-07-11 2021-07-09 삼성전자주식회사 웨이퍼 대 웨이퍼 접합 구조
FR3023974B1 (fr) 2014-07-18 2016-07-22 Ulis Procede de fabrication d'un dispositif comprenant un boitier hermetique sous vide et un getter
US9620464B2 (en) 2014-08-13 2017-04-11 International Business Machines Corporation Wireless communications package with integrated antennas and air cavity
US9536848B2 (en) 2014-10-16 2017-01-03 Globalfoundries Inc. Bond pad structure for low temperature flip chip bonding
US9394161B2 (en) 2014-11-14 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. MEMS and CMOS integration with low-temperature bonding
US9899442B2 (en) 2014-12-11 2018-02-20 Invensas Corporation Image sensor device
US9331043B1 (en) 2015-01-30 2016-05-03 Invensas Corporation Localized sealing of interconnect structures in small gaps
JP5931246B1 (ja) 2015-04-03 2016-06-08 田中貴金属工業株式会社 パッケージの製造方法及び該方法により製造されるパッケージ
US9738516B2 (en) 2015-04-29 2017-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Structure to reduce backside silicon damage
US9741620B2 (en) 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
US9656852B2 (en) 2015-07-06 2017-05-23 Taiwan Semiconductor Manufacturing Company Ltd. CMOS-MEMS device structure, bonding mesa structure and associated method
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US10075657B2 (en) 2015-07-21 2018-09-11 Fermi Research Alliance, Llc Edgeless large area camera system
US9728521B2 (en) 2015-07-23 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bond using a copper alloy for yield improvement
US9559081B1 (en) 2015-08-21 2017-01-31 Apple Inc. Independent 3D stacking
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US9650241B2 (en) 2015-09-17 2017-05-16 Invensense, Inc. Method for providing a MEMS device with a plurality of sealed enclosures having uneven standoff structures and MEMS device thereof
WO2017100256A1 (en) 2015-12-08 2017-06-15 Skyworks Solutions, Inc. Transient liquid phase material bonding and sealing structures and methods of forming same
US9496239B1 (en) 2015-12-11 2016-11-15 International Business Machines Corporation Nitride-enriched oxide-to-oxide 3D wafer bonding
US9852988B2 (en) 2015-12-18 2017-12-26 Invensas Bonding Technologies, Inc. Increased contact alignment tolerance for direct bonding
US9972603B2 (en) 2015-12-29 2018-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Seal-ring structure for stacking integrated circuits
US9881882B2 (en) 2016-01-06 2018-01-30 Mediatek Inc. Semiconductor package with three-dimensional antenna
US9923011B2 (en) 2016-01-12 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with stacked semiconductor dies
US10446532B2 (en) 2016-01-13 2019-10-15 Invensas Bonding Technologies, Inc. Systems and methods for efficient transfer of semiconductor elements
US10636767B2 (en) 2016-02-29 2020-04-28 Invensas Corporation Correction die for wafer/die stack
US10026716B2 (en) 2016-04-15 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC formation with dies bonded to formed RDLs
US10273141B2 (en) 2016-04-26 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Rough layer for better anti-stiction deposition
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
KR102505856B1 (ko) 2016-06-09 2023-03-03 삼성전자 주식회사 웨이퍼 대 웨이퍼 접합 구조체
US9941241B2 (en) 2016-06-30 2018-04-10 International Business Machines Corporation Method for wafer-wafer bonding
US9892961B1 (en) 2016-08-09 2018-02-13 International Business Machines Corporation Air gap spacer formation for nano-scale semiconductor devices
US10062656B2 (en) * 2016-08-15 2018-08-28 Taiwan Semiconductor Manufacturing Co., Ltd. Composite bond structure in stacked semiconductor structure
US10446487B2 (en) 2016-09-30 2019-10-15 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10672663B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D chip sharing power circuit
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
US10607136B2 (en) 2017-08-03 2020-03-31 Xcelsis Corporation Time borrowing between layers of a three dimensional chip stack
US9834435B1 (en) 2016-11-29 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
US10163750B2 (en) 2016-12-05 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure for heat dissipation
US10453832B2 (en) 2016-12-15 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring structures and methods of forming same
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
WO2018125673A2 (en) 2016-12-28 2018-07-05 Invensas Bonding Technologies, Inc Processing stacked substrates
US20180182665A1 (en) 2016-12-28 2018-06-28 Invensas Bonding Technologies, Inc. Processed Substrate
US20180190583A1 (en) 2016-12-29 2018-07-05 Invensas Bonding Technologies, Inc. Bonded structures with integrated passive component
KR20190092584A (ko) 2016-12-29 2019-08-07 인벤사스 본딩 테크놀로지스 인코포레이티드 집적된 수동 컴포넌트를 구비한 접합된 구조체
US10276909B2 (en) 2016-12-30 2019-04-30 Invensas Bonding Technologies, Inc. Structure comprising at least a first element bonded to a carrier having a closed metallic channel waveguide formed therein
US10431614B2 (en) 2017-02-01 2019-10-01 Semiconductor Components Industries, Llc Edge seals for semiconductor packages
WO2018147940A1 (en) 2017-02-09 2018-08-16 Invensas Bonding Technologies, Inc. Bonded structures
US10629577B2 (en) 2017-03-16 2020-04-21 Invensas Corporation Direct-bonded LED arrays and applications
US10515913B2 (en) 2017-03-17 2019-12-24 Invensas Bonding Technologies, Inc. Multi-metal contact structure
US10508030B2 (en) 2017-03-21 2019-12-17 Invensas Bonding Technologies, Inc. Seal for microelectronic assembly
JP6640780B2 (ja) 2017-03-22 2020-02-05 キオクシア株式会社 半導体装置の製造方法および半導体装置
WO2018183739A1 (en) 2017-03-31 2018-10-04 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10269756B2 (en) 2017-04-21 2019-04-23 Invensas Bonding Technologies, Inc. Die processing
US10580823B2 (en) 2017-05-03 2020-03-03 United Microelectronics Corp. Wafer level packaging method
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10446441B2 (en) 2017-06-05 2019-10-15 Invensas Corporation Flat metal features for microelectronics applications
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11195748B2 (en) 2017-09-27 2021-12-07 Invensas Corporation Interconnect structures and methods for forming same
US11031285B2 (en) 2017-10-06 2021-06-08 Invensas Bonding Technologies, Inc. Diffusion barrier collar for interconnects
US11251157B2 (en) 2017-11-01 2022-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Die stack structure with hybrid bonding structure and method of fabricating the same and package
US10312201B1 (en) 2017-11-30 2019-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring for hybrid-bond
US11011503B2 (en) 2017-12-15 2021-05-18 Invensas Bonding Technologies, Inc. Direct-bonded optoelectronic interconnect for high-density integrated photonics
US10923408B2 (en) 2017-12-22 2021-02-16 Invensas Bonding Technologies, Inc. Cavity packages
US11380597B2 (en) 2017-12-22 2022-07-05 Invensas Bonding Technologies, Inc. Bonded structures
US11127738B2 (en) 2018-02-09 2021-09-21 Xcelsis Corporation Back biasing of FD-SOI circuit blocks
US10727219B2 (en) 2018-02-15 2020-07-28 Invensas Bonding Technologies, Inc. Techniques for processing devices
US11169326B2 (en) 2018-02-26 2021-11-09 Invensas Bonding Technologies, Inc. Integrated optical waveguides, direct-bonded waveguide interface joints, optical routing and interconnects
US11256004B2 (en) 2018-03-20 2022-02-22 Invensas Bonding Technologies, Inc. Direct-bonded lamination for improved image clarity in optical devices
US10991804B2 (en) 2018-03-29 2021-04-27 Xcelsis Corporation Transistor level interconnection methodologies utilizing 3D interconnects
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US10790262B2 (en) 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US10964664B2 (en) 2018-04-20 2021-03-30 Invensas Bonding Technologies, Inc. DBI to Si bonding for simplified handle wafer
US11398258B2 (en) 2018-04-30 2022-07-26 Invensas Llc Multi-die module with low power operation
US10403577B1 (en) 2018-05-03 2019-09-03 Invensas Corporation Dielets on flexible and stretchable packaging for microelectronics
US11004757B2 (en) 2018-05-14 2021-05-11 Invensas Bonding Technologies, Inc. Bonded structures
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
US10923413B2 (en) 2018-05-30 2021-02-16 Xcelsis Corporation Hard IP blocks with physically bidirectional passageways
WO2019241367A1 (en) 2018-06-12 2019-12-19 Invensas Bonding Technologies, Inc. Interlayer connection of stacked microelectronic components
EP3807927A4 (en) 2018-06-13 2022-02-23 Invensas Bonding Technologies, Inc. TSV AS A HIDEPAD
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US10910344B2 (en) 2018-06-22 2021-02-02 Xcelsis Corporation Systems and methods for releveled bump planes for chiplets
US11664357B2 (en) 2018-07-03 2023-05-30 Adeia Semiconductor Bonding Technologies Inc. Techniques for joining dissimilar materials in microelectronics
US11462419B2 (en) 2018-07-06 2022-10-04 Invensas Bonding Technologies, Inc. Microelectronic assemblies
WO2020010136A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
US20200035641A1 (en) 2018-07-26 2020-01-30 Invensas Bonding Technologies, Inc. Post cmp processing for hybrid bonding
US11515291B2 (en) 2018-08-28 2022-11-29 Adeia Semiconductor Inc. Integrated voltage regulator and passive components
US11296044B2 (en) 2018-08-29 2022-04-05 Invensas Bonding Technologies, Inc. Bond enhancement structure in microelectronics for trapping contaminants during direct-bonding processes
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
US11235969B2 (en) 2018-10-30 2022-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS-MEMS integration with through-chip via process
US11244920B2 (en) 2018-12-18 2022-02-08 Invensas Bonding Technologies, Inc. Method and structures for low temperature device bonding
WO2020150159A1 (en) 2019-01-14 2020-07-23 Invensas Bonding Technologies, Inc. Bonded structures
US11387202B2 (en) 2019-03-01 2022-07-12 Invensas Llc Nanowire bonding interconnect for fine-pitch microelectronics
US11901281B2 (en) 2019-03-11 2024-02-13 Adeia Semiconductor Bonding Technologies Inc. Bonded structures with integrated passive component
US10854578B2 (en) 2019-03-29 2020-12-01 Invensas Corporation Diffused bitline replacement in stacked wafer memory
US11373963B2 (en) 2019-04-12 2022-06-28 Invensas Bonding Technologies, Inc. Protective elements for bonded structures
US11610846B2 (en) 2019-04-12 2023-03-21 Adeia Semiconductor Bonding Technologies Inc. Protective elements for bonded structures including an obstructive element
US11205625B2 (en) 2019-04-12 2021-12-21 Invensas Bonding Technologies, Inc. Wafer-level bonding of obstructive elements
US11355404B2 (en) 2019-04-22 2022-06-07 Invensas Bonding Technologies, Inc. Mitigating surface damage of probe pads in preparation for direct bonding of a substrate
US11385278B2 (en) 2019-05-23 2022-07-12 Invensas Bonding Technologies, Inc. Security circuitry for bonded structures
US20200395321A1 (en) 2019-06-12 2020-12-17 Invensas Bonding Technologies, Inc. Sealed bonded structures and methods for forming the same
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US20210098412A1 (en) 2019-09-26 2021-04-01 Invensas Bonding Technologies, Inc. Direct gang bonding methods and structures
US20210118864A1 (en) 2019-10-21 2021-04-22 Invensas Corporation Non-Volatile Dynamic Random Access Memory
US11862602B2 (en) 2019-11-07 2024-01-02 Adeia Semiconductor Technologies Llc Scalable architecture for reduced cycles across SOC
US11762200B2 (en) 2019-12-17 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded optical devices
US11876076B2 (en) 2019-12-20 2024-01-16 Adeia Semiconductor Technologies Llc Apparatus for non-volatile random access memory stacks
KR20220120631A (ko) 2019-12-23 2022-08-30 인벤사스 본딩 테크놀로지스 인코포레이티드 결합형 구조체를 위한 전기적 리던던시
US11721653B2 (en) 2019-12-23 2023-08-08 Adeia Semiconductor Bonding Technologies Inc. Circuitry for electrical redundancy in bonded structures
US20210242152A1 (en) 2020-02-05 2021-08-05 Invensas Bonding Technologies, Inc. Selective alteration of interconnect pads for direct bonding
US11742314B2 (en) 2020-03-31 2023-08-29 Adeia Semiconductor Bonding Technologies Inc. Reliable hybrid bonded apparatus
US11735523B2 (en) 2020-05-19 2023-08-22 Adeia Semiconductor Bonding Technologies Inc. Laterally unconfined structure
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
WO2022094579A1 (en) 2020-10-29 2022-05-05 Invensas Bonding Technologies, Inc. Direct bonding methods and structures
US20220139867A1 (en) 2020-10-29 2022-05-05 Invensas Bonding Technologies, Inc. Direct bonding methods and structures
WO2022147430A1 (en) 2020-12-28 2022-07-07 Invensas Bonding Technologies, Inc. Structures with through-substrate vias and methods for forming the same
WO2022147429A1 (en) 2020-12-28 2022-07-07 Invensas Bonding Technologies, Inc. Structures with through-substrate vias and methods for forming the same
TW202243197A (zh) 2020-12-30 2022-11-01 美商英帆薩斯邦德科技有限公司 直接接合結構
EP4272249A1 (en) 2020-12-30 2023-11-08 Adeia Semiconductor Bonding Technologies Inc. Structure with conductive feature and method of forming same
WO2022187402A1 (en) 2021-03-03 2022-09-09 Invensas Bonding Technologies, Inc. Contact structures for direct bonding
EP4315398A1 (en) 2021-03-31 2024-02-07 Adeia Semiconductor Bonding Technologies Inc. Direct bonding and debonding of carrier
WO2022212595A1 (en) 2021-03-31 2022-10-06 Invensas Bonding Technologies, Inc. Direct bonding and debonding of carrier
US20220320035A1 (en) 2021-03-31 2022-10-06 Invensas Bonding Technologies, Inc. Direct bonding methods and structures
EP4364194A1 (en) 2021-06-30 2024-05-08 Adeia Semiconductor Bonding Technologies Inc. Element with routing structure in bonding layer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020179921A1 (en) * 2001-06-02 2002-12-05 Cohn Michael B. Compliant hermetic package
US20100181676A1 (en) * 2009-01-21 2010-07-22 Montez Ruben B Substrate bonding with metal germanium silicon material
US20130187245A1 (en) * 2012-01-19 2013-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Micro electro mechanical system structures
CN105074914A (zh) * 2013-02-01 2015-11-18 伊文萨思公司 具有接线键合过孔的微电子封装体及其制作方法以及用于微电子封装体的加强层

Also Published As

Publication number Publication date
US20210202428A1 (en) 2021-07-01
US20230361072A1 (en) 2023-11-09
KR20190090043A (ko) 2019-07-31
TWI770096B (zh) 2022-07-11
EP3558863A4 (en) 2020-12-16
WO2018119154A1 (en) 2018-06-28
CN110167872B (zh) 2021-05-25
US10002844B1 (en) 2018-06-19
US20180337157A1 (en) 2018-11-22
TW201838125A (zh) 2018-10-16
KR102297361B1 (ko) 2021-09-01
US10879207B2 (en) 2020-12-29
US10546832B2 (en) 2020-01-28
EP3558863A1 (en) 2019-10-30
US20200126945A1 (en) 2020-04-23
US11670615B2 (en) 2023-06-06
US20180174995A1 (en) 2018-06-21

Similar Documents

Publication Publication Date Title
CN110167872A (zh) 接合结构
TWI738947B (zh) 接合結構與形成接合結構的方法
CN105765712B (zh) 贯通电极基板及利用贯通电极基板的半导体装置
CN103094232B (zh) 芯片封装结构
CN102472648A (zh) 具有低响应时间和高灵敏度的热流量传感器集成电路
CN104916592A (zh) 半导体装置的制造方法及半导体装置
CN102474982A (zh) 贯通布线基板及其制造方法
CN105374778A (zh) 晶片封装体及其制造方法
JP2009094152A (ja) 半導体装置、その製造方法及び半導体搭載用フレキシブル基板
EP3553819A2 (en) Mounting structures for integrated device packages
CN104160459A (zh) 基板内置用芯片电阻器及其制造方法
CN106024755A (zh) 半导体装置
JP2010135739A (ja) 半導体装置
CN109148310B (zh) 包括堆叠的芯片的电子器件
US9472527B2 (en) Semiconductor device and manufacturing method thereof
CN103854838B (zh) 平面式磁性元件及其制造方法
KR101525665B1 (ko) 전자 소자 모듈 및 그 제조 방법
CN1647270A (zh) 电子器件的制造方法以及电子器件
CN1328772C (zh) 半导体装置及半导体芯片
JP2006278884A (ja) 半導体チップの実装方法、半導体チップ実装用スペーサ並びに半導体装置
JP2011129623A (ja) 半導体装置及び半導体装置用ボード
JP2004165476A (ja) 半導体素子の実装基板および実装構造

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: california

Patentee after: Edya Semiconductor Bonding Technology Co.,Ltd.

Address before: california

Patentee before: INVENSAS BONDING TECHNOLOGIES, Inc.

CP01 Change in the name or title of a patent holder