JP2006278884A

JP2006278884A - 半導体チップの実装方法、半導体チップ実装用スペーサ並びに半導体装置

Info

Publication number: JP2006278884A
Application number: JP2005098257A
Authority: JP
Inventors: Michio Muraida; 道夫村井田
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2005-03-30
Filing date: 2005-03-30
Publication date: 2006-10-12

Abstract

【課題】回路基板上への半導体チップの立体的な実装を可能にする半導体チップの実装方法、半導体チップ実装用スペーサ並びに半導体装置を提供する。
【解決手段】１つの面の外周部に中央部を囲むように複数のバンプ電極１２が設けられている半導体チップ１０を回路基板３０上に実装するときに、中央部が開口されると共に所定の高さを有し、半導体チップ１０の各バンプ電極１２に対向する位置に上端面が露出された上下方向に延びる接続電極２２を有すると共に該接続電極２２の下端面にバンプ電極２３が設けられている枠型のスペーサ２０を回路基板３０上に実装し、このスペーサ２０の上面に露出している接続電極２２のそれぞれに対してバンプ電極１２を接続して、スペーサ２０に半導体チップ１０を実装する。
【選択図】図１

Description

本発明は、フリップチップ型の半導体チップを立体的に回路基板上に実装する半導体チップの実装方法、半導体チップ実装用スペーサ並びに半導体チップを実装した半導体装置に関するものである。

従来、回路基板上に種々の電子部品を配置する半導体装置において、その配置密度を高めることは、装置の小型化や薄型化に有効であるため、さまざまな工夫が行われている。

特に近年、回路基板の平面上だけでなく立体的に部品を配置実装する手段を用いる事例が多い。その事例として、半導体をフェイスアップ状態で積層実装しワイヤボンドで接続する工法や、基板内に部品を取り込む工法、基板に窪み（キャビティ）を形成し部品を埋め込む工法等が知られている。

例えば、特開２００１−１１１２３２号公報（特許文献１）には、半導体集積回路装置や受動素子などの電子部品を高密度実装した携帯端末装置に適用して好適な電子部品実装多層基板及びその製造方法が開示されている。具体的には、シールド用の導電部材に対向して電子部品を実装した実装基板間に、中継ぎ用の層間配線部材を設け、この層間配線部材を挟んで実装基板を積層すると共に、その層間配線部材により実装基板間を電気的に接合するようにして、シールド付きの電子部品の実装面積を積層方向に立体的に増加できるようにしたものが開示されている。
特開２００１−１１１２３２号公報

しかしながら、前述した従来の構造には下記の不足点がある。

・積層フェイスアップ実装ではワイヤ接続用のスペースや立体的スペースが必要で実装密度が低下することや、ワイヤの形状を高度に制御する技術を要する点、半導体同士の接合に専用フィルム等を用いる等の制約がある。

・基板内に部品を取り込むには部品自体の構造変更や基板製法の全面的な見直しが必要で技術的課題が多く、今だに現実的な工法ではない。当面コスト的にもかなり限定利用されると考えられる。

・キャビティ構造は基板のコスト上昇を招く点、部品接続用の半田印刷供給が困難なこと、封止手段による信頼性確保困難等の課題がある。

本発明は前記問題点に鑑みてなされたものであり、その目的とするところは、回路基板上へのフリップチップ型の半導体チップの立体的な実装を可能にする半導体チップの実装方法、半導体チップ実装用スペーサ、並びに半導体チップを実装した半導体装置を提供することである。

本発明は前記目的を達成するために、１つの面の外周部に中央部を囲むように複数のバンプ電極が設けられている半導体チップを回路基板上に実装する半導体チップの実装方法であって、中央部が開口されると共に所定の高さを有し、前記半導体チップの各バンプ電極に対向する位置に上端面が露出された上下方向に延びる接続電極を有すると共に該接続電極の下端面にバンプ電極が設けられている枠型のスペーサを前記回路基板上に実装する工程と、前記回路基板に実装されたスペーサの上面に露出している前記接続電極のそれぞれに対して前記バンプ電極を接続して、前記スペーサに前記半導体チップをフリップチップ実装する工程とを有する半導体チップの実装方法を提案する。

本発明の半導体チップの実装方法によれば、フリップチップ型の半導体チップのバンプ電極と回路基板との間に前記スペーサが配置されるので、回路基板表面上のスペーサに囲まれた領域に適正な空間を設けることができ、部品実装スペースの３次元的な活用を可能にする。これにより、低コストで且つ容易に、高密度な部品積層実装を行うことができる。

また、本発明は前記目的を達成するために、１つの面の外周部に中央部を囲むように複数のバンプ電極が設けられている半導体チップを回路基板上に実装するための半導体チップ実装用スペーサであって、中央部が開口されると共に所定の高さ及び所定の幅を有し、前記半導体チップのバンプ電極が形成されている底面外周縁部に対応する形状をなす電気的絶縁性を有する枠体と、前記枠体に埋設され、前記半導体チップの各バンプ電極に対向する位置に前記枠体の上面に上端面が露出された上下方向に延びる複数の接続電極と、前記接続電極の下端面に導電接続されて前記枠体から露出して設けられた複数のバンプ電極とを有する半導体チップ実装用スペーサを提案する。

本発明の半導体チップ実装用スペーサによれば、フリップチップ型の半導体チップのバンプ電極と回路基板との間に当該スペーサを配置することにより、回路基板表面上のスペーサに囲まれた領域に適正な空間を設けることができ、部品実装スペースの３次元的な活用を可能にする。これにより、低コストで且つ容易に、高密度な部品積層実装を行うことができる。

また、前記目的を達成するために、主面側に複数のバンプ電極が設けられた半導体チップを回路基板上に実装した半導体装置において、前記半導体チップと前記回路基板との間に介在し、前記バンプと前記回路基板とを導通させるスペーサと、前記半導体チップと前記回路基板との間に充填されたアンダーフィル層とを具備する半導体装置を提案する。

本発明の半導体装置によれば、半導体チップと回路基板との間にスペーサが介在するとともに前記半導体チップと回路基板との間にアンダーフィル層が充填されているので、回路基板の撓みなどにより生じる応力が半導体チップとスペーサとの接合部に伝達されるのを緩和することができる。

また、さらに回路基板上のスペーサの開口部に部品が収容され、部品と回路基板との間に充填されたアンダーフィル層を具備する半導体装置を提案する。

これによれば、アンダーフィル層充填後にリフロー半田付け等の加熱処理が施された際に、部品の電極間で半田が移動するのを抑制することができる。

本発明の半導体装置によれば、回路基板に生じる撓み等の応力が半導体チップの接合部に伝わるのを緩和することができる。

さらに本発明の半導体装置によれば、リフロー半田付けなどの加熱処理を施しても接合部の信頼性に優れる。

以下、図面を参照して本発明の一実施形態を説明する。

図１乃至（及び）図６は本発明の第１実施形態を示すもので、図１は本発明の第１実施形態における半導体チップの実装方法を示す分解斜視図、図２は本発明の第１実施形態における回路基板に半導体チップを実装した半導体装置を示す外観斜視図、図３は図２におけるＡ−Ａ線矢視方向断面図、図４は本発明の第１実施形態におけるスペーサの要部を説明する断面図、図５は本発明の第１実施形態におけるスペーサの上面図、図６は本発明の第１実施形態におけるスペーサの底面図である。

図において、１０はフリップチップ型の半導体チップ、２０はスペーサ、３０は回路基板である。フリップチップ型の半導体チップ（以下、半導体チップと称する）１０は、平板状の半導体チップ本体１１と、半導体チップ本体１１の正方形をなした底面（主面）の外周縁部に中央部を囲むように環状に配置された複数のバンプ電極１２とから構成されている。

スペーサ２０は、半導体チップ１０を回路基板３０上に立体的（３次元的）に実装するためのもので、電気的絶縁性を有する枠体２１と、複数の接続電極２２、複数のバンプ電極２３とから構成されている。枠体２１は、中央部が開口されると共に所定の高さを有する環状をなし、半導体チップ１０の各バンプ電極１２に対向する位置には、上端面が露出するように上下方向に延ばして接続電極２２が埋設されている。

また、図４に示すように、接続電極２２の上端部は、縦断面がＴ字型をなし、枠体２１の上面に形成された凹部２４に嵌入されている。さらに、接続電極２２の下端面が枠体２１の底面に露出し、各接続電極２２の下端面にバンプ電極２３が導電接続されて設けられている。

さらに、図５及び図６に示すように、枠体２１の４つの角部のうちの１つには、その上面２１ａ及び底面２１ｂのそれぞれに部品実装機が認識可能なマーカ２５が設けられており、このマーカ２５によって部品実装機によるスペーサ２０の位置合わせを行えるようになっている。

また、枠体２１は、半導体チップ１０の熱膨張率と回路基板３０の熱膨張率との間の熱膨張率を有する部材によって形成されている。これにより、温度変化による接合性の劣化を低減している。

回路基板３０には、スペーサ２０のバンプ電極２３に対向する位置に接続用のランド電極３１が複数設けられている。さらに、回路基板３０上のランド電極３１に囲まれた領域及びこれ以外の領域に、電子部品実装用のランド電極３２が形成され、このランド電極３２には電子部品４０が実装されている。

回路基板３０への半導体チップ１０及びスペーサ２０、電子部品４０の実装は、周知の自動実装機によって行われる。

半導体チップ１０を回路基板３０上に実装するときは、ランド電極３１に囲まれた領域内及びこの領域外に電子部品４０を実装した後に、ランド電極３１にスペーサ２０のバンプ電極２３を接合して回路基板３０上にスペーサ２０を実装する。

この後、スペーサ２０の上面に露出している接続電極２２に半導体チップ１０のバンプ電極１２を接合して、スペーサ２０上に半導体チップ１０をフリップチップ実装する。これにより、スペーサ２０の枠体２１に囲まれた領域に実装された電子部品４０の上部に、半導体チップ１０が立体的（３次元的）に実装されることになる。

次に、スペーサ２０と回路基板３０との間の隙間及び半導体チップ１０とスペーサ２０との間の隙間から、半導体チップ１０の下部のスペーサ２０に囲まれた空間内に樹脂からなるアンダーフィル（フリップチップ接合補強材）５０を充填してこれを固化する。これにより、半導体チップ１０は回路基板３０へ立体的に実装される。

前述した第１実施形態によれば、半導体チップ１０のバンプ電極１２と回路基板３０との間にスペーサ２０が配置されるので、回路基板３０の表面上のスペーサ２０に囲まれた領域に適正な空間を設けることができ、部品実装スペースの３次元的な活用を可能にする。これにより、低コストで且つ容易に、高密度な部品積層実装を行うことができる。

また、上記実施形態の半導体装置は、半導体チップ１０と回路基板３０との間にスペーサ２０が介在するとともに半導体チップ１０と回路基板３０との間にアンダーフィル層５０が充填されているので、回路基板３０の撓みなどにより生じる応力が半導体チップ１０とスペーサ２０との接合部に伝達されるのを緩和することができる。

さらに、上記実施形態の半導体装置は、回路基板３０上のスペーサ２０の開口部に電子部品４０が収容され、電子部品４０と回路基板３０との間に充填されたアンダーフィル層５０を具備するので、アンダーフィル層５０の充填後にリフロー半田付け等の加熱処理を施す場合に、電子部品４０の電極間で半田が移動するのを抑制することができる。

尚、スペーサ２０の高さや大きさは、回路基板３０上のスペーサ２０に囲まれた領域に実装する電子部品４０の大きさや半導体チップ１０の大きさに合わせて適宜設定することが好ましい。

例えば、図７乃至図９に示すように、２つの半導体チップ１０Ａ，１０Ｂを重ねて実装することも可能である。図７乃至図９に示す例では、回路基板３０の表面には第１のスペーサ２０Ａを実装するための複数のランド電極３１と、第２のスペーサ２０Ｂを実装するための複数のランド電極３３が設けられている。ランド電極３３は、ランド電極３１を囲むように配置され、ランド電極３１に囲まれた回路基板３０上の領域内には複数の電子部品４０が実装されている。また、第１のスペーサ２０Ａ上に第１の半導体チップ１０Ａが実装されている。さらに、第１の半導体チップ１０Ａを囲むように第２のスペーサ２０Ｂが回路基板３０上に実装され、第２のスペーサ２０Ｂ上に第２の半導体チップ１０Ｂが実装されている。また、第２のスペーサ２０Ｂと第２の半導体チップ１０Ｂによって囲まれた空間にはアンダーフィル５０が充填されている。

また、図１０乃至図１２に示すように、第１のスペーサ２０Ａに囲まれた領域に、電子部品４０に代えて第３の半導体チップ１０Ｃを実装することも可能である。

次に、本発明の第２実施形態を説明する。

図１３は本発明の第２実施形態におけるスペーサ２０Ｃを示す平面図、図１４は第２実施形態のスペーサ２０Ｃの回路基板３０への実装状態を示す側面図である。図において、前述した第１実施形態と同一構成部分は同一符号をもって表しその説明を省略する。

第２実施形態のスペーサ２０Ｃは、第１実施形態のスペーサ２０の一側面に突出したアンダーフィル塗布部２６を設けたものである。このようなアンダーフィル塗布部２６を設けることにより、スペーサ２０Ｃと半導体チップ１０との間の隙間からアンダーフィルを容易に充填することができる。即ち、アンダーフィル塗布部２６は、スペーサ２０Ｃの上部にフリップチップ実装された半導体チップ１０よりも横方向に突出するように設けられているので、アンダーフィル塗布用のノズルを半導体チップ１０とスペーサ２０Ｃとの間の隙間に容易に押し当てることができるため、押し当てたノズルから半導体チップ１０の下部空間にアンダーフィルを容易に充填することができる。

次に、本発明の第３実施形態を説明する。

図１５は本発明の第３実施形態におけるスペーサ２０Ｄを示す底面図、図１６は第３実施形態のスペーサ２０Ｄの回路基板３０への実装状態を示す側面図である。図において、前述した第１実施形態及び第２実施形態と同一構成部分は同一符号をもって表しその説明を省略する。

第３実施形態のスペーサ２０Ｄは、第２実施形態のスペーサ２０Ｃの底面に隣り合うバンプ電極間に短絡防止壁２７を設けたものである。この短絡防止壁２７は枠体２１と一体に形成され、枠体２１の外側面側及び内側面側は開放されている。これにより、スペーサ２０Ｄを回路基板３０に実装するとき、バンプ電極２３を回路基板３０上のランド電極３１に導電接続する際に隣り合うバンプ電極２３同士の短絡を防止することができる。また、枠体２１の外側面側及び内側面側が開放されるように短絡防止壁２７が形成されているので、回路基板３０へスペーサ２０Ｄを実装した後に、ランド電極３１とバンプ電極２３との接合状態を容易に視認することができる。

次に、本発明の第４実施形態を説明する。

図１７は本発明の第４実施形態におけるスペーサ２０Ｅを示す底面図である。図において、前述した第１実施形態乃至第３実施形態と同一構成部分は同一符号をもって表しその説明を省略する。

第４実施形態のスペーサ２０Ｅは、第３実施形態のスペーサ２０Ｄの内側面に電磁遮蔽用の導電膜２８を設けたものである。このように導電膜２８を設けることによりスペーサ２０Ｅに囲まれた領域に配置された電子部品或いは半導体チップは外界のノイズ電磁波等から遮断されるので電気信号にノイズが混入されることが無く、ノイズによる誤動作を防止することができる。

尚、前述した第１乃至第４実施形態は、本発明の一具体例であり、本発明がこれらの構成のみに限定されることはない。例えば、第１乃至第４実施形態の何れかを組み合わせたものであっても良いことは言うまでもない。

本発明の第１実施形態における半導体チップの実装方法を示す分解斜視図本発明の第１実施形態における回路基板に半導体チップを実装した半導体装置を示す外観斜視図図２におけるＡ−Ａ線矢視方向断面図本発明の第１実施形態におけるスペーサの要部を説明する断面図本発明の第１実施形態におけるスペーサの上面図本発明の第１実施形態におけるスペーサの底面図本発明の第１実施形態における他の実装例を示す分解斜視図本発明の第１実施形態における他の実装例の半導体装置を示す外観斜視図図８におけるＢ−Ｂ線矢視方向断面図本発明の第１実施形態における他の実装例を示す分解斜視図本発明の第１実施形態における他の実装例の半導体装置を示す外観斜視図図１１におけるＣ−Ｃ線矢視方向断面図本発明の第２実施形態におけるスペーサを示す平面図本発明の第２実施形態におけるスペーサの回路基板への実装状態を示す側面図本発明の第３実施形態におけるスペーサを示す底面図本発明の第３実施形態におけるスペーサの回路基板への実装状態を示す側面図本発明の第４実施形態におけるスペーサを示す底面図

符号の説明

１０，１０Ａ，１０Ｂ…半導体チップ、１１…装置本体、１２…バンプ電極、２０，２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ，２０Ｅ…スペーサ、２１…枠体、２２…接続電極、２３…バンプ電極、２４…凹部、２５…マーカ、２６…アンダーフィル塗布部、２７…短絡防止壁、２８…電磁遮蔽用の導電膜。

Claims

１つの面の外周部に中央部を囲むように複数のバンプ電極が設けられている半導体チップを回路基板上に実装する半導体チップの実装方法であって、
中央部が開口されると共に所定の高さを有し、前記半導体チップの各バンプ電極に対向する位置に上端面が露出された上下方向に延びる接続電極を有すると共に該接続電極の下端面にバンプ電極が設けられている枠型のスペーサを前記回路基板上に実装する工程と、
前記回路基板に実装されたスペーサの上面に露出している前記接続電極のそれぞれに対して前記バンプ電極を接続して、前記スペーサに前記半導体チップをフリップチップ実装する工程とを有する
ことを特徴とする半導体チップの実装方法。
前記回路基板上に形成されている前記スペーサのバンプ電極を接続するための複数のランド電極に囲まれた領域に電子部品を実装する工程を含む
ことを特徴とする請求項１に記載の半導体チップの実装方法。
前記スペーサにフリップチップ実装された半導体チップと前記回路基板との間にアンダーフィルを充填する工程を有する
ことを特徴とする請求項１又は請求項２に記載の半導体チップの実装方法。
１つの面の外周部に中央部を囲むように複数のバンプ電極が設けられている半導体チップを回路基板上に実装するための半導体チップ実装用スペーサであって、
中央部が開口されると共に所定の高さ及び所定の幅を有し、前記半導体チップのバンプ電極が形成されている底面外周縁部に対応する形状をなす電気的絶縁性を有する枠体と、
前記枠体に埋設され、前記半導体チップの各バンプ電極に対向する位置に前記枠体の上面に上端面が露出された上下方向に延びる複数の接続電極と、
前記接続電極の下端面に導電接続されて前記枠体から露出して設けられた複数のバンプ電極とを有する
ことを特徴とする半導体チップ実装用スペーサ。
前記枠体の内側面に設けられた電磁遮蔽用の導電膜を有することを特徴とする請求項４に記載の半導体チップ実装用スペーサ。
前記枠体の底面に設けられた隣り合う前記バンプ電極間に短絡防止壁を有することを特徴とする請求項４又は請求項５に記載の半導体チップ実装用スペーサ。
前記枠体の少なくとも一部分が、前記枠体にフリップチップ実装された半導体チップの周縁よりも外側に突出して形成されたアンダーフィル塗布部を有する
ことを特徴とする請求項４乃至請求項６の何れかに記載の半導体チップ実装用スペーサ。
前記枠体の特定位置を表すマーカが設けられていることを特徴とする請求項４乃至請求項７の何れかに記載の半導体チップ実装用スペーサ。
前記半導体チップの熱膨張率と前記回路基板の熱膨張率との間の熱膨張率を有する部材によって前記枠体が形成されている
ことを特徴とする請求項４乃至請求項８の何れかに記載の半導体チップ実装用スペーサ。
主面側に複数のバンプ電極が設けられた半導体チップを回路基板上に実装した半導体装置において、
前記半導体チップと前記回路基板との間に介在し、前記バンプと前記回路基板とを導通させるスペーサと、
前記半導体チップと前記回路基板との間に充填されたアンダーフィル層とを具備する
ことを特徴とする半導体装置。
前記バンプ電極は、前記半導体チップ主面の外周部に中央部を囲むように配置され、
前記スペーサは、中央部が開口されると共に所定の高さ及び所定の幅を有し、
前記スペーサの開口部には部品が収容され、
前記アンダーフィルは、少なくとも前記部品と前記回路基板の隙間と、前記スペーサの接合部を覆っている
ことを特徴とする請求項１０記載の半導体装置。