KR102297361B1 - 접합된 구조물 - Google Patents

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량 왕
라예쉬 카트카르
하비에르 에이. 드라크루즈
알칼구드 알. 시타람
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인벤사스 본딩 테크놀로지스 인코포레이티드
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Abstract

접합된 구조물은 제1 전도성 인터페이스 특징부를 갖는 제1 요소 및 제2 전도성 인터페이스 특징부를 갖는 제2 요소를 포함할 수 있다. 집적 디바이스가 제1 요소 또는 제2 요소에 커플링되거나 그와 함께 형성될 수 있다. 제1 전도성 인터페이스 특징부는 제2 전도성 인터페이스 특징부에 직접 접합되어 인터페이스 구조물을 형성할 수 있다. 인터페이스 구조물은 제1 및 제2 요소들을 접속시키기 위해 적어도 부분적으로 환형인 프로파일로 집적 디바이스 주위에 배치될 수 있다.

Description

접합된 구조물
본 분야는 일반적으로 접합된 구조물들, 특히 2개의 요소들(예컨대, 2개의 반도체 요소들) 사이의 개선된 밀봉을 제공하는 접합된 구조물들에 관한 것이다.
반도체 디바이스 제작 및 패키징에서, 일부 집적 디바이스들은, 예컨대 오염을 감소시키거나 집적 디바이스에 대한 손상을 방지하기 위해 외부 환경으로부터 밀봉된다. 예를 들어, 일부 마이크로전자기계 시스템(microelectromechanical systems, MEMS) 디바이스들은 솔더(solder)와 같은 접착제로 기판에 부착된 캡에 의해 형성되는 공동(cavity)을 포함한다. 그러나, 일부 접착제들은 가스에 대해 투과성이어서, 가스가 시간 경과에 따라 접착제를 통해 공동 내로 통과할 수 있게 할 수 있다. 수분 또는 일부 가스, 예컨대 수소 또는 산소 가스는 민감성 집적 디바이스들을 손상시킬 수 있다. 솔더와 같은 다른 접착제들은 그 자신의 장기적 신뢰성 문제들을 생성한다. 따라서, 집적 디바이스들에 대한 개선된 밀봉들에 대한 지속적인 필요성이 남아 있다.
도 1a는 다양한 실시예에 따른 접합된 구조물의 개략 측단면도이다.
도 1b 내지 도 1k는 접합된 구조물의 접합된 인터페이스를 따라 형성되는 인터페이스 구조물의 다양한 실시예의 부분 개략 단면도들이다.
도 2a는 도 1a 및 도 1b에 도시된 접합된 구조물의 인터페이스 구조물의 개략 단면도이다.
도 2b는 접합된 인터페이스를 통해 연장되는 하나 이상의 전기 상호접속부들을 갖는 인터페이스 구조물의 개략 단면도이다.
도 2c는 도 1c의 인터페이스 구조물의 개략 단면도이다.
도 2d는 사실상 환형 프로파일을 형성하도록 공동 주위에 배치되는 복수의 전도성 인터페이스 특징부들을 갖는 인터페이스 구조물의 개략 단면도이며, 이때 각각의 전도성 인터페이스 특징부는 대체로 환형 프로파일을 포함한다.
도 2e는 사실상 환형 프로파일을 형성하도록 공동 주위에 배치되는 복수의 전도성 인터페이스 특징부들을 갖는 인터페이스 구조물의 개략 단면도이며, 여기서 복수의 전도성 특징부들은 갭들에 의해 이격되는 복수의 세그먼트들을 포함한다.
도 2f는 일부 실시예에 따른 접합된 구조물의 개략 측단면도이다.
도 2g는 다양한 실시예에 따른 접합된 구조물의 개략 측단면도이다.
도 2h 및 도 2i는 평면도에서 볼 때, 전도성 도트들의 어레이 또는 다른 개별 형상들을 포함하는 전도성 인터페이스 특징부들을 포함하는 인터페이스 구조물들의 개략 평면도들이다.
도 3은 인터페이스 구조물의 전도성 인터페이스 특징부들과 접속되는 크랙 스토퍼(crack stopper)를 포함하는 접합된 구조물의 일부분의 개략 측단면도이다.
도 4a 내지 도 4c는 대응하는 인터페이스 특징부들이 함께 접합될 때 오정렬들에 대한 허용오차를 증가시키는 접합된 구조물들의 개략 평면도들이다.
도 5a 내지 도 5d는 각각의 반도체 요소 상의 대응하는 인터페이스 특징부들이 함께 접합될 때 오정렬들에 대한 허용오차를 증가시키는 인터페이스 구조물의 개략 평면도들이다.
도 6a 및 도 6b는 다른 실시예에 따른, 각각의 반도체 요소 상의 대응하는 인터페이스 특징부들이 함께 접합될 때 오정렬들에 대한 허용오차를 증가시키는 인터페이스 구조물의 개략 평면도들이다.
도 7a는 비전도성 인터페이스 특징부들의 복수의 내측 영역들이 교차하는 전도성 인터페이스 특징부들에 의해 형성되는 교차방향(crosswise) 그리드 구조물 내에 배치되는 전도성 인터페이스 특징부의 개략 평면도이다.
도 7b는 2개의 인터페이스 특징부들을 접합함으로써 형성되는 접합된 인터페이스 구조물의 개략 평면도이다.
도 7c는 도 7b의 접합된 인터페이스 구조물의 개략 평면도이며, 이때 복수의 전기 상호접속부들은 비전도성 인터페이스 특징부의 내측 영역들 내에 배치된다.
도 8은 다양한 실시예에 따른, 하나 이상의 접합된 구조물들을 포함하는 전자 시스템의 개략도이다.
본 명세서에 개시된 다양한 실시예는, 반도체 요소들의 집적 디바이스들을 외부 환경으로부터 사실상 밀봉하는 방식으로 2개의 요소들(이는 반도체 요소들을 포함할 수 있음)을 접속시키는 인터페이스 구조물들에 관한 것이다. 예를 들어, 일부 실시예에서, 접합된 구조물은 인터페이스 구조물을 따라 서로 접합된 복수의 반도체 요소들을 포함할 수 있다. 집적 디바이스는 반도체 요소에 커플링되거나 그와 함께 형성될 수 있다. 예를 들어, 일부 실시예에서, 접합된 구조물은, 캡(제1 반도체 요소)이 캐리어(제2 반도체 요소)에 접합되는 마이크로전자기계 시스템(MEMS) 디바이스를 포함할 수 있다. MEMS 요소(집적 디바이스)는 캡과 캐리어에 의해 적어도 부분적으로 형성되는 공동 내에 배치될 수 있다.
일부 배열들에서, 인터페이스 구조물은, 제1 및 반도체 요소들을 접속시키고 사실상 환형 또는 사실상 폐쇄된 프로파일을 형성하도록 집적 디바이스 주위에 배치되는 하나 이상의 전도성 인터페이스 특징부들, 및 하나 이상의 비전도성 인터페이스 특징부들을 포함할 수 있다. 일부 실시예에서, 인터페이스 구조물은 제1 전도성 인터페이스 특징부, 제2 전도성 인터페이스 특징부, 및 제1 전도성 인터페이스 특징부와 제2 전도성 인터페이스 특징부 사이에 배치되는 고체 상태 비전도성 인터페이스 특징부를 포함할 수 있다. 일부 실시예에서, 각각의 반도체 요소는 연관된 전도성 인터페이스 특징부를 포함할 수 있고, 전도성 인터페이스 특징부들은 2개의 반도체 요소들을 접속시키기 위해 서로 직접 접합될 수 있다.
도 1a는 다양한 실시예에 따른 접합된 구조물(1)의 개략 측단면도이다. 도 2a는 도 1a 및 도 1b에 도시된 접합된 구조물(1)의 인터페이스 구조물(10)의 개략 단면도이다. 접합된 구조물(1)은 인터페이스 구조물(10)을 따라 제2 반도체 요소(2)에 접합되는 제1 반도체 요소(3)를 포함할 수 있다. 본 명세서에 설명되는 바와 같이, 제1 및 제2 반도체 요소들(3, 2)의 대응하는 접합 층들(11)은 개재하는 접착제 없이 서로 직접 접합될 수 있다. 아래에서 설명되는 바와 같이, 인터페이스 구조물(10)은 주변 비전도성 인터페이스 특징부(14) 내에 매설되는 전도성 인터페이스 특징부들(12)을 포함할 수 있다. 본 명세서에 설명되는 바와 같이, 각각의 요소(3, 2)의 접합 층들(11)은 밀봉부를 형성하도록 접합될 수 있는 전도성 및 비전도성 인터페이스 특징부들을 포함할 수 있다. 도 1a에 도시된 바와 같이, 인터페이스 특징부들(12, 14)은 반도체 요소들 내로(예컨대, 접합 층들(11) 내로) 수직으로 연장될 수 있어서, 인터페이스 특징부들(12, 14)이 하나의 반도체 요소로부터 다른 하나의 반도체 요소를 향하는 방향으로, 예컨대, 접합된 구조물에 대해 수직으로 연장될 수 있게 한다. 제1 및 제2 반도체 요소들은, 집적 디바이스(4)가 내부에 적어도 부분적으로 배치되는 공동(5)을 형성할 수 있다. 예시된 실시예에서, 제1 반도체 요소(3)는, 공동을 형성하도록 형상화되거나, 또는 제2 반도체 요소(2) 내의 공동 위에 배치되는 캡을 포함할 수 있다. 예를 들어, 반도체 요소(3)는, 집적 디바이스(4) 주위에 배치되고 공동(5)을 외부 환경으로부터 분리하는 벽(6)을 포함할 수 있다. 다양한 실시예에서, 벽(6) 및 캡은 규소와 같은 반도체 재료를 포함할 수 있다. 다른 실시예에서, 벽(6) 및 캡은 중합체, 세라믹, 유리, 또는 다른 적합한 재료를 포함할 수 있다. 공동(5)은 공기 공동을 포함할 수 있거나, 또는 적합한 충전제 재료로 충전될 수 있다. 제1 및 제2 요소들(2, 3)이 반도체 요소로서 본 명세서에 기술되지만, 다른 실시예에서, 제1 및 제2 요소들(2, 3)은, 반도체 재료를 포함할 수 있거나 포함하지 않을 수 있는 임의의 다른 적합한 유형의 요소를 포함할 수 있다. 예를 들어, 요소들(2, 3)은, 일부 실시예에서 반도체 재료를 포함하지 않을 수 있는 다양한 유형의 광학 디바이스들을 포함할 수 있다.
제2 반도체 요소(2)는, 제1 반도체 요소(3)가 접합되는 외부 표면(9)을 갖는 캐리어를 포함할 수 있다. 일부 실시예에서, 캐리어는 기판, 예컨대 반도체 기판(예컨대, 전도성 상호접속부들을 갖는 규소 인터포저), 인쇄 회로 보드(PCB), 세라믹 기판, 유리 기판, 또는 임의의 다른 적합한 캐리어를 포함할 수 있다. 그러한 실시예에서, 캐리어는 집적 디바이스(4)와 더 큰 패키징 구조물 또는 전자 시스템(도시되지 않음) 사이에서 신호들을 전달할 수 있다. 일부 실시예에서, 캐리어는 집적 디바이스(4)에 의해 변환되는 신호들을 처리하도록 구성된 프로세서 다이와 같은 집적 디바이스 다이를 포함할 수 있다. 예시된 실시예에서, 집적 디바이스(4)는 MEMS 요소, 예컨대 MEMS 스위치, 가속도계, 자이로스코프 등을 포함한다. 집적 디바이스(4)는 제1 반도체 요소(3) 또는 제2 반도체 요소(2)에 커플링되거나 그와 함께 형성될 수 있다.
일부 구성에서, 집적 디바이스 다이(4)를 외부 환경으로부터, 예컨대 가스 및/또는 오염물질에 대한 노출로부터 격리시키거나 분리하는 것이 중요할 수 있다. 예를 들어, 일부 집적 디바이스들의 경우, 수분 또는 가스(예컨대, 수소 또는 산소 가스)에 대한 노출은 집적 디바이스(4) 또는 다른 구성요소들을 손상시킬 수 있다. 따라서, 공동(5) 및 집적 디바이스(4)를 가스로부터 사실상 또는 실질적으로 밀봉하는(예컨대, 기밀하게 또는 거의 기밀하게 밀봉하는) 인터페이스 구조물(10)을 제공하는 것이 중요할 수 있다. 도 1a 및 도 2a에 도시된 바와 같이, 인터페이스 구조물(10)은, 가스가 구조물(1)의 외측 표면(8)으로부터 구조물(1)의 내측 표면(7)으로 인터페이스 구조물(10)을 통과하는 것을 방지하도록 배열될 수 있다.
개시된 실시예는, 낮은 가스 투과율들을 갖는 재료들을 이용할 수 있고, 공동(5) 내로의 가스의 유입을 감소시키거나 제거하도록 재료들을 배열할 수 있다. 예를 들어, 금속을 통한 일부 가스(예컨대, 수소 가스)의 투과율은 다른 재료(예컨대, 유전체 재료 또는 중합체)를 통한 가스의 투과율보다 상당히 작을 수 있다. 예를 들어, 수소 가스는 외측 표면(8)에서 또는 그 근처에서 그의 성분 원자들로 해리될 수 있다. 해리된 원자들은 벽(6) 또는 인터페이스 구조물(10)을 통해 확산되고 내측 표면(7)에서 또는 그 근처에서 재결합할 수 있다. 금속을 통한 수소 가스의 확산율은 압력의 제곱근에 대략 비례할 수 있다. 희가스와 같은 다른 가스는 금속을 전혀 투과하지 못할 수 있다. 비교로서, 가스는 중합체 또는 유리(산화규소) 재료들을 (예컨대, 압력에 비례하여) 더 빠르게 통과할 수 있는데, 이는 가스 분자들이 외측 벽(8)에서 원자들로 해리됨이 없이 통과할 수 있기 때문이다.
따라서, 본 명세서에 개시된 실시예는 유익하게는, 접합된 구조물의 내부 영역(예컨대, 공동(5) 및/또는 집적 디바이스(4))을 외부 환경 및 유해 가스로부터 밀봉하기 위해 집적 디바이스(4) 주위에 사실상 환형 또는 폐쇄된 패턴(도 2a 내지 도 2e 참조)을 형성하는 금속을 채용할 수 있다. 유익하게는, 일부 실시예에서, 금속 패턴은 집적 디바이스(4) 둘레에 완전히 폐쇄된 루프를 포함할 수 있으며, 이는 다른 배열들에 비해 밀봉을 개선할 수 있다. 일부 실시예에서, 금속 패턴은 디바이스(4) 주위에 불완전 환형 패턴, 예컨대, 대체로 또는 부분적으로 환형인 것을 포함할 수 있어서, 금속 내에 하나 이상의 갭들이 있을 수 있도록 한다. 금속(예컨대, 구리)을 통한 가스의 투과율이 유전체 또는 비전도성 재료(예컨대, 산화규소, 질화규소 등)를 통한 가스의 투과율보다 작기 때문에, 인터페이스 구조물(10)은 접합된 구조물(1)의 내부 영역에 대한 개선된 밀봉부를 제공할 수 있다.
그러나, 일부 실시예에서, 금속만을 또는 상당한 폭의 금속 라인들을 포함하는 인터페이스 구조물(10)을 이용하는 것은 바람직하지 않을 수 있다. 인터페이스 구조물(10)이 넓은 금속 라인들 또는 패턴들을 포함하는 경우, 금속은 화학적 기계적 연마(CMP) 또는 다른 처리 단계들 동안 상당한 디싱(dishing)을 겪을 수 있다. 금속 라인들의 디싱은, 특히 직접 금속간 접합 기법들을 채용할 때, 제1 반도체 요소(3)의 금속 라인들을 제2 반도체 요소(2)에 접합하는 능력에 악영향을 줄 수 있다. 따라서, 다양한 실시예에서, 인터페이스 구조물(10)은, 하나 이상의 비전도성 인터페이스 특징부들(14)과 함께 매설되거나 달리 그에 인접한 하나 이상의 전도성 인터페이스 특징부들(12)을 포함할 수 있다. 전도성 인터페이스 특징부들은, 공동(5) 내로의 그리고/또는 집적 디바이스(4)로의 가스의 투과를 방지하거나 감소시키기 위해 효과적인 배리어를 제공할 수 있다. 더욱이, 전도성 인터페이스 특징부들은 충분히 얇게 만들어질 수 있고, 디싱의 해로운 효과를 감소시키거나 제거하도록 비전도성 인터페이스 특징부들과 함께 산재되거나 매설될 수 있다.
본 명세서에 개시된 일부 실시예에서, 인터페이스 구조물(10)은 제1 반도체 요소 상의 제1 인터페이스 특징부들 및 제2 반도체 요소 상의 제2 인터페이스 특징부들에 의해 형성될 수 있다. 제1 인터페이스 특징부들(전도성 및 비전도성 특징부들을 포함함)은 대응하는 제2 인터페이스 특징부들에 접합되어 인터페이스 구조물(10)을 형성할 수 있다. 일부 실시예에서, 인터페이스 구조물(10)은, 제1 반도체 요소(3) 및 제2 반도체 요소(2)에 별개로 접합되는 별개의 구조물을 포함할 수 있다. 예를 들어, 일부 실시예에서, 벽(6)은 별개의 개방 프레임으로서 제공될 수 있으며, 이때 대체로 평면인 반도체 요소(3)가 프레임에 대면하여 제공된다. 제2 인터페이스 구조물(도시되지 않음)은, 개방 프레임과 반도체 요소(3) 사이에 개재하는 접착제 없이 직접 접합되어 이에 의해 도 1a에 도시된 것과 유사한 봉입된 공동(5)을 형성하는 개재하는 구조물을 포함할 수 있다. 인터페이스 구조물(들)(10)은 제1 반도체 요소(3)와 제2 반도체 요소(2) 사이의 기계적 및/또는 전기적 접속을 제공할 수 있다. 일부 실시예에서, 인터페이스 구조물(10)은 요소들(3, 2) 사이의 기계적 접속만을 제공할 수 있으며, 이는 공동(5) 및/또는 집적 디바이스(4)를 외부 환경으로부터 밀봉하도록 작용할 수 있다. 다른 실시예에서, 인터페이스 구조물(10)은 또한, 예컨대 전기 신호들의 전송 및/또는 접지를 위해 요소들(3, 2) 사이의 전기적 접속을 제공할 수 있다. 도 4a 내지 도 7c와 관련하여 아래에서 더 상세히 설명되는 바와 같이, 전도성 인터페이스 특징부들은 개재하는 접착제 없이 그리고 압력 또는 전압의 인가 없이 서로 직접 접합될 수 있다. 예를 들어, 제1 및 제2 인터페이스 특징부들의 접합 표면들(예컨대, 접합 층들(11))이 준비될 수 있다. 접합 표면들은 연마되거나 평탄화되고, 활성화되고, 적합한 화학종으로 종단처리될 수 있다. 예를 들어, 다양한 실시예에서, 접합 표면들은 1 nm 미만, 예컨대 0.5 nm 미만의 제곱 평균 제곱근(rms) 표면 조도로 연마될 수 있다. 연마된 접합 표면들은 약간의 에칭 또는 플라즈마 종단처리에 의해 활성화될 수 있다. 다양한 실시예에서, 접합 표면들은, 예를 들어 질소 함유 용액을 사용한 에칭에 의해 또는 질소를 이용한 플라즈마 에칭을 사용함으로써 질소를 이용하여 종단처리될 수 있다. 본 명세서에 설명되는 바와 같이, 접합 표면들은 압력의 인가 없이 직접 접합부를 형성하도록 접촉될 수 있다. 일부 실시예에서, 반도체 요소들(3, 2)은 접합부, 예를 들어 전도성 특징부들 사이의 접합부를 강화하기 위해 가열될 수 있다. 직접 접합 방법들의 추가의 상세사항들은 적어도 미국 특허 제9,385,024호; 제9,391,143호; 및 제9,431,368호에서 찾을 수 있으며, 이들의 전체 내용은 전체적으로 그리고 모든 목적을 위해 본 명세서에 참고로 포함된다. 일부 실시예에서, 두 요소들(3, 2)의 전도성 인터페이스 특징부들 및 두 요소들(3, 2)의 비전도성 인터페이스 특징부들은 동시에 서로 직접 접합된다.
예시된 실시예가 MEMS 접합된 구조물에 관한 것이지만, 임의의 적합한 유형의 집적 디바이스 또는 구조물이 개시된 실시예와 함께 사용될 수 있다는 것이 이해되어야 한다. 예를 들어, 일부 실시예에서, 제1 및 제2 반도체 요소들은 집적 디바이스 다이들, 예컨대 프로세서 다이들 및/또는 메모리 다이들을 포함할 수 있다. 또한, 개시된 실시예가 공동(5)을 포함하지만, 다른 배열들에서는 공동이 없을 수 있다. 예를 들어, 본 명세서에 개시된 실시예는, 활성 구성요소를 외부 환경 및 가스로부터 밀봉하는 것이 바람직할 수 있는 임의의 적합한 집적 디바이스 또는 집적 디바이스 다이와 함께 이용될 수 있다. 또한, 개시된 실시예는 다른 목적을 달성하기 위해 사용될 수 있다. 예를 들어, 일부 배열들에서, 개시된 인터페이스 구조물(10)은, 원치 않는 전자기 방사선이 구조물(1)에 들어가는 것을 감소시키거나 방지하기 위해 그리고/또는 다양한 유형의 신호 누설을 방지하기 위해 전자기 차폐부를 제공하는 데 사용될 수 있다. 물론, 공동은 구조물(1)의 열적, 전기적 또는 기계적 특성들을 개선할 수 있는 액체, 가스, 또는 다른 적합한 물질과 같은 임의의 적합한 유체로 충전될 수 있다.
도 1b 내지 도 1k는 인터페이스 구조물(10)의 다양한 실시예의 개략적인 부분 단면도들이다. 예시된 패턴들은, 사실상 환형 또는 사실상 폐쇄된 프로파일을 형성하도록, 도 1a의 공동(5)과 같이, 보호된 영역 둘레에서 완전히 환형으로 또는 불완전하게 환형으로(예컨대, 대체로 환형으로) 연장될 수 있음이 이해될 것이다. 본 명세서에 사용되는 바와 같이, 사실상 환형 구조물들은 둥근 환형 구조물들뿐만 아니라, 사실상 폐쇄된 프로파일(예컨대, 정사각형 또는 다른 다각형)을 형성하는 둥글지 않은 환형 구조물들을 포함할 수 있다. 도 1b 내지 도 1k에 도시된 바와 같이, 인터페이스 구조물(10)은 하나 또는 복수의 전도성 인터페이스 특징부들(12) 및 하나 또는 복수의 비전도성 인터페이스 특징부들(14)을 포함할 수 있다. 도 1a에 도시된 바와 같이, 전도성 및 비전도성 특징부들(12, 14)은 제1 및/또는 제2 반도체 요소들(3, 2)의 부분들을 통해 수직으로, 예컨대 접합 층(11)의 부분들을 통해 수직으로 연장될 수 있다. 예를 들어, 전도성 및 비전도성 특징부들(12, 14)은 제1 및/또는 제2 반도체 요소들(3, 2)을 통해 수직으로(예컨대, 반도체 요소들(3, 2)의 주 표면에 평행하지 않거나 수직인 방향으로) 적어도 0.05 마이크로미터, 적어도 0.1 마이크로미터, 적어도 0.5 마이크로미터, 또는 적어도 1 마이크로미터의 수직 거리만큼 연장될 수 있다. 예를 들어, 전도성 및 비전도성 특징부들(12, 14)은 제1 및/또는 제2 반도체 요소들(3, 2)을 통해 수직으로 0.05 마이크로미터 내지 5 마이크로미터의 범위, 0.05 마이크로미터 내지 4 마이크로미터의 범위, 0.05 마이크로미터 내지 2 마이크로미터의 범위, 또는 0.1 마이크로미터 내지 5 마이크로미터의 범위의 수직 거리만큼 연장될 수 있다. 전도성 및 비전도성 특징부들(12, 14)을 제1 및/또는 제2 반도체 요소들(3, 2)의 부분들을 통해 연장시킴으로써, 전도성 및 비전도성 특징부들(12, 14)은 반도체 요소들(3, 2)과 인터페이스 구조물(10) 사이의 갭 없이 밀봉부를 제공할 수 있다. 반도체 요소들(3, 2) 상에 제공되는 전도성 및 비전도성 특징부들(12, 14)은, 2개의 반도체 요소들을 접합하기 위한 대체로 평면인 표면들을 제공할 수 있다.
전도성 인터페이스 특징부(12)는 금속과 같은 임의의 적합한 전도체를 포함할 수 있다. 예를 들어, 전도성 인터페이스 특징부(12)는 구리, 알루미늄, 또는
공기, 수소, 질소, 물, 수분 등과 같은 유체/가스에 대해 충분히 불투과성인 임의의 다른 적합한 금속을 포함할 수 있다. 비전도성 인터페이스 특징부(14)는 유전체 또는 반도체 재료와 같은 임의의 적합한 비전도성 재료를 포함할 수 있다. 예를 들어, 비전도성 인터페이스 특징부(14)는 일부 실시예에서 산화규소를 포함할 수 있다. 유익하게는, 전도성 인터페이스 특징부(12) 및 비전도성 인터페이스 특징부(14) 둘 모두의 사용은 가스가 외부 환경으로부터 공동(5) 내로 그리고/또는 디바이스(4)로 통과하는 것을 방지하기 위해 개선된 밀봉을 제공할 수 있다. 앞서 설명된 바와 같이, 금속과 같은 전도체들은 일반적으로 많은 가스에 대한 개선된 밀봉을 제공할 수 있다. 그러나, 일부 비전도성 재료(예컨대, 유전체)는 전도체, 금속, 또는 반도체보다 소정 가스에 대해 덜 투과성일 수 있다. 전도성 특징부들(12)과 비전도성 특징부들(14)을 구조적으로 혼합하는 것은, 많은 상이한 유형의 가스 및 다른 유체가 공동으로 들어가고/들어가거나 디바이스(4)에 영향을 주는 것을 방지하기 위해 강건한 밀봉부를 제공할 수 있다.
도 1b의 실시예에서, 완전히 환형일 수 있는 하나의 전도성 인터페이스 특징부(12)만이 제공된다. 전도성 인터페이스 특징부(12)는 사실상 환형 또는 사실상 폐쇄된 프로파일을 형성하도록 하나 이상의 비전도성 인터페이스 특징부들(14) 내에 매설될 수 있다. 예를 들어, 일부 실시예에서, 전도성 인터페이스 특징부(12)는 벌크 비전도성 재료 내에 매설될 수 있다. 다른 실시예에서, 비전도성 재료의 층들이 전도성 인터페이스 특징부(12)의 반대편 측부들 상에 제공될 수 있다. 도 2a에 도시된 바와 같이, 전도성 인터페이스 특징부(12)는 완전히 환형인 패턴으로 공동(5) 및/또는 집적 디바이스(4) 둘레에 연장될 수 있다. 도 2a에서, 예를 들어, 전도성 인터페이스 특징부(12)는, 공동(5) 및/또는 디바이스(4) 주위에서 완전한 환체 또는 폐쇄된 형상으로 연장되어, 비전도성 특징부(14)의 비전도성 재료가 전도성 인터페이스 특징부(12)를 가로지르거나 그와 교차하지 않도록 한다. 그러나, 다른 실시예에서(예를 들어, 아래의 도 2d 및 도 2e의 설명을 참조), 전도성 인터페이스 특징부(12)의 부분들 사이에 하나 이상의 갭들이 있을 수 있지만, 공동(5)으로의 직접적인 경로가 없을 수 있다. 전도성 인터페이스 특징부(12)의 개별 요소들은 일부 실시예에서 불완전하게 환형일 수 있다. 예를 들어, 전도성 인터페이스 특징부(12)의 개별 요소들은 대체로 환형일 수 있는데, 예컨대, 사실상 환형 또는 폐쇄된 인터페이스 구조물(10)을 형성하도록 협력하면서, 공동(5) 및/또는 집적 디바이스(4) 주위에서 적어도 180°, 적어도 270°, 적어도 350°, 또는 적어도 355°(예컨대, 360°)만큼 연장될 수 있다. 또한, 앞서 설명된 바와 같이, 전도성 인터페이스 특징부(12)는 벽(6)의 부분들 및/또는 제2 반도체 요소(2)의 대응하는 부분들 내로 수직으로 연장될 수 있고 그 내부에 매설될 수 있다.
도 1b 내지 도 1k의 예시적인 패턴들 중 임의의 것을 포함하는 도 1a의 구조물은, 예를 들어, 반도체 제조 기법들에 의해, 예컨대 침착, 패턴화 및 에칭에 의해 기판 상에 금속 라인들을 형성하고 그 위에 산화물을 침착시킴으로써, 또는 다마신(damascene) 처리에 의해 형성될 수 있다. 바람직하게는, 접합될 금속 라인들은 주변 비전도성 재료와 동일 평면에, 또는 비전도성 재료로부터 약간(예컨대, 0.5 nm 내지 20 nm) 오목하거나 돌출되어 형성된다. 서로 직접 접합하고 가스 확산에 대해 효과적인 금속 밀봉부를 생성하기 위해, 반도체 처리를 사용하여 반도체 요소들(3, 2) 둘 모두 상에 환형 또는 대체로 환형 패턴들의 금속 라인들이 형성될 수 있다.
인터페이스 구조물(10)은 1 마이크로미터 내지 1 mm 범위의 인터페이스 폭(t 0 )을 가질 수 있다. 전도성 인터페이스 특징부(12)는 0.1 마이크로미터 내지 50 마이크로미터 범위의 전도체 폭(t c )을 가질 수 있다. 비전도성 인터페이스 특징부(14)는 0.1 마이크로미터 내지 1 mm 범위의 비전도체 폭들(t i )을 가질 수 있다. 앞서 설명된 바와 같이, 도 1b에 개시된 인터페이스 구조물(10)은 유익하게는, 공동(5)에 들어가고/들어가거나 디바이스(4)와 상호작용하는 가스에 대한 효과적인 밀봉부를 제공할 수 있다. 또한, 본 명세서에 개시된 인터페이스 구조물(10)은 다른 유형의 접합부들 또는 인터페이스들보다 얇을 수 있으며, 이는 유리하게는 전체 패키지 풋프린트를 감소시킬 수 있다.
도 1c를 참조하면, 인터페이스 구조물(10)은 복수의 전도성 인터페이스 특징부들(12), 및 인접한 전도성 인터페이스 특징부들(12) 사이에 배치되는 개재하는 고체 상태(예컨대, 비-가스) 비전도성 인터페이스 특징부(14)를 포함할 수 있다. 도 2c는 도 1c에 도시된 인터페이스 구조물(10)의 개략 평면도이다. 도 1b의 구현예에서와 같이, 인터페이스 구조물(12)은 집적 디바이스(4) 주위에 배치될 수 있고, 제1 반도체 요소(3)와 제2 반도체 요소(2)를 접속시키기 위해 사실상 환형 또는 폐쇄된 프로파일로 배열되는 전도성 특징부들(12)(예컨대, 다양한 배열들에서의 완전한 또는 불완전한 환체)을 포함할 수 있다. 도 1c 및 도 2c에서, 전도성 특징부들(12)은 적어도 하나의 완전한 또는 완벽한 환체를 포함한다. 다른 실시예에서, 전도성 특징부들은 상이하게 형상화될 수 있지만, 사실상 환형 또는 폐쇄된 프로파일을 형성하도록 배열될 수 있다. 다수의 전도성 특징부들(12)의 사용은 공동(5) 내로의 가스의 유입을 감소시키기 위해 고도로 불투과성인 재료의 다수의 층들을 제공할 수 있다. 더 넓은 특징부들과 비교하여, 비전도성 특징부들(14)에 의해 이격되는 다수의 얇은 전도성 특징부들(12)을 이용하는 것은, 주어진 정도의 전체 불투과성에 대해 연마로 인한 디싱의 효과를 감소시킬 수 있다. 따라서, 다양한 실시예에서, 다수의 전도성 특징부들(12)은, 예를 들어 디바이스(4) 및/또는 공동(5) 주위에 대체로 또는 완전히 동심으로, 서로의 둘레에 배열되어 효과적인 가스 밀봉부를 제공할 수 있다.
도 1d로 가면, 일부 실시예에서, 전도성 인터페이스 특징부들(12)은 사실상 환형 또는 폐쇄된 패턴으로 공동(5) 및/또는 디바이스(4) 주위에 배치되는 복수의 환형 전도체들(12A), 및 인접한 환형 전도체들(12A)을 접속시키는 복수의 교차방향 전도체들(12B)을 포함할 수 있다. 유리하게는, 환형 및 교차방향 전도체들(12A, 12B)의 사용은 (아래에서 설명되는) 직접 접합을 이용하는 구현예들에 대해 증가된 접촉 면적을 제공할 수 있고, 전도성 재료의 유익한 투과 특성들로 인해 개선된 가스 밀봉부를 제공할 수 있다. 도 1b 및 도 1c의 실시예에서와 같이, 도 1d에서, 전도성 인터페이스 특징부들(12)은 비전도성 특징부들(14)이 전도성 특징부들(12)과 교차하거나 그를 가로지르지 않도록 폐쇄된 루프를 구획할 수 있다.
도 1e 내지 도 1g는 비틀린(kinked) 환형 프로파일을 갖는 전도성 인터페이스 특징부들(12)을 예시하는데, 여기서 복수의 전도성 세그먼트들(112a 내지 112c)은 말단간(end-to-end) 접속되고 인접한 세그먼트들에 대해 경사져 있다. 도 1b 내지 도 1d의 실시예에서와 같이, 특징부들(12)은 사실상 환형 또는 폐쇄된 패턴으로, 예컨대 완전한 환체로 공동(5) 및/또는 디바이스(4) 주위에 배치될 수 있다. 도 1e 내지 도 1g에 예시된 비틀린 프로파일들은 횡방향으로 서로로부터 이격되어 있는 제1 세그먼트(112a) 및 제2 세그먼트(112c)를 포함할 수 있다. 제1 및 제2 세그먼트들(112a, 112c)은 개재하는 횡방향 세그먼트(112b)에 의해 접속될 수 있다. 제1 및 제2 세그먼트들(112a, 112c)은 공동(5) 및/또는 집적 디바이스(4) 둘레에서 적어도 부분적으로 환형인 경로에 대체로 평행한 방향을 따라 배향될 수 있다. 횡방향 세그먼트(112c)는 제1 및 제2 세그먼트들(112a, 112c)에 횡방향으로 또는 평행하지 않게 배향될 수 있다. 일부 실시예에서, 비전도성 인터페이스 특징부들(14)은 전도성 특징부들(12)을 가로지르지 않을 수 있다.
전도성 인터페이스 특징부들(12)의 비틀린 환형 프로파일은, 연마 후의 디싱의 효과와 관련하여 좁은 라인들의 이점들을 유지하면서, 직선이거나 비틀리지 않은 특징부들(12)과 비교하여, 오정렬에 대한 증가된 허용오차를 갖는 직접 접합을 용이하게 할 수 있다. 비틀린 프로파일은 임의의 개수의 전도성 인터페이스 특징부들(12)을 포함할 수 있다. 예를 들어, 도 1e는 단일 전도성 인터페이스 특징부(12)를 갖는 비틀린 프로파일을 예시한다. 도 1f는 개재하는 비전도성 인터페이스 특징부(14)에 의해 횡방향으로 이격되는 복수의 전도성 인터페이스 특징부들(12)을 예시한다. 도 1d에서와 같이, 도 1g에서, 이격된 환형 전도체들(12A)은 교차방향 전도체들(12B)에 의해 연결될 수 있다. 숙련자들은 다른 패턴들이 적합할 수 있음을 이해할 것이다.
도 1h 내지 도 1k는 불규칙적인 또는 지그재그(zigzag) 환형 프로파일을 갖는 전도성 인터페이스 특징부들(12)을 예시하는데, 여기서 복수의 전도성 세그먼트들(112a 내지 112f)은 말단간 접속되고 하나 이상의 굽은 영역들(11)에 의해 인접한 세그먼트들에 대해 경사져 있다. 도 1h 내지 도 1k에 도시된 바와 같이, 세그먼트들(112a 내지 112f)은 불규칙적인 패턴으로 배열될 수 있으며, 여기서 세그먼트들(112a 내지 112f)은 상이한 배향들로 경사져 있고/있거나 상이한 길이들을 갖는다. 다른 배열들에서, 세그먼트들(112a 내지 112f)은 환형 프로파일을 따라 동일하거나 주기적인 각도들로 규칙적인 패턴으로 배열될 수 있다. 또 다른 배열들에서, 전도성 특징부들(12)은 만곡되거나 달리 비선형일 수 있다. 이러한 특징부들은 또한, 디싱에 덜 민감하고 그에 따라서 직접 금속간 접합에서 채용하기에 더 쉬운 비교적 좁은 라인들을 여전히 채용하면서, 직선 세그먼트들에 비해, 오정렬에 대한 허용오차를 증가시킬 수 있다.
도 2b는 인터페이스 구조물(10)을 통해 연장되는 하나 이상의 전기 상호접속부들을 갖는 인터페이스 구조물(10)의 개략 단면도이다. 도 2a에서와 같이, 전도성 특징부(들)(12)는 사실상 환형 또는 폐쇄된 프로파일, 예컨대 완전히 환형인 프로파일을 형성하도록 공동(5) 및/또는 집적 디바이스(4) 주위에서 인터페이스 구조물(10) 내에 배치될 수 있다. 전도성 특징부(들)(12)는 폭보다 큰 길이를 갖는(예컨대, 폭의 적어도 5배 또는 폭의 적어도 10배의 길이를 갖는) 세장형(elongate) 특징부(들)를 포함할 수 있다. 그러나, 도 2a에 도시된 인터페이스 구조물(10)과는 달리, 도 2b의 인터페이스 구조물(10)은 하나 이상의 비전도성 인터페이스 특징부들(14)을 통해 수직으로 연장되는 하나 또는 복수의 전기 상호접속부들(20)을 포함한다. 전기 상호접속부(20)는 구조물(1)의 다양한 구성요소들 사이에서 신호들을 전달하기 위해, 집적 디바이스(4) 및/또는 접합된 구조물(1)의 다른 구성요소들과 전기 통신 상태에 있을 수 있다. 일부 실시예에서, 전기 상호접속부(20)는 제1 반도체 요소(3)로부터 제2 반도체 요소(2)로 연장될 수 있다. 도 2b에 도시된 바와 같이, 전기 상호접속부(20)는 전도성 인터페이스 특징부(12)로부터 내향으로 이격되고 전기적으로 분리될 수 있으며, 그 자체는 또한 제1 및 제2 반도체 요소들(3, 2) 내의 회로들을 전기적으로 접속시키는 역할을 할 수 있다. 다른 실시예에서, 전기 상호접속부(20)는 전도성 인터페이스 특징부(12)로부터 외향으로 이격될 수 있다. 또 다른 실시예에서, 아래에 설명되는 바와 같이, 전기 상호접속부(20)는 복수의 전도성 인터페이스 특징부들(12) 사이에 배치되는 개재하는 비전도성 인터페이스 특징부들(14)을 통해 연장될 수 있다.
전기 상호접속부들(20)은 인터페이스 구조물(10)을 통해 반도체 요소들(3, 2) 사이의 전기 통신을 제공할 수 있다. 따라서, 인터페이스 구조물(10)에 대해 횡방향이거나 평행하지 않은 방향으로 상호접속부들(20)을 제공하는 것은, 인터페이스 구조물(10)이 2개의 반도체 요소들(3, 2) 사이의 기계적 및 전기적 접속부 둘 모두로서 작용할 수 있게 할 수 있다. 상호접속부들(20)은 구리, 금 등과 같은 임의의 적합한 전도체를 포함할 수 있다. 상호접속부들(20)은 다양한 배열들에서 전도성 트레이스들 또는 규소 관통 비아(through-silicon via)들을 포함할 수 있다. 또한, 전술된 바와 같이, 인터페이스 특징부들(12)은 또한 종래의 상호접속부들(20)을 갖거나 갖지 않는 환형 또는 대체로 환형인 전기 상호접속부들로서의 역할을 할 수 있다.
도 2d는 사실상 환형 또는 폐쇄된 프로파일을 형성하도록 공동(5) 주위에 배치되는 복수의 전도성 인터페이스 특징부들(12A, 12B)을 갖는 인터페이스 구조물(10)의 개략 단면도이며, 이때 각각의 전도성 인터페이스 특징부(12A, 12B)는 불완전하게 환형인 특징부, 예컨대 180°를 초과하여 연장되는 대체로 환형인 특징부를 포함한다. 예를 들어, 도 2d에 도시된 바와 같이, 각각의 전도성 인터페이스 특징부(12A, 12B)는 U-형상의 구조물을 포함할 수 있으며, 이때 특징부(12B)는 비전도성 갭(39)에 의해 특징부(12A)에 대해 내향으로 배치된다. 따라서, 도 2d에서, 각각의 전도성 인터페이스 특징부(12A, 12B)는 대체로 환형 프로파일을 포함할 수 있지만, 인터페이스 특징부들(12A, 12B) 중 임의의 하나가 반드시 폐쇄된 루프를 형성하지는 않도록 2개의 인터페이스 특징부들(12A, 12B) 사이의 갭(39)을 가질 수 있다. 도 2d에 도시된 구조물(10)은 공동(5) 및/또는 디바이스(4) 내로의 가스의 투과를 감소시키는 데 여전히 효과적일 수 있는데, 이는 전도성 인터페이스 특징부들(12A, 12B)의 패턴이 조합되어 공동(5) 주위에 사실상 환형 또는 사실상 폐쇄된 구조를 생성하기 때문이다. 일부 가스는 갭(39)을 통해 투과할 수 있지만, 전도성 인터페이스 특징부들(12A, 12B)의 전도성 재료에 비해 비전도성 재료(14)에서의 가스의 더 높은 확산성을 극복하기 위해, 가스는 그것이 공동(5)에 도달하고/하거나 디바이스(4)와 접촉할 수 있기 전에 비전도성 재료를 통해 매우 긴 경로를 가질 것이다. 2개의 특징부들(12A, 12B)이 본 명세서에 도시되어 있지만, 임의의 적합한 개수의 특징부들(12)이 사용될 수 있는 것이 이해되어야 한다.
도 2e는 사실상 환형 또는 폐쇄된 프로파일을 형성하도록 공동(5) 주위에 배치되는 복수의 전도성 인터페이스 특징부들(12)을 갖는 인터페이스 구조물(10)의 개략 단면도이며, 여기서 복수의 전도성 특징부들(12)은 비전도성 갭들(39)에 의해 이격되는 복수의 세그먼트들을 포함한다. 도 2e에 도시된 각각의 전도성 인터페이스 특징부(12)를 형성하는 세그먼트들은 선형 세그먼트들을 포함하지만, 다른 실시예에서, 세그먼트들은 만곡될 수 있다. 도 2e에서, 일부 또는 모든 전도성 인터페이스 특징부들(12)은 스스로 대체로 환형인 패턴을 형성하지 못할 수 있다. 그러나, 함께 취해지는 경우, 전도성 인터페이스 특징부들(12)의 예시된 배열에 의해 형성되는 패턴은 사실상 환형 또는 폐쇄된 패턴을 형성할 수 있다. 따라서, 특정 전도성 인터페이스 특징부(12)가 환형이 아닐 수도 있지만, 다수의 전도성 인터페이스 특징부들(12)의 배열은, 도 2e에 도시된 바와 같이, 접합된 구조물의 내부 영역을 외부 환경으로부터 내부 영역에 들어가는 가스로부터 밀봉하기 위해 사실상 환형 또는 폐쇄된 패턴을 형성할 수 있다.
따라서, 도 2a 내지 도 2e의 실시예는, 사실상 환형 또는 폐쇄된 확산 배리어를 집합적으로 형성하는 전도성 및 비전도성 인터페이스 특징부들(12, 14)을 포함하는 인터페이스 구조물들(10)을 포함할 수 있다. 예를 들어, 특정 전도성 인터페이스 특징부(12)는, 사실상 환형 패턴 또는 확산 배리어를 형성하도록 다른 전도성 및 비전도성 인터페이스 특징부들과 함께 배열되는 완전한 환체 또는 불완전한 환체(예컨대, 대체로 환형)를 포함할 수 있다. 일부 실시예에서, 전도성 인터페이스 특징부는, 사실상 환형 패턴 또는 확산 배리어를 형성하도록 공동(5) 및/또는 디바이스(4) 주위에 배열되는, 직선 또는 만곡된 세그먼트들과 같은 다른 형상들을 포함할 수 있다. 또한, 도 2d 및 도 2e의 실시예는 유리하게는, 예를 들어 별개의 신호 라인 접속부들, 접지 라인 접속부들 및 전력 라인 접속부들에 대한, 별개의 전기 접속부들로서 각각 역할을 할 수 있는 다수의 전도성 세그먼트들을 제공할 수 있다. 그러한 세그먼트들은, 함께, 확산 배리어들로서 역할을 하도록 사실상 환형인 전도성 패턴들을 제공할 수 있다. 본 명세서에 기술된 사실상 환형인 패턴들은 유익하게는, 가스가 구조물(1)의 민감성 구성요소들에 도달하기 위해 이동하는 더 긴 거리를 제공할 수 있으며, 이는 구조물(1)의 투과성을 감소시킬 수 있다.
도 2f는 일부 실시예에 따른 접합된 구조물(1)의 개략 측단면도이다. 도 2f는, 도 2f에서는, 제1 반도체 요소(3)가 반도체 요소(3)의 다양한 부분들과 커플링되거나 그와 함께 형성되는 하나 또는 복수의 전자 구성요소들(38)을 포함할 수 있다는 것을 제외하고는 도 1a와 유사하다. 예를 들어, 예시된 바와 같이, 반도체 요소(3)는 복수의 전자 구성요소들(38A 내지 38C)을 포함할 수 있다. 전자 구성요소들(38A 내지 38C)은 임의의 적합한 유형의 전자 구성요소를 포함할 수 있다. 전자 구성요소들(38)은 집적 회로부(예컨대, 하나 이상의 트랜지스터들) 등과 같은 임의의 적합한 유형의 디바이스를 포함할 수 있다. 일부 실시예에서, 전자 구성요소들(38)은, 상호접속부들(도 2b 참조)에 의해 그리고/또는 전도성 인터페이스 특징부들(12)에 의해 디바이스(4), 제2 반도체 요소(2), 및/또는 다른 구성요소들과 통신할 수 있다. 예를 들어, 전자 구성요소들(38)은 반도체 요소(3)를 통과하는 하나 이상의 전도성 트레이스들(36)에 의해 제2 반도체 요소(2)와 통신할 수 있다. 전자 구성요소들(38) 및 트레이스들(36)은 반도체 처리 기법들, 예컨대 침착, 리소그래피, 에칭 등에 의해 형성될 수 있고, 반도체 요소(3)와 집적될 수 있다. 트레이스들은, 예를 들어, 다수의 금속 레벨들을 통한 종래의 BEOL(back-end-of-line) 상호접속 금속화에 의해 형성될 수 있다. 더욱이, 도 2f에 도시된 바와 같이, 본 명세서에 개시된 실시예 중 임의의 것은 제2 반도체 요소(2)와 커플링되거나 (예컨대, 반도체 처리 기법들을 이용하여) 그와 함께 형성되는 하나 또는 복수의 전자 구성요소들(37)을 포함할 수 있다. 전자 구성요소들(37)은 집적 회로부 등과 같은 임의의 적합한 유형의 디바이스를 포함할 수 있고, 디바이스(4), 제1 반도체 요소(3), 및/또는 다른 구성요소들과 통신할 수 있다. 예를 들어, 일부 실시예에서, 하나 이상의 전자 구성요소들(37A)은 반도체 요소(2) 내에 형성될 수 있다(예컨대, 반도체 요소(2) 내에 매립되거나 표면(9)에 노출될 수 있다). 일부 실시예에서, 하나 이상의 전자 구성요소들(37B)은 반도체 요소(2)의 표면(9)에 또는 그 위에 형성될 수 있다.
도 2g는 다양한 실시예에 따른 접합된 구조물(1)의 개략 측단면도이다. 도 2g는, 도 2g에서는, 제1 반도체 요소(3)와 제2 반도체 요소(2) 사이에 형성되는 공동이 없을 수 있다는 것을 제외하고는 도 1a 및 도 2f와 유사하다. 오히려, 도 2g의 실시예에서, 제1 및 반도체 요소들(3, 2)은 개재하는 공동 없이 서로 접합될 수 있다. 예시된 실시예에서, 본 명세서에 기술된 실시예에서와 같이, 반도체 요소들(3, 2)은, 요소들(3, 2)의 내부 주위에 사실상 환형 패턴 또는 프로파일을 형성하는 인터페이스 구조물(10)에 의해 서로 접합될 수 있다. 본 명세서에 설명되는 바와 같이, 반도체 요소들(3, 2)은 사실상 환형 프로파일을 형성하도록 적어도 인터페이스 구조물(10)을 따라 서로 직접 접합될 수 있으며, 이때 전도성 및 비전도성 인터페이스 특징부들은 그 내부에 형성된다. 인터페이스 구조물(10)의 사실상 환형 프로파일은 본 명세서에 개시된 패턴들 중 임의의 것을 포함할 수 있다. 도 2g의 접합된 구조물(1) 내에 공동이 없을 수 있지만, 인터페이스 구조물(10)은, 예컨대 가스를 포함하는 외부 환경으로부터 구조물(1)의 내부에 있는 민감성 전자 회로들 또는 구성요소들(37)을 보호하기 위해 효과적인 밀봉부를 형성할 수 있다. 본 명세서에 개시된 실시예 중 임의의 것이 공동을 포함하지 않는 접합된 구조물과 함께 사용될 수 있다는 것이 이해되어야 한다.
더욱이, 도 2g에 예시된 바와 같이, 제1 반도체 요소(3)는 요소(3)의 표면에 또는 그 근처에, 그리고/또는 요소(3)의 본체 내에 형성되는 하나 이상의 전자 구성요소들(38)을 포함할 수 있다. 제2 반도체 요소(3)는 또한 요소(2)의 표면에 또는 그 근처에, 그리고/또는 제2 반도체 요소(3)의 본체 내에 형성되는 하나 이상의 전자 구성요소들(37)을 포함할 수 있다. 전자 구성요소들(37, 38)은 트랜지스터 등을 포함하는 전자 회로부와 같은 임의의 적합한 유형의 요소를 포함할 수 있다. 구성요소들(37, 38)은 요소들(3, 2) 전체에 걸쳐 임의의 적합한 배열로 배치될 수 있다. 도 2g의 실시예에서, 제1 및 제2 요소들(3, 2)은 프로세서 다이들, 메모리 다이들, 센서 다이들 등의 임의의 조합과 같은 디바이스 다이들의 임의의 조합을 포함할 수 있다. 예시된 실시예에서, 인터페이스 구조물(10)은 접합된 구조물(1)의 내부를 외부 환경으로부터 밀봉하기 위해 접합된 구조물(1)의 주변부 주위에 배치될 수 있다. 따라서, 다양한 실시예에서, 접합된 구조물(1)의 내부, 예컨대, 인터페이스 구조물(10)에 의해 형성되는 사실상 환형 패턴 내의 영역은 직접 접합될 수 있거나 직접 접합되지 않을 수 있다. 예시된 실시예에서, 일부 구성요소들(37, 38)은 접합된 구조물(1)의 내부 영역 내에, 예컨대 인터페이스 구조물(10)에 의해 형성되는 사실상 폐쇄된 프로파일 내에 배치될 수 있다. 제1 반도체 요소(3)의 제1 상호접속부 및 제2 반도체 요소(2)의 제2 상호접속부는 각자의 요소들(3, 2)에서의 구성요소들(37, 38)을 접속시키기 위해 접합된 구조물(1)의 내부 영역 내에서 서로 직접 접합될 수 있다. 또한, 추가 구성요소들은 인터페이스 구조물(10)에 의해 형성되는 내부 영역의 외측에 배치될 수 있다. 그러한 추가 구성요소들(예컨대, 집적 디바이스 다이들)은 또한 내부 영역의 외측에서 서로 직접 접합될 수 있다.
도 2h 및 도 2i는 평면도에서 볼 때, 전도성 도트들의 어레이를 포함하는 전도성 인터페이스 특징부들(12)을 포함하는 인터페이스 구조물들(10)의 개략 평면도들이다. 도 2h에서, 전도성 인터페이스 특징부들(12)은 공동(5)(또는 일반적으로 접합된 구조물의 내부) 주위에 가까이 이격된 도트들의 링을 포함한다. 도 2i에서, 전도성 인터페이스 특징부들(12)은 가까이 이격된 도트들의 다수의 링들을 포함하며, 이때 특징부들의 외측 링은 인터페이스 구조물(10)의 밀봉성을 개선하기 위해 특징부들의 내측 링에 대해 측방향으로 오프셋된다. 특징부들(12)의 2개의 링들이 도 2i에 도시되어 있지만, 전도성 특징부들(12)이 사실상 환형인 패턴을 형성하도록 서로로부터 이격되어 있는 개별 형상들 또는 도트들의 메시를 포함할 수 있다는 것이 이해되어야 한다. 전도성 인터페이스 특징부들(12) 및 비전도성 인터페이스 특징부(14)는, 2개의 반도체 요소들을 접속시키는 사실상 환형 또는 사실상 폐쇄된 패턴을 형성하도록 협력할 수 있다. 도 2h 및 도 2i에 도시된 도트들이 둥근(예컨대, 원형 또는 타원형인) 것으로 예시되지만, 다른 실시예에서, 도트들이 다각형들과 같은 임의의 적합한 개별 형상들을 포함할 수 있다는 것이 이해되어야 한다. 더욱이, 본 명세서에 설명되는 바와 같이, 일부 실시예에서, 전도성 인터페이스 특징부들(12)(예컨대, 도트들)은 2개의 반도체 요소들(3, 2) 사이의 접합 메커니즘들로서만 작용할 수 있다. 그러나, 다른 실시예에서, 일부 또는 모든 전도성 인터페이스 특징부들(12)은 반도체 요소들(3, 2) 사이의 전기 통신을 제공하기 위해 (상호접속부들(20) 또는 그에 접속된 패드들의 단부들과 같은) 전기 상호접속부들로서 작용할 수 있다. 도 2h 및 도 2i의 특징부들이 본 명세서에 개시된 다양한 다른 실시예와 조합될 수 있다는 것이 이해되어야 한다.
도 3은 인터페이스 구조물(10)의 전도성 인터페이스 특징부들(12)과 접속되는 크랙 스토퍼(13)를 포함하는 접합된 구조물(1)의 일부분의 개략 측단면도이다. 크랙 스토퍼(13)는, 그것이 다이 내에서 BEOL 상호접속부 구조물들을 통해 수직으로 접속할 때 교번하는 더 넓은 세그먼트와 더 좁은 세그먼트를 포함하며, 따라서 반도체 요소들 중 하나의 요소(예컨대, 제2 요소(2))에서의 크랙들의 전파를 방지 또는 감소시킬 수 있다. 로우(low) K 유전체들을 기능 디바이스 다이의 BEOL 상호접속부 층 내로 도입함으로써, 유전체의 파괴 저항은 실질적으로 감소될 수 있고, 규소의 파괴 저항보다 상당히 더 낮거나 또는 그에 필적할 수 있다. 따라서, 다이의 에지에서의 로우 K 유전체 층들의 크래킹 및 박리를 방지하는 것은 칩 패키지 상호작용들로부터 발생하는 응력들 하에서 어려울 수 있다. 유익하게는, 칩의 에지에서의 크래킹은, 칩의 에지 근처에서의 파괴 저항을 증가시킴으로써 크랙 정지부로서 작용하는 로우 K 유전체들에서의 주연부 주위에 패턴화된 금속 인터페이스 구조물들(예컨대, 크랙 스토퍼(13))을 포함함으로써 감소될 수 있다.
도 4a 내지 도 4c는 반도체 요소들(3, 2) 각각으로부터의 대응하는 인터페이스 특징부들이 함께 접합될 때 오정렬들에 대한 허용오차를 증가시키는 접합된 구조물들(10)의 개략 평면도들이다. 일부 실시예에서, 도 4a 내지 도 4c의 접합된 구조물들(10)은, 인접한 반도체 요소들로부터의 대응하는 전도성 인터페이스 특징부들(12, 12')이 오정렬될 때 효과적인 가스 밀봉부를 제공하도록 배열될 수 있다. 본 명세서에 설명되는 바와 같이, 다양한 실시예에서, 인터페이스 구조물(10)은 제1 반도체 요소(3) 상에 배치되는 제1 인터페이스 특징부들 및 제2 반도체 요소(2) 상에 배치되는 제2 인터페이스 특징부들에 의해 형성될 수 있다. 예를 들어, 도 4a 내지 도 4c에 도시된 바와 같이, 제1 전도성 인터페이스 특징부(12) 및 제1 비전도성 인터페이스 특징부(14)가 제1 반도체 요소(3) 상에 배치될 수 있다. 제2 전도성 인터페이스 특징부(12') 및 제2 비전도성 인터페이스 특징부(14')가 제2 반도체 요소(2) 상에 배치될 수 있다. 제1 및 제2 인터페이스 특징부들은 도 1a 내지 도 2b와 관련하여 전술된 재료들을 포함할 수 있다. 예를 들어, 다양한 실시예에서, 제1 및 제2 전도성 인터페이스 특징부들(12, 12')은 구리를 포함할 수 있다. 다양한 실시예에서, 제1 및 제2 비전도성 인터페이스 특징부들(14, 14')은 산화규소를 포함할 수 있다.
도 1a 내지 도 2b의 접합된 구조물들(1)에서와 같이, 일부 실시예에서, 도 4a 내지 도 4c의 인터페이스 구조물(10)은 사실상 환형 패턴을 형성하도록 공동(5) 및/또는 집적 디바이스(4) 주위에서 연장될 수 있으며, 예컨대, 전도성 특징부들은 사실상 환형 패턴을 형성하는 완전한 환체 또는 불완전한 환체를 구획할 수 있다. 사실상 환형 패턴으로 인터페이스 구조물(10)을 배치하는 것은 접합된 구조물(1)에 들어가는 가스로부터 공동(5) 및/또는 집적 디바이스(4)를 유리하게 밀봉할 수 있다. 그러나, 다른 실시예에서, 도 4a 내지 도 4c의 인터페이스 구조물(10)은 가스 밀봉 이외의 또는 그에 더하여 응용들을 위한 인터페이스로서 사용될 수 있다. 예를 들어, 도 4a 내지 도 4c의 인터페이스 구조물(10)은 전도성 특징부들이 서로 접합될 때 오정렬을 고려하기 위해 임의의 응용에서 사용될 수 있다. 일부 실시예에서, 도 4a 내지 도 4c의 인터페이스 구조물(10)은 반도체 요소들 사이의 하나 이상의 직접 전기적 및/또는 기계적 접속들을 제공할 수 있다. 다양한 실시예에서, 도 4a 내지 도 4c의 인터페이스 구조물(10)은 환형 패턴으로 집적 디바이스(4) 주위에 배치될 수 있거나 배치되지 않을 수 있다. 일부 실시예에서, 예를 들어, 인터페이스 구조물(10)은, 예컨대 도 7c와 관련하여 후술되는 상호접속부들(20)에 대해, 반도체 요소들의 대응하는 외부 표면들 상의 복수의 개별 위치들에 배치될 수 있다. 그러한 실시예에서, 인터페이스 구조물(10)은 반도체 요소들 사이의 전기 상호접속부로서 작용할 수 있다. 제1 및 제2 인터페이스 특징부들은 다양한 방식으로 서로 접합될 수 있다. 일부 실시예에서, 제1 및 제2 인터페이스 특징부들은 개재하는 접착제 없이 그리고 압력 및/또는 온도의 인가 없이 서로 직접 접합될 수 있다.
인터페이스 구조물(10)에 대한 직접 접합을 이용하는 실시예에서, 제1 및 제2 인터페이스 특징부들의 접합 표면들이 준비될 수 있다. 예를 들어, 제1 전도성 인터페이스 특징부(12) 및 제1 비전도성 인터페이스 특징부(14)의 접합 표면이, 개재하는 접착제 없이 그리고 압력 또는 전압의 인가 없이, 제2 전도성 인터페이스 특징부(12') 및 제2 비전도성 인터페이스 특징부(14')의 대응하는 접합 표면에 직접 접합될 수 있다. 접합 표면들은 연마되거나 평탄화되고, 활성화되고, 적합한 화학종으로 종단처리될 수 있다. 접합 표면들은 압력의 인가 없이 직접 접합부를 형성하도록 접촉될 수 있다. 일부 실시예에서, 반도체 요소들(3, 2)은 접합부, 예를 들어 전도성 특징부들 사이의 접합부를 강화하기 위해 가열될 수 있다. 개시된 실시예들 각각과 함께 사용되는 직접 접합 공정들의 추가의 상세사항들은 미국 특허 제7,126,212호; 제8,153,505호; 제7,622,324호; 제7,602,070호; 제8,163,373호; 제8,389,378호; 및 제8,735,219호 전반에 걸쳐, 그리고 미국 특허 출원 제14/835,379호; 제62/278,354호; 제62/303,930호; 및 제15/137,930호 전반에 걸쳐 찾을 수 있으며, 이들 각각의 내용은 이로써 전체적으로 그리고 모든 목적을 위해 본 명세서에 참고로 포함된다.
도 4a의 구조물(10)에서, 전도성 인터페이스 특징부들(12, 12')은 비교적 얇아서, 연마로부터의 디싱이 회피될 수 있고 직접 금속간 접합이 용이해질 수 있게 한다. 그러나, 각자의 인터페이스 특징부들이 측방향으로 오정렬되면, 특징부들(12, 12') 사이의 전도성 접합부(35)는 비교적 작다. 도 4a에 도시된 전도성 접합부들(35)은 격리된 접촉 영역들을 포함할 수 있으며, 이는 부적절한 가스 밀봉부(및/또는 부적절한 전기 접속부)를 제공할 수 있다.
따라서, 도 4b 및 도 4c에 도시된 바와 같이, 전도성 인터페이스 특징부들(12, 12')은, 전기 접속부들의 적절한 전도성을 보장하고 또한 더 양호한 확산 배리어를 제공하도록 충분히 넓게 제조될 수 있다. 도 4b 및 도 4c의 두꺼운 전도성 특징부들(12, 12')은 유리하게는 더 큰 전도성 접합부들(35)을 가능하게 할 수 있고, 또한 인터페이스 구조물(10)의 가스 밀봉 능력들(및/또는 전기 접속들)을 개선할 수 있다. 도 4b에서, 예를 들어, 전도성 특징부들(12, 12')의 두께는 접합 절차의 최대 오정렬 허용오차보다 더 두껍게 될 수 있다. 따라서, 접합 절차가 T의 오정렬 허용오차를 갖는 경우, 전도성 인터페이스 특징부들(12, 12')의 측방향 두께는 T 이상일 수 있다. 다양한 직접 접합 절차들에서, 예를 들어 오정렬 허용오차(T)는 0.1 마이크로미터 내지 25 마이크로미터의 범위에 있을 수 있다. 전도성 특징부(12, 12')의 두께를 접합 공정의 최대 오정렬 허용오차(T)와 동일하거나 그를 초과하도록 치수화하는 것은, 전도성 접합부(35)가 폐쇄된 구조물을 형성하는 것을 보장할 수 있다.
도 4c의 실시예에서, 전도성 인터페이스 특징부들(12, 12')의 두께는, 개재하는 비전도성 인터페이스 특징부들(14, 14')에 대해 제공되는 공간보다 더 크게 선택될 수 있다. 따라서, 도 4c에서, 전도성 특징부들(12)은 비전도성 특징부들(14, 14')보다 더 두꺼울 수 있다. 그러한 방식으로 전도성 특징부들(12)을 치수화하는 것은 전도성 특징부들(12, 12')이 연속적인 인터페이스를 따라 정합하는 것을 보장할 수 있다. 따라서, 도 4b 및 도 4c의 비교적 두꺼운 전도성 특징부들(12, 12')은 오정렬의 존재 하에서도 접합 동안 전도성 인터페이스 특징부들(12, 12') 사이에 효과적인 접속을 제공할 수 있고, 연속적인 인터페이스가 환형 또는 대체로 환형인 확산 배리어를 제공할 수 있다.
도 5a 내지 도 5d는 효과적인 금속 확산 배리어를 제공하면서, 각각의 반도체 요소(3, 2) 상의 대응하는 인터페이스 특징부들(10A, 10B)이 함께 접합될 때 오정렬들에 대한 허용오차를 증가시키는 인터페이스 구조물(10)의 개략 평면도들이다. 도 4a 내지 도 4c와 관련하여 앞서 설명된 바와 같이, 2개의 대응하는 인터페이스 특징부들(10A, 10B)을 접합(예컨대, 직접 접합)시킬 때 오정렬들을 고려하는 것이 중요할 수 있다. 인터페이스 특징부들(10A, 10B)은 각각 제1 및 제2 반도체 요소들(3, 2)의 외부 표면들 상에 배치될 수 있다. 인터페이스 특징부들(10A, 10B)은 하나 이상의 전도성 인터페이스 특징부들(12, 12')을 포함할 수 있으며, 이는 또한 하나 이상의 비전도성 인터페이스 특징부들(14, 14') 내에 매설되거나 그와 커플링될 수 있다. 전도성 인터페이스 특징부들(12, 12')은 합쳐질 수 있고, 일부 실시예에서 개재하는 접착제 없이 직접 접합될 수 있다. 일부 실시예에서, 비전도성 인터페이스 특징부들(14, 14')은 또한 서로 직접 접합될 수 있다. 다른 실시예에서, 접착제가 요소들을 접합하는 데 사용될 수 있다. 전도성 특징부들(12, 12')은 특징부들(12, 12')이 서로 중첩되는 영역들을 따라 전도성 접합부(35)를 형성할 수 있다.
오정렬들에 대한 허용오차를 증가시키기 위해, 전도성 인터페이스 특징부들(12, 12')은 복수의 좁은 섹션들(15)과 교번하여 배열되고 접속되는 복수의 넓은 섹션들(16)을 포함할 수 있다. 예를 들어, 도 5a에 도시된 바와 같이, 각각의 넓은 섹션(16)은 2개의 좁은 섹션들(15) 사이에 접속될 수 있고, 각각의 좁은 섹션(15)은 2개의 넓은 섹션들(16) 사이에 접속될 수 있다. 좁은 섹션(15)은 0.1 마이크로미터 내지 25 마이크로미터의 범위의 제1 폭(t)을 가질 수 있다. 넓은 섹션은 t 미만의 그리고 0.5 마이크로미터 내지 50 마이크로미터의 범위의 제2 폭(w)을 가질 수 있다. 더욱이, 도 5a에 도시된 바와 같이, 넓은 섹션들(16)은, 개재하는 비전도성 인터페이스 특징부(14)가 배치될 수 있는 제1 거리(g)만큼 서로로부터 이격될 수 있다. 넓은 섹션(16) 및 좁은 섹션(15)은 말단간 접속될 수 있고, 좁은 섹션들(15)은 제1 거리(g)와 동일한 길이를 가질 수 있다. 제1 거리(g)는 0.1 마이크로미터 내지 50 마이크로미터의 범위에 있을 수 있다. 얇은 섹션들은 제2 거리(h)만큼 서로로부터 이격될 수 있으며, 이는 또한 넓은 섹션들(16)의 길이를 포함할 수 있다. 제2 거리(h)는 0.2 마이크로미터 내지 50 마이크로미터의 범위에 있을 수 있다. 또한, 넓은 섹션들(16)의 최외측 에지는 좁은 섹션들(15)의 최외측 에지에 대해 측방향 오프셋(x)만큼 오프셋될 수 있는데, 이는 아래에서 설명되는 바와 같이 x 방향으로의 접합 절차의 최대 정렬 허용오차에 대응할 수 있다. 측방향 오프셋(x)은 0.1 마이크로미터 내지 25 마이크로미터의 범위에 있을 수 있다.
유리하게는, 넓은 세그먼트들(16)은 앞서 설명된 바와 같이, 접합된 구조물(1)의 가스 밀봉 능력을 개선하기 위해 제공될 수 있다. 좁은 세그먼트들(14)은 연마로 인해 발생할 수 있는 디싱의 효과를 감소시키기 위해 제공될 수 있으며, 이에 의해 직접 전도체간 접합을 용이하게 한다. 도 5b는 각자의 인터페이스 특징부들(10A, 10B)의 오정렬이 거의 내지 전혀 없는 접합 후의 인터페이스 구조물(10)을 예시한다. 도 5b에 도시된 바와 같이, 전도성 특징부들(12, 12')은, 접합된 전도성 영역들이 큰 전도성 접합부(35)에서 폐쇄된 경로들을 제공하도록 도 5a에 도시된 바와 같은 y-방향으로의 절반 피치(half-pitch) 오프셋으로 서로 완전히 중첩된다. 도 5b에 도시된 바와 같이, 오정렬이 거의 내지 전혀 없는 경우에, 전도성 특징부들(12, 12')은 전도성 접합부(35)에서 측방향으로, 즉, 측방향 오프셋(x)에 평행하게 완전히 중첩되는데, 이는 넓은 섹션들(16)의 최외측 에지의 측방향 오프셋이 접합 절차들의 최대 정렬 허용오차에 대응하도록 선택될 수 있기 때문이다. 예를 들어, 특정 접합 절차에 대한 측방향 오정렬 허용오차(x)의 경우, 제1 및 제2 폭들(t, w)은 관계 x ≤ (w-t)/2를 만족시키도록 선택될 수 있다. 특정 접합 절차에 대한 접합 동안의 종방향 오정렬 허용오차(y)의 경우, 제1 및 제2 거리들(g, h)은 관계 y ≤ (h-g)/2를 만족시키도록 선택될 수 있다. 이러한 관계들을 만족시키는 것은, 상이한 반도체 요소들(3, 2)의 전도성 특징부들(12, 12') 사이의 연속적인 중첩 또는 접합 라인을 보장한다.
도 5c는 인터페이스 특징부(10A, 10B)가 오정렬 허용오차(x)에 의해 측방향으로 오정렬되고 오정렬 허용오차(y)에 의해 종방향으로 오정렬될 때의 접합된 인터페이스 구조물(10)을 예시한다. 도 5c에 도시된 바와 같이, 인터페이스 특징부들(10A, 10B)이 특정 접합 절차에 대해 x 및 y만큼 오정렬될 때에도, 생성된 접합된 인터페이스 구조물(10)은 전도성 접합부(35)에서 전도성 인터페이스 특징부들(12, 12') 사이에 상당한 그리고 연속적인 중첩부를 포함하며, 이는 사실상 환형인 확산 배리어, 예컨대 완전히 환형 또는 대체로 환형인 확산 배리어를 제공할 수 있다.
도 5d는 인터페이스 특징부들(10A, 10B)이 오정렬 허용오차(x) + 제1 폭(t)에 의해 측방향으로 오정렬될 때의 접합된 인터페이스 구조물(10)을 예시하며, 이때 종방향 오정렬은 (h-g)/2 미만이다. 도 5d에 도시된 바와 같이, (예컨대, y에 평행한) (h-g)/2 미만의 종방향 오정렬이 있을 때, 도 5d의 접합된 인터페이스 구조물(10)은 접합 절차의 오정렬 허용오차(x)보다 훨씬 더 큰 측방향 오정렬들을 수용할 수 있는데, 이는 (h-g)/2 미만의 종방향 오정렬이 있을 때 좁은 섹션들(15)의 추가적인 폭이 전도성 접합부(35)에서 추가의 접합 영역들에 기여할 수 있기 때문이다. 중첩 접합 영역이 도 5c에서보다 측방향으로 덜 넓지만, 금속간 접합 인터페이스는 연속적으로 유지되고, 예를 들어 산화물보다 더 양호한 확산 배리어를 제공한다.
도 6a 및 도 6b는 다른 실시예에 따른, 각각의 반도체 요소(3, 2) 상의 대응하는 인터페이스 특징부들(10A, 10B)이 함께 접합될 때 오정렬들에 대한 허용오차를 증가시키는 인터페이스 구조물(10)의 개략 평면도들이다. 도 6a 및 도 6b의 실시예에서, 비전도성 인터페이스 특징부들(14, 14')은 복수의 내측 영역들(114a) 및 복수의 외측 영역들(114b)을 포함할 수 있다. 내측 영역들(114a)은 전도성 인터페이스 특징부들(12, 12')에 의해 (수평면 내에서) 완전히 둘러싸일 수 있다. 예시된 실시예에서, 복수의 전도성 인터페이스 특징부들(12, 12')은 비전도성 인터페이스 영역들(14, 14')의 내측 영역들(114a) 주위에(예컨대, 완전히 둘레에) 배치되는 다수의 블록들(17)을 포함할 수 있다. 비전도성 인터페이스 영역들(14, 14')의 외측 영역들(114b)은 인접한 외측 블록들(17) 사이의 갭들 내에 배치될 수 있다.
일부 실시예에서, 블록들(17)의 제1 폭(t 1 )은 내측 영역들(114a) 및/또는 외측 영역들(114b)의 제2 폭(t 2 )보다 클 수 있다. 예를 들어, 일부 실시예에서, 블록들(17)의 제1 폭(t 1 )은 0.2 마이크로미터 내지 25 마이크로미터의 범위에 있을 수 있다. 내측 영역(114a) 및/또는 외측 영역(114b)의 제2 폭(t 2 )은 0.1 마이크로미터 내지 20 마이크로미터의 범위에 있을 수 있다. 블록들(17)을 영역들(114a, 114b)보다 더 크게 치수화하는 것은, 도 6b의 접합된 인터페이스 구조물(10)에 도시된 바와 같이, 전도성 특징부들(12, 12')이 상당한 중첩 전도성 접합부(35)를 가질 수 있게 할 수 있다.
도 7a는 비전도성 인터페이스 특징부들(14)의 복수의 내측 영역들(114a)이 격자 내에 배치되는(그에 의해 둘러싸이는) 전도성 인터페이스 특징부(10A)의 개략 평면도이다. 예를 들어, 도 7a에 도시된 인터페이스 특징부(10A)는 전도성 인터페이스 특징부들(12)과 교차함으로써 형성되는 교차방향 그리드 구조물을 포함한다. 도 7b는 2개의 인터페이스 특징부들(10A, 10B)을 접합함으로써 형성되는 접합된 인터페이스 구조물(10)의 개략 평면도이다. 도 7a에 도시된 바와 같이, 전도성 특징부(12)는 좁은 전도성 세그먼트들(19)에 의해 상호접속되는 복수의 넓은 블록들(18)을 포함할 수 있다. 넓은 블록들(18)은 개선된 가스 밀봉 능력들을 제공할 수 있고, 좁은 전도성 세그먼트들(19)은 연마 절차들로 인한 디싱의 부정적인 효과를 회피하기 위해 제공될 수 있으며, 이에 의해 직접 금속간 접합들을 용이하게 한다. 도 7a에서, 블록들(18) 및 세그먼트들(19)은 전도성 특징부들(12)이 서로 수직하게 배치되는 그리드로 배열된다. 그러나, 다른 실시예에서, 특징부들(12)은 서로에 대해 수직이 아니게 배열될 수 있다.
도 7a 및 도 7b에서, 블록들(18)은, 인접한 블록들(18) 사이에 배치되는 갭(G)의 제2 폭(t 2 )보다 큰 제1 폭(t 1 )을 가질 수 있다. 예를 들어, 일부 실시예에서, 제1 폭(t 1 )은 0.2 마이크로미터 내지 50 마이크로미터의 범위에 있을 수 있다. 제2 폭(t 2 )은 0.1 마이크로미터 내지 25 마이크로미터의 범위에 있을 수 있다. 도 7b에 도시된 바와 같이, 그러한 방식으로 블록들(18)을 이격시키는 것은 유익하게도, 전도성 접합부(35)를 따른 전도성 특징부들(12) 사이의 큰 중첩 영역들을 가능하게 하고 다수의 인접한 금속 접합 라인들을 생성할 수 있으며, 이는 가스로부터 접합된 구조물(1)을 밀봉하는 데 유익할 수 있다.
도 7a 및 도 7b에 도시된 격자가 교차하는 전도성 라인들의 그리드를 포함하지만, 다른 실시예에서, 격자는 만곡된, 주기적인, 또는 불규칙적인 형상들을 포함할 수 있다. 예를 들어, 일부 실시예에서, 격자는 상호접속된 다각형들의 벌집(honeycomb) 구조물을 포함할 수 있다. 일부 실시예에서, 격자는 복수의 삼각형들, 헤링본(herringbone) 패턴, 또는 반복 형상들의 임의의 다른 적합한 격자를 포함할 수 있다.
도 7c는 도 7b의 접합된 인터페이스 구조물(10)의 개략 평면도이며, 이때 복수의 전기 상호접속부들(20)은 비전도성 인터페이스 특징부들(14)의 내측 영역들(114a) 내에 배치된다. 도 2b와 관련하여 앞서 설명된 바와 같이, 추가의 전도성 전기 상호접속부들(20)을 인터페이스 구조물(10) 내에 포함시키는 것이 유리할 수 있다. 그렇게 함으로써, 접합된 구조물(1)이 반도체 요소들(3, 2) 사이의 다수의 신호, 전력 및/또는 접지 라인들에 대한 가스 밀봉부 및 전기 통신을 제공할 수 있게 한다. 도 7c의 실시예에서, 예를 들어, 전도성 인터페이스 특징부들(12) 및 비전도성 인터페이스 특징부들(14)은 구조물에 들어가는 가스에 대한 효과적인 배리어로서 작용하는 반도체 요소들(3, 2) 사이의 기계적 접속을 제공할 수 있다. 전도성 특징부들(12)은 폭보다 큰 길이를 갖는 세장형 특징부들을 포함할 수 있다. 전기 상호접속부들(20)은 내측 영역들(114a) 내에 배치될 수 있고, 전도성 특징부들(12)로부터 전기적으로 격리될 수 있다. 상호접속부들은 반도체 요소들(3, 2) 사이의 전기 통신을 제공하기 위해 비전도성 특징부들(14)을 통해 제1 반도체 요소(3)로부터 제2 반도체 요소(2)로 수직으로 연장될 수 있다. 2개의 전도성 특징부들(12)의 중첩 및 접합에 의해 생성되는, 사실상 환형 패턴, 예컨대 완전히 또는 대체로 환형인 패턴이 또한, 2개의 반도체 요소들(3, 2) 사이의 추가적인 또는 유일한 전기 접속부로서의 역할을 할 수 있다는 것이 이해될 것이다.
따라서, 도 4b 내지 도 7c의 실시예에서, 제1 반도체 요소(3)는 제1 반도체 요소(3)의 외부 표면 상의 전도성 라인들로부터 형성되는 반복 형상들의 제1 패턴을 포함할 수 있다. 제1 패턴은 제2 전도성 인터페이스 특징부(12)로부터 제1 간격만큼 이격되는 제1 전도성 인터페이스 특징부(12)를 포함할 수 있으며, 이때 제1 비전도성 인터페이스 특징부(14)가 제1 전도성 인터페이스 특징부(12)와 제2 전도성 인터페이스 특징부(12) 사이에 배치된다. 제1 전도성 인터페이스 특징부(12)는 제1 간격보다 큰 제1 폭을 가질 수 있다. 제2 반도체 요소(2)는 제2 반도체 요소(2)의 외부 표면 상의 전도성 라인들로부터 형성되는 반복 형상들의 제2 패턴을 가질 수 있다. 제2 패턴은 제4 전도성 인터페이스 특징부(12)로부터 제2 간격만큼 이격되는 제3 전도성 인터페이스 특징부(12)를 포함할 수 있으며, 이때 제2 비전도성 인터페이스 특징부(14)가 제3 전도성 인터페이스 특징부(12)와 제4 전도성 인터페이스 특징부(12) 사이에 배치된다. 제3 전도성 인터페이스 특징부(12)는 제2 간격보다 큰 제2 폭을 가질 수 있다. 제1 및 제2 전도성 인터페이스 특징부들(12)은 인터페이스 구조물(10)을 형성하도록 제3 및 제4 전도성 인터페이스 특징부들(12)에 접합될 수 있다. 제1 및 제2 패턴들이 서로에 대해 측방향으로 오프셋될 수 있을지라도, 접합된 제1 및 제2 패턴들은 그럼에도 불구하고 인터페이스 구조물(10)을 따라 연속적인 전도성 접합 영역(35)을 구획할 수 있다.
도 8은 다양한 실시예에 따른, 하나 이상의 접합된 구조물들(1)을 포함하는 전자 시스템(80)의 개략도이다. 시스템(80)은 임의의 적합한 유형의 전자 디바이스, 예를 들어 모바일 전자 디바이스(예컨대, 스마트폰, 태블릿 컴퓨팅 디바이스, 랩톱 컴퓨터 등), 데스크톱 컴퓨터, 자동차 또는 그의 구성요소, 스테레오 시스템, 의료 디바이스, 카메라, 또는 임의의 다른 적합한 유형의 시스템을 포함할 수 있다. 일부 실시예에서, 전자 시스템(80)은 마이크로프로세서, 그래픽 프로세서, 전자 기록 디바이스, 또는 디지털 메모리를 포함할 수 있다. 시스템(80)은 예컨대 하나 이상의 마더보드(motherboard)를 거쳐 시스템(80)에 기계적으로 그리고 전기적으로 접속되는 하나 이상의 디바이스 패키지(82)를 포함할 수 있다. 각각의 패키지(82)는 하나 이상의 접합된 구조물들(1)을 포함할 수 있다. 도 8에 도시된 시스템(80)은 본 명세서에 도시되고 기술된 접합된 구조물들(1) 및 연관된 인터페이스 구조물(10) 중 임의의 것을 포함할 수 있다.
일 실시예에서, 접합된 구조물이 개시된다. 접합된 구조물은 제1 인터페이스 특징부를 갖는 제1 요소 및 제2 인터페이스 특징부를 갖는 제2 요소를 포함할 수 있다. 접합된 구조물은 제1 요소 또는 제2 요소에 커플링되거나 그와 함께 형성되는 집적 디바이스를 포함할 수 있다. 제1 인터페이스 특징부는 제2 전도성 인터페이스 특징부에 직접 접합되어 인터페이스 구조물을 형성할 수 있다. 인터페이스 구조물은 제1 및 제2 요소들을 접속시키기 위해 사실상 폐쇄된 프로파일을 형성하도록 집적 디바이스 둘레에 배치될 수 있다. 사실상 폐쇄된 프로파일은 접합된 구조물의 내부 영역을 외부 환경으로부터 내부 영역 내로 확산하는 가스로부터 실질적으로 밀봉할 수 있다.
다른 실시예에서, 접합된 구조물은 제1 요소 및 제2 요소를 포함한다. 접합된 구조물은 제1 요소 또는 제2 요소에 커플링되거나 그 내부에 형성되는 집적 디바이스를 포함할 수 있다. 인터페이스 구조물이 제1 요소와 제2 요소 사이에 배치될 수 있다. 인터페이스 구조물은 제1 요소로부터 제2 요소로의 방향으로 연장되는 제1 전도성 인터페이스 특징부, 제1 요소로부터 제2 요소로의 방향으로 연장되는 제2 전도성 인터페이스 특징부, 및 제1 전도성 인터페이스 특징부와 제2 전도성 인터페이스 특징부 사이에서 측방향으로 배치되는 고체 상태 비전도성 인터페이스 특징부를 포함할 수 있다. 인터페이스 구조물은 제1 요소와 제2 요소를 접속시키기 위해 사실상 폐쇄된 프로파일을 형성하도록 집적 디바이스 주위에 배치될 수 있다.
다른 실시예에서, 접합된 구조물은 제1 요소 및 제2 요소를 포함한다. 집적 디바이스가 제1 요소 또는 제2 요소에 커플링되거나 그와 함께 형성될 수 있다. 인터페이스 구조물이 제1 요소와 제2 요소 사이에 배치될 수 있으며, 인터페이스 구조물은 제1 요소로부터 제2 요소로의 방향으로 연장된다. 인터페이스 구조물은 제1 요소로부터 제2 요소로의 방향으로 연장되는 제1 세장형 전도성 인터페이스 특징부, 및 제1 요소로부터 제2 요소로의 방향으로 연장되는 제2 세장형 전도성 인터페이스 특징부를 포함할 수 있다. 제1 및 제2 세장형 전도성 인터페이스 특징부들은 제1 요소로부터 제2 요소로의 방향으로 연장되는 개재하는 비전도성 인터페이스 특징부에 의해 이격될 수 있다. 제1 및 제2 세장형 전도성 인터페이스 특징부들 각각은 폭보다 큰 길이를 가질 수 있다. 전기 상호접속부가 집적 디바이스와 전기 통신 상태에 있을 수 있으며, 전기 상호접속부는 제1 요소로부터 제2 요소로 연장된다. 전기 상호접속부는 제1 전도성 인터페이스 특징부와 제2 전도성 인터페이스 특징부 사이의 개재하는 비전도성 인터페이스 특징부를 통해 연장될 수 있다.
다른 실시예에서, 접합된 구조물은 제1 요소의 외부 표면 상의 전도성 라인들로부터 형성되는 반복 형상들의 제1 패턴을 갖는 제1 요소를 포함한다. 제1 패턴은 제2 전도성 인터페이스 특징부로부터 제1 간격만큼 이격되는 제1 전도성 인터페이스 특징부를 포함할 수 있으며, 제1 비전도성 인터페이스 특징부가 제1 전도성 인터페이스 특징부와 제2 전도성 인터페이스 특징부 사이에 배치된다. 제1 전도성 인터페이스 특징부는 제1 간격보다 큰 제1 폭을 가질 수 있다. 접합된 구조물은 제2 요소의 외부 표면 상의 전도성 라인들로부터 형성되는 반복 형상들의 제2 패턴을 갖는 제2 요소를 포함할 수 있다. 제2 패턴은 제4 전도성 인터페이스 특징부로부터 제2 간격만큼 이격되는 제3 전도성 인터페이스 특징부를 포함할 수 있다. 제2 비전도성 인터페이스 특징부가 제3 전도성 인터페이스 특징부와 제4 전도성 인터페이스 특징부 사이에 배치될 수 있으며, 제3 전도성 인터페이스 특징부는 제2 간격보다 큰 제2 폭을 갖는다. 제1 및 제2 전도성 인터페이스 특징부들은 인터페이스 구조물을 형성하도록 제3 및 제4 전도성 인터페이스 특징부들에 접합될 수 있다. 제1 및 제2 패턴들은 서로에 대해 측방향으로 오프셋될 수 있지만, 인터페이스 구조물을 따라 연속적인 전도성 접합 영역을 구획한다.
다른 실시예에서, 접합된 구조물이 개시된다. 접합된 구조물은 제1 요소 및 제2 요소를 포함할 수 있다. 집적 디바이스가 제1 요소 또는 제2 요소에 커플링되거나 그와 함께 형성될 수 있다. 인터페이스 구조물이 제1 요소와 제2 요소 사이에 배치될 수 있다. 인터페이스 구조물은 집적 디바이스를 측방향으로 봉입하는 제1 전도성 인터페이스 특징부를 포함할 수 있다. 전도성 인터페이스 특징부는 제1 요소와 제2 요소 사이에서 연속적으로 연장되어 2개의 요소들 사이에 전기적, 기계적, 또는 열적 접속 중 적어도 하나를 형성할 수 있다. 비전도성 인터페이스 특징부가 제1 요소와 제2 요소 사이에서 연속적으로 연장될 수 있다.
개시된 실시예 및 종래 기술에 비해 달성되는 이점을 요약하는 목적을 위해, 소정 목적 및 이점이 본 명세서에 기술되었다. 물론, 반드시 모든 그러한 목적 또는 이점이 임의의 특정 실시예에 따라 달성될 수 있는 것은 아니라는 것이 이해되어야 한다. 따라서, 예를 들어, 당업자는 개시된 구현예가, 반드시 본 명세서에 교시되거나 제안될 수 있는 바와 같은 다른 목적 또는 이점을 달성하지는 않고서, 본 명세서에 교시되거나 제안되는 바와 같은 하나의 이점 또는 이점들의 군을 달성하거나 최적화하는 방식으로 실시되거나 수행될 수 있는 것을 인식할 것이다.
이들 실시예 모두는 본 개시 내용의 범주 내에 있는 것으로 의도된다. 이들 및 다른 실시예는 첨부된 도면을 참조하는 실시예의 하기의 상세한 설명으로부터 당업자에게 용이하게 명백해질 것이며, 청구범위는 개시된 임의의 특정 실시예(들)로 제한되지 않는다. 이러한 소정 실시예 및 예가 본 명세서에 개시되었지만, 개시된 구현예는 구체적으로 개시된 실시예를 넘어 다른 대안적인 실시예 및/또는 그의 사용과 명백한 변경 및 등가물로 확장되는 것이 당업자에 의해 이해될 것이다. 또한, 수개의 변형이 상세히 도시되고 기술되었지만, 다른 변경이 본 개시 내용에 기초하여 당업자에게 용이하게 명백할 것이다. 또한, 실시예의 특정 특징 및 태양의 다양한 조합 또는 하위-조합이 이루어지고 여전히 범주 내에 속할 수 있는 것으로 고려된다. 개시된 실시예의 다양한 특징 및 태양이 개시된 구현예의 다양한 형태를 형성하기 위해 서로 조합되거나 대체될 수 있는 것이 이해되어야 한다. 따라서, 본 명세서에 개시된 발명 요지의 범주는 전술된 특정한 개시된 실시예로 제한되어야 하는 것이 아니라, 하기의 청구범위의 완전한 이해에 의해서만 결정되어야 하는 것으로 의도된다.

Claims (51)

  1. 접합된 구조물로서,
    제1 전도성 특징부 및 제1 비전도성 특징부를 갖는 제1 반도체 요소;
    제2 전도성 특징부 및 제2 비전도성 특징부를 갖는 제2 반도체 요소로서, 집적 디바이스 및 BEOL(back-end-of-line) 상호접속부 구조물을 포함하는, 제2 반도체 요소; 및
    상기 제2 반도체 요소의 BEOL 상호접속부 구조물을 통해 수직으로 연장되는 크랙 스토퍼 구조물을 포함하고,
    상기 제1 전도성 특징부가 개재된 접착제 층 없이 대응하는 제2 전도성 특징부에 직접 접합되고 상기 제1 비전도성 특징부가 개재된 접착제 없이 대응하는 제2 비전도성 특징부에 직접 접합되도록, 상기 제1 반도체 요소는 상기 제2 반도체 요소와 직접 접합되고,
    상기 제1 및 제2 전도성 특징부는 상기 제1 반도체 요소와 상기 제2 반도체 요소 사이에 전기 접속을 제공하기 위해 전기 상호접속부를 포함하는, 접합된 구조물.
  2. 제1항에 있어서,
    상기 크랙 스토퍼 구조물은 상기 제2 전도성 특징부들 중 적어도 하나와 접촉되는, 접합된 구조물.
  3. 제2항에 있어서,
    상기 제1 및 제2 전도성 특징부는 상기 집적 디바이스 주위에 사실상 폐쇄된 프로파일을 형성하고, 상기 사실상 폐쇄된 프로파일은 가스 확산으로부터 상기 집적 디바이스를 포함하는 접합된 구조물의 내부 영역을 실질적으로 밀봉하는, 접합된 구조물.
  4. 제3항에 있어서,
    상기 제1 및 제2 전도성 특징부는 상기 내부 영역을 연속하여 둘러싸는 폐쇄된 형상으로 형성되는, 접합된 구조물.
  5. 제1항에 있어서,
    상기 크랙 스토퍼 구조물은 상기 제2 반도체 요소의 주연부 주위로 연장되는, 접합된 구조물.
  6. 제1항에 있어서,
    상기 BEOL 상호접속부 구조물은 로우 K 유전체 재료를 포함하고, 상기 크랙 스토퍼 구조물은 상기 BEOL 상호접속부 구조물의 로우 K 유전체 재료 내에 형성되는, 접합된 구조물.
  7. 제1항에 있어서,
    상기 크랙 스토퍼 구조물은, 다중 금속화 레벨로 형성되고 상기 제2 반도체 요소의 중앙 영역을 둘러싸는 연속적인 수직 특징부를 형성하도록 연결된 개별적인 수직 세그먼트들을 포함하는, 접합된 구조물.
  8. 제1항에 있어서,
    상기 제1 반도체 요소의 제1 전도성 특징부는 상기 집적 디바이스 주위로 연속하여 연장되는 제1 폐쇄 환형 전도성 특징부를 더 포함하는, 접합된 구조물.
  9. 제8항에 있어서,
    상기 제1 폐쇄 환형 전도성 특징부는 직접 접합된 환형 전도성 특징부를 형성하기 위해 개재된 접착제 없이 상기 제2 반도체 요소의 제2 폐쇄 환형 전도성 특징부에 직접 접합되는, 접합된 구조물.
  10. 제9항에 있어서,
    상기 전기 상호접속부는, 상기 직접 접합된 환형 전도성 특징부로부터 내향으로 이격되고, 상기 직접 접합된 환형 전도성 특징부로부터 전기적으로 분리된, 접합된 구조물.
  11. 제8항에 있어서,
    상기 제1 반도체 요소는 상기 집적 디바이스 주위로 연속하여 연장되는 복수의 제1 폐쇄 환형 전도성 특징부를 포함하는, 접합된 구조물.
  12. 접합된 구조물로서,
    제1 반도체 요소로 수직으로 연장되는 적어도 하나의 제1 전도성 특징부, 제1 비전도성 특징부, 및 접합된 구조물의 내부 영역 내의 제1 전기 구성요소를 포함하는 제1 반도체 요소로서, 상기 적어도 하나의 제1 전도성 특징부는 상기 제1 전기 구성요소 주위에 폐쇄 프로파일을 포함하는, 제1 반도체 요소; 및
    제2 반도체 요소로 수직으로 연장되는 적어도 하나의 제2 전도성 특징부 및 제2 비전도성 특징부를 포함하는 제2 반도체 요소로서, 상기 적어도 하나의 제2 전도성 특징부는 상기 제1 전기 구성요소 주위에 폐쇄 프로파일을 포함하는, 제2 반도체 요소를 포함하고,
    상기 적어도 하나의 제1 전도성 특징부가 개재된 접착제 없이 대응하는 상기 적어도 하나의 제2 전도성 특징부에 직접 접합되고 상기 제1 비전도성 특징부가 개재된 접착제 없이 대응하는 제2 비전도성 특징부에 직접 접합되도록, 상기 제1 반도체 요소는 상기 제2 반도체 요소와 직접 접합되고,
    상기 제1 반도체 요소의 제1 전기 상호접속부 및 상기 제2 반도체 요소의 제2 전기 상호접속부가 상기 내부 영역 내에 개재된 접착제 없이 서로 접합되고, 상기 제1 및 제2 전기 상호접속부는 상기 제1 전기 구성요소와 상기 제2 반도체 요소 사이에 전기 접속을 제공하는, 접합된 구조물.
  13. 제12항에 있어서,
    상기 제2 반도체 요소는 BEOL 상호접속부 구조물을 포함하고, 상기 접합된 구조물은 상기 제2 반도체 요소의 BEOL 상호접속부 구조물을 통해 상기 적어도 하나의 제2 전도성 특징부로부터 수직으로 연장되는 크랙 스토퍼 구조물을 더 포함하는, 접합된 구조물.
  14. 제13항에 있어서,
    상기 크랙 스토퍼 구조물은 상기 제2 반도체 요소의 주연부 주위로 연장되는, 접합된 구조물.
  15. 제14항에 있어서,
    상기 제1 및 제2 전도성 특징부는 상기 내부 영역을 연속하여 둘러싸는 폐쇄된 형상으로 형성되는, 접합된 구조물.
  16. 제12항에 있어서,
    상기 제1 반도체 요소는 상기 적어도 하나의 제1 전도성 특징부 및 상기 제1 비전도성 특징부를 포함하는 제1 접합 층을 포함하고, 상기 제2 반도체 요소는 상기 적어도 하나의 제2 전도성 특징부 및 상기 제2 비전도성 특징부를 포함하는 제2 접합 층을 포함하는, 접합된 구조물.
  17. 제16항에 있어서,
    상기 제1 및 제2 접합 층은 접합 인터페이스에 질소 종단을 포함하는, 접합된 구조물.
  18. 제17항에 있어서,
    상기 제1 및 제2 접합 층의 제1 및 제2 비전도성 특징부는 산화규소를 포함하고, 상기 제1 및 제2 접합 층의 적어도 하나의 제1 및 제2 전도성 특징부는 금속을 포함하는, 접합된 구조물.
  19. 제12항에 있어서,
    상기 적어도 하나의 제1 전도성 특징부는 개재된 제1 비전도성 특징부에 의해 측방향으로 이격된 복수의 제1 전도성 특징부의 부분을 포함하고,
    상기 적어도 하나의 제2 전도성 특징부는 개재된 제2 비전도성 특징부에 의해 측방향으로 이격된 복수의 제2 전도성 특징부의 부분을 포함하는, 접합된 구조물.
  20. 제12항에 있어서,
    상기 제2 반도체 요소는 상기 내부 영역에 있는 제2 전기 구성요소, 및 상기 제2 전기 구성요소와 상기 제2 전기 상호접속부를 연결하는 트레이스를 포함하는, 접합된 구조물.
  21. 제12항에 있어서,
    상기 제2 전기 상호접속부는 관통 반도체 비아를 포함하는, 접합된 구조물.
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