CN108140563A - 半导体元件用外延基板、半导体元件和半导体元件用外延基板的制造方法 - Google Patents

半导体元件用外延基板、半导体元件和半导体元件用外延基板的制造方法 Download PDF

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Abstract

本发明提供一种抑制电流崩塌的发生的半导体元件用外延基板。半导体元件用外延基板包括：半绝缘性的自立基板，其含有掺杂有Zn的GaN；缓冲层，其与上述自立基板相邻；沟道层，其与上述缓冲层相邻；以及势垒层，其隔着上述沟道层而设置于上述缓冲层的相反侧，上述缓冲层是含有AlpGa1－pN(0.7≤p≤1)、且抑制Zn从上述自立基板向上述沟道层扩散的扩散抑制层。

Description

半导体元件用外延基板、半导体元件和半导体元件用外延基 板的制造方法
技术领域
本发明涉及一种半导体元件，特别是涉及一种利用半绝缘性的含有GaN的自立基板而构成的半导体元件。
背景技术
氮化物半导体具有直接跃迁型的宽带隙，并且具有高击穿电场、高饱和电子速度，因此，作为LED、LD等发光器件、高频/大功率的电子器件用半导体材料而利用该氮化物半导体。
作为氮化物电子器件的代表性结构，存在将AlGaN作为“势垒层”、将GaN作为“沟道层”而层叠形成的高电子迁移率晶体管(HEMT)的结构。该结构灵活运用了如下特征：通过氮化物材料特有的强极化效应(自发极化效应和压电极化效应)而在AlGaN/GaN层叠界面生成高浓度的二维电子气。
氮化物电子器件一般利用蓝宝石、SiC、Si之类的容易通过商业途径获得的异种材料基底基板而制作。然而，存在如下问题：在这些异种材料基板上进行异质外延生长而成的GaN膜中，因GaN与异种材料基板之间的晶格常数或热膨胀系数的差异而产生许多缺陷。
另一方面，当使GaN膜在GaN基板上进行同质外延生长时，不会产生上述因晶格常数或热膨胀系数的差异而引起的缺陷，GaN膜显示出良好的结晶性。
因此，当在GaN基板上制作氮化物HEMT的结构时，由于存在于AlGaN/GaN层叠界面的二维电子气的迁移率提高，因此，能够期待利用该结构而制作的HEMT元件(半导体元件)的特性的提高。
但是，可通过商业途径获得的、通过氢化物气相生长法(HVPE法)而制作的GaN基板，一般因引入到晶体内的氧杂质而形成为n型的传导型。当对HEMT元件进行高电压驱动时，导电性的GaN基板成为源电极-漏电极之间的漏电流路径。因此，为了制作HEMT元件，优选利用半绝缘性的GaN基板。
为了实现半绝缘性GaN基板，已知：将过渡金属元素(例如Fe)、第2主族元素(例如Mg)这样的形成较深的受主能级的元素掺杂于GaN晶体中是有效的。
已经公知：通过选择第2主族元素中的锌元素(Zn)，能够实现高品质的半绝缘性GaN单晶基板(例如，参照专利文献1)。已经对GaN晶体中的Zn元素的扩散进行了调查研究，结果发现：会在高温气氛中发生扩散且扩散的容易度取决于GaN晶体的结晶性(例如，参照非专利文献4)。另外，还已知如下方案：使得掺杂有作为过渡金属元素的铁(Fe)的高电阻层形成于基板上，进而在该高电阻层与电子渡越层之间形成Fe的引入效果高的中间层，由此防止Fe进入电子渡越层(例如，参照专利文献2)。
已经在半绝缘性GaN基板上或带半绝缘性GaN膜的基板上制作了HEMT结构，并对其各种特性进行了评价(例如，参照非专利文献1至非专利文献3)。
当使GaN膜在掺杂过渡金属元素、第2主族元素而成的半绝缘性GaN单晶基板上进行外延生长而形成半导体元件用外延基板时，Fe、Mg、Zn等受主元素扩散到GaN膜中，并在膜中作为电子陷阱(electron-trap)而发挥作用，因此，存在会产生电流崩塌(currentcollapse)现象的问题(例如，参照专利文献3)。专利文献3中公开了如下内容：Fe、Mg等受主元素容易扩散，这一点成为电流崩塌的原因。
现有技术文献
专利文献
专利文献1：日本专利第5039813号公报
专利文献2：日本特开2013-74211号公报
专利文献3：日本特开2010-171416号公报
非专利文献
非专利文献1：Yoshinori Oshimura,Takayuki Sugiyama,Kenichiro Takeda,Motoaki Iwaya,Tetsuya Takeuchi,Satoshi Kamiyama,Isamu Akasaki,and HiroshiAmano,"AlGaN/GaN Heterostructure Field-Effect Transistors on Fe-Doped GaNSubstrates with High Breakdown Voltage",Japanese Journal of Applied Physics,vol.50(2011),p.084102-1-p.084102-5.
非专利文献2：V.Desmaris,M.Rudzinski,N.Rorsman,P.R.Hageman,P.K.Larsen,H.Zirath,T.C.Rodle,and H.F.F.Jos,"Comparison of the DC and MicrowavePerformance of AlGaN/GaN HEMTs Grown on SiC by MOCVD With Fe-Doped orUnintentionally Doped GaN Buffer Layers",IEEE Transactions on ElectronDevices,Vol.53,No.9,pp.2413-2417,September 2006.
非专利文献3：M.Azize,Z.Bougrioua,and P.Gibart,"Inhibition of interfacepollution in AlGaN/GaN HEMT structures regrown on semi-insulating GaNtemplates",Journal of Crystal Growth,vol.299(2007),p.103-p.108.
非专利文献4：T.Suzuki,J.Jun,M.Leszczynski,H.Teisseyre,S.Strite,A.Rockett,A.Pelzmann,M.Camp,and K.J.Ebeling,"Optical actvation anddiffusivity of ion-implanted Zn acceptors in GaN under high-pressure,high-temperature annealing",Journal of Applied Physics,Vol.84(1998),No.2,pp.1155-1157.
发明内容
本发明是鉴于上述课题而完成的，其目的在于提供一种抑制电流崩塌的发生的半导体元件用外延基板。
为了解决上述课题，本发明的第一方案为一种半导体元件用外延基板，包括：半绝缘性的自立基板，其含有掺杂有Zn的GaN；缓冲层，其与上述自立基板相邻；沟道层，其与上述缓冲层相邻；以及势垒层，其隔着上述沟道层而设置于上述缓冲层的相反侧，上述缓冲层是含有AlpGa1－pN(0.7≤p≤1)、且抑制Zn从上述自立基板向上述沟道层扩散的扩散抑制层。
本发明的第二方案在第一方案所涉及的半导体元件用外延基板的基础上，其中，上述自立基板的位错密度为5.0×107cm-2以下，上述缓冲层的厚度为1nm以上100nm以下。
本发明的第三方案在第二方案所涉及的半导体元件用外延基板的基础上，其中，上述沟道层中的Zn浓度为1×1016cm-3以下。
本发明的第四方案在第一方案至第三方案中任一方案所涉及的半导体元件用外延基板的基础上，其中，上述缓冲层含有AlpGa1－pN(0.9≤p≤1)。
本发明的第五方案在第一方案至第四方案中任一方案所涉及的半导体元件用外延基板的基础上，其中，上述缓冲层的厚度为2nm以上20nm以下。
本发明的第六方案在第一方案至第五方案中任一方案所涉及的半导体元件用外延基板的基础上，其中，上述沟道层含有GaN，上述势垒层含有AlGaN。
本发明的第七方案为一种半导体元件，包括：半绝缘性的自立基板，其含有掺杂有Zn的GaN；缓冲层，其与上述自立基板相邻；沟道层，其与上述缓冲层相邻；势垒层，其隔着上述沟道层而设置于上述缓冲层的相反侧；以及栅电极、源电极和漏电极，它们设置于上述势垒层上，上述缓冲层是含有AlpGa1－pN(0.7≤p≤1)、且抑制Zn从上述自立基板向上述沟道层扩散的扩散抑制层。
本发明的第八方案在第七方案所涉及的半导体元件的基础上，其中，上述自立基板的位错密度为5.0×107cm-2以下，上述缓冲层的厚度为1nm以上100nm以下。
本发明的第九方案在第八方案所涉及的半导体元件的基础上，其中，上述沟道层中的Zn浓度为1×1016cm-3以下。
本发明的第十方案在第七方案至第九方案中任一方案所涉及的半导体元件的基础上，其中，上述缓冲层含有AlpGa1－pN(0.9≤p≤1)。
本发明的第十一方案在第七方案至第十方案中任一方案所涉及的半导体元件的基础上，其中，上述缓冲层的厚度为2nm以上20nm以下。
本发明的第十二方案在第七方案至第十一方案中任一方案所涉及的半导体元件的基础上，其中，上述沟道层含有GaN，上述势垒层含有AlGaN。
本发明的第十三方案为制造半导体元件用外延基板的方法，包含：a)准备工序，在该准备工序中，准备含有掺杂有Zn的GaN的半绝缘性的自立基板；b)缓冲层形成工序，在该缓冲层形成工序中，与上述自立基板相邻地形成缓冲层；c)沟道层形成工序，在该沟道层形成工序中，与上述缓冲层相邻地形成沟道层；以及d)势垒层形成工序，在该势垒层形成工序中，隔着上述沟道层而在上述缓冲层的相反侧的位置形成势垒层，在缓冲层形成工序中，使得上述缓冲层形成为：含有AlpGa1－pN(0.7≤p≤1)、且抑制Zn从上述自立基板向上述沟道层扩散的扩散抑制层。
本发明的第十四方案在第十三方案所涉及的半导体元件用外延基板的制造方法的基础上，其中，在上述准备工序中，准备位错密度为5.0×107cm-2以下的上述自立基板，在上述缓冲层形成工序中，使得上述缓冲层形成为1nm以上100nm以下的厚度。
本发明的第十五方案在第十四方案所涉及的半导体元件用外延基板的制造方法的基础上，其中，在上述缓冲层形成工序中，以使得上述沟道层中的Zn浓度达到1×1016cm-3以下的方式形成上述缓冲层。
本发明的第十六方案在第十三方案至第十五方案中任一方案所涉及的半导体元件用外延基板的制造方法的基础上，其中，在上述缓冲层形成工序中，由AlpGa1－pN(0.9≤p≤1)形成上述缓冲层。
本发明的第十七方案在第十三方案至第十六方案中任一方案所涉及的半导体元件用外延基板的制造方法的基础上，其中，在上述缓冲层形成工序中，使得上述缓冲层形成为2nm以上20nm以下的厚度。
本发明的第十八方案在第十三方案至第十七方案中任一方案所涉及的半导体元件用外延基板的制造方法的基础上，其中，上述沟道层由GaN形成，上述势垒层由AlGaN形成。
本发明的第十九方案在第十三至第十八方案中任一方案所涉及的半导体元件用外延基板的制造方法的基础上，其中，通过助熔剂法而制作上述自立基板。
本发明的第二十方案在第十三方案至第十九方案中任一方案所涉及的半导体元件用外延基板的制造方法的基础上，其中，上述缓冲层的形成温度为700℃以上1200℃以下。
本发明的第二十一方案在第二十方案所涉及的半导体元件用外延基板的制造方法的基础上，其中，上述缓冲层的形成温度为900℃以上1200℃以下。
根据本发明的第一方案至第二十一方案，利用半绝缘性的GaN自立基板而能够实现减少了电流崩塌的半导体元件。
附图说明
图1是示意性地表示HEMT元件20的截面结构的图。
图2是样品No.1-4的HEMT元件的STEM观察图像。
图3是一并示出构成样品No.1-4的HEMT元件的外延基板中的Zn元素的浓度分布和Al元素的二次离子信号分布的图。
图4是一并示出构成样品No.1-1的HEMT元件的外延基板中的Zn元素的浓度分布和Al元素的二次离子信号分布的图。
具体实施方式
本说明书中所示的周期表的族序号由1989年国际纯粹与应用化学联合会(International Union of Pure Applied Chemistry：IUPAC)发表的无机化学命名法修订版的1～18的族序号来表示，第13族是指铝(Al)、镓(Ga)、铟(In)等，第14族是指硅(Si)、锗(Ge)、锡(Sn)、铅(Pb)等，第15族是指氮(N)、磷(P)、砷(As)、锑(Sb)等。
＜外延基板和HEMT元件的概要＞
图1是示意性地表示构成为包含作为本发明所涉及的半导体元件用外延基板的一个实施方式的外延基板10的、作为本发明所涉及的半导体元件的一个实施方式的HEMT元件20的截面结构的图。
外延基板10具备自立基板1、缓冲层2、沟道层3和势垒层4。另外，HEMT元件20在外延基板10上(势垒层4上)设置有源电极5、漏电极6和栅电极7。应予说明，图1中各层的厚度比率并未反映出实际情况。
自立基板1为掺杂有1×1018cm-3以上的Zn的(0001)面方位的GaN基板，其室温下的电阻率为1×102Ωcm以上而呈现出半绝缘性。另外，从抑制Zn向沟道层3扩散的观点考虑，优选自立基板1的位错密度为5×107cm2以下。自立基板1的尺寸并未特别限制，但考虑到处理(把持、移动等)的容易性等，优选具有几百μm～几mm左右的厚度。上述自立基板1例如可以通过助熔剂(Flux)法而制作。
通过助熔剂法大致以如下方式形成自立基板1：在以水平旋转自如的方式配置于耐压容器内的培养容器(氧化铝坩埚)内，将种基板浸渍于含有金属Ga、金属Na、金属Zn、C(碳)的熔液，在使培养容器水平旋转的状态下，一边导入氮气一边使培养容器内保持规定温度和规定压力，由此在种基板形成GaN单晶，进而使形成的GaN单晶与种基板分离而得到自立基板1。作为种基板，可以优选使用通过MOCVD法而在蓝宝石基板上形成有GaN薄膜的所谓的模板基板等。
缓冲层2是(相邻)形成于自立基板1的一个主面上的、具有10nm～1000nm的厚度的层。在本实施方式中，缓冲层2与以所谓的小于800℃的低温形成的所谓的低温缓冲层不同，该缓冲层2是以与沟道层3、势垒层4的形成温度同等程度的温度而形成的层。
在本实施方式所涉及的外延基板10中，缓冲层2设置为：抑制被掺杂于自立基板1的Zn在制作外延基板10时向沟道层3、甚至其上方的势垒层4扩散的扩散抑制层。这样的缓冲层2的一个优选例是由含有AlpGa1－pN(0.7≤p≤1)的组成的AlGaN层构成的。这种情况下，Zn从自立基板1向沟道层3的扩散被适当地抑制，而且，在利用外延基板10制作的HEMT元件20中，电流崩塌被适当地抑制。
优选缓冲层2设置为2nm～20nm的厚度。另外，优选缓冲层2形成为含有AlpGa1-pN(0.9≤p≤1)的组成。上述情况下，利用外延基板10而制作的HEMT元件20中的电流崩塌得到进一步抑制。。
应予说明，还可以使缓冲层2的厚度大于100nm，但是，这种情况下，有可能在外延基板10的表面(势垒层4的表面)产生裂纹。
另外，在缓冲层2的厚度小于1nm的情况下或缓冲层2的Al摩尔比p小于0.7的情况下，无法充分获得抑制Zn扩散的效果，结果，电流崩塌未被充分抑制，因而并非为优选。
沟道层3是(相邻)形成于缓冲层2上的层。沟道层3形成为50nm～5000nm左右的厚度。另外，势垒层4为隔着沟道层3而设置在缓冲层2的相反侧的层。势垒层4形成为2nm～40nm左右的厚度。
如图1所示，势垒层4可以与沟道层3相邻地形成，在该情况下，上述两层的界面成为异质结界面。或者，也可以在沟道层3与势垒层4之间设置未图示的隔离层，在该情况下，从沟道层3与隔离层的界面至势垒层4与隔离层的界面的区域成为异质结界面区域。
无论在任何情况下，沟道层3由GaN形成、且势垒层4由AlGaN(AlxGa1-xN，0＜x＜1)或InAlN(InyAl1-yN，0＜y＜1)形成都是优选的一个例子。但是，沟道层3和势垒层4的组合不限于此。
缓冲层2、沟道层3和势垒层4的形成例如通过MOCVD法而实现。对于基于MOCVD法的层的形成，例如若在缓冲层2由AlpGa1-p N形成、沟道层3由GaN形成、势垒层4由AlGaN形成的情况下，则可以通过以下方式来进行：使用构成为能够将针对Ga、Al的有机金属(MO)原料气体(TMG、TMA)、氨气、氢气和氮气供给到反应器内的公知的MOCVD炉，将载置于反应器内的自立基板1加热到规定温度，并且使通过与各层对应的有机金属原料气体与氨气的气相反应而生成的GaN结晶、AlGaN晶体在自立基板1上按顺序依次沉积。
源电极5和漏电极6分别为具有十几nm～一百几十nm左右的厚度的金属电极。源电极5和漏电极6例如优选形成为含有Ti/Al/Ni/Au的多层电极。源电极5以及漏电极6构成为：与势垒层4之间存在欧姆接触。通过真空蒸镀法和光刻工艺而形成源电极5和漏电极6是一个优选例。应予说明，为了改善两个电极的欧姆接触，优选地，在电极形成之后，在650℃～1000℃之间的规定温度的氮气气氛中实施几十秒的热处理。
栅电极7分别为具有十几nm～一百几十nm左右的厚度的金属电极。栅电极7优选构成为例如含有Ni/Au的多层电极。栅电极7构成为与势垒层4之间存在肖特基接触。通过真空蒸镀法和光刻工艺而形成栅电极7是一个优选例。
＜外延基板和HEMT元件的制作方法＞
(自立基板的制作)
首先，对基于助熔剂法的自立基板1的制作顺序进行说明。
首先，准备具有与要制作的自立基板1的直径同等程度的直径的c晶面蓝宝石基板，在450℃～750℃的温度下在其表面以10nm～50nm左右的厚度形成GaN低温缓冲层，然后，通过MOCVD法在1000℃～1200℃的温度下形成厚度为1μm～10μm左右的GaN薄膜，由此得到可用作种基板的MOCVD-GaN模板。
接下来，以得到的MOCVD-GaN模板为种基板，利用Na助熔剂法而形成掺杂有Zn的GaN单晶层。
具体而言，首先，将MOCVD-GaN模板载置于氧化铝坩埚内，接着，向该氧化铝坩埚内分别填充10g～60g的金属Ga、15g～90g的金属Na、0.1g～5g的金属Zn、10mg～500mg的C。
将上述氧化铝坩埚置入加热炉，使炉内温度达到800℃～950℃并使炉内压力达到3MPa～5MPa，由此加热20小时～400小时左右，然后，冷却至室温。冷却结束后，从炉内取出氧化铝坩埚。按照以上顺序，得到在表面以300μm～3000μm的厚度沉积有褐色的GaN单晶层的MOCVD-GaN模板。
使用金刚石磨粒对以上述方式得到的GaN单晶层进行研磨而使其表面变得平坦化。由此，得到在MOCVD-GaN模板上形成有GaN单晶层的Flux-GaN模板。其中，在Flux-GaN模板中的氮化物层的总厚度保持为与最终要得到的自立基板1的目标厚度相比足够大的值的范围进行研磨。
接下来，通过激光剥离法，从种基板侧一边使激光以0.1mm/秒～100mm/秒的扫描速度进行扫描、一边照射该激光，由此使得种基板与Flux-GaN模板分离。作为激光，优选使用例如波长为355nm的Nd：YAG的三次谐波。上述情况下，只要脉冲宽度为1ns～1000ns、脉冲周期为1kHz～200kHz左右即可。当进行照射时，优选使激光适当地汇聚而对光密度进行调整。另外，优选在从种基板的相反侧以30℃～600℃左右的温度对Flux-GaN模板进行加热的同时进行激光照射。
在种基板分离之后，对得到的层叠结构体的从种基板剥离的那侧的表面进行研磨处理。由此，得到含有以1×1018cm-3以上的浓度掺杂有Zn的GaN的自立基板(掺杂有Zn的GaN单晶自立基板)1。
应予说明，可以通过改变在Flux-GaN模板中形成的掺杂有Zn的GaN单晶层的厚度而对自立基板1的位错密度进行控制。这是利用了如下性质：掺杂有Zn的GaN单晶层形成得越厚，在其上部形成位错密度越低的区域。因此，也可以通过适当地设定掺杂有Zn的GaN单晶层的形成厚度和激光剥离后的研磨量而得到上述那样的位错密度为5×107cm2以下的自立基板1。
(外延基板的制作)
接着，对基于MOCVD法的外延基板10的制作进行说明。外延基板10是以自立基板1载置于MOCVD炉的反应器内所设置的基座上的状态，在下述条件下按顺序依次层叠形成缓冲层2、沟道层3和势垒层4而得到的。应予说明，形成温度意味着基座加热温度。
应予说明，在本实施方式中，第15族/第13族气体比是指：作为第15族(N)原料的氨气的供给量相对于作为第13族(Ga、Al、In)原料的TMG(三甲基镓)、TMA(三甲基铝)和TMI(三甲基铟)的总供给量的比(摩尔比)。另外，由AlGaN形成势垒层4时的Al原料气体/第13族原料气体比是指：第13族(Ga、Al)原料整体的供给量相对于Al原料的供给量的比(摩尔比)，由InAlN形成势垒层4时的Al原料气体/第13族原料气体比是指：第13族(In、Al)原料整体的供给量相对于In原料的供给量的比(摩尔比)。上述比值均根据所希望的势垒层4的组成(Al摩尔比x或In组成比y)来确定。
缓冲层2：
形成温度＝700℃～1200℃(优选为900℃～1200℃)；
反应器内压力＝5kPa～30kPa；
载气＝氢气；
第15族/第13族气体比＝5000～20000；
Al原料气体/第13族原料气体比＝0.7～1.0。
沟道层3：
形成温度＝1000℃～1200℃；
反应器内压力＝15kPa～105kPa；
载气＝氢气；
第15族/第13族气体比＝1000～10000。
势垒层4(由AlGaN形成时)：
形成温度＝1000℃～1200℃；
反应器内压力＝1kPa～30kPa；
第15族/第13族气体比＝5000～20000；
载气＝氢气；
Al原料气体/第13族原料气体比＝0.1～0.4。
势垒层4(由InAlN形成时)：
形成温度＝700℃～900℃；
反应器内压力＝1kPa～30kPa；
第15族/第13族气体比＝2000～20000；
载气＝氮气；
In原料气体/第13族原料气体比＝0.1～0.9。
(HEMT元件的制作)
利用外延基板10对HEMT元件20的制作，可以通过应用公知的技术而实现。
例如，进行如下元件分离处理：利用光刻工艺和RIE(反应离子刻蚀，Reactive IonEtching)法将成为各元件的边界的部位通过蚀刻而除去至50nm～1000nm左右，然后，在外延基板10的表面(势垒层4的表面)形成厚度为50nm～500nm的SiO2膜，继而利用光刻的方式将预定形成源电极5和漏电极6的位置处的SiO2膜通过蚀刻而除去，由此得到SiO2图案层。
接下来，利用真空蒸镀法和光刻工艺，在预定形成源电极5和漏电极6的位置处形成含有Ti/Al/Ni/Au的金属图案，由此形成源电极5和漏电极6。优选地，各金属层的厚度按顺序依次设为5nm～50nm、40nm～400nm、4nm～40nm和20nm～200nm。
然后，为了使源电极5和漏电极6的电阻性变得良好，在600℃～1000℃的氮气气氛中实施10秒～1000秒的热处理。
接着，利用光刻工艺，从SiO2图案层除去预定形成栅电极7的位置处的SiO2膜。
进一步利用真空蒸镀法和光刻工艺，在预定形成栅电极7的位置处形成含有Ni/Au的肖特基性金属图案，由此形成栅电极7。优选地，各金属层的厚度设为4nm～40nm和20nm～200nm。
通过以上工序而得到HEMT元件20。
(缓冲层的效果)
如上所述，在本实施方式所涉及的HEMT元件20中，自立基板1包含以1×1018cm-3以上的浓度掺杂有Zn的GaN，并且，缓冲层2是为了作为扩散抑制层发挥功能而设置的，所述扩散抑制层在制作外延基板10时防止Zn从自立基板1向沟道层3扩散。更具体而言，缓冲层2是含有AlpGa1-pN(0.7≤p≤1)的组成的AlGaN层。
假设在缓冲层2的Al摩尔比小于0.7的情况下，Zn会从缓冲层2扩散到沟道层3、进而扩散到势垒层4中。在该情况下，作为受主元素发挥功能的Zn作为电子陷阱而起作用，因此，在HEMT元件20中产生电流崩塌现象。
然而，在本实施方式所涉及的HEMT元件20中，由Al摩尔比p为0.7以上的AlGaN层形成缓冲层2，从而适当地抑制了Zn从自立基板1扩散，其结果，适当地抑制了电流崩塌的发生。更具体而言，只要沟道层中的Zn浓度为1×1016cm-3以下，则能够适当地抑制HEMT元件20中的电流崩塌的发生。
综上所述，根据本实施方式，能够使用反绝缘性的GaN自立基板而得到抑制了电流崩塌的发生的半导体元件。
实施例
(实验例1)
在制成了掺杂有Zn的GaN单晶自立基板之后，以这样的自立基板为基底基板而改变缓冲层的厚度，除此之外，以相同的条件制作了7种外延基板。进而，利用各外延基板而制作了HEMT元件。此后，针对7种外延基板和利用各外延基板而制作的HEMT元件，使用通用的样品No.1-1～No.1-7。
[基于助熔剂法的掺杂有Zn的GaN单晶基板的制作]
在直径为2英寸、厚度为0.43mm的c晶面蓝宝石基板的表面，以550℃的温度而形成30nm的GaN低温缓冲层，然后，通过MOCVD法在1050℃的温度下形成厚度为3μm的GaN薄膜，由此得到可用作种基板的MOCVD-GaN模板。
将得到的MOCVD-GaN模板作为种基板，利用Na助熔剂法而形成了掺杂有Zn的GaN单晶层。
具体而言，首先，将MOCVD-GaN模板载置于氧化铝坩埚内，接着，向该氧化铝坩埚内分别填充30g的金属Ga、45g的金属Na、1g的金属锌、100mg的碳。将上述氧化铝坩埚置入加热炉，使炉内温度达到850℃并使炉内压力达到4.5MPa，由此加热约100小时，然后，冷却至室温。冷却结束后，当从炉内取出氧化铝坩埚时，褐色的GaN单晶层以约1000μm的厚度沉积于MOCVD-GaN模板的表面。
使用金刚石磨粒对以上述方式得到的GaN单晶层进行研磨，由此使其表面变得平坦化，并且，使得形成于基底基板上的氮化物层的总厚度达到900μm。由此，得到在MOCVD-GaN模板上形成有GaN单晶层的Flux-GaN模板。应予说明，当肉眼观察上述Flux-GaN模板时，并未确认到裂纹。
接下来，通过激光剥离法从种基板侧一边使激光以30mm/秒的扫描速度进行扫描、一边照射该激光，由此使得种基板与Flux-GaN模板分离。作为激光，使用波长为355nm的Nd：YAG的三次谐波。脉冲宽度设为约30ns，脉冲周期设为约50kHz。当进行照射时，使激光汇聚而形成直径约为20μm的圆形光束，从而使得光密度达到1.0J/cm左右。另外，一边从种基板的相反侧以50℃左右的温度对Flux-GaN模板进行加热，一边进行激光照射。
在使得种基板分离之后，对得到的层叠结构体从种基板剥离的那侧的表面进行研磨处理，由此得到总厚度为430μm的掺杂有Zn的GaN自立基板。
利用X射线摇摆曲线对得到的掺杂有Zn的GaN基板的结晶性进行了评价。(0002)面反射的半值宽度为120秒，(10-12)面反射的半值宽度为150秒，从而显示出了良好的结晶性。
[基于MOCVD法的外延基板的制作]
接着，通过MOCVD法而制作了外延基板。具体而言，根据以下条件，在各掺杂有Zn的GaN基板上按顺序依次层叠形成作为缓冲层的AlN层(即，p＝1)、作为沟道层的GaN层、作为势垒层的AlGaN层。应予说明，以下，第15族/第13族气体比是指：第15族(N)原料的供给量相对于第13族(Ga、Al)原料的供给量的比(摩尔比)。
掺杂有Al的GaN缓冲层：
形成温度＝1050℃；
反应器内压力＝5kPa；
第15族/第13族气体比＝15000；
Al原料气体/第13族原料气体比＝1.0；
厚度＝0、1、2、10、20、100或200nm。
GaN沟道层：
形成温度＝1050℃；
反应器内压力＝100kPa；
第15族/第13族气体比＝2000；
厚度＝1000nm。
AlGaN势垒层：
形成温度＝1050℃；
反应器内压力＝5kPa；
第15族/第13族气体比＝12000；
Al原料气体/第13族气体比＝0.25；
厚度＝25nm。
应予说明，对于各层，厚度意味着目标厚度。厚度为0nm的掺杂有Al的GaN缓冲层的外延基板是指：并未形成掺杂有Al的GaN缓冲层而是在掺杂有Zn的GaN基板上直接形成GaN沟道层的外延基板。
在根据上述条件而按顺序依次形成各层之后，使基座温度降低至室温附近，并使反应器内恢复为大气压，然后，取出制成的外延基板。
[HEMT元件的制作]
接下来，利用各外延基板而制作了HEMT元件。应予说明，HEMT元件设计成：栅极宽度为100μm，源极-栅极间隔为1μm，栅极-漏极间隔为4μm，栅极长度为1μm。
首先，利用光刻工艺和RIE法将成为各元件的边界的部位通过蚀刻而除去至深度100nm左右。
接下来，在外延基板上形成厚度为100nm的SiO2膜，继而利用光刻的方式将预定形成源电极、漏电极的位置处的SiO2膜通过蚀刻而除去，由此得到SiO2图案层。
接下来，利用真空蒸镀法和光刻工艺，在预定形成源电极、漏电极的位置处形成含有Ti/Al/Ni/Au(各自的膜厚为25/200/20/100nm)的金属图案，由此形成源电极和漏电极。接着，为了使源电极和漏电极的电阻性变得良好，在825℃的氮气气氛中实施30秒的热处理。
然后，利用光刻工艺，从SiO2图案层除去预定形成栅电极的位置处的SiO2膜。
进一步利用真空蒸镀法和光刻工艺，在预定形成栅电极的位置处形成含有Ni/Au(各自的膜厚为20/100nm)的肖特基性金属图案，由此形成栅电极。
通过以上工艺而得到了7种HEMT元件。利用微分干涉显微镜对这些元件进行了观察，其结果，仅对于样品No.1-7的HEMT元件确认到在外延基板的表面(即，势垒层的表面)产生了裂纹。
[HEMT元件的STEM以及EDS评价]
对于各个样品，进行了STEM(扫描型透射电子显微镜)观察，并基于这样的观察结果而对缓冲层的厚度和GaN基板的穿透位错密度进行了确认，其结果，无论在任何样品中，缓冲层2都形成为目标厚度。另外，GaN基板的穿透位错密度大致为2×106cm－2。
应予说明，与图1中示出的图像相比降低观察倍率而在多个视野中对自立基板进行了观察，基于此时在各个视野中确认到的位错个数而计算出穿透位错密度。
图2是样品No.1-4的HEMT元件的STEM观察图像。将图2中分别表示为point1～point3的部位作为被测定部位，对于GaN基板、缓冲层、沟道层，表1中示出了通过EDS(能量分散型X射线分析)进行组成分析的结果。
【表1】
如表1所示，确认到缓冲层的组成确实为AlN。
[HEMT元件的SIMS评价]
对于各HEMT元件，通过SIMS(二次离子质谱法)而进行了外延基板的深度方向上的元素分析，由此得到了Zn元素和Al元素的浓度分布。
图3是一并示出构成样品No.1-4的HEMT元件的外延基板中的Zn元素的浓度分布和Al元素的二次离子信号分布的图。图4是一并示出构成样品No.1-1的HEMT元件的外延基板中的Zn元素的浓度分布和Al元素的二次离子信号分布的图。
根据图3的浓度分布，可知以下内容。
(1)在GaN基板中掺杂有高浓度(1×1019cm-3)的Zn元素。
(2)从缓冲层与GaN基板的界面至基板侧以高浓度存在的Zn元素的浓度在缓冲层内急剧减小，进而，在沟道层内也逐渐减小，达到SIMS测定中的Zn的检测下限(背景水平)的5×1015cm-3。
应予说明，对于(1)～(2)的这些事项，除了样品No.1-2的HEMT元件中的沟道层的Zn元素的浓度值的下限值为8×1015cm-3以外，在样品No.1-2～No.1-6的HEMT元件中均相同。这意味着：在样品No.1-2～No.1-6的HEMT元件中，掺杂于GaN基板中的Zn元素向沟道层的扩散得到了抑制。
另一方面，根据图4的浓度分布，可知以下内容。
(3)在GaN基板中掺杂有高浓度(1×1019cm-3)的Zn元素。
(4)Zn元素在沟道层内逐渐减少，但是，与样品No.1-4的HEMT元件相比，其程度更缓和，即使在势垒层附近，Zn元素也以比样品No.1-4的HEMT元件大一个数量级的、8×1016cm-3以上的浓度而存在。
(3)～(4)的这些事项意味着：在样品No.1-1的HEMT元件中，掺杂于GaN基板中的Zn元素扩散到沟道层中。
以上结果意味着：通过在掺杂有Zn的GaN基板和沟道层之间设置AlN缓冲层，Zn从基板向沟道层的扩散得到了抑制，即，AlN缓冲层作为扩散抑制层而发挥功能。
[HEMT元件的电特性评价]
利用半导体参数分析仪，在DC模式和脉冲模式(静止漏极偏压Vdq＝30V，静止栅极偏压Vgq＝-5V)下对样品No.1-1～No.1-6的HEMT元件的漏极电流漏极电压特性(Id-Vd特性)进行了评价。夹断(pinch-off)的阈值电压为Vg＝-3V。
作为用于评价电流崩塌的指标，采用施加漏极电压Vd＝5V、栅极电压Vg＝2V时的、脉冲模式下的漏极电流Idpulse与DC模式下的漏极电流IdDC之比R(＝Idpulse/IdDC，0≤R≤1)，针对各HEMT元件而求出了该R值。应予说明，如果这样的R值为0.7以上，则可以判定为该HEMT元件的电流崩塌小。
在表2中，与缓冲层的厚度、缓冲层的Al浓度p、以及外延基板的表面中有无裂纹的情况(表1中记载为“膜裂纹”，在以下的实验例中也一样)一起一览示出了实验例1的各样品的、根据浓度分布而求出的沟道层的Zn浓度以及R值。应予说明，Zn浓度设为：作为对象的层的厚度方向中央部分的值(在以后的实验例中也一样)。另外，在表2中还一并示出了各样品是本发明的实施例还是比较例。
【表2】
如表2所示，在不具有缓冲层的样品No.1-1的HEMT元件中，沟道层的Zn浓度为8×1016cm-3，大于1×1016cm-3，R值仅为0.25。
与此相对，在缓冲层的厚度为1nm～100nm的样品No.1-2～No.1-6的HEMT元件中，沟道层的Zn浓度为1×1016cm-3以下，R值为0.70以上。即，可以断言：样品No.1-2～No.1-6的HEMT元件的电流崩塌小。
特别是在缓冲层的厚度为2nm～20nm的样品No.1-3～No.1-5的HEMT元件中，沟道层的Zn浓度减小至作为SIMS的检测下限的5×1015cm-3左右，R值为0.80以上。应予说明，表2中，B.G.L意味着：Zn浓度为背景水平(表2、表3中也一样)。即，可以断言：样品No.1-3～No.1-5的HEMT元件的电流崩塌特别小。
(实验例2)
在基于与实验例1同样的制作条件以及顺序而制作了掺杂有Zn的GaN单晶自立基板之后，以这样的自立基板为基底基板而制作了4种外延基板。对于此时的制作条件，改变形成AlGaN缓冲层时的Al原料气体/第13族原料气体比以使缓冲层的Al摩尔比p不同，除此之外均相同。更详细而言，形成该缓冲层时的Al原料气体/第13族原料气体比改变为1.0、0.9、0.7、0.5这4个等级。另外，缓冲层的厚度设为10nm。
应予说明，掺杂有Zn的GaN基板的制作条件与实验例1相同，因此，还可以推测为其位错密度的程度与样品No.1-4相同。
进而，利用各外延基板而制作了HEMT元件。然后，针对4种外延基板和利用各外延基板而制作的HEMT元件，使用通用的样品No.2-1～No.2-4。其中，样品No.2-1的外延基板以及HEMT元件与实验例1中的样品No.1-4的外延基板以及HEMT元件分别相同。
以得到的4种HEMT元件为对象，与实验例1同样地进行：利用微分干涉显微镜的观察、基于SIMS的深度方向上的元素分析、基于由此得到的浓度分布而对缓冲层的沟道层的Zn浓度的计算、以及基于利用半导体参数分析仪得到的Id-Vd特性的评价结果而对R值的计算。
在表3中，与缓冲层的厚度、缓冲层的Al浓度p、以及外延基板的表面中有无裂纹的情况一起一览示出了实验例2的各样品的沟道层的Zn浓度以及R值。另外，在表3中还一并示出了各样品是本发明的实施例还是比较例。
【表3】
如表3所示，在缓冲层中的Al摩尔比p为0.5的样品No.2-4的HEMT元件中，沟道层的Zn浓度为5×1016cm-3，大于1×1016cm-3，R值仅为0.41。
与此相对，在缓冲层中的Al摩尔比p为0.7以上的样品No.2-1～No.2-3的HEMT元件中，沟道层的Zn浓度为1×1016cm-3以下，R值为0.70以上。即，可以断言：将缓冲层设成含有AlpGa1-pN(0.7≤p≤1)的组成的AlGaN层的样品No.2-1～No.2-3的HEMT元件的电流崩塌小。
特别是在缓冲层中的Al摩尔比p为0.9以上的样品No.2-1～No.2-2的HEMT元件中，沟道层的Zn浓度减小至作为SIMS的检测下限的5×1015cm-3左右，R值为0.81以上。即，可以断言：将缓冲层设成含有AlpGa1-pN(0.9≤p≤1)的组成的AlGaN层的样品No.2-1～No.2-2的HEMT元件的电流崩塌特别小。
(实验例3)
在基于与实验例1同样的顺序而制作了掺杂有Zn的GaN单晶自立基板之后，以这样的自立基板为基底基板而制作了3种外延基板，并利用各外延基板制作了HEMT元件。
但是，当制作各掺杂有Zn的GaN单晶自立基板时，为了使在MOCVD-GaN模板的表面形成的GaN的单晶层的厚度不同，在通过助熔剂法形成GaN的单晶层时改变培养时间。这是为了得到位错密度不同的掺杂有Zn的GaN单晶自立基板。更详细而言，将850℃的温度下的加热保持时间改变为100小时、70小时、40小时这3个等级，由此将GaN单晶层的厚度改变为1000μm、600μm、200μm这3个等级。
外延基板以及HEMT元件的制作条件设为与制作样品No.1-4所涉及的外延基板时相同。例如，由AlN形成缓冲层，且将缓冲层的厚度设为10nm。
然后，针对3种外延基板和利用各外延基板而制作的HEMT元件，使用通用的样品No.3-1～No.3-3。其中，样品No.3-1的外延基板以及HEMT元件与实验例1中的样品No.1-4的外延基板以及HEMT元件分别相同。
以得到的3种HEMT元件为对象，与实验例1同样地进行：利用微分干涉显微镜的观察、基于STEM观察结果而对掺杂有Zn的GaN基板的穿透位错密度的评价、基于SIMS的深度方向上的元素分析、基于由此得到的浓度分布而对缓冲层的Al浓度以及沟道层的Zn浓度的计算、以及基于利用半导体参数分析仪得到的Id-Vd特性的评价结果而对R值的计算。
在表4中，与外延基板的表面中有无裂纹的情况一起一览示出了实验例3的各样品的、掺杂有Zn的GaN单晶自立基板(表4中记载为“GaN基板”)的位错密度、沟道层的Zn浓度以及R值。另外，在表4中还一并示出了各样品是本发明的实施例还是比较例。
【表4】
如表4所示，在掺杂有Zn的GaN单晶自立基板中的位错密度为1.0×108cm-2的样品No.3-3的HEMT元件中，沟道层的Zn浓度为6×1016cm-3，大于1×1016cm-3，R值仅为0.29。
与此相对，在掺杂有Zn的GaN单晶自立基板中的位错密度为5.0×107cm-2以下的样品No.3-1～No.3-2的HEMT元件中，沟道层的Zn浓度为1×1016cm-3以下，R值为0.70以上。即，可以断言：样品No.3-1～No.3-2的HEMT元件的电流崩塌小。
特别是在掺杂有Zn的GaN单晶自立基板中的位错密度为2.0×106cm-2的样品No.3-1的HEMT元件中，沟道层的Zn浓度减小至作为SIMS的检测下限的5×1015cm-3左右，R值为0.88。即，可以断言：样品No.3-1的HEMT元件的电流崩塌特别小。
(实验例1～3的总结)
根据上述实验例1～3的结果，可以确认以下内容。
在以1×1018cm-3以上的高浓度掺杂有Zn元素的掺杂有Zn的GaN单晶自立基板上层叠形成沟道层以及势垒层而制作HEMT元件的情况下，将自立基板的位错密度设为5.0×107cm-2以下，并且，在该自立基板上以1nm以上100nm以下的厚度形成含有AlpGa1-pN(0.7≤p≤1)的组成的缓冲层，在此基础上形成沟道层，由此能够适当地抑制Zn从自立基板向沟道层扩散。
具体而言，能够使沟道层中的Zn浓度降低至1×1016cm-3以下。而且，在这样适当地抑制了Zn的扩散的HEMT元件中，适当地抑制了电流崩塌的发生。
特别是在缓冲层的厚度为2nm以上20nm以下的情况下、或者缓冲层的Al摩尔比p为0.9以上的情况下，进一步抑制了电流崩塌的发生。
(实验例4)
在基于与实验例1同样的制作条件以及顺序而制作了掺杂有Zn的GaN单晶自立基板之后，以这样的自立基板为基底基板而制作了4种外延基板。对于此时的制作条件，除了改变缓冲层的形成温度之外均相同。更详细而言，将该缓冲层的形成温度改变为1050℃、900℃、700℃、500℃的4个等级。另外，缓冲层的厚度设为10nm。
应予说明，掺杂有Zn的GaN基板的制作条件与实验例1相同，因此，还能推测出其位错密度的程度与样品No.1-4相同。
对于得到的外延基板，进行X射线摇摆曲线测定而求出(10-20)面的半值宽度。另外，通过范德堡(van der pauw)法求出电子迁移率。
进而，利用各外延基板制作了HEMT元件。然后，针对4种外延基板和利用各外延基板而制作的HEMT元件，使用通用的样品No.4-1～No.4-4。其中，样品No.4-1的外延基板以及HEMT元件与实验例2中的样品No.2-2的外延基板以及HEMT元件分别相同。
以得到的4种HEMT元件为对象，与实验例1同样地进行：利用微分干涉显微镜的观察、基于SIMS的深度方向上的元素分析、基于由此得到的浓度分布而对缓冲层的沟道层的Zn浓度的计算、基于利用半导体参数分析仪得到的Id-Vd特性的评价结果而对R值的计算、以及通态电阻的测定。
在表5中，与缓冲层的形成温度、根据浓度分布而求出的沟道层的Zn浓度、以及外延基板的表面中有无裂纹的情况一起一览示出了实验例4的各样品的、(10-20)面的X射线摇摆曲线半值宽度、电子迁移率、R值以及通态电阻。另外，在表5中还一并示出了各样品是本发明的实施例还是比较例。
【表5】
如表5所示，无论在本实验例中制作的样品No.4-1～No.4-4的HEMT元件的哪一个HEMT元件中，沟道层的Zn浓度均减小至作为SIMS的检测下限的5×1015cm-3左右，R值均为0.70以上。即，可以断言：样品No.4-1～No.4-4的HEMT元件的电流崩塌均较小。
但是，缓冲层的形成温度越低的样品，(10-20)面的X射线摇摆曲线半值宽度的值越大，这表明：缓冲层的形成温度越低的样品，构成HEMT元件的外延基板的结晶性越差。具体而言，在缓冲层的形成温度为700℃以上的No.4-1～No.4-3的样品中，半值宽度的值为300秒以下，与此相对，在缓冲层的形成温度为500℃的No.4-4的样品中，半值宽度的值为非常大的800秒。这样的结果表明：为了得到结晶品质优异的外延基板，优选将缓冲层的形成温度设为700℃以上。
另外，缓冲层的形成温度越低的样品，电子迁移率的值越小，缓冲层的形成温度越低的样品，通态电阻的值越大。这表明：缓冲层的形成温度越低的样品，即，结晶品质越差的样品，HEMT元件的电特性越差。具体而言，在缓冲层的形成温度为700℃以上的No.4-1～No.4-3的样品中，电子迁移率的值为1300cm2V-1s-1以上，与此相对，在缓冲层的形成温度为500℃的No.4-4的样品中，电子迁移率的值为非常小的900cm2V-1s-1。另外，在No.4-1～No.4-3的样品中，通态电阻的值为10Ωmm以下，与此相对，在No.4-4的样品中，通态电阻的值为非常大的15.8Ωmm。这些结果表明：从得到不仅结晶品质优异、电特性也优异的外延基板的观点考虑，优选将缓冲层的形成温度设为700℃以上。
特别是在No.4-1～No.4-2的样品中，能够得到优异的结晶品质以及电特性，并且，R值也高达0.8以上。这意味着：通过将缓冲层的形成温度设为900℃，能够实现具有优异的结晶品质以及电特性、且电流崩塌被进一步抑制的HEMT元件。

Claims (21)

1.一种半导体元件用外延基板，其特征在于，
所述半导体元件用外延基板包括：
半绝缘性的自立基板，所述自立基板含有掺杂有Zn的GaN；
缓冲层，所述缓冲层与所述自立基板相邻；
沟道层，所述沟道层与所述缓冲层相邻；以及
势垒层，所述势垒层隔着所述沟道层而设置于所述缓冲层的相反侧，
所述缓冲层是含有AlpGa1－pN、且抑制Zn从所述自立基板向所述沟道层扩散的扩散抑制层，其中，0.7≤p≤1。
2.根据权利要求1所述的半导体元件用外延基板，其特征在于，
所述自立基板的位错密度为5.0×107cm-2以下，
所述缓冲层的厚度为1nm以上100nm以下。
3.根据权利要求2所述的半导体元件用外延基板，其特征在于，
所述沟道层中的Zn浓度为1×1016cm-3以下。
4.根据权利要求1至3中任一项所述的半导体元件用外延基板，其特征在于，
所述缓冲层含有AlpGa1-pN，其中，0.9≤p≤1。
5.根据权利要求1至4中任一项所述的半导体元件用外延基板，其特征在于，
所述缓冲层的厚度为2nm以上20nm以下。
6.根据权利要求1至5中任一项所述的半导体元件用外延基板，其特征在于，
所述沟道层含有GaN，所述势垒层含有AlGaN。
7.一种半导体元件，其特征在于，
所述半导体元件包括：
半绝缘性的自立基板，所述自立基板含有掺杂有Zn的GaN；
缓冲层，所述缓冲层与所述自立基板相邻；
沟道层，所述沟道层与所述缓冲层相邻；
势垒层，所述势垒层隔着所述沟道层而设置于所述缓冲层的相反侧；以及
栅电极、源电极和漏电极，所述栅电极、源电极和漏电极设置于所述势垒层上，
所述缓冲层是含有AlpGa1－pN、且抑制Zn从所述自立基板向所述沟道层扩散的扩散抑制层，其中，0.7≤p≤1。
8.根据权利要求7所述的半导体元件，其特征在于，
所述自立基板的位错密度为5.0×107cm-2以下，
所述缓冲层的厚度为1nm以上100nm以下。
9.根据权利要求8所述的半导体元件，其特征在于，
所述沟道层中的Zn浓度为1×1016cm-3以下。
10.根据权利要求7至9中任一项所述的半导体元件，其特征在于，
所述缓冲层含有AlpGa1-pN，其中，0.9≤p≤1。
11.根据权利要求7至10中任一项所述的半导体元件，其特征在于，
所述缓冲层的厚度为2nm以上20nm以下。
12.根据权利要求7至11中任一项所述的半导体元件，其特征在于，
所述沟道层含有GaN，所述势垒层含有AlGaN。
13.一种半导体元件用外延基板的制造方法，其是制造半导体元件用外延基板的方法，其特征在于，
所述半导体元件用外延基板的制造方法包括：
a)准备工序，在该准备工序中，准备含有掺杂有Zn的GaN的半绝缘性的自立基板；
b)缓冲层形成工序，在该缓冲层形成工序中，与所述自立基板相邻地形成缓冲层；
c)沟道层形成工序，在该沟道层形成工序中，与所述缓冲层相邻地形成沟道层；以及
d)势垒层形成工序，在该势垒层形成工序中，隔着所述沟道层而在所述缓冲层的相反侧的位置形成势垒层，
在缓冲层形成工序中，使得所述缓冲层形成为含有AlpGa1－pN、且抑制Zn从所述自立基板向所述沟道层扩散的扩散抑制层，其中，0.7≤p≤1。
14.根据权利要求13所述的半导体元件用外延基板的制造方法，其特征在于，
在所述准备工序中，准备位错密度为5.0×107cm-2以下的所述自立基板，
在所述缓冲层形成工序中，使得所述缓冲层形成为1nm以上100nm以下的厚度。
15.根据权利要求14所述的半导体元件用外延基板的制造方法，其特征在于，
在所述缓冲层形成工序中，以使得所述沟道层中的Zn浓度达到1×1016cm-3以下的方式形成所述缓冲层。
16.根据权利要求13至15中任一项所述的半导体元件用外延基板的制造方法，其特征在于，
在所述缓冲层形成工序中，由AlpGa1－pN形成所述缓冲层，其中，0.9≤p≤1。
17.根据权利要求13至16中任一项所述的半导体元件用外延基板的制造方法，其特征在于，
在所述缓冲层形成工序中，使得所述缓冲层形成为2nm以上20nm以下的厚度。
18.根据权利要求13至17中任一项所述的半导体元件用外延基板的制造方法，其特征在于，
所述沟道层由GaN形成，所述势垒层由AlGaN形成。
19.根据权利要求13至18中任一项所述的半导体元件用外延基板的制造方法，其特征在于，
通过助熔剂法而制作所述自立基板。
20.根据权利要求13至19中任一项所述的半导体元件用外延基板的制造方法，其特征在于，
所述缓冲层的形成温度为700℃以上1200℃以下。
21.根据权利要求20所述的半导体元件用外延基板的制造方法，其特征在于，
所述缓冲层的形成温度为900℃以上1200℃以下。
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