JP6705831B2 - 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の製造方法 - Google Patents

半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の製造方法 Download PDF

Info

Publication number
JP6705831B2
JP6705831B2 JP2017548758A JP2017548758A JP6705831B2 JP 6705831 B2 JP6705831 B2 JP 6705831B2 JP 2017548758 A JP2017548758 A JP 2017548758A JP 2017548758 A JP2017548758 A JP 2017548758A JP 6705831 B2 JP6705831 B2 JP 6705831B2
Authority
JP
Japan
Prior art keywords
layer
substrate
gan
buffer layer
channel layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017548758A
Other languages
English (en)
Other versions
JPWO2017077989A1 (ja
Inventor
幹也 市村
幹也 市村
宗太 前原
宗太 前原
倉岡　義孝
義孝 倉岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NGK Insulators Ltd
Original Assignee
NGK Insulators Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NGK Insulators Ltd filed Critical NGK Insulators Ltd
Priority claimed from PCT/JP2016/082370 external-priority patent/WO2017077989A1/ja
Publication of JPWO2017077989A1 publication Critical patent/JPWO2017077989A1/ja
Application granted granted Critical
Publication of JP6705831B2 publication Critical patent/JP6705831B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02389—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/301—AIII BV compounds, where A is Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C23C16/303—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B19/00—Liquid-phase epitaxial-layer growth
    • C30B19/02—Liquid-phase epitaxial-layer growth using molten solvents, e.g. flux
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C30B29/406—Gallium nitride
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/0251—Graded layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/207—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10344—Aluminium gallium nitride [AlGaN]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)

Description

本発明は、半導体素子に関し、特に、半絶縁性のＧａＮからなる自立基板を用いて構成される半導体素子に関する。
窒化物半導体は、直接遷移型の広いバンドギャップを有し、高い絶縁破壊電界、高い飽和電子速度を有することから、ＬＥＤやＬＤなどの発光デバイスや、高周波／ハイパワーの電子デバイス用半導体材料として利用されている。
窒化物電子デバイスの代表的な構造として、ＡｌＧａＮを「障壁層」、ＧａＮを「チャネル層」として積層形成した高電子移動度トランジスタ（ＨＥＭＴ）構造がある。これは、窒化物材料特有の大きな分極効果（自発分極効果とピエゾ分極効果）によりＡｌＧａＮ／ＧａＮ積層界面に高濃度の２次元電子ガスが生成するという特徴を活かしたものである。
窒化物電子デバイスは、一般的に、サファイア、ＳｉＣ、Ｓｉといった、商業的に入手の容易な異種材料下地基板を用いて作製されている。しかしながら、これら異種材料基板上にヘテロエピタキシャル成長させたＧａＮ膜中には、ＧａＮと異種材料基板との間の格子定数や熱膨張係数の差異に起因して、多数の欠陥が発生してしまうという問題がある。
一方、ＧａＮ基板上にＧａＮ膜をホモエピタキシャル成長させた場合、上述の格子定数や熱膨張係数の差異に起因する欠陥は発生せず、ＧａＮ膜は良好な結晶性を示す。
それゆえ、ＧａＮ基板上に窒化物ＨＥＭＴ構造を作製した場合、ＡｌＧａＮ／ＧａＮ積層界面に存在する２次元電子ガスの移動度が向上するので、当該構造を用いて作製するＨＥＭＴ素子（半導体素子）の特性向上が期待できる。
ただし、商業的に入手が可能である、ハイドライド気相成長法（ＨＶＰＥ法）にて作製されたＧａＮ基板は、一般的には、結晶内に取り込んだ酸素不純物のためｎ型の伝導型を呈する。導電性のＧａＮ基板は、ＨＥＭＴ素子を高電圧駆動した際に、ソース−ドレイン電極間のリーク電流経路となる。そのため、ＨＥＭＴ素子を作製するには、半絶縁性のＧａＮ基板の利用が望ましい。
半絶縁性ＧａＮ基板を実現するためには、遷移金属元素（例えばＦｅ）や２族元素（例えばＭｇ）のような深いアクセプター準位を形成する元素をＧａＮ結晶中にドーピングすることが有効と知られている。
２族元素のうち、亜鉛元素（Ｚｎ）を選択することで、高品質な半絶縁性ＧａＮ単結晶基板を実現できることが、すでに公知である（例えば、特許文献１参照）。ＧａＮ結晶中のＺｎ元素の拡散についてはすでに調査がなされており、高温雰囲気にて拡散は生じ、かつ、拡散のしやすさはＧａＮ結晶の結晶性に依存する（例えば、非特許文献４参照）。また、基板上に遷移金属元素である鉄（Ｆｅ）がドープされた高抵抗層を形成し、さらに、該高抵抗層と電子走行層との間にＦｅの取り込み効果の高い中間層を形成することにより、電子走行層へのＦｅの入り込みを防ぐ態様もすでに公知である（例えば、特許文献２参照）。
半絶縁性ＧａＮ基板上に、または、半絶縁性ＧａＮ膜付き基板上に、ＨＥＭＴ構造を作製し、諸特性を評価することはすでになされている（例えば、非特許文献１ないし非特許文献３参照）。
遷移金属元素や２族元素をドーピングしてなる半絶縁性ＧａＮ単結晶基板の上にＧａＮ膜をエピタキシャル成長させて半導体素子用のエピタキシャル基板を形成する場合、Ｆｅ、Ｍｇ、Ｚｎなどのアクセプター元素がＧａＮ膜中に拡散し、膜中において電子トラップ（electron-trap）として作用するために、電流コラプス（current collapse）現象が発生してしまうという問題がある（例えば、特許文献３参照）。特許文献３には、Ｆｅ、Ｍｇ等のアクセプター元素は拡散しやすく、それが、電流コラプスの原因になる、との旨の開示がある。
特許第５０３９８１３号公報 特開２０１３−７４２１１号公報 特開２０１０−１７１４１６号公報
Yoshinori Oshimura, Takayuki Sugiyama, Kenichiro Takeda, Motoaki Iwaya, Tetsuya Takeuchi, Satoshi Kamiyama, Isamu Akasaki, and Hiroshi Amano, "AlGaN/GaN Heterostructure Field-Effect Transistors on Fe-Doped GaN Substrates with High Breakdown Voltage", Japanese Journal of Applied Physics, vol.50 (2011), p.084102-1-p.084102-5. V. Desmaris, M. Rudzinski, N. Rorsman, P.R. Hageman, P.K. Larsen, H. Zirath, T.C. Rodle, and H.F.F. Jos, "Comparison of the DC and Microwave Performance of AlGaN/GaN HEMTs Grown on SiC by MOCVD With Fe-Doped or Unintentionally Doped GaN Buffer Layers", IEEE Transactions on Electron Devices, Vol.53, No.9, pp.2413-2417, September 2006. M. Azize, Z. Bougrioua, and P. Gibart, "Inhibition of interface pollution in AlGaN/GaN HEMT structures regrown on semi-insulating GaN templates", Journal of Crystal Growth, vol.299 (2007), p.103-p.108. T. Suzuki, J. Jun, M. Leszczynski, H. Teisseyre, S. Strite, A. Rockett, A. Pelzmann, M. Camp, and K. J. Ebeling, "Optical activation and diffusivity of ion-implanted Zn acceptors in GaN under high-pressure, high-temperature annealing", Journal of Applied Physics, Vol.84 (1998), No.2, pp.1155-1157.
本発明は上記課題に鑑みてなされたものであり、電流コラプスの発生が抑制されてなる半導体素子用のエピタキシャル基板を提供することを目的とする。
上記課題を解決するため、本発明の第１の態様は、半導体素子用エピタキシャル基板が、ＺｎがドープされたＧａＮからなり、転位密度が５．０×１０ ７ ｃｍ −２ 以下である半絶縁性の自立基板と、前記自立基板に隣接してなるバッファ層と、前記バッファ層に隣接してなるチャネル層と、前記チャネル層を挟んで前記バッファ層とは反対側に設けられてなる障壁層と、を備え、前記バッファ層が、Ａｌ濃度が５×１０ １８ ｃｍ −３ 以上１×１０ ２１ ｃｍ −３ 以下であるＡｌドープＧａＮからなり、かつ、２０ｎｍ以上２００ｎｍ以下の厚みを有する、前記自立基板から前記チャネル層へのＺｎの拡散を抑制する拡散抑制層であり、前記チャネル層におけるＺｎの濃度が１×１０ １６ ｃｍ −３ 以下である、ようにした。
本発明の第２の態様は、第１の態様に係る半導体素子用エピタキシャル基板において、前記チャネル層はＧａＮからなり、前記障壁層はＡｌＧａＮからなる、ようにした。
本発明の第３の態様は、半導体素子が、ＺｎがドープされたＧａＮからなり、転位密度が５．０×１０ ７ ｃｍ −２ 以下である半絶縁性の自立基板と、前記自立基板に隣接してなるバッファ層と、前記バッファ層に隣接してなるチャネル層と、前記チャネル層を挟んで前記バッファ層とは反対側に設けられてなる障壁層と、前記障壁層の上に設けられてなるゲート電極、ソース電極、およびドレイン電極と、を備え、前記バッファ層が、Ａｌ濃度が５×１０ １８ ｃｍ −３ 以上１×１０ ２１ ｃｍ −３ 以下であるＡｌドープＧａＮからなり、かつ、２０ｎｍ以上２００ｎｍ以下の厚みを有する、前記自立基板から前記チャネル層へのＺｎの拡散を抑制する拡散抑制層であり、前記チャネル層におけるＺｎの濃度が１×１０ １６ ｃｍ −３ 以下である、ようにした。
本発明の第４の態様は、第３の態様に係る半導体素子において、前記チャネル層はＧａＮからなり、前記障壁層はＡｌＧａＮからなる、ようにした。
本発明の第５の態様は、半導体素子用のエピタキシャル基板を製造する方法が、a)ＺｎがドープされたＧａＮからなり、転位密度が５．０×１０ ７ ｃｍ −２ 以下である半絶縁性の自立基板を用意する準備工程と、b)前記自立基板に隣接させてバッファ層を形成するバッファ層形成工程と、c)前記バッファ層に隣接させてチャネル層を形成するチャネル層形成工程と、d)前記チャネル層を挟んで前記バッファ層とは反対側の位置に障壁層を形成する障壁層形成工程と、を備え、バッファ層形成工程においては、前記バッファ層を、５×１０ １８ ｃｍ −３ 以上１×１０ ２１ ｃｍ −３ 以下のＡｌ濃度を有するＡｌドープＧａＮからなり、かつ、２０ｎｍ以上２００ｎｍ以下の厚みを有するように形成することで、前記バッファ層を、前記自立基板から前記チャネル層へのＺｎの拡散を抑制する拡散抑制層とし、これによって、前記チャネル層形成工程において形成される前記チャネル層におけるＺｎの濃度を１×１０ １６ ｃｍ −３ 以下とする、ようにした。
本発明の第６の態様は、第５の態様に係る半導体素子用エピタキシャル基板の製造方法において、前記チャネル層はＧａＮにて形成され、前記障壁層はＡｌＧａＮにて形成される、ようにした。
本発明の第７の態様は、第５または第６の態様に係る半導体素子用エピタキシャル基板の製造方法において、前記自立基板はフラックス法で作製される、ようにした。
本発明の第１ないし第７の態様によれば、半絶縁性のＧａＮ自立基板を用いつつ、電流コラプスが低減された半導体素子が実現できる。
ＨＥＭＴ素子２０の断面構造を、模式的に示す図である。 サンプルＮｏ．１−４のＨＥＭＴ素子を構成するエピタキシャル基板におけるＺｎ元素、Ａｌ元素の濃度プロファイルを示す図である。 サンプルＮｏ．１−１のＨＥＭＴ素子を構成するエピタキシャル基板におけるＺｎ元素、Ａｌ元素の濃度プロファイルを示す図である。
本明細書中に示す周期表の族番号は、１９８９年国際純正応用化学連合会（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｕｎｉｏｎ ｏｆ Ｐｕｒｅ Ａｐｐｌｉｅｄ Ｃｈｅｍｉｓｔｒｙ：ＩＵＰＡＣ）による無機化学命名法改訂版による１〜１８の族番号表示によるものであり、１３族とはアルミニウム（Ａｌ）・ガリウム（Ｇａ）・インジウム（Ｉｎ）等を指し、１４族とは、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、鉛（Ｐｂ）等を指し、１５族とは窒素（Ｎ）・リン（Ｐ）・ヒ素（Ａｓ）・アンチモン（Ｓｂ）等を指す。
＜エピタキシャル基板およびＨＥＭＴ素子の概要＞
図１は、本発明に係る半導体素子用エピタキシャル基板の一実施形態としてのエピタキシャル基板１０を含んで構成される、本発明に係る半導体素子の一実施形態としてのＨＥＭＴ素子２０の断面構造を、模式的に示す図である。
エピタキシャル基板１０は、自立基板１と、バッファ層２と、チャネル層３と、障壁層４とを備える。また、ＨＥＭＴ素子２０は、エピタキシャル基板１０の上に（障壁層４の上に）ソース電極５とドレイン電極６とゲート電極７とを設けたものである。なお、図１における各層の厚みの比率は、実際のものを反映したものではない。
自立基板１は、Ｚｎが１×１０１８ｃｍ−３以上ドープされた（０００１）面方位のＧａＮ基板であり、室温における比抵抗が１×１０２Ωｃｍ以上であって半絶縁性を呈する。また、チャネル層３へのＺｎの拡散を抑制するという観点からは、自立基板１の転位密度は５×１０７ｃｍ −２ 以下であるのが好ましい。自立基板１のサイズに特に制限はないが、ハンドリング（把持、移動など）の容易さなどを考慮すると、数百μｍ〜数ｍｍ程度の厚みを有するのが好適である。係る自立基板１は、例えば、フラックス（Ｆｌｕｘ）法によって作製することができる。
フラックス法による自立基板１の形成は、概略、耐圧容器内に水平回転自在に配置した育成容器（アルミナるつぼ）内で金属Ｇａ、金属Ｎａ、金属Ｚｎ、Ｃ（炭素）を含む融液に種基板を浸漬し、育成容器を水平回転させた状態で、窒素ガスを導入しながら育成容器内を所定温度および所定圧力を保つことによって種基板に形成されるＧａＮ単結晶を、種基板から分離することによって得られる。種基板としては、サファイア基板上にＭＯＣＶＤ法によってＧａＮ薄膜を形成してなるいわゆるテンプレート基板などを好適に用いることができる。
バッファ層２は、自立基板１の一方主面上に（隣接）形成されてなる、１０ｎｍ〜１０００ｎｍの厚みを有する層である。本実施の形態において、バッファ層２は、いわゆる８００℃未満の低温で形成されるいわゆる低温バッファ層とは異なり、チャネル層３や障壁層４の形成温度と同程度の温度で形成されるものである。
本実施の形態に係るエピタキシャル基板１０において、バッファ層２は、自立基板１にドープされてなるＺｎがエピタキシャル基板１０の作製時にチャネル層３さらにはその上方の障壁層４へと拡散することを抑制する、拡散抑制層として設けられてなる。係るバッファ層２は、１×１０１８ｃｍ−３以上５×１０２１ｃｍ−３以下の濃度でＡｌがドープされたＧａＮからなる層にて構成するのが好適な一例である。係る場合、自立基板１からチャネル層３へのＺｎの拡散が好適に抑制され、ひいては、エピタキシャル基板１０を用いて作製したＨＥＭＴ素子２０において、電流コラプスが好適に抑制される。
好ましくは、バッファ層２は、２０ｎｍ〜２００ｎｍの厚みに設けられる。また、好ましくは、バッファ層２は、５×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下の濃度でＡｌがドープされたＧａＮにて形成される。これらの場合、エピタキシャル基板１０を用いて作製したＨＥＭＴ素子２０における、電流コラプスがさらに抑制される。
なお、バッファ層２の厚みを１０００ｎｍよりも大きくすることや、バッファ層２のＡｌ濃度を５×１０２１ｃｍ−３よりも大きくすることも可能ではあるが、これらの場合、エピタキシャル基板１０の表面（障壁層４の表面）にクラックが発生する可能性がある。
また、バッファ層２の厚みを１０ｎｍよりも小さくした場合やバッファ層２のＡｌ濃度を５×１０１７ｃｍ−３よりも小さくした場合、Ｚｎの拡散を抑制する効果が十分に得られず、結果として電流コラプスが十分に抑制されないため、好ましくない。
チャネル層３は、バッファ層２の上に（隣接）形成されてなる層である。チャネル層３は、５０ｎｍ〜５０００ｎｍ程度の厚みに形成される。また、障壁層４は、チャネル層３を挟んでバッファ層２とは反対側に設けられてなる層である。障壁層４は、２ｎｍ〜４０ｎｍ程度の厚みに形成される。
障壁層４は図１に示すようにチャネル層３に隣接して形成されてもよく、この場合、両層の界面はヘテロ接合界面となる。あるいは、チャネル層３と障壁層４の間に図示しないスペーサ層が設けられてもよく、この場合、チャネル層３とスペーサ層との界面から障壁層４とスペーサ層との界面にいたる領域がヘテロ接合界面領域となる。
いずれの場合も、チャネル層３がＧａＮにて形成され、障壁層４がＡｌＧａＮ（ＡｌｘＧａ１−ｘＮ、０＜ｘ＜１）ないしＩｎＡｌＮ（ＩｎｙＡｌ１−ｙＮ、０＜ｙ＜１）にて形成されるのが好適な一例である。ただし、チャネル層３と障壁層４の組み合わせはこれに限られるものではない。
バッファ層２、チャネル層３、および、障壁層４の形成は、例えばＭＯＣＶＤ法によって実現される。ＭＯＣＶＤ法による層形成は、例えばバッファ層２がＡｌドープＧａＮにて形成され、チャネル層３がＧａＮにて形成され、障壁層４がＡｌＧａＮにて形成される場合であれば、Ｇａ、Ａｌについての有機金属（ＭＯ）原料ガス（ＴＭＧ、ＴＭＡ）と、アンモニアガスと、水素ガスと、窒素ガスとをリアクタ内に供給可能に構成されてなる公知のＭＯＣＶＤ炉を用い、リアクタ内に載置した自立基板１を所定温度に加熱しつつ、各層に対応した有機金属原料ガスとアンモニアガスとの気相反応によって生成するＧａＮ結晶やＡｌＧａＮ結晶を自立基板１上に順次に堆積させることによって行える。
ソース電極５とドレイン電極６とは、それぞれに十数ｎｍ〜百数十ｎｍ程度の厚みを有する金属電極である。ソース電極５とドレイン電極６とは、例えば、Ｔｉ／Ａｌ／Ｎｉ／Ａｕからなる多層電極として形成されるのが好適である。ソース電極５およびドレイン電極６は、障壁層４との間にオーミック性接触を有してなる。ソース電極５およびドレイン電極６は、真空蒸着法とフォトリソグラフィプロセスとにより形成されるのが好適な一例である。なお、両電極のオーミック性接触を向上させるために、電極形成後、６５０℃〜１０００℃の間の所定温度の窒素ガス雰囲気中において数十秒間の熱処理を施すのが好ましい。
ゲート電極７は、十数ｎｍ〜百数十ｎｍ程度の厚みを有する金属電極である。ゲート電極７は、例えば、Ｎｉ／Ａｕからなる多層電極として構成されるのが好適である。ゲート電極７は、障壁層４との間にショットキー性接触を有してなる。ゲート電極７は、真空蒸着法とフォトリソグラフィプロセスとにより形成されるのが好適な一例である。
＜エピタキシャル基板およびＨＥＭＴ素子の作製方法＞
（自立基板の作製）
まず、フラックス法による自立基板１の作製手順について説明する。
初めに、作製したい自立基板１の直径と同程度の直径を有するｃ面サファイア基板を用意し、その表面に、４５０℃〜７５０℃の温度にてＧａＮ低温バッファ層を１０ｎｍ〜５０ｎｍ程度の厚みに成膜し、その後、厚さ１μｍ〜１０μｍ程度のＧａＮ薄膜を１０００℃〜１２００℃の温度にてＭＯＣＶＤ法により成膜し、種基板として利用可能なＭＯＣＶＤ−ＧａＮテンプレートを得る。
次に、得られたＭＯＣＶＤ−ＧａＮテンプレートを種基板として、Ｎａフラックス法を用いてＺｎドープＧａＮ単結晶層を形成する。
具体的には、まず、アルミナるつぼ内にＭＯＣＶＤ−ＧａＮテンプレートを載置し、続いて、該アルミナるつぼ内に、金属Ｇａを１０ｇ〜６０ｇ、金属Ｎａを１５ｇ〜９０ｇ、金属Ｚｎを０．１ｇ〜５ｇ、Ｃを１０ｍｇ〜５００ｍｇ、それぞれ充填する。
係るアルミナるつぼを加熱炉に入れ、炉内温度を８００℃〜９５０℃とし、炉内圧力を３ＭＰａ〜５ＭＰａとして、２０時間〜４００時間程度加熱し、その後、室温まで冷却する。冷却終了後、アルミナるつぼを炉内から取り出す。以上の手順により、ＭＯＣＶＤ−ＧａＮテンプレートの表面に、褐色のＧａＮの単結晶層が３００μｍ〜３０００μｍの厚さで堆積する。
このようにして得られたＧａＮ単結晶層を、ダイヤモンド砥粒を用いて研磨し、その表面を平坦化させる。これにより、ＭＯＣＶＤ−ＧａＮテンプレートの上にＧａＮ単結晶層が形成されたＦｌｕｘ−ＧａＮテンプレートが得られる。ただし、研磨は、Ｆｌｕｘ−ＧａＮテンプレートにおける窒化物層の総厚が最終的に得たい自立基板１の狙いの厚みよりも十分に大きい値に保たれる範囲で行う。
次いで、レーザーリフトオフ法により、種基板の側からレーザー光を０．１ｍｍ／秒〜１００ｍｍ／秒の走査速度で走査しつつ照射することによって、Ｆｌｕｘ−ＧａＮテンプレートから種基板を分離する。レーザー光としては、例えば、波長３５５ｎｍのＮｄ：ＹＡＧの３次高調波を用いるのが好適である。係る場合、パルス幅は１ｎｓ〜１０００ｎｓ、パルス周期は１ｋＨｚ〜２００ｋＨｚ程度であればよい。照射に際しては、レーザー光を適宜に集光して、光密度を調整するのが好ましい。また、レーザー光の照射は、Ｆｌｕｘ−ＧａＮテンプレートを種基板と反対側から３０℃〜６００℃程度の温度で加熱しつつ行うのが好ましい。
種基板を分離した後、得られた積層構造体の種基板から剥離された側の面を研磨処理する。これにより、Ｚｎが１×１０１８ｃｍ−３以上の濃度でドープされたＧａＮからなる自立基板（ＺｎドープＧａＮ単結晶自立基板）１が得られる。
なお、自立基板１の転位密度の制御は、Ｆｌｕｘ−ＧａＮテンプレートにおいて形成するＺｎドープＧａＮ単結晶層の厚みを違えることによって行える。これは、ＺｎドープＧａＮ単結晶層を厚く形成するほど、その上部に転位密度の低い領域が形成されることを利用している。従って、ＺｎドープＧａＮ単結晶層の形成厚みとレーザーリフトオフ後の研磨量とを適宜に定めることで、上述したような、転位密度が５×１０７ｃｍ −２ 以下の自立基板１を得ることも可能となっている。
（エピタキシャル基板の作製）
続いて、ＭＯＣＶＤ法によるエピタキシャル基板１０の作製について説明する。エピタキシャル基板１０は、自立基板１をＭＯＣＶＤ炉のリアクタ内に設けられたサセプタ上に載置した状態で、下記の条件にてバッファ層２、チャネル層３、および障壁層４をこの順にて積層形成することで得られる。なお、形成温度とはサセプタ加熱温度を意味する。
なお、本実施の形態において、１５族／１３族ガス比とは、１３族（Ｇａ、Ａｌ、Ｉｎ）原料であるＴＭＧ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、およびＴＭＩ（トリメチルインジウム）の総供給量に対する１５族（Ｎ）原料であるアンモニアの供給量の比（モル比）である。また、障壁層４をＡｌＧａＮにて形成する場合のＡｌ原料ガス／１３族原料ガス比とは、Ａｌ原料の供給量の１３族（Ｇａ、Ａｌ）原料全体の供給量に対する比（モル比）であり、障壁層４をＩｎＡｌＮにて形成する場合のＩｎ原料ガス／１３族原料ガス比とは、Ｉｎ原料の供給量の１３族（Ｉｎ、Ａｌ）原料全体の供給量に対する比（モル比）である。ともに、所望する障壁層４の組成（Ａｌモル比ｘもしくはＩｎ組成比ｙ）に応じて定められる。
バッファ層２：
形成温度＝９００℃〜１２００℃；
リアクタ内圧力＝５ｋＰａ〜３０ｋＰａ；
キャリアガス＝水素；
１５族／１３族ガス比＝５０００〜２００００；
Ａｌ原料ガス／１３族原料ガス比＝０．００００２〜０．１。
チャネル層３：
形成温度＝１０００℃〜１２００℃；
リアクタ内圧力＝１５ｋＰａ〜１０５ｋＰａ；
キャリアガス＝水素；
１５族／１３族ガス比＝１０００〜１００００。
障壁層４（ＡｌＧａＮにて形成する場合）：
形成温度＝１０００℃〜１２００℃；
リアクタ内圧力＝１ｋＰａ〜３０ｋＰａ；
１５族／１３族ガス比＝５０００〜２００００；
キャリアガス＝水素；
Ａｌ原料ガス／１３族原料ガス比＝０．１〜０．４。
障壁層４（ＩｎＡｌＮにて形成する場合）：
形成温度＝７００℃〜９００℃；
リアクタ内圧力＝１ｋＰａ〜３０ｋＰａ；
１５族／１３族ガス比＝２０００〜２００００；
キャリアガス＝窒素；
Ｉｎ原料ガス／１３族原料ガス比＝０．１〜０．９。
（ＨＥＭＴ素子の作製）
エピタキシャル基板１０を用いたＨＥＭＴ素子２０の作製は、公知の技術を適用することで実現可能である。
例えば、フォトリソグラフィプロセスとＲＩＥ（Reactive Ion Etching）法を用いて個々の素子の境界となる部位を５０ｎｍ〜１０００ｎｍ程度までエッチングで除去する素子分離処理を行った後、エピタキシャル基板１０の表面（障壁層４の表面）に厚さ５０ｎｍ〜５００ｎｍのＳｉＯ２膜を形成し、続いてフォトリソグラフィを用いてソース電極５およびドレイン電極６の形成予定箇所のＳｉＯ２膜をエッチング除去することで、ＳｉＯ２パターン層を得る。
次いで、真空蒸着法とフォトリソグラフィプロセスとを用い、ソース電極５およびドレイン電極６の形成予定箇所にＴｉ／Ａｌ／Ｎｉ／Ａｕからなる金属パターンを形成することで、ソース電極５およびドレイン電極６を形成する。それぞれの金属層の厚みは、順に５ｎｍ〜５０ｎｍ、４０ｎｍ〜４００ｎｍ、４ｎｍ〜４０ｎｍ、および、２０ｎｍ〜２００ｎｍとするのが好適である。
その後、ソース電極５およびドレイン電極６のオーミック性を良好なものにするために、６００℃〜１０００℃の窒素ガス雰囲気中にて１０秒間〜１０００秒間の熱処理を施す。
続いて、フォトリソグラフィプロセスを用いて、ＳｉＯ２パターン層から、ゲート電極７の形成予定箇所のＳｉＯ２膜を除去する。
さらに真空蒸着法とフォトリソグラフィプロセスとを用いて、ゲート電極７の形成予定箇所に、Ｎｉ／Ａｕからなるショットキー性金属パターンを形成することで、ゲート電極７を形成する。それぞれの金属層の厚みは、４ｎｍ〜４０ｎｍ、および、２０ｎｍ〜２００ｎｍとするのが好適である。
以上のプロセスにより、ＨＥＭＴ素子２０が得られる。
（バッファ層の効果）
上述のように、本実施の形態に係るＨＥＭＴ素子２０においては、自立基板１が、１×１０１８ｃｍ−３以上の濃度でＺｎがドープされたＧａＮからなるとともに、バッファ層２が、エピタキシャル基板１０の作製時にＺｎが自立基板１からチャネル層３へと拡散することを防止する拡散抑制層として機能するべく設けられてなる。より具体的には、バッファ層２は、１×１０１８ｃｍ−３以上５×１０２１ｃｍ−３以下の濃度でＡｌがドープされたＧａＮ層である。
仮に、上述のような濃度条件でＡｌがバッファ層２にドープされていない場合、Ｚｎがバッファ層２からチャネル層３さらには障壁層４に拡散する。この場合、アクセプター元素として機能するＺｎが電子トラップとして働くために、ＨＥＭＴ素子２０において電流コラプス現象が生じる。
しかしながら、本実施の形態に係るＨＥＭＴ素子２０においては、上述の濃度条件をみたしてＡｌがドープされたＧａＮ層にてバッファ層２が形成されてなることによって、自立基板１からのＺｎの拡散が好適に抑制された結果として、電流コラプスの発生が好適に抑制されてなる。より具体的には、チャネル層におけるＺｎの濃度が１×１０１６ｃｍ−３以下であれば、ＨＥＭＴ素子２０における電流コラプスの発生は好適に抑制される。
以上、説明したように、本実施の形態によれば、半絶縁性のＧａＮ自立基板を用いつつ、電流コラプスの発生が抑制されてなる半導体素子を、得ることができる。
（実験例１）
ＺｎドープＧａＮ単結晶自立基板を作製した後、係る自立基板を下地基板として、バッファ層の厚みを違えたほかは同一の条件にて７種類のエピタキシャル基板を作製した。さらに、それぞれのエピタキシャル基板を用いてＨＥＭＴ素子を作製した。以降においては、７種類のエピタキシャル基板とそれぞれを用いて作製したＨＥＭＴ素子とに対し、共通のサンプルＮｏ．１−１〜Ｎｏ．１−７を用いる。
［フラックス法によるＺｎドープＧａＮ単結晶基板の作製］
直径２インチ、厚さ０．４３ｍｍのｃ面サファイア基板の表面に、５５０℃にてＧａＮ低温バッファ層を３０ｎｍ成膜し、その後、厚さ３μｍのＧａＮ薄膜を１０５０℃にてＭＯＣＶＤ法により成膜し、種基板として利用可能なＭＯＣＶＤ−ＧａＮテンプレートを得た。
得られたＭＯＣＶＤ−ＧａＮテンプレートを種基板として、Ｎａフラックス法を用いてＺｎドープＧａＮ単結晶層を形成した。
具体的には、まず、アルミナるつぼ内にＭＯＣＶＤ−ＧａＮテンプレートを載置し、続いて、該アルミナるつぼ内に、金属Ｇａを３０ｇ、金属Ｎａを４５ｇ、金属亜鉛を１ｇ、炭素を１００ｍｇ、それぞれ充填した。係るアルミナるつぼを加熱炉に入れ、炉内温度を８５０℃とし、炉内圧力を４．５ＭＰａとして、約１００時間加熱し、その後、室温まで冷却した。冷却終了後、アルミナるつぼを炉内から取り出すと、ＭＯＣＶＤ−ＧａＮテンプレートの表面には、褐色のＧａＮの単結晶層が約１０００μｍの厚さで堆積していた。
このようにして得られたＧａＮ単結晶層を、ダイヤモンド砥粒を用いて研磨し、その表面を平坦化させるとともに、下地基板の上に形成された窒化物層の総厚が９００μｍとなるようにした。これにより、ＭＯＣＶＤ−ＧａＮテンプレートの上にＧａＮ単結晶層が形成されたＦｌｕｘ−ＧａＮテンプレートが得られた。なお、係るＦｌｕｘ−ＧａＮテンプレートを肉眼視したところ、クラックは確認されなかった。
次いで、レーザーリフトオフ法により、種基板の側からレーザー光を３０ｍｍ／秒の走査速度で走査しつつ照射することによって、Ｆｌｕｘ−ＧａＮテンプレートから種基板を分離した。レーザー光としては、波長３５５ｎｍのＮｄ：ＹＡＧの３次高調波を用いた。パルス幅は約３０ｎｓ、パルス周期は約５０ｋＨｚとした。照射に際しては、レーザー光を集光して約２０μｍ径の円形状ビームとすることにより、光密度が１．０Ｊ／ｃｍ程度となるようにした。また、レーザー光の照射は、Ｆｌｕｘ−ＧａＮテンプレートを種基板と反対側から５０℃前後の温度で加熱しつつ行った。
種基板を分離した後、得られた積層構造体の種基板から剥離された側の面を研磨処理することで、総厚４３０μｍのＺｎドープＧａＮ自立基板を得た。
得られたＺｎドープＧａＮ基板の結晶性を、Ｘ線ロッキングカーブを用いて評価した。（０００２）面反射の半値幅は１２０秒、（１０−１２）面反射の半値幅は１５０秒と良好な結晶性を示した。
［ＭＯＣＶＤ法によるエピタキシャル基板の作製］
続いて、ＭＯＣＶＤ法によって、エピタキシャル基板を作製した。具体的には、以下の条件に従って、バッファ層としてのＡｌドープＧａＮ層、チャネル層としてのＧａＮ層、障壁層としてのＡｌＧａＮ層を、それぞれのＺｎドープＧａＮ基板上にこの順に積層形成した。なお、以下において、１５族／１３族ガス比とは、１３族（Ｇａ、Ａｌ）原料の供給量に対する１５族（Ｎ）原料の供給量の比（モル比）である。
ＡｌドープＧａＮバッファ層：
形成温度＝１０５０℃；
リアクタ内圧力＝５ｋＰａ；
１５族／１３族ガス比＝１５０００；
Ａｌ原料ガス／１３族原料ガス比＝０．００１；
厚み＝０、１０、２０、１００、２００、１０００、または２０００ｎｍ。
ＧａＮチャネル層：
形成温度＝１０５０℃；
リアクタ内圧力＝１００ｋＰａ；
１５族／１３族ガス比＝２０００；
厚み＝１０００ｎｍ。
ＡｌＧａＮ障壁層：
形成温度＝１０５０℃；
リアクタ内圧力＝５ｋＰａ；
１５族／１３族ガス比＝１２０００；
Ａｌ原料ガス／１３族ガス比＝０．２５；
厚み＝２５ｎｍ。
なお、厚みが０ｎｍのＡｌドープＧａＮバッファ層のエピタキシャル基板とはつまり、ＡｌドープＧａＮバッファ層を形成することなくＺｎドープＧａＮ基板上に直ちにＧａＮチャネル層を形成したエピタキシャル基板である。また、ＡｌドープＧａＮバッファ層の形成条件は、バッファ層中のＡｌ濃度が５×１０１９ｃｍ−３となることを想定したものである。
上述の条件によって各層が順次に形成された後、サセプタ温度を室温付近まで降温し、リアクタ内を大気圧に復帰させた後、作製されたエピタキシャル基板を取り出した。
［ＨＥＭＴ素子の作製］
次に、それぞれのエピタキシャル基板を用いてＨＥＭＴ素子を作製した。なお、ＨＥＭＴ素子は、ゲート幅が１００μｍ、ソース−ゲート間隔が１μｍ、ゲート−ドレイン間隔が４μｍ、ゲート長が１μｍとなるように設計した。
まず、フォトリソグラフィプロセスとＲＩＥ法を用いて各素子の境界となる部位を深さ１００ｎｍ程度までエッチング除去した。
次に、エピタキシャル基板上に厚さ１００ｎｍのＳｉＯ２膜を形成し、続いてフォトリソグラフィを用いてソース電極、ドレイン電極の形成予定箇所のＳｉＯ２膜をエッチング除去することで、ＳｉＯ２パターン層を得た。
次いで、真空蒸着法とフォトリソグラフィプロセスとを用い、ソース電極、ドレイン電極の形成予定箇所にＴｉ／Ａｌ／Ｎｉ／Ａｕ（それぞれの膜厚は２５／２００／２０／１００ｎｍ）からなる金属パターンを形成することで、ソース電極およびドレイン電極を形成した。次いで、ソース電極およびドレイン電極のオーミック性を良好なものにするために、８２５℃の窒素ガス雰囲気中にて３０秒間の熱処理を施した。
その後、フォトリソグラフィプロセスを用いて、ＳｉＯ２パターン層から、ゲート電極の形成予定箇所のＳｉＯ２膜を除去した。
さらに真空蒸着法とフォトリソグラフィプロセスとを用いて、ゲート電極の形成予定箇所に、Ｎｉ／Ａｕ（それぞれの膜厚は２０／１００ｎｍ）からなるショットキー性金属パターンを形成することで、ゲート電極を形成した。
以上のプロセスにより、７種類のＨＥＭＴ素子が得られた。これらを微分干渉顕微鏡で観察したところ、サンプルＮｏ．１−７のＨＥＭＴ素子についてのみ、エピタキシャル基板の表面（つまりは障壁層の表面）にクラックが生じていることが確認された。
［ＨＥＭＴ素子のＳＴＥＭ評価］
サンプルＮｏ．１−４のＨＥＭＴ素子について、ＳＴＥＭ（走査型透過電子顕微鏡）観察し、係る観察結果に基づいてＺｎドープＧａＮ基板の貫通転位密度を求めたところ、２×１０６ｃｍ−２であった。同条件で作製した、他のサンプルのＺｎドープＧａＮ基板の転位密度についても、サンプルＮｏ．１−４と同程度と見積もられる。
なお、貫通転位密度は、自立基板を複数視野において観察したときの、それぞれの視野において確認される転位の個数に基づいて、算出した。
［ＨＥＭＴ素子のＳＩＭＳ評価］
それぞれのＨＥＭＴ素子について、ＳＩＭＳ（二次イオン質量分析法）によりエピタキシャル基板における深さ方向の元素分析を行い、Ｚｎ元素とＡｌ元素の濃度プロファイルを得た。
図２は、サンプルＮｏ．１−４のＨＥＭＴ素子を構成するエピタキシャル基板におけるＺｎ元素、Ａｌ元素の濃度プロファイルを示す図である。図３は、サンプルＮｏ．１−１のＨＥＭＴ素子を構成するエピタキシャル基板におけるＺｎ元素、Ａｌ元素の濃度プロファイルを示す図である。
図２の濃度プロファイルからは、以下のことがわかる。
（１）ＧａＮ基板にはＺｎ元素が高濃度（１×１０１９ｃｍ−３）にドープされている。
（２）ＡｌドープＧａＮバッファ層のＡｌ濃度は５×１０１９ｃｍ−３である。
（３）バッファ層とＧａＮ基板の界面から基板側では高濃度に存在しているＺｎ元素の濃度が、バッファ層内で急速に減少し、さらにはチャネル層内においても徐々に減少し、ＳＩＭＳ測定におけるＺｎの検出下限である（バックグラウンドレベルである）５×１０１５ｃｍ−３にまで達している。
なお、これら（１）〜（３）の事項は、サンプルＮｏ．１−２のＨＥＭＴ素子におけるチャネル層でのＺｎ元素の濃度値の下限値が８×１０１５ｃｍ−３であったことを除き、サンプルＮｏ．１−２〜Ｎｏ．１−６のＨＥＭＴ素子において同様であった。このことは、サンプルＮｏ．１−２〜Ｎｏ．１−６のＨＥＭＴ素子においては、ＧａＮ基板にドープされていたＺｎ元素がチャネル層に拡散することが、抑制されているということを意味する。
一方、図３の濃度プロファイルからは、以下のことがわかる。
（４）ＧａＮ基板にはＺｎ元素が高濃度（１×１０１９ｃｍ−３）にドープされている。
（５）Ｚｎ元素は、チャネル層内で徐々に減少しているものの、その度合いはサンプルＮｏ．１−４のＨＥＭＴ素子に比して緩やかであり、障壁層近傍においても、サンプルＮｏ．１−４のＨＥＭＴ素子より１オーダー以上も大きい８×１０１６ｃｍ−３以上の濃度でＺｎ元素が存在する。
これら（４）〜（５）の事項は、サンプルＮｏ．１−１のＨＥＭＴ素子においてはＧａＮ基板にドープされていたＺｎ元素がチャネル層に拡散しているということを意味する。
以上の結果は、ＺｎドープＧａＮ基板とチャネル層との間にＡｌドープＧａＮバッファ層を設けることで、基板からチャネル層へのＺｎの拡散が抑制されること、すなわち、ＡｌドープＧａＮバッファ層が拡散抑制層として機能することを意味している。
［ＨＥＭＴ素子の電気特性評価］
半導体パラメーターアナライザーを用いて、サンプルＮｏ．１−１〜Ｎｏ．１−６のＨＥＭＴ素子のドレイン電流ドレイン電圧特性（Ｉｄ−Ｖｄ特性）をＤＣモードおよびパルスモード（静止ドレインバイアスＶｄｑ＝３０Ｖ、静止ゲートバイアスＶｇｑ＝−５Ｖ）にて評価した。ピンチオフ（pinch-off）の閾値電圧はＶｇ＝−３Ｖであった。
電流コラプスを評価するための指標として、ドレイン電圧Ｖｄ＝５Ｖ、ゲート電圧Ｖｇ＝２Ｖ印加時のＤＣモードに於けるドレイン電流ＩｄＤＣと、パルスモードに於けるドレイン電流Ｉｄｐｕｌｓｅの比Ｒ（＝Ｉｄｐｕｌｓｅ／ＩｄＤＣ、０≦Ｒ≦１）を採用することとし、各ＨＥＭＴ素子についてこれを求めた。なお、係るＲ値が０．７以上であれば、当該ＨＥＭＴ素子は電流コラプスが小さいと判定できる。
表１に、実験例１のそれぞれのサンプルについての、濃度プロファイルから求めたバッファ層のＡｌ濃度およびチャネル層のＺｎ濃度と、Ｒ値とを、バッファ層の厚みと、エピタキシャル基板の表面におけるクラック（表１においては「膜クラック」と記載、以下の実験例においても同様）の有無とともに、一覧にして示す。なお、Ａｌ濃度およびＺｎ濃度は、対象となる層の厚み方向中央部分での値とした（以降の実験例においても同様）。また、表１には、各サンプルが本発明の実施例と比較例のいずれに該当するかについても併せて示している。
Figure 0006705831
表１に示すように、バッファ層を有していないサンプルＮｏ．１−１のＨＥＭＴ素子においては、チャネル層のＺｎ濃度が８×１０１６ｃｍ−３と１×１０１６ｃｍ−３よりも大きく、Ｒ値は０．２５に留まっていた。
これに対して、バッファ層の厚みが１０ｎｍ〜１０００ｎｍであるサンプルＮｏ．１−２〜Ｎｏ．１−６のＨＥＭＴ素子においては、チャネル層のＺｎ濃度が１×１０１６ｃｍ−３以下となり、Ｒ値が０．７０以上となった。すなわち、サンプルＮｏ．１−２〜Ｎｏ．１−６のＨＥＭＴ素子は電流コラプスが小さいといえる。
特に、バッファ層の厚みが２０ｎｍ〜２００ｎｍであるサンプルＮｏ．１−３〜Ｎｏ．１−５のＨＥＭＴ素子においては、チャネル層のＺｎ濃度がＳＩＭＳにおける検出下限である５×１０１５ｃｍ−３程度にまで小さくなり、Ｒ値が０．８０以上となった。なお、表１においてＢ．Ｇ．Ｌとは、Ｚｎ濃度がバックグラウンドレベルであることを意味する（表２、表３においても同様）。すなわち、サンプルＮｏ．１−３〜Ｎｏ．１−５のＨＥＭＴ素子は電流コラプスが特に小さいといえる。
（実験例２）
実験例１と同様の作製条件および手順でＺｎドープＧａＮ単結晶自立基板を作製した後、係る自立基板を下地基板として、７種類のエピタキシャル基板を作製した。その際の作製条件は、Ａｌ濃度が相異なるように、ＡｌドープＧａＮバッファ層を形成する際のＡｌ原料ガス／１３族原料ガス比を違えたほかは、同一とした。より詳細には、当該バッファ層を形成する際のＡｌ原料ガス／１３族原料ガス比は、０．００００１、０．００００２、０．０００１、０．００１、０．０２、０．１、０．２の７水準に違えた。また、バッファ層の厚みは１００ｎｍとした。
なお、ＺｎドープＧａＮ基板の作製条件は実験例１と同じであることから、その転位密度は、サンプルＮｏ．１−４と同程度と見積もられる。
さらに、それぞれのエピタキシャル基板を用いてＨＥＭＴ素子を作製した。以降においては、７種類のエピタキシャル基板とそれぞれを用いて作製したＨＥＭＴ素子とに対し、共通のサンプルＮｏ．２−１〜Ｎｏ．２−７を用いる。ただし、サンプルＮｏ．２−４のエピタキシャル基板およびＨＥＭＴ素子は、実験例１におけるサンプルＮｏ．１−４のエピタキシャル基板およびＨＥＭＴ素子とそれぞれ同じものである。
得られた７種類のＨＥＭＴ素子を対象に、実験例１と同様に、微分干渉顕微鏡による観察と、ＳＩＭＳによる深さ方向の元素分析と、これによって得られる濃度プロファイルに基づくバッファ層のＡｌ濃度およびチャネル層のＺｎ濃度の算出と、半導体パラメーターアナライザーを用いたＩｄ−Ｖｄ特性の評価結果に基づくＲ値の算出とを行った。ただし、微分干渉顕微鏡による観察の結果、エピタキシャル基板の表面（つまりは障壁層の表面）にクラックが生じていることが確認されたサンプルＮｏ．２−７のＨＥＭＴ素子については、Ｚｎ濃度の算出と、Ｉｄ−Ｖｄ特性の評価およびＲ値の算出は行わなかった。
表２に、実験例２のそれぞれのサンプルについての、バッファ層のＡｌ濃度およびチャネル層のＺｎ濃度と、Ｒ値とを、バッファ層の厚みと、エピタキシャル基板の表面におけるクラックの有無とともに、一覧にして示す。また、表２には、各サンプルが本発明の実施例と比較例のいずれに該当するかについても併せて示している。
Figure 0006705831
表２に示すように、バッファ層におけるＡｌ濃度が５．０×１０１７ｃｍ−３であるサンプルＮｏ．２−１のＨＥＭＴ素子においては、チャネル層のＺｎ濃度が７×１０１６ｃｍ−３と１×１０１６ｃｍ−３よりも大きく、Ｒ値は０．４０に留まっていた。
これに対して、バッファ層におけるＡｌ濃度が１．０×１０１８ｃｍ−３〜５．０×１０２１ｃｍ−３であるサンプルＮｏ．２−２〜Ｎｏ．２−６のＨＥＭＴ素子においては、チャネル層のＺｎ濃度が１×１０１６ｃｍ−３以下となり、Ｒ値が０．７０以上となった。すなわち、サンプルＮｏ．２−２〜Ｎｏ．２−６のＨＥＭＴ素子は電流コラプスが小さいといえる。
特に、バッファ層におけるＡｌ濃度が５．０×１０１８ｃｍ−３〜１．０×１０２１ｃｍ−３であるサンプルＮｏ．２−３〜Ｎｏ．２−５のＨＥＭＴ素子においては、チャネル層のＺｎ濃度がＳＩＭＳにおける検出下限である５×１０１５ｃｍ−３程度にまで小さくなり、Ｒ値が０．８５以上となった。すなわち、サンプルＮｏ．２−３〜Ｎｏ．２−５のＨＥＭＴ素子は電流コラプスが特に小さいといえる。
（実験例３）
実験例１と同様の手順でＺｎドープＧａＮ単結晶自立基板を作製した後、係る自立基板を下地基板として、３種類のエピタキシャル基板を作製し、それぞれのエピタキシャル基板を用いてＨＥＭＴ素子を作製した。
ただし、それぞれのＺｎドープＧａＮ単結晶自立基板の作製に際しては、ＭＯＣＶＤ−ＧａＮテンプレートの表面に形成されるＧａＮの単結晶層の厚みが異なるものとなるよう、フラックス法によるＧａＮの単結晶層の形成に際して、育成時間を違えた。これは、転位密度の異なるＺｎドープＧａＮ単結晶自立基板を得ることを意図している。より詳細には、８５０℃での加熱保持時間を、１００時間、７０時間、４０時間の３水準に違えることにより、ＧａＮ単結晶層の厚みを１０００μｍ、６００μｍ、２００μｍの３水準に違えた。
エピタキシャル基板およびＨＥＭＴ素子の作製条件は、サンプルＮｏ．１−４に係るエピタキシャル基板を作製する場合と同じとした。例えば、ＡｌドープＧａＮバッファ層を形成する際には、Ａｌ濃度が５．０×１０１９ｃｍ−３となるようＡｌ原料ガス／１３族原料ガス比は０．００１とし、当該バッファ層の厚みは１００ｎｍとした。
以降においては、３種類のエピタキシャル基板とそれぞれを用いて作製したＨＥＭＴ素子とに対し、共通のサンプルＮｏ．３−１〜Ｎｏ．３−３を用いる。ただし、サンプルＮｏ．３−１のエピタキシャル基板およびＨＥＭＴ素子は、実験例１におけるサンプルＮｏ．１−４のエピタキシャル基板およびＨＥＭＴ素子とそれぞれ同じものである。
得られた３種類のＨＥＭＴ素子を対象に、実験例１と同様に、微分干渉顕微鏡による観察と、ＳＴＥＭ観察結果に基づくＺｎドープＧａＮ基板の貫通転位密度の評価と、ＳＩＭＳによる深さ方向の元素分析と、これによって得られる濃度プロファイルに基づくバッファ層のＡｌ濃度およびチャネル層のＺｎ濃度の算出と、半導体パラメーターアナライザーを用いたＩｄ−Ｖｄ特性の評価結果に基づくＲ値の算出とを行った。
表３に、実験例３のそれぞれのサンプルについての、ＺｎドープＧａＮ単結晶自立基板（表３においては「ＧａＮ基板」と記載）の転位密度と、チャネル層のＺｎ濃度と、Ｒ値とを、エピタキシャル基板の表面におけるクラックの有無とともに、一覧にして示す。また、表３には、各サンプルが本発明の実施例と比較例のいずれに該当するかについても併せて示している。
Figure 0006705831
表３に示すように、ＺｎドープＧａＮ単結晶自立基板における転位密度が１．０×１０８ｃｍ−２であるサンプルＮｏ．３−３のＨＥＭＴ素子においては、チャネル層のＺｎ濃度が９×１０１６ｃｍ−３と１×１０１６ｃｍ−３よりも大きく、Ｒ値は０．２２に留まっていた。
これに対して、ＺｎドープＧａＮ単結晶自立基板における転位密度が５．０×１０７ｃｍ−２以下であるサンプルＮｏ．３−１〜Ｎｏ．３−２のＨＥＭＴ素子においては、チャネル層のＺｎ濃度が１×１０１６ｃｍ−３以下となり、Ｒ値が０．７０以上となった。すなわち、サンプルＮｏ．３−１〜Ｎｏ．３−２のＨＥＭＴ素子は電流コラプスが小さいといえる。
特に、ＺｎドープＧａＮ単結晶自立基板における転位密度が２．０×１０６ｃｍ−２であるサンプルＮｏ．３−１のＨＥＭＴ素子においては、チャネル層のＺｎ濃度がＳＩＭＳにおける検出下限である５×１０１５ｃｍ−３程度にまで小さくなり、Ｒ値が０．９０となった。すなわち、サンプルＮｏ．３−１のＨＥＭＴ素子は、電流コラプスが特に小さいといえる。
（実験例１〜３のまとめ）
上述した実験例１〜３の結果からは、以下のことが確認される。
Ｚｎ元素が１×１０１８ｃｍ−３以上という高濃度にドープされたＺｎドープＧａＮ単結晶自立基板の上に、チャネル層および障壁層を積層形成することによってＨＥＭＴ素子を作製する場合において、自立基板の転位密度を５．０×１０７ｃｍ−２以下とし、かつ、当該自立基板の上に、Ａｌ濃度が１×１０１８ｃｍ−３以上５×１０２１ｃｍ−３以下であるＡｌドープＧａＮバッファ層を１０ｎｍ以上１０００ｎｍ以下の厚みで形成したうえで、チャネル層を形成することで、自立基板からチャネル層へのＺｎの拡散を好適に抑制することができる。
具体的には、チャネル層におけるＺｎ濃度を１×１０１６ｃｍ―３以下に低減することができる。そして、このようにＺｎの拡散が好適に抑制されたＨＥＭＴ素子においては、電流コラプスの発生が好適に抑制される。
特に、バッファ層の厚みが２０ｎｍ以上２００ｎｍ以下である場合、あるいは、バッファ層のＡｌ濃度が５×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下の場合、電流コラプスの発生がさらに抑制される。

Claims (7)

  1. ＺｎがドープされたＧａＮからなり、転位密度が５．０×１０ ７ ｃｍ −２ 以下である半絶縁性の自立基板と、
    前記自立基板に隣接してなるバッファ層と、
    前記バッファ層に隣接してなるチャネル層と、
    前記チャネル層を挟んで前記バッファ層とは反対側に設けられてなる障壁層と、
    を備え、
    前記バッファ層が、Ａｌ濃度が５×１０ １８ ｃｍ −３ 以上１×１０ ２１ ｃｍ −３ 以下であるＡｌドープＧａＮからなり、かつ、２０ｎｍ以上２００ｎｍ以下の厚みを有する、前記自立基板から前記チャネル層へのＺｎの拡散を抑制する拡散抑制層であり、
    前記チャネル層におけるＺｎの濃度が１×１０ １６ ｃｍ −３ 以下である、
    ことを特徴とする、半導体素子用エピタキシャル基板。
  2. 請求項１に記載の半導体素子用エピタキシャル基板であって、
    前記チャネル層はＧａＮからなり、前記障壁層はＡｌＧａＮからなる、
    ことを特徴とする半導体素子用エピタキシャル基板。
  3. ＺｎがドープされたＧａＮからなり、転位密度が５．０×１０ ７ ｃｍ −２ 以下である半絶縁性の自立基板と、
    前記自立基板に隣接してなるバッファ層と、
    前記バッファ層に隣接してなるチャネル層と、
    前記チャネル層を挟んで前記バッファ層とは反対側に設けられてなる障壁層と、
    前記障壁層の上に設けられてなるゲート電極、ソース電極、およびドレイン電極と、
    を備え、
    前記バッファ層が、Ａｌ濃度が５×１０ １８ ｃｍ −３ 以上１×１０ ２１ ｃｍ −３ 以下であるＡｌドープＧａＮからなり、かつ、２０ｎｍ以上２００ｎｍ以下の厚みを有する、前記自立基板から前記チャネル層へのＺｎの拡散を抑制する拡散抑制層であり、
    前記チャネル層におけるＺｎの濃度が１×１０ １６ ｃｍ −３ 以下である、
    ことを特徴とする、半導体素子。
  4. 請求項３に記載の半導体素子であって、
    前記チャネル層はＧａＮからなり、前記障壁層はＡｌＧａＮからなる、
    ことを特徴とする半導体素子。
  5. 半導体素子用のエピタキシャル基板を製造する方法であって、
    a)ＺｎがドープされたＧａＮからなり、転位密度が５．０×１０ ７ ｃｍ −２ 以下である半絶縁性の自立基板を用意する準備工程と、
    b)前記自立基板に隣接させてバッファ層を形成するバッファ層形成工程と、
    c)前記バッファ層に隣接させてチャネル層を形成するチャネル層形成工程と、
    d)前記チャネル層を挟んで前記バッファ層とは反対側の位置に障壁層を形成する障壁層形成工程と、
    を備え、
    バッファ層形成工程においては、前記バッファ層を、５×１０ １８ ｃｍ −３ 以上１×１０ ２１ ｃｍ −３ 以下のＡｌ濃度を有するＡｌドープＧａＮからなり、かつ、２０ｎｍ以上２００ｎｍ以下の厚みを有するように形成することで、前記バッファ層を、前記自立基板から前記チャネル層へのＺｎの拡散を抑制する拡散抑制層とし、これによって、前記チャネル層形成工程において形成される前記チャネル層におけるＺｎの濃度を１×１０ １６ ｃｍ −３ 以下とする、
    ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
  6. 請求項５に記載の半導体素子用エピタキシャル基板の製造方法であって、
    前記チャネル層はＧａＮにて形成され、前記障壁層はＡｌＧａＮにて形成される、
    ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
  7. 請求項５または請求項６に記載の半導体素子用エピタキシャル基板の製造方法であって、
    前記自立基板はフラックス法で作製される、
    ことを特徴とする半導体素子用エピタキシャル基板の製造方法。
JP2017548758A 2015-11-02 2016-11-01 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の製造方法 Active JP6705831B2 (ja)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US201562249565P 2015-11-02 2015-11-02
US62/249,565 2015-11-02
JP2016005164 2016-01-14
JP2016005164 2016-01-14
JPPCT/JP2016/079619 2016-10-05
PCT/JP2016/079619 WO2017077806A1 (ja) 2015-11-02 2016-10-05 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の製造方法
PCT/JP2016/082370 WO2017077989A1 (ja) 2015-11-02 2016-11-01 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の製造方法

Publications (2)

Publication Number Publication Date
JPWO2017077989A1 JPWO2017077989A1 (ja) 2018-08-16
JP6705831B2 true JP6705831B2 (ja) 2020-06-03

Family

ID=58662399

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2017548679A Active JP6737800B2 (ja) 2015-11-02 2016-10-05 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の製造方法
JP2017548758A Active JP6705831B2 (ja) 2015-11-02 2016-11-01 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の製造方法
JP2017548757A Active JP6730302B2 (ja) 2015-11-02 2016-11-01 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2017548679A Active JP6737800B2 (ja) 2015-11-02 2016-10-05 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2017548757A Active JP6730302B2 (ja) 2015-11-02 2016-11-01 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の製造方法

Country Status (7)

Country Link
US (3) US10580646B2 (ja)
JP (3) JP6737800B2 (ja)
KR (3) KR102547562B1 (ja)
CN (3) CN108140561B (ja)
DE (3) DE112016005022T5 (ja)
TW (3) TWI707975B (ja)
WO (2) WO2017077806A1 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11335799B2 (en) * 2015-03-26 2022-05-17 Chih-Shu Huang Group-III nitride semiconductor device and method for fabricating the same
JP6737800B2 (ja) * 2015-11-02 2020-08-12 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の製造方法
CN108884091B (zh) 2016-03-10 2021-04-13 日产化学株式会社 稠合杂环化合物和有害生物防除剂
CN108807291B (zh) * 2017-04-28 2020-06-26 环球晶圆股份有限公司 外延用基板及其制造方法
US11309455B2 (en) 2017-08-24 2022-04-19 Ngk Insulators, Ltd. Group 13 element nitride layer, free-standing substrate and functional element
CN111052415B (zh) 2017-08-24 2023-02-28 日本碍子株式会社 13族元素氮化物层、自立基板以及功能元件
CN111052414B (zh) 2017-08-24 2023-07-21 日本碍子株式会社 13族元素氮化物层、自立基板以及功能元件
WO2019038892A1 (ja) 2017-08-24 2019-02-28 日本碍子株式会社 １３族元素窒化物層、自立基板および機能素子
CN111164629A (zh) * 2017-09-27 2020-05-15 赛可润思公司 用于资产价值的合规性感知代币化和控制的方法、装置和计算机可读介质
JP7433014B2 (ja) 2018-10-30 2024-02-19 ローム株式会社 半導体装置
JP7393138B2 (ja) * 2019-06-24 2023-12-06 住友化学株式会社 Ｉｉｉ族窒化物積層体
JP7348923B2 (ja) * 2020-03-25 2023-09-21 日本碍子株式会社 半導体素子用下地基板の製造方法、半導体素子の製造方法、半導体素子用下地基板、半導体素子用エピタキシャル基板、および半導体素子
US20220029007A1 (en) * 2020-07-24 2022-01-27 Vanguard International Semiconductor Corporation Semiconductor structure and semiconductor device
WO2023188742A1 (ja) * 2022-03-29 2023-10-05 日本碍子株式会社 １３族元素窒化物単結晶基板
CN117637819B (zh) * 2024-01-26 2024-05-10 英诺赛科（珠海）科技有限公司 一种氮化镓器件

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5039813B1 (ja) 1969-03-31 1975-12-19
JPS5341006B2 (ja) 1973-08-13 1978-10-31
JP3842842B2 (ja) * 1996-06-11 2006-11-08 松下電器産業株式会社 半導体レーザ装置の製造方法
JP2001036196A (ja) * 2000-01-01 2001-02-09 Nec Corp ｐ型ドーパント材料拡散防止層付き窒化ガリウム系発光素子
JP3753068B2 (ja) 2001-12-26 2006-03-08 日立電線株式会社 電界効果トランジスタ用エピタキシャルウェハの製造方法
JP4546051B2 (ja) * 2002-07-17 2010-09-15 パナソニック株式会社 半導体装置の製造方法
JP2004111865A (ja) * 2002-09-20 2004-04-08 Sumitomo Electric Ind Ltd 半導体基板及びその製造方法
JP2007504682A (ja) * 2003-05-09 2007-03-01 クリー　インコーポレイテッド 高Ａｌ含量ＡｌＧａＮ拡散バリアを有するＩＩＩ族窒化物電子素子構造
WO2004109764A2 (en) * 2003-06-04 2004-12-16 Myung Cheol Yoo Method of fabricating vertical structure compound semiconductor devices
JP2005136136A (ja) * 2003-10-30 2005-05-26 Toshiba Corp 半導体装置の製造方法およびウエーハの製造方法
PL368483A1 (en) * 2004-06-11 2005-12-12 Ammono Sp.Z O.O. Monocrystals of nitride containing gallium and its application
JP4792814B2 (ja) 2005-05-26 2011-10-12 住友電気工業株式会社 高電子移動度トランジスタ、電界効果トランジスタ、エピタキシャル基板、エピタキシャル基板を作製する方法およびｉｉｉ族窒化物系トランジスタを作製する方法
JP4631884B2 (ja) * 2007-08-22 2011-02-16 日立電線株式会社 閃亜鉛鉱型窒化物半導体自立基板、閃亜鉛鉱型窒化物半導体自立基板の製造方法、及び閃亜鉛鉱型窒化物半導体自立基板を用いた発光装置
JP2009218290A (ja) * 2008-03-07 2009-09-24 Rohm Co Ltd 電界効果トランジスタ
JP2010068548A (ja) * 2008-09-08 2010-03-25 Hitachi Industrial Equipment Systems Co Ltd 電動機
JP2010171416A (ja) 2008-12-26 2010-08-05 Furukawa Electric Co Ltd:The 半導体装置、半導体装置の製造方法および半導体装置のリーク電流低減方法
TWI409859B (zh) * 2009-04-08 2013-09-21 Efficient Power Conversion Corp 氮化鎵緩衝層中之摻雜劑擴散調變技術
JP5039813B2 (ja) * 2009-08-31 2012-10-03 日本碍子株式会社 Ｚｎがドープされた３Ｂ族窒化物結晶、その製法及び電子デバイス
JP2011187643A (ja) * 2010-03-08 2011-09-22 Sharp Corp ヘテロ接合型電界効果トランジスタ
WO2012014883A1 (ja) * 2010-07-29 2012-02-02 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、ｐｎ接合ダイオード素子、および半導体素子用エピタキシャル基板の製造方法
WO2012020565A1 (ja) * 2010-08-11 2012-02-16 住友化学株式会社 半導体基板、半導体デバイスおよび半導体基板の製造方法
JP5987288B2 (ja) 2011-09-28 2016-09-07 富士通株式会社 半導体装置
US20130105817A1 (en) * 2011-10-26 2013-05-02 Triquint Semiconductor, Inc. High electron mobility transistor structure and method
JP2013229493A (ja) * 2012-04-26 2013-11-07 Sharp Corp Ｉｉｉ族窒化物半導体積層基板およびｉｉｉ族窒化物半導体電界効果トランジスタ
JP5991018B2 (ja) * 2012-05-16 2016-09-14 ソニー株式会社 半導体装置
JP2014027187A (ja) * 2012-07-27 2014-02-06 Fujitsu Ltd 化合物半導体装置及びその製造方法
CN104919571B (zh) 2012-11-30 2018-01-23 Lg伊诺特有限公司 外延晶元，以及使用其的开关元件和发光元件
US9018056B2 (en) * 2013-03-15 2015-04-28 The United States Of America, As Represented By The Secretary Of The Navy Complementary field effect transistors using gallium polar and nitrogen polar III-nitride material
CN104617201B (zh) * 2015-01-23 2017-12-01 合肥彩虹蓝光科技有限公司 一种适合高电流密度的GaN基LED外延结构及其生长方法
KR102491830B1 (ko) * 2015-11-02 2023-01-25 엔지케이 인슐레이터 엘티디 반도체 소자용 에피택셜 기판, 반도체 소자, 및 반도체 소자용 에피택셜 기판의 제조 방법
JP6737800B2 (ja) * 2015-11-02 2020-08-12 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の製造方法

Also Published As

Publication number Publication date
KR102519304B1 (ko) 2023-04-06
TW201732067A (zh) 2017-09-16
TW201730364A (zh) 2017-09-01
JPWO2017077806A1 (ja) 2018-08-16
KR20180075526A (ko) 2018-07-04
KR102547562B1 (ko) 2023-06-23
US20180247809A1 (en) 2018-08-30
DE112016005017T5 (de) 2018-08-02
CN108140561A (zh) 2018-06-08
TWI707975B (zh) 2020-10-21
CN108140563B (zh) 2022-04-05
TWI710657B (zh) 2020-11-21
US20190027359A9 (en) 2019-01-24
DE112016005028T5 (de) 2018-08-09
KR102519899B1 (ko) 2023-04-07
US20180247810A1 (en) 2018-08-30
JPWO2017077989A1 (ja) 2018-08-16
US10418239B2 (en) 2019-09-17
US10580646B2 (en) 2020-03-03
US10410859B2 (en) 2019-09-10
WO2017077806A1 (ja) 2017-05-11
TWI686498B (zh) 2020-03-01
TW201732068A (zh) 2017-09-16
KR20180075525A (ko) 2018-07-04
JP6730302B2 (ja) 2020-07-29
DE112016005022T5 (de) 2018-08-02
CN108352306A (zh) 2018-07-31
WO2017077988A1 (ja) 2017-05-11
CN108140561B (zh) 2022-04-12
CN108140563A (zh) 2018-06-08
KR20180075527A (ko) 2018-07-04
JP6737800B2 (ja) 2020-08-12
CN108352306B (zh) 2022-04-29
JPWO2017077988A1 (ja) 2018-08-30
US20180247817A1 (en) 2018-08-30

Similar Documents

Publication Publication Date Title
JP6705831B2 (ja) 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の製造方法
WO2017077989A1 (ja) 半導体素子用エピタキシャル基板、半導体素子、および、半導体素子用エピタキシャル基板の製造方法
US10770552B2 (en) Epitaxial substrate for semiconductor elements, semiconductor element, and manufacturing method for epitaxial substrates for semiconductor elements
JP6944569B2 (ja) 半導体素子用エピタキシャル基板および半導体素子

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180409

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190719

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200512

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200514

R150 Certificate of patent or registration of utility model

Ref document number: 6705831

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150