KR20180075526A - 반도체 소자용 에피택셜 기판, 반도체 소자, 및 반도체 소자용 에피택셜 기판의 제조 방법 - Google Patents

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요시타카 구라오카
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Abstract

전류 콜랩스의 발생이 억제되어 이루어지는 반도체 소자용의 에피택셜 기판을 제공한다. 반도체 소자용 에피택셜 기판이, Zn이 도핑된 GaN으로 이루어지는 반절연성의 자립 기판과, 상기 자립 기판에 인접하여 이루어지는 버퍼층과, 상기 버퍼층에 인접하여 이루어지는 채널층과, 상기 채널층을 사이에 두고서 상기 버퍼층과는 반대쪽에 마련되어 이루어지는 장벽층을 포함하고, 상기 버퍼층이 Al 도핑 GaN으로 이루어지고, 상기 자립 기판에서 상기 채널층으로의 Zn의 확산을 억제하는 확산 억제층이도록 했다.

Description

반도체 소자용 에피택셜 기판, 반도체 소자, 및 반도체 소자용 에피택셜 기판의 제조 방법
본 발명은 반도체 소자에 관한 것이며, 특히 반절연성의 GaN으로 이루어지는 자립 기판을 이용하여 구성되는 반도체 소자에 관한 것이다.
질화물 반도체는, 직접 천이형의 넓은 밴드갭을 가지고, 높은 절연 파괴 전계, 높은 포화 전자 속도를 가지므로, LED나 LD 등의 발광 디바이스나 고주파/하이 파워의 전자 디바이스용 반도체 재료로서 이용되고 있다.
질화물 전자 디바이스의 대표적인 구조로서, AlGaN을 「장벽층」, GaN을 「채널층」으로서 적층 형성한 고(高)전자 이동도 트랜지스터(HEMT) 구조가 있다. 이것은, 질화물 재료 특유의 큰 분극 효과(자발 분극 효과와 피에조 분극 효과)에 의해 AlGaN/GaN 적층 계면에 고농도의 2차원 전자 가스가 생성된다고 하는 특징을 살린 것이다.
질화물 전자 디바이스는, 일반적으로 사파이어, SiC, Si와 같은 상업적으로 입수가 용이한 이종 재료 기초 기판을 이용하여 제작되고 있다. 그러나, 이들 이종 재료 기판 상에 헤테로 에피택셜 성장시킨 GaN막 중에는, GaN과 이종 재료 기판 사이의 격자 정수나 열팽창 계수의 차이에 기인하여 다수의 결함이 발생해 버린다고 하는 문제가 있다.
한편, GaN 기판 상에 GaN막을 호모 에피택셜 성장시킨 경우, 상술한 격자 정수나 열팽창 계수의 차이에 기인하는 결함은 발생하지 않고, GaN막은 양호한 결정성을 보인다.
그렇기 때문에, GaN 기판 상에 질화물 HEMT 구조를 제작한 경우, AlGaN/GaN 적층 계면에 존재하는 2차원 전자 가스의 이동도가 향상되므로, 이 구조를 이용하여 제작하는 HEMT 소자(반도체 소자)의 특성 향상을 기대할 수 있다.
단, 상업적으로 입수가 가능한 하이드라이드 기상 성장법(HVPE법)으로 제작된 GaN 기판은 일반적으로는 결정 내에 받아들인 산소 불순물 때문에 n형의 전도형을 띤다. 도전성의 GaN 기판은, HEMT 소자를 고전압 구동했을 때에, 소스-드레인 전극 사이의 누설 전류 경로가 된다. 그 때문에, HEMT 소자를 제작하기 위해서는 반절연성의 GaN 기판의 이용이 바람직하다.
반절연성 GaN 기판을 실현하기 위해서는, 천이 금속 원소(예컨대 Fe)나 2족 원소(예컨대 Mg)와 같은 깊은 억셉터 준위를 형성하는 원소를 GaN 결정 중에 도핑하는 것이 유효하다고 알려져 있다.
2족 원소 중 아연 원소(Zn)를 선택함으로써 고품질의 반절연성 GaN 단결정 기판을 실현할 수 있다는 것이 이미 공지되어 있다(예컨대 특허문헌 1 참조). GaN 결정 중의 Zn 원소의 확산에 관해서는 이미 조사가 이루어져 있으며, 고온 분위기에서 확산은 생기고, 또한 확산 용이성은 GaN 결정의 결정성에 의존한다(예컨대 비특허문헌 4 참조). 또한, 기판 상에 천이 금속 원소인 철(Fe)이 도핑된 고저항층을 형성하고, 또한 이 고저항층과 전자 주행층 사이에 Fe를 받아들이는 효과가 높은 중간층을 형성함으로써 전자 주행층에 Fe가 들어가는 것을 막는 양태도 이미 공지되어 있다(예컨대 특허문헌 2 참조).
반절연성 GaN 기판 상에 또는 반절연성 GaN막을 갖춘 기판 상에 HEMT 구조를 제작하여 제반 특성을 평가하는 것은 이미 이루어져 있다(예컨대 비특허문헌 1 내지 비특허문헌 3 참조).
천이 금속 원소나 2족 원소를 도핑하여 이루어지는 반절연성 GaN 단결정 기판 위에 GaN막을 에피택셜 성장시켜 반도체 소자용의 에피택셜 기판을 형성하는 경우, Fe, Mg, Zn 등의 억셉터 원소가 GaN막 중에 확산되어, 막 중에서 전자 트랩(electron-trap)으로서 작용하기 때문에, 전류 콜랩스(current collapse) 현상이 발생해 버린다고 하는 문제가 있다(예컨대 특허문헌 3 참조). 특허문헌 3에는, Fe, Mg 등의 억셉터 원소는 확산되기 쉬우며, 그것이 전류 콜랩스의 원인이 된다는 취지의 개시가 있다.
특허문헌 1 : 일본 특허 제5039813호 공보 특허문헌 2 : 일본 특허공개 2013-74211호 공보 특허문헌 3 : 일본 특허공개 2010-171416호 공보
비특허문헌 1 : Yoshinori Oshimura, Takayuki Sugiyama, Kenichiro Takeda, Motoaki Iwaya, Tetsuya Takeuchi, Satoshi Kamiyama, Isamu Akasaki, and Hiroshi Amano, "AlGaN/GaN Heterostructure Field-Effect Transistors on Fe-Doped GaN Substrates with High Breakdown Voltage", Japanese Journal of Applied Physics, vol. 50(2011), p. 084102-1-p. 084102-5. 비특허문헌 2 : V. Desmaris, M. Rudzinski, N. Rorsman, P.R. Hageman, P.K. Larsen, H. Zirath, T.C. Rodle, and H.F.F. Jos, "Comparison of the DC and Microwave Performance of AlGaN/GaN HEMTs Grown on SiC by MOCVD With Fe-Doped or Unintentionally Doped GaN Buffer Layers", IEEE Transactions on Electron Devices, Vol. 53, No. 9, pp. 2413-2417, September 2006. 비특허문헌 3 : M. Azize, Z. Bougrioua, and P. Gibart, "Inhibition of interface pollution in AlGaN/GaN HEMT structures regrown on semi-insulating GaN templates", Journal of Crystal Growth, vol. 299(2007), p. 103-p. 108. 비특허문헌 4 : T. Suzuki, J. Jun, M. Leszczynski, H. Teisseyre, S. Strite, A. Rockett, A. Pelzmann, M. Camp, and K. J. Ebeling, "Optical actvation and diffusivity of ion-implanted Zn acceptors in GaN under high-pressure, high-temperature annealing", Journal of Applied Physics, Vol. 84(1998), No. 2, pp. 1155-1157.
본 발명은 상기 과제에 감안하여 이루어진 것으로, 전류 콜랩스의 발생이 억제되어 이루어지는 반도체 소자용의 에피택셜 기판을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 본 발명의 제1 양태는, 반도체 소자용 에피택셜 기판이, Zn이 도핑된 GaN으로 이루어지는 반절연성의 자립 기판과, 상기 자립 기판에 인접하여 이루어지는 버퍼층과, 상기 버퍼층에 인접하여 이루어지는 채널층과, 상기 채널층을 사이에 두고서 상기 버퍼층과는 반대쪽에 마련되어 이루어지는 장벽층을 포함하고, 상기 버퍼층이 Al 도핑 GaN으로 이루어지고, 상기 자립 기판에서 상기 채널층으로의 Zn의 확산을 억제하는 확산 억제층이도록 했다.
본 발명의 제2 양태는, 제1 양태에 따른 반도체 소자용 에피택셜 기판에 있어서, 상기 자립 기판의 전위 밀도가 5.0×107 cm-2 이하이고, 상기 버퍼층의 두께가 10 nm 이상 1000 nm 이하이고, 상기 버퍼층의 Al 농도가 1×1018 cm-3 이상 5×1021 cm-3 이하이도록 했다.
본 발명의 제3 양태는, 제2 양태에 따른 반도체 소자용 에피택셜 기판에 있어서, 상기 채널층에 있어서의 Zn의 농도는 1×1016 cm-3 이하이도록 했다.
본 발명의 제4 양태는, 제2 또는 제3 양태에 따른 반도체 소자용 에피택셜 기판에 있어서, 상기 버퍼층의 Al 농도가 5×1018 cm-3 이상 1×1021 cm-3 이하이도록 했다.
본 발명의 제5 양태는, 제2 내지 제4 양태 중 어느 것에 따른 반도체 소자용 에피택셜 기판에 있어서, 상기 버퍼층의 두께가 20 nm 이상 200 nm 이하이도록 했다.
본 발명의 제6 양태는, 제1 내지 제5 양태 중 어느 것에 따른 반도체 소자용 에피택셜 기판에 있어서, 상기 채널층은 GaN으로 이루어지고, 상기 장벽층은 AlGaN으로 이루어지도록 했다.
본 발명의 제7 양태는, 반도체 소자가, Zn이 도핑된 GaN으로 이루어지는 반절연성의 자립 기판과, 상기 자립 기판에 인접하여 이루어지는 버퍼층과, 상기 버퍼층에 인접하여 이루어지는 채널층과, 상기 채널층을 사이에 두고서 상기 버퍼층과는 반대쪽에 마련되어 이루어지는 장벽층과, 상기 장벽층 위에 마련되어 이루어지는 게이트 전극, 소스 전극 및 드레인 전극을 포함하고, 상기 버퍼층이 Al 도핑 GaN으로 이루어지고, 상기 자립 기판에서 상기 채널층으로의 Zn의 확산을 억제하는 확산 억제층이도록 했다.
본 발명의 제8 양태는, 제7 양태에 따른 반도체 소자에 있어서, 상기 자립 기판의 전위 밀도가 5.0×107 cm-2 이하이고, 상기 버퍼층의 두께가 10 nm 이상 1000 nm 이하이고, 상기 버퍼층의 Al 농도가 1×1018 cm-3 이상 5×1021 cm-3 이하이도록 했다.
본 발명의 제9 양태는, 제8 양태에 따른 반도체 소자에 있어서, 상기 채널층에 있어서의 Zn의 농도는 1×1016 cm-3 이하이도록 했다.
본 발명의 제10 양태는, 제8 또는 제9 양태에 따른 반도체 소자에 있어서, 상기 버퍼층의 Al 농도가 5×1018 cm-3 이상 1×1021 cm-3 이하이도록 했다.
본 발명의 제11 양태는, 제8 내지 제10 양태 중 어느 것에 따른 반도체 소자에 있어서, 상기 버퍼층의 두께가 20 nm 이상 200 nm 이하이도록 했다.
본 발명의 제12 양태는, 제7 내지 제11 양태 중 어느 것에 따른 반도체 소자에 있어서, 상기 채널층은 GaN으로 이루어지고, 상기 장벽층은 AlGaN으로 이루어지도록 했다.
본 발명의 제13 양태는, 반도체 소자용의 에피택셜 기판을 제조하는 방법이, a) Zn이 도핑된 GaN으로 이루어지는 반절연성의 자립 기판을 준비하는 준비 공정과, b) 상기 자립 기판에 인접시켜 버퍼층을 형성하는 버퍼층 형성 공정과, c) 상기 버퍼층에 인접시켜 채널층을 형성하는 채널층 공정과, d) 상기 채널층을 사이에 두고서 상기 버퍼층과는 반대쪽의 위치에 장벽층을 형성하는 장벽층 형성 공정을 포함하고, 버퍼층 형성 공정에서는, 상기 버퍼층을, Al 도핑 GaN으로 이루어지고, 상기 자립 기판에서 상기 채널층으로의 Zn의 확산을 억제하는 확산 억제층으로서 형성하도록 했다.
본 발명의 제14 양태는, 제13 양태에 따른 반도체 소자용 에피택셜 기판의 제조 방법에 있어서, 상기 준비 공정에서는, 전위 밀도가 5.0×107 cm-2 이하인 상기 자립 기판을 준비하고, 상기 버퍼층 형성 공정에서는, 상기 버퍼층을, 10 nm 이상1000 nm 이하의 두께로 또한 1×1018 cm-3 이상 5×1021 cm-3 이하의 Al 농도를 갖도록 형성하도록 했다.
본 발명의 제15 양태는, 제14 양태에 따른 반도체 소자용 에피택셜 기판의 제조 방법에 있어서, 상기 버퍼층 형성 공정에서는, 상기 채널층에 있어서의 Zn의 농도가 1×1016 cm-3 이하가 되게 상기 버퍼층을 형성하도록 했다.
본 발명의 제16 양태는, 제14 또는 제15 양태에 따른 반도체 소자용 에피택셜 기판의 제조 방법에 있어서, 상기 버퍼층 형성 공정에서는, 상기 버퍼층을, 5×1018 cm-3 이상 1×1021 cm-3 이하의 Al 농도를 갖게 형성하도록 했다.
본 발명의 제17 양태는, 제14 내지 제16 양태 중 어느 것에 따른 반도체 소자용 에피택셜 기판의 제조 방법에 있어서, 상기 버퍼층 형성 공정에서는, 상기 버퍼층을 20 nm 이상 200 nm 이하의 두께로 형성하도록 했다.
본 발명의 제18 양태는, 제13 내지 제17 양태 중 어느 것에 따른 반도체 소자용 에피택셜 기판의 제조 방법에 있어서, 상기 채널층은 GaN으로 형성되고, 상기 장벽층은 AlGaN으로 형성되도록 했다.
본 발명의 제19 양태는, 제13 내지 제18 양태 중 어느 것에 따른 반도체 소자용 에피택셜 기판의 제조 방법에 있어서, 상기 자립 기판은 플럭스법으로 제작되도록 했다.
본 발명의 제1 내지 제19 양태에 따르면, 반절연성의 GaN 자립 기판을 이용하면서 전류 콜랩스가 저감된 반도체 소자를 실현할 수 있다.
도 1은 HEMT 소자(20)의 단면 구조를 모식적으로 도시한 도면이다.
도 2는 샘플 No. 1-4의 HEMT 소자를 구성하는 에피택셜 기판에 있어서의 Zn 원소, Al 원소의 농도 프로파일을 도시한 도면이다.
도 3은 샘플 No. 1-1의 HEMT 소자를 구성하는 에피택셜 기판에 있어서의 Zn 원소, Al 원소의 농도 프로파일을 도시한 도면이다.
본 명세서 중에 기재하는 주기표의 족 번호는, 1989년 국제순정응용화학연합회(International Union of Pure Applied Chemistry: IUPAC)에 의한 무기 화학 명 명법 개정판에 의한 1∼18의 족 번호 표시에 의한 것으로, 13족이란 알루미늄(Al)·갈륨(Ga)·인듐(In) 등을 가리키고, 14족이란 실리콘(Si), 게르마늄(Ge), 주석(Sn), 납(Pb) 등을 가리키고, 15족이란 질소(N)·인(P)·비소(As)·안티몬(Sb) 등을 가리킨다.
<에피택셜 기판 및 HEMT 소자의 개요>
도 1은 본 발명에 따른 반도체 소자용 에피택셜 기판의 일 실시형태로서의 에피택셜 기판(10)을 포함하여 구성되는, 본 발명에 따른 반도체 소자의 일 실시형태로서의 HEMT 소자(20)의 단면 구조를 모식적으로 도시한 도면이다.
에피택셜 기판(10)은 자립 기판(1)과 버퍼층(2)과 채널층(3)과 장벽층(4)을 포함한다. 또한, HEMT 소자(20)는 에피택셜 기판(10) 위에(장벽층(4) 위에) 소스 전극(5)과 드레인 전극(6)과 게이트 전극(7)을 마련한 것이다. 또한, 도 1에 있어서의 각 층의 두께의 비율은 실제의 것을 반영한 것은 아니다.
자립 기판(1)은, Zn이 1×1018 cm-3 이상 도핑된 (0001)면 방위의 GaN 기판이고, 실온에 있어서의 비저항이 1×102 Ωcm 이상이며 반절연성을 띤다. 또한, 채널층(3)으로의 Zn의 확산을 억제한다고 하는 관점에서는, 자립 기판(1)의 전위 밀도는 5×107 cm2 이하인 것이 바람직하다. 자립 기판(1)의 사이즈에 특별히 제한은 없지만, 핸들링(파지, 이동 등) 용이성 등을 고려하면, 수백 ㎛∼수 mm 정도의 두께를 갖는 것이 적합하다. 이러한 자립 기판(1)은 예컨대 플럭스(Flux)법에 의해서 제작할 수 있다.
플럭스법에 의한 자립 기판(1)의 형성은, 개략적으로 내압 용기 내에 수평 회전이 자유롭게 배치한 육성 용기(알루미나 도가니) 내에서 금속 Ga, 금속 Na, 금속 Zn, C(탄소)를 포함하는 융액(融液)에 종기판(種基板)을 침지하고, 육성 용기를 수평 회전시킨 상태에서 질소 가스를 도입하면서 육성 용기 내부를 소정 온도 및 소정 압력을 유지함으로써 종기판에 형성되는 GaN 단결정을 종기판으로부터 분리함으로써 얻어진다. 종기판으로서는, 사파이어 기판 상에 MOCVD법에 의해서 GaN 박막을 형성하여 이루어지는 소위 템플릿 기판 등을 적합하게 이용할 수 있다.
버퍼층(2)은, 자립 기판(1)의 한쪽 주면 상에 (인접) 형성되어 이루어지는, 10 nm∼1000 nm의 두께를 갖는 층이다. 본 실시형태에 있어서 버퍼층(2)은, 소위 800℃ 미만의 저온에서 형성되는 소위 저온 버퍼층과는 달리, 채널층(3)이나 장벽층(4)의 형성 온도와 같은 정도의 온도에서 형성되는 것이다.
본 실시형태에 따른 에피택셜 기판(10)에 있어서, 버퍼층(2)은, 자립 기판(1)에 도핑되어 이루어지는 Zn이 에피택셜 기판(10)의 제작 시에 채널층(3), 나아가서는 그 위쪽의 장벽층(4)으로 확산되는 것을 억제하는 확산 억제층으로서 마련되어 이루어진다. 이러한 버퍼층(2)은, 1×1018 cm-3 이상 5×1021 cm-3 이하의 농도로 Al이 도핑된 GaN으로 이루어지는 층으로 구성하는 것이 적합한 일례이다. 이러한 경우, 자립 기판(1)에서 채널층(3)으로의 Zn의 확산이 적합하게 억제되고, 나아가서는 에피택셜 기판(10)을 이용하여 제작한 HEMT 소자(20)에 있어서 전류 콜랩스가 적합하게 억제된다.
바람직하게는 버퍼층(2)은 20 nm∼200 nm의 두께로 마련된다. 또한, 바람직하게는 버퍼층(2)은 5×1018 cm-3 이상 1×1021 cm-3 이하의 농도로 Al이 도핑된 GaN으로 형성된다. 이들의 경우, 에피택셜 기판(10)을 이용하여 제작한 HEMT 소자(20)에 있어서의 전류 콜랩스가 더욱 억제된다.
또한, 버퍼층(2)의 두께를 1000 nm보다도 크게 하는 것이나 버퍼층(2)의 Al 농도를 5×1021 cm-3보다도 크게 하는 것도 가능하지만, 이들의 경우, 에피택셜 기판(10)의 표면(장벽층(4)의 표면)에 크랙이 발생할 가능성이 있다.
또한, 버퍼층(2)의 두께를 10 nm보다도 작게 한 경우나 버퍼층(2)의 Al 농도를 5×1017 cm-3보다도 작게 한 경우, Zn의 확산을 억제하는 효과가 충분히 얻어지지 않고, 결과적으로 전류 콜랩스가 충분히 억제되지 않기 때문에 바람직하지 못하다.
채널층(3)은, 버퍼층(2) 위에 (인접) 형성되어 이루어지는 층이다. 채널층(3)은 50 nm∼5000 nm 정도의 두께로 형성된다. 또한, 장벽층(4)은 채널층(3)을 사이에 두고서 버퍼층(2)과는 반대쪽에 마련되어 이루어지는 층이다. 장벽층(4)은 2 nm∼40 nm 정도의 두께로 형성된다.
장벽층(4)은 도 1에 도시한 것과 같이 채널층(3)에 인접하여 형성되어도 좋으며, 이 경우, 양 층의 계면은 헤테로 접합 계면으로 된다. 혹은, 채널층(3)과 장벽층(4) 사이에 도시하지 않는 스페이서층이 마련되어도 좋고, 이 경우, 채널층(3)과 스페이서층의 계면에서부터 장벽층(4)과 스페이서층의 계면에 이르는 영역이 헤테로 접합 계면 영역으로 된다.
어느 경우나 채널층(3)이 GaN으로 형성되고, 장벽층(4)이 AlGaN(AlxGa1-xN, 0<x<1) 내지 InAlN(InyAl1-yN, 0<y<1)으로 형성되는 것이 적합한 일례이다. 단, 채널층(3)과 장벽층(4)의 조합은 이것에 한정되는 것은 아니다.
버퍼층(2), 채널층(3) 및 장벽층(4)의 형성은 예컨대 MOCVD법에 의해서 실현된다. MOCVD법에 의한 층 형성은, 예컨대 버퍼층(2)이 Al 도핑 GaN으로 형성되고, 채널층(3)이 GaN으로 형성되고, 장벽층(4)이 AlGaN으로 형성되는 경우라면, Ga, Al에 관한 유기 금속(MO) 원료 가스(TMG, TMA)와 암모니아 가스와 수소 가스와 질소 가스를 리액터 내에 공급할 수 있게 구성되어 이루어지는 공지된 MOCVD로를 이용하여, 리액터 내에 배치한 자립 기판(1)을 소정 온도로 가열하면서, 각 층에 대응한 유기 금속 원료 가스와 암모니아 가스의 기상 반응에 의해서 생성되는 GaN 결정이나 AlGaN 결정을 자립 기판(1) 상에 순차 퇴적시킴으로써 행할 수 있다.
소스 전극(5)과 드레인 전극(6)은 각각에 십수 nm∼백수십 nm 정도의 두께를 갖는 금속 전극이다. 소스 전극(5)과 드레인 전극(6)은 예컨대 Ti/Al/Ni/Au로 이루어지는 다층 전극으로서 형성되는 것이 적합하다. 소스 전극(5) 및 드레인 전극(6)은 장벽층(4)과의 사이에 오믹성 접촉을 갖는다. 소스 전극(5) 및 드레인 전극(6)은 진공 증착법과 포토리소그래피 프로세스에 의해 형성되는 것이 적합한 일례이다. 또한, 양 전극의 오믹성 접촉을 향상시키기 위해서, 전극 형성 후, 650℃∼1000℃ 사이의 소정 온도의 질소 가스 분위기 중에 있어서 수십초 동안의 열처리를 실시하는 것이 바람직하다.
게이트 전극(7)은 각각에 십수 nm∼백수십 nm 정도의 두께를 갖는 금속 전극이다. 게이트 전극(7)은 예컨대 Ni/Au로 이루어지는 다층 전극으로서 구성되는 것이 적합하다. 게이트 전극(7)은 장벽층(4)과의 사이에 쇼트키성 접촉을 갖는다. 게이트 전극(7)은 진공 증착법과 포토리소그래피 프로세스에 의해 형성되는 것이 적합한 일례이다.
<에피택셜 기판 및 HEMT 소자의 제작 방법>
(자립 기판의 제작)
우선, 플럭스법에 의한 자립 기판(1)의 제작 수순에 관해서 설명한다.
처음에, 제작하고 싶은 자립 기판(1)의 직경과 같은 정도의 직경을 갖는 c면 사파이어 기판을 준비하고, 그 표면에 450℃∼750℃의 온도에서 GaN 저온 버퍼층을 10 nm∼50 nm 정도의 두께로 성막하고, 그 후, 두께 1 ㎛∼10 ㎛ 정도의 GaN 박막을 1000℃∼1200℃의 온도에서 MOCVD법에 의해 성막하여, 종기판으로서 이용할 수 있는 MOCVD-GaN 템플릿을 얻는다.
이어서, 얻어진 MOCVD-GaN 템플릿을 종기판으로 하고, Na 플럭스법을 이용하여 Zn 도핑 GaN 단결정층을 형성한다.
구체적으로는, 우선 알루미나 도가니 내에 MOCVD-GaN 템플릿을 배치하고, 이어서 상기 알루미나 도가니 내에 금속 Ga를 10 g∼60 g, 금속 Na를 15 g∼90 g, 금속 Zn을 0.1 g∼5 g, C를 10 mg∼500 mg 각각 충전한다.
이러한 알루미나 도가니를 가열로에 넣어, 로 내부 온도를 800℃∼950℃로 하고, 로 내부 압력을 3 MPa∼5 MPa로 하여, 20시간∼400시간 정도 가열하고, 그 후, 실온까지 냉각한다. 냉각 종료 후, 알루미나 도가니를 로 내에서 꺼낸다. 이상의 수순에 의해, 표면에 갈색의 GaN의 단결정층이 300 ㎛∼3000 ㎛의 두께로 퇴적된 MOCVD-GaN 템플릿을 얻을 수 있다.
이와 같이 하여 얻어진 GaN 단결정층을 다이아몬드 지립을 이용하여 연마하여 그 표면을 평탄화시킨다. 이에 따라, MOCVD-GaN 템플릿 위에 GaN 단결정층이 형성된 Flux-GaN 템플릿을 얻을 수 있다. 단, 연마는, Flux-GaN 템플릿에 있어서의 질화물층의 총 두께가 최종적으로 얻고 싶은 자립 기판(1)의 목적의 두께보다도 충분히 큰 값으로 유지되는 범위에서 행한다.
이어서, 레이저 리프트오프법에 의해 종기판 측으로부터 레이저광을 0.1 mm/초∼100 mm/초의 주사 속도로 주사하면서 조사함으로써, Flux-GaN 템플릿으로부터 종기판을 분리한다. 레이저광으로서는, 예컨대 파장 355 nm의 Nd:YAG의 3차 고조파를 이용하는 것이 적합하다. 이러한 경우, 펄스 폭은 1 ns∼1000 ns, 펄스 주기는 1 kHz∼200 kHz 정도면 된다. 조사할 때에는, 레이저광을 적절히 집광하여, 광 밀도를 조정하는 것이 바람직하다. 또한, 레이저광의 조사는, Flux-GaN 템플릿을 종기판과 반대쪽에서 30℃∼600℃ 정도의 온도로 가열하면서 행하는 것이 바람직하다.
종기판을 분리한 후, 얻어진 적층 구조체의 종기판으로부터 벗겨진 측의 면을 연마 처리한다. 이에 따라, Zn이 1×1018 cm-3 이상의 농도로 도핑된 GaN으로 이루어지는 자립 기판(Zn 도핑 GaN 단결정 자립 기판)(1)을 얻을 수 있다.
또한, 자립 기판(1)의 전위 밀도는, Flux-GaN 템플릿에 있어서 형성하는 Zn 도핑 GaN 단결정층의 두께를 다르게 함으로써 제어할 수 있다. 이것은, Zn 도핑 GaN 단결정층을 두껍게 형성할수록 그 상부에 전위 밀도가 낮은 영역이 형성되는 것을 이용하고 있다. 따라서, Zn 도핑 GaN 단결정층의 형성 두께와 레이저 리프트오프 후의 연마량을 적절히 정함으로써, 상술한 것과 같은, 전위 밀도가 5×107 cm2 이하인 자립 기판(1)을 얻을 수도 있게 되고 있다.
(에피택셜 기판의 제작)
이어서, MOCVD법에 의한 에피택셜 기판(10)의 제작에 관해서 설명한다. 에피택셜 기판(10)은, 자립 기판(1)을 MOCVD로의 리액터 내에 설치된 서셉터 상에 배치한 상태에서 하기의 조건으로 버퍼층(2), 채널층(3) 및 장벽층(4)을 이 순서로 적층 형성함으로써 얻어진다. 여기서, 형성 온도란 서셉터 가열 온도를 의미한다.
또한, 본 실시형태에 있어서 15족/13족 가스의 비란, 13족(Ga, Al, In) 원료인 TMG(트리메틸갈륨), TMA(트리메틸알루미늄) 및 TMI(트리메틸인듐)의 총 공급량에 대한 15족(N) 원료인 암모니아의 공급량의 비(몰비)이다. 또한, 장벽층(4)을 AlGaN으로 형성하는 경우의 Al 원료 가스/13족 원료 가스의 비란, Al 원료의 공급량에 대한 13족(Ga, Al) 원료 전체의 공급량의 비(몰비)이며, 장벽층(4)을 InAlN으로 형성하는 경우의 Al 원료 가스/13족 원료 가스의 비란, In 원료의 공급량에 대한 13족(In, Al) 원료 전체의 공급량의 비(몰비)이다. 이와 함께, 원하는 장벽층(4)의 조성(Al 몰비 x 혹은 In 조성비 y)에 따라서 정해진다.
버퍼층(2):
형성 온도=900℃∼1200℃;
리액터 내 압력=5 kPa∼30 kPa;
캐리어 가스=수소;
15족/13족 가스의 비=5000∼20000;
Al 원료 가스/13족 원료 가스의 비=0.00002∼0.1.
채널층(3):
형성 온도=1000℃∼1200℃;
리액터 내 압력=15 kPa∼105 kPa;
캐리어 가스=수소;
15족/13족 가스의 비=1000∼10000.
장벽층(4)(AlGaN으로 형성하는 경우):
형성 온도=1000℃∼1200℃;
리액터 내 압력=1 kPa∼30 kPa;
15족/13족 가스의 비=5000∼20000;
캐리어 가스=수소;
Al 원료 가스/13족 원료 가스의 비=0.1∼0.4.
장벽층(4)(InAlN으로 형성하는 경우):
형성 온도=700℃∼900℃;
리액터 내 압력=1 kPa∼30 kPa;
15족/13족 가스의 비=2000∼20000;
캐리어 가스=질소;
In 원료 가스/13족 원료 가스의 비=0.1∼0.9.
(HEMT 소자의 제작)
에피택셜 기판(10)을 이용한 HEMT 소자(20)의 제작은 공지된 기술을 적용함으로써 실현할 수 있다.
예컨대, 포토리소그래피 프로세스와 RIE(Reactive Ion Etching)법을 이용하여 개개의 소자의 경계가 되는 부위를 50 nm∼1000 nm 정도까지 에칭으로 제거하는 소자 분리 처리를 행한 후, 에피택셜 기판(10)의 표면(장벽층(4)의 표면)에 두께 50 nm∼500 nm의 SiO2막을 형성하고, 이어서 포토리소그래피를 이용하여 소스 전극(5) 및 드레인 전극(6)의 형성 예정 부위의 SiO2막을 에칭 제거함으로써 SiO2 패턴층을 얻는다.
이어서, 진공 증착법과 포토리소그래피 프로세스를 이용하여, 소스 전극(5) 및 드레인 전극(6)의 형성 예정 부위에 Ti/Al/Ni/Au로 이루어지는 금속 패턴을 형성함으로써 소스 전극(5) 및 드레인 전극(6)을 형성한다. 각각의 금속층의 두께는, 순차 5 nm∼50 nm, 40 nm∼400 nm, 4 nm∼40 nm 및 20 nm∼200 nm로 하는 것이 적합하다.
그 후, 소스 전극(5) 및 드레인 전극(6)의 오믹성을 양호한 것으로 하기 위해서, 600℃∼1000℃의 질소 가스 분위기 중에서 10초간∼1000초간의 열처리를 실시한다.
이어서, 포토리소그래피 프로세스를 이용하여, SiO2 패턴층으로부터 게이트 전극(7)의 형성 예정 부위의 SiO2막을 제거한다.
또한 진공 증착법과 포토리소그래피 프로세스를 이용하여, 게이트 전극(7)의 형성 예정 부위에, Ni/Au로 이루어지는 쇼트키성 금속 패턴을 형성함으로써 게이트 전극(7)을 형성한다. 각각의 금속층의 두께는 4 nm∼40 nm 및 20 nm∼200 nm으로 하는 것이 적합하다.
이상의 프로세스에 의해 HEMT 소자(20)를 얻을 수 있다.
(버퍼층의 효과)
상술한 것과 같이, 본 실시형태에 따른 HEMT 소자(20)에 있어서는, 자립 기판(1)이, 1×1018 cm-3 이상의 농도로 Zn이 도핑된 GaN으로 이루어짐과 더불어, 버퍼층(2)이, 에피택셜 기판(10)의 제작 시에 Zn이 자립 기판(1)에서 채널층(3)으로 확산하는 것을 방지하는 확산 억제층으로서 기능하도록 마련되어 이루어진다. 보다 구체적으로는, 버퍼층(2)은 1×1018 cm-3 이상 5×1021 cm-3 이하의 농도로 Al이 도핑된 GaN층이다.
만일 상술한 것과 같은 농도 조건으로 Al이 버퍼층(2)에 도핑되어 있지 않은 경우, Zn이 버퍼층(2)에서 채널층(3) 나아가서는 장벽층(4)으로 확산된다. 이 경우, 억셉터 원소로서 기능하는 Zn이 전자 트랩으로서 작용하기 때문에 HEMT 소자(20)에 있어서 전류 콜랩스 현상이 생긴다.
그러나, 본 실시형태에 따른 HEMT 소자(20)에 있어서는, 상술한 농도 조건을 만족하여 Al이 도핑된 GaN 층으로 버퍼층(2)이 형성되어 이루어짐으로써, 자립 기판(1)으로부터의 Zn의 확산이 적합하게 억제된 결과로서 전류 콜랩스의 발생이 적합하게 억제된다. 보다 구체적으로는, 채널층에 있어서의 Zn의 농도가 1×1016 cm-3 이하라면, HEMT 소자(20)에 있어서의 전류 콜랩스의 발생은 적합하게 억제된다.
이상 설명한 것과 같이, 본 실시형태에 따르면, 반절연성의 GaN 자립 기판을 이용하면서 전류 콜랩스의 발생이 억제되어 이루어지는 반도체 소자를 얻을 수 있다.
실시예
(실험예 1)
Zn 도핑 GaN 단결정 자립 기판을 제작한 후, 이러한 자립 기판을 기초 기판으로 하여 버퍼층의 두께를 다르게 한 것 외에는 동일한 조건으로 7 종류의 에피택셜 기판을 제작했다. 또한, 각각의 에피택셜 기판을 이용하여 HEMT 소자를 제작했다. 이후에는 7 종류의 에피택셜 기판과 각각을 이용하여 제작한 HEMT 소자에 대하여 공통의 샘플 No. 1-1∼No. 1-7을 이용한다.
[플럭스법에 의한 Zn 도핑 GaN 단결정 기판의 제작]
직경 2 인치, 두께 0.43 mm의 c면 사파이어 기판의 표면에, 550℃에서 GaN 저온 버퍼층을 30 nm 성막하고, 그 후, 두께 3 ㎛의 GaN 박막을 1050℃에서 MOCVD법에 의해 성막하여, 종기판으로서 이용할 수 있는 MOCVD-GaN 템플릿을 얻었다.
얻어진 MOCVD-GaN 템플릿을 종기판으로 하고, Na 플럭스법을 이용하여 Zn 도핑 GaN 단결정층을 형성했다.
구체적으로는, 우선 알루미나 도가니 내에 MOCVD-GaN 템플릿을 배치하고, 이어서, 상기 알루미나 도가니 내에 금속 Ga를 30 g, 금속 Na를 45 g, 금속 아연을 1 g, 탄소를 100 mg 각각 충전했다. 이러한 알루미나 도가니를 가열로에 넣어, 로 내부 온도를 850℃로 하고, 로 내부 압력을 4.5 MPa로 하여 약 100시간 가열하고, 그 후 실온까지 냉각했다. 냉각 종료 후, 알루미나 도가니를 로 내에서 꺼내자 MOCVD-GaN 템플릿의 표면에는 갈색의 GaN의 단결정층이 약 1000 ㎛의 두께로 퇴적되어 있었다.
이와 같이 하여 얻어진 GaN 단결정층을 다이아몬드 지립을 이용하여 연마하여 그 표면을 평탄화시킴과 더불어, 기초 기판 위에 형성된 질화물층의 총 두께가 900 ㎛가 되도록 했다. 이에 따라, MOCVD-GaN 템플릿 위에 GaN 단결정층이 형성된 Flux-GaN 템플릿을 얻을 수 있었다. 또한, 이러한 Flux-GaN 템플릿을 육안으로 본 바, 크랙은 확인되지 않았다.
이어서, 레이저 리프트오프법에 의해 종기판의 측으로부터 레이저광을 30 mm/초의 주사 속도로 주사하면서 조사함으로써 Flux-GaN 템플릿으로부터 종기판을 분리했다. 레이저광으로서는 파장 355 nm의 Nd:YAG의 3차 고조파를 이용했다. 펄스 폭은 약 30 ns, 펄스 주기는 약 50 kHz로 했다. 조사할 때에는, 레이저광을 집광하여 약 20 ㎛ 직경의 원형 빔으로 함으로써, 광 밀도가 1.0 J/cm 정도가 되게 했다. 또한, 레이저광의 조사는, Flux-GaN 템플릿을 종기판과 반대쪽에서 50℃ 전후의 온도로 가열하면서 행했다.
종기판을 분리한 후, 얻어진 적층 구조체의 종기판으로부터 벗겨진 측의 면을 연마 처리함으로써, 총 두께 430 ㎛의 Zn 도핑 GaN 자립 기판을 얻었다.
얻어진 Zn 도핑 GaN 기판의 결정성을 X선 로킹 커브를 이용하여 평가했다. (0002)면 반사의 반치폭은 120초, (10-12)면 반사의 반치폭은 150초로 양호한 결정성을 보였다.
[MOCVD법에 의한 에피택셜 기판의 제작]
이어서, MOCVD법에 의해서 에피택셜 기판을 제작했다. 구체적으로는 이하의 조건에 따라서 버퍼층으로서의 Al 도핑 GaN층, 채널층으로서의 GaN층, 장벽층으로서의 AlGaN층을 각각의 Zn 도핑 GaN 기판 상에 이 순서로 적층 형성했다. 또한, 이하에 있어서, 15족/13족 가스의 비란, 13족(Ga, Al) 원료의 공급량에 대한 15족(N) 원료의 공급량의 비(몰비)이다.
Al 도핑 GaN 버퍼층:
형성 온도=1050℃;
리액터 내 압력=5 kPa;
15족/13족 가스의 비=15000;
Al 원료 가스/13족 원료 가스의 비=0.001;
두께=0, 10, 20, 100, 200, 1000 또는 2000 nm.
GaN 채널층:
형성 온도=1050℃;
리액터 내 압력=100 kPa;
15족/13족 가스의 비=2000;
두께=1000 nm.
AlGaN 장벽층:
형성 온도=1050℃;
리액터 내 압력=5 kPa;
15족/13족 가스의 비=12000;
Al 원료 가스/13족 가스의 비=0.25;
두께=25 nm.
또한, 두께가 0 nm인 Al 도핑 GaN 버퍼층의 에피택셜 기판이란, 즉 Al 도핑 GaN 버퍼층을 형성하지 않고서 Zn 도핑 GaN 기판 상에 즉시 GaN 채널층을 형성한 에피택셜 기판이다. 또한, Al 도핑 GaN 버퍼층의 형성 조건은, 버퍼층 중의 Al 농도가 5×1019 cm-3으로 되는 것을 상정한 것이다.
상술한 조건에 의해 각 층이 순차 형성된 후, 서셉터 온도를 실온 부근까지 내리고, 리액터 내부를 대기압으로 복귀시킨 후, 제작된 에피택셜 기판을 빼냈다.
[HEMT 소자의 제작]
이어서, 각각의 에피택셜 기판을 이용하여 HEMT 소자를 제작했다. 또한, HEMT 소자는, 게이트 폭이 100 ㎛, 소스-게이트 간격이 1 ㎛, 게이트-드레인 간격이 4 ㎛, 게이트 길이가 1 ㎛가 되도록 설계했다.
우선, 포토리소그래피 프로세스와 RIE법을 이용하여 각 소자의 경계가 되는 부위를 깊이 100 nm 정도까지 에칭 제거했다.
이어서, 에피택셜 기판 상에 두께 100 nm의 SiO2막을 형성하고, 이어서 포토리소그래피를 이용하여 소스 전극, 드레인 전극의 형성 예정 부위의 SiO2막을 에칭 제거함으로써 SiO2 패턴층을 얻었다.
이어서, 진공 증착법과 포토리소그래피 프로세스를 이용하여, 소스 전극, 드레인 전극의 형성 예정 부위에 Ti/Al/Ni/Au(각각의 막 두께는 25/200/20/100 nm)로 이루어지는 금속 패턴을 형성함으로써 소스 전극 및 드레인 전극을 형성했다. 이어서, 소스 전극 및 드레인 전극의 오믹성을 양호한 것으로 하기 위해서 825℃의 질소 가스 분위기 중에서 30초간의 열처리를 실시했다.
그 후, 포토리소그래피 프로세스를 이용하여, SiO2 패턴층으로부터 게이트 전극의 형성 예정 부위의 SiO2막을 제거했다.
또한 진공 증착법과 포토리소그래피 프로세스를 이용하여, 게이트 전극의 형성 예정 부위에, Ni/Au(각각의 막 두께는 20/100 nm)로 이루어지는 쇼트키성 금속 패턴을 형성함으로써 게이트 전극을 형성했다.
이상의 프로세스에 의해 7 종류의 HEMT 소자를 얻을 수 있었다. 이들을 미분 간섭 현미경으로 관찰한 바, 샘플 No. 1-7의 HEMT 소자에 관해서만 에피택셜 기판의 표면(결국은 장벽층의 표면)에 크랙이 생기고 있음이 확인되었다.
[HEMT 소자의 STEM 평가]
샘플 No. 1-4의 HEMT 소자에 관해서 STEM(주사형 투과 전자현미경) 관찰하고, 이러한 관찰 결과에 기초하여 Zn 도핑 GaN 기판의 관통 전위 밀도를 구한 바, 2×106 cm-2였다. 같은 조건으로 제작한, 다른 샘플의 Zn 도핑 GaN 기판의 전위 밀도에 관해서도 샘플 No. 1-4와 같은 정도라고 어림된다.
또한, 관통 전위 밀도는, 자립 기판을 복수 시야에서 관찰했을 때의, 각각의 시야에 있어서 확인되는 전위의 개수에 기초하여 산출했다.
[HEMT 소자의 SIMS 평가]
각각의 HEMT 소자에 관해서 SIMS(이차 이온 질량 분석법)에 의해 에피택셜 기판에 있어서의 깊이 방향의 원소 분석을 행하여, Zn 원소와 Al 원소의 농도 프로파일을 얻었다.
도 2는 샘플 No. 1-4의 HEMT 소자를 구성하는 에피택셜 기판에 있어서의 Zn 원소, Al 원소의 농도 프로파일을 도시한 도면이다. 도 3은 샘플 No. 1-1의 HEMT 소자를 구성하는 에피택셜 기판에 있어서의 Zn 원소, Al 원소의 농도 프로파일을 도시한 도면이다.
도 2의 농도 프로파일로부터는 다음을 알 수 있다.
(1) GaN 기판에는 Zn 원소가 고농도(1×1019 cm-3)로 도핑되어 있다.
(2) Al 도핑 GaN 버퍼층의 Al 농도는 5×1019 cm-3이다.
(3) 버퍼층과 GaN 기판의 계면으로부터 기판 측에서는 고농도로 존재하고 있는 Zn 원소의 농도가 버퍼층 내에서 급속히 감소하고, 나아가서는 채널층 내에서도 서서히 감소하여, SIMS 측정에 있어서의 Zn의 검출 하한인(백그라운드 레벨인) 5×1015 cm-3에까지 달하고 있다.
또한, 이들 (1)∼(3)의 사항은, 샘플 No. 1-2의 HEMT 소자에 있어서의 채널층에서의 Zn 원소의 농도치의 하한치가 8×1015 cm-3이었던 것을 제외하고, 샘플 No. 1-2∼No. 1-6의 HEMT 소자에 있어서 같았다. 이것은 샘플 No. 1-2∼No. 1-6의 HEMT 소자에 있어서는, GaN 기판에 도핑되어 있던 Zn 원소가 채널층으로 확산되는 것이 억제되고 있다는 것을 의미한다.
한편, 도 3의 농도 프로파일로부터는 다음을 알 수 있다.
(4) GaN 기판에는 Zn 원소가 고농도(1×1019 cm-3)로 도핑되어 있다.
(5) Zn 원소는 채널층 내에서 서서히 감소하고 있지만, 그 정도는 샘플 No. 1-4의 HEMT 소자에 비해서 완만하고, 장벽층 근방에서도 샘플 No. 1-4의 HEMT 소자보다 1 오더 이상이나 큰 8×1016 cm-3 이상의 농도로 Zn 원소가 존재한다.
이들 (4)∼(5)의 사항은, 샘플 No. 1-1의 HEMT 소자에 있어서는 GaN 기판에 도핑되어 있던 Zn 원소가 채널층으로 확산되고 있다는 것을 의미한다.
이상의 결과는, Zn 도핑 GaN 기판과 채널층의 사이에 Al 도핑 GaN 버퍼층을 둠으로써 기판에서 채널층으로의 Zn의 확산이 억제되는 것, 즉 Al 도핑 GaN 버퍼층이 확산 억제층으로서 기능하는 것을 의미하고 있다.
[HEMT 소자의 전기 특성 평가]
반도체 파라미터 애널라이저를 이용하여, 샘플 No. 1-1∼No. 1-6의 HEMT 소자의 드레인 전류 드레인 전압 특성(Id-Vd 특성)을 DC 모드 및 펄스 모드(정지 드레인 바이어스 Vdq=30 V, 정지 게이트 바이어스 Vgq=-5 V)로 평가했다. 핀치오프(pinch-off)의 임계치 전압은 Vg=-3 V였다.
전류 콜랩스를 평가하기 위한 지표로서, 드레인 전압 Vd=5 V, 게이트 전압 Vg=2 V 인가 시의 DC 모드에 있어서의 드레인 전류 IdDC와, 펄스 모드에 있어서의 드레인 전류 Idpulse의 비 R(=Idpulse/IdDC, 0≤R≤1)을 채용하는 것으로 하여, 각 HEMT 소자에 관해서 이것을 구했다. 또한, 이러한 R 값이 0.7 이상이라면, 상기 HEMT 소자는 전류 콜랩스가 작다고 판정할 수 있다.
표 1에, 실험예 1의 각각의 샘플에 관한, 농도 프로파일로부터 구한 버퍼층의 Al 농도 및 채널층의 Zn 농도와 R 값을, 버퍼층의 두께와 에피택셜 기판의 표면에서의 크랙(표 1에서는「막 크랙」이라고 기재, 이하의 실험예에서도 마찬가지)의 유무와 함께 일람으로 하여 나타낸다. 또한, Al 농도 및 Zn 농도는 대상이 되는 층의 두께 방향 중앙 부분에서의 값으로 했다(이후의 실험예에서도 마찬가지). 또한, 표 1에는, 각 샘플이 본 발명의 실시예와 비교예의 어느 것에 해당하는지에 관해서도 아울러 나타내고 있다.
Figure pct00001
표 1에 나타내는 것과 같이, 버퍼층을 갖고 있지 않은 샘플 No. 1-1의 HEMT 소자에 있어서는, 채널층의 Zn 농도가 8×1016 cm-3로 1×1016 cm-3보다도 크고, R 값은 0.25에 머물러 있었다.
이에 대하여, 버퍼층의 두께가 10 nm∼1000 nm인 샘플 No. 1-2∼No. 1-6의 HEMT 소자에 있어서는, 채널층의 Zn 농도가 1×1016 cm-3 이하가 되고, R 값이 0.70 이상이 되었다. 즉, 샘플 No. 1-2∼No. 1-6의 HEMT 소자는 전류 콜랩스가 작다고 말할 수 있다.
특히, 버퍼층의 두께가 20 nm∼200 nm인 샘플 No. 1-3∼No. 1-5의 HEMT 소자에 있어서는, 채널층의 Zn 농도가 SIMS에 있어서의 검출 하한인 5×1015 cm-3 정도로까지 작아지고, R 값이 0.80 이상으로 되었다. 또한, 표 1에 있어서 B.G.L이란, Zn 농도가 백그라운드 레벨임을 의미한다(표 2, 표 3에 있어서도 마찬가지). 즉, 샘플 No. 1-3∼No. 1-5의 HEMT 소자는 전류 콜랩스가 특히 작다고 말할 수 있다.
(실험예 2)
실험예 1과 같은 제작 조건 및 수순으로 Zn 도핑 GaN 단결정 자립 기판을 제작한 후, 이러한 자립 기판을 기초 기판으로 하여 7 종류의 에피택셜 기판을 제작했다. 그 때의 제작 조건은, Al 농도가 상이하도록 Al 도핑 GaN 버퍼층을 형성할 때의 Al 원료 가스/13족 원료 가스의 비를 다르게 한 것 외에는 동일하게 했다. 보다 상세하게는, 상기 버퍼층을 형성할 때의 Al 원료 가스/13족 원료 가스의 비는 0.00001, 0.00002, 0.0001, 0.001, 0.02, 0.1, 0.2의 7 수준으로 다르게 했다. 또한, 버퍼층의 두께는 100 nm로 했다.
또한, Zn 도핑 GaN 기판의 제작 조건은 실험예 1과 같으므로, 그 전위 밀도는 샘플 No. 1-4와 같은 정도라고 어림된다.
또한, 각각의 에피택셜 기판을 이용하여 HEMT 소자를 제작했다. 이후에는, 7 종류의 에피택셜 기판과 각각을 이용하여 제작한 HEMT 소자에 대하여 공통의 샘플 No. 2-1∼No. 2-7을 이용한다. 단, 샘플 No. 2-4의 에피택셜 기판 및 HEMT 소자는, 실험예 1에 있어서의 샘플 No. 1-4의 에피택셜 기판 및 HEMT 소자와 각각 같은 것이다.
얻어진 7 종류의 HEMT 소자를 대상으로 실험예 1과 마찬가지로 미분 간섭 현미경에 의한 관찰과, SIMS에 의한 깊이 방향의 원소 분석과, 이로써 얻어지는 농도 프로파일에 기초한 버퍼층의 Al 농도 및 채널층의 Zn 농도의 산출과, 반도체 파라미터 애널라이저를 이용한 Id-Vd 특성의 평가 결과에 기초한 R 값의 산출을 행했다. 단, 미분 간섭 현미경에 의한 관찰 결과, 에피택셜 기판의 표면(즉 장벽층의 표면)에 크랙이 생기고 있음이 확인된 샘플 No. 2-7의 HEMT 소자에 관해서는, Zn 농도의 산출과 Id-Vd 특성의 평가 및 R 값의 산출은 행하지 않았다.
표 2에, 실험예 2의 각각의 샘플에 관한, 버퍼층의 Al 농도 및 채널층의 Zn 농도와 R 값을, 버퍼층의 두께와 에피택셜 기판의 표면에 있어서의 크랙 유무와 함께 일람으로 하여 나타낸다. 또한, 표 2에는, 각 샘플이 본 발명의 실시예와 비교예의 어느 것에 해당하는지에 관해서도 아울러 나타내고 있다.
Figure pct00002
표 2에 나타내는 것과 같이, 버퍼층에 있어서의 Al 농도가 5.0×1017 cm-3인 샘플 No. 2-1의 HEMT 소자에 있어서는, 채널층의 Zn 농도가 7×1016 cm-3으로 1×1016 cm-3보다도 크고, R 값은 0.40에 머물러 있었다.
이에 대하여, 버퍼층에 있어서의 Al 농도가 1.0×1018 cm-3∼5.0×1021 cm-3인 샘플 No. 2-2∼No. 2-6의 HEMT 소자에 있어서는, 채널층의 Zn 농도가 1×1016 cm-3 이하가 되고, R 값이 0.70 이상이 되었다. 즉, 샘플 No. 2-2∼No. 2-6의 HEMT 소자는 전류 콜랩스가 작다고 말할 수 있다.
특히, 버퍼층에 있어서의 Al 농도가 5.0×1018 cm-3∼1.0×1021 cm-3인 샘플 No. 2-3∼No. 2-5의 HEMT 소자에 있어서는, 채널층의 Zn 농도가 SIMS에 있어서의 검출 하한인 5×1015 cm-3 정도로까지 작아지고, R 값이 0.85 이상이 되었다. 즉, 샘플 No. 2-3∼No. 2-5의 HEMT 소자는 전류 콜랩스가 특히 작다고 말할 수 있다.
(실험예 3)
실험예 1과 같은 수순으로 Zn 도핑 GaN 단결정 자립 기판을 제작한 후, 이러한 자립 기판을 기초 기판으로 하여 3 종류의 에피택셜 기판을 제작하고, 각각의 에피택셜 기판을 이용하여 HEMT 소자를 제작했다.
단, 각각의 Zn 도핑 GaN 단결정 자립 기판을 제작함에 있어서는, MOCVD-GaN 템플릿의 표면에 형성되는 GaN의 단결정층의 두께가 다른 것으로 되도록 플럭스법에 의한 GaN의 단결정층을 형성함에 있어서 육성 시간을 다르게 했다. 이것은, 전위밀도가 다른 Zn 도핑 GaN 단결정 자립 기판을 얻는 것을 의도하고 있다. 보다 상세하게는, 850℃에서의 가열 유지 시간을, 100시간, 70시간, 40시간의 3 수준으로 다르게 함으로써, GaN 단결정층의 두께를 1000 ㎛, 600 ㎛, 200 ㎛의 3 수준으로 다르게 했다.
에피택셜 기판 및 HEMT 소자의 제작 조건은, 샘플 No. 1-4에 따른 에피택셜 기판을 제작하는 경우와 같게 했다. 예컨대, Al 도핑 GaN 버퍼층을 형성할 때는, Al 농도가 5.0×1019 cm-3이 되도록 Al 원료 가스/13족 원료 가스의 비는 0.001로 하고, 상기 버퍼층의 두께는 100 nm로 했다.
이후에는 3 종류의 에피택셜 기판과 각각을 이용하여 제작한 HEMT 소자에 대하여 공통의 샘플 No. 3-1∼No. 3-3을 이용한다. 단, 샘플 No. 3-1의 에피택셜 기판 및 HEMT 소자는, 실험예 1에 있어서의 샘플 No. 1-4의 에피택셜 기판 및 HEMT 소자와 각각 같은 것이다.
얻어진 3 종류의 HEMT 소자를 대상으로 실험예 1과 마찬가지로 미분 간섭 현미경에 의한 관찰과, STEM 관찰 결과에 기초한 Zn 도핑 GaN 기판의 관통 전위 밀도의 평가와, SIMS에 의한 깊이 방향의 원소 분석과, 이로써 얻어지는 농도 프로파일에 기초한 버퍼층의 Al 농도 및 채널층의 Zn 농도의 산출과, 반도체 파라미터 애널라이저를 이용한 Id-Vd 특성의 평가 결과에 기초한 R 값의 산출을 행했다.
표 3에, 실험예 3의 각각의 샘플에 관한, Zn 도핑 GaN 단결정 자립 기판(표 3에서는 「GaN 기판」이라고 기재)의 전위 밀도와 채널층의 Zn 농도와 R 값을, 에피택셜 기판 표면에 있어서의 크랙의 유무와 함께 일람으로 하여 나타낸다. 또한, 표 3에는 각 샘플이 본 발명의 실시예와 비교예의 어느 것에 해당하는지에 관해서도 아울러 나타내고 있다.
Figure pct00003
표 3에 나타내는 것과 같이, Zn 도핑 GaN 단결정 자립 기판에 있어서의 전위밀도가 1.0×108 cm-2인 샘플 No. 3-3의 HEMT 소자에 있어서는, 채널층의 Zn 농도가 9×1016 cm-3으로 1×1016 cm-3보다도 크고, R 값은 0.22에 머물러 있었다.
이에 대하여, Zn 도핑 GaN 단결정 자립 기판에 있어서의 전위 밀도가 5.0×107 cm-2 이하인 샘플 No. 3-1∼No. 3-2의 HEMT 소자에 있어서는, 채널층의 Zn 농도가 1×1016 cm-3 이하가 되고, R 값이 0.70 이상이 되었다. 즉, 샘플 No. 3-1∼No. 3-2의 HEMT 소자는 전류 콜랩스가 작다고 말할 수 있다.
특히, Zn 도핑 GaN 단결정 자립 기판에 있어서의 전위 밀도가 2.0×106 cm-2인 샘플 No. 3-1의 HEMT 소자에 있어서는, 채널층의 Zn 농도가 SIMS에 있어서의 검출 하한인 5×1015 cm-3 정도로까지 작아지고, R 값이 0.90이 되었다. 즉, 샘플 No. 3-1의 HEMT 소자는 전류 콜랩스가 특히 작다고 말할 수 있다.
(실험예 1∼3의 정리)
상술한 실험예 1∼3의 결과로부터는 다음이 확인된다.
Zn 원소가 1×1018 cm-3 이상이라는 고농도로 도핑된 Zn 도핑 GaN 단결정 자립 기판 위에 채널층 및 장벽층을 적층 형성함으로써 HEMT 소자를 제작하는 경우에 있어서, 자립 기판의 전위 밀도를 5.0×107 cm-2 이하로 하며, 또한 상기 자립 기판 위에 Al 농도가 1×1018 cm-3 이상 5×1021 cm-3 이하인 Al 도핑 GaN 버퍼층을 10 nm 이상 1000 nm 이하의 두께로 형성한 뒤에 채널층을 형성함으로써, 자립 기판에서 채널층으로의 Zn의 확산을 적합하게 억제할 수 있다.
구체적으로는, 채널층에 있어서의 Zn 농도를 1×1016 cm-3 이하로 저감할 수 있다. 그리고, 이와 같이 Zn의 확산이 적합하게 억제된 HEMT 소자에 있어서는 전류 콜랩스의 발생이 적합하게 억제된다.
특히, 버퍼층의 두께가 20 nm 이상 200 nm 이하인 경우, 혹은 버퍼층의 Al 농도가 5×1018 cm-3 이상 1×1021 cm-3 이하인 경우, 전류 콜랩스의 발생이 더욱 억제된다.

Claims (19)

  1. 반도체 소자용 에피택셜 기판에 있어서,
    Zn이 도핑된 GaN으로 이루어지는 반절연성의 자립 기판과,
    상기 자립 기판에 인접하여 이루어지는 버퍼층과,
    상기 버퍼층에 인접하여 이루어지는 채널층과,
    상기 채널층을 사이에 두고서 상기 버퍼층과는 반대쪽에 마련되어 이루어지는 장벽층을 포함하고,
    상기 버퍼층은 Al 도핑 GaN으로 이루어지고, 상기 자립 기판에서 상기 채널층으로의 Zn의 확산을 억제하는 확산 억제층인 것을 특징으로 하는 반도체 소자용 에피택셜 기판.
  2. 제1항에 있어서, 상기 자립 기판의 전위 밀도는 5.0×107 cm-2 이하이고,
    상기 버퍼층의 두께는 10 nm 이상 1000 nm 이하이고,
    상기 버퍼층의 Al 농도는 1×1018 cm-3 이상 5×1021 cm-3 이하인 것을 특징으로 하는 반도체 소자용 에피택셜 기판.
  3. 제2항에 있어서, 상기 채널층에 있어서의 Zn의 농도는 1×1016 cm-3 이하인 것을 특징으로 하는 반도체 소자용 에피택셜 기판.
  4. 제2항 또는 제3항에 있어서, 상기 버퍼층의 Al 농도는 5×1018 cm-3 이상 1×1021 cm-3 이하인 것을 특징으로 하는 반도체 소자용 에피택셜 기판.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 버퍼층의 두께는 20 nm 이상 200 nm 이하인 것을 특징으로 하는 반도체 소자용 에피택셜 기판.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 채널층은 GaN으로 이루어지고, 상기 장벽층은 AlGaN으로 이루어지는 것을 특징으로 하는 반도체 소자용 에피택셜 기판.
  7. 반도체 소자에 있어서,
    Zn이 도핑된 GaN으로 이루어지는 반절연성의 자립 기판과,
    상기 자립 기판에 인접하여 이루어지는 버퍼층과,
    상기 버퍼층에 인접하여 이루어지는 채널층과,
    상기 채널층을 사이에 두고서 상기 버퍼층과는 반대쪽에 마련되어 이루어지는 장벽층과,
    상기 장벽층 위에 마련되어 이루어지는 게이트 전극, 소스 전극 및 드레인 전극을 포함하고,
    상기 버퍼층은 Al 도핑 GaN으로 이루어지고, 상기 자립 기판에서 상기 채널층으로의 Zn의 확산을 억제하는 확산 억제층인 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서, 상기 자립 기판의 전위 밀도는 5.0×107 cm-2 이하이고,
    상기 버퍼층의 두께는 10 nm 이상 1000 nm 이하이고,
    상기 버퍼층의 Al 농도는 1×1018 cm-3 이상 5×1021 cm-3 이하인 것을 특징으로 하는 반도체 소자.
  9. 제8항에 있어서, 상기 채널층에 있어서의 Zn의 농도는 1×1016 cm-3 이하인 것을 특징으로 하는 반도체 소자.
  10. 제8항 또는 제9항에 있어서, 상기 버퍼층의 Al 농도는 5×1018 cm-3 이상 1×1021 cm-3 이하인 것을 특징으로 하는 반도체 소자.
  11. 제8항 내지 제10항 중 어느 한 항에 있어서, 상기 버퍼층의 두께는 20 nm 이상 200 nm 이하인 것을 특징으로 하는 반도체 소자.
  12. 제7항 내지 제11항 중 어느 한 항에 있어서, 상기 채널층은 GaN으로 이루어지고, 상기 장벽층은 AlGaN으로 이루어지는 것을 특징으로 하는 반도체 소자.
  13. 반도체 소자용의 에피택셜 기판을 제조하는 방법으로서,
    a) Zn이 도핑된 GaN으로 이루어지는 반절연성의 자립 기판을 준비하는 준비 공정과,
    b) 상기 자립 기판에 인접시켜 버퍼층을 형성하는 버퍼층 형성 공정과,
    c) 상기 버퍼층에 인접시켜 채널층을 형성하는 채널층 공정과,
    d) 상기 채널층을 사이에 두고서 상기 버퍼층과는 반대쪽의 위치에 장벽층을 형성하는 장벽층 형성 공정을 포함하고,
    버퍼층 형성 공정에서는, 상기 버퍼층을, Al 도핑 GaN으로 이루어지고, 상기 자립 기판에서 상기 채널층으로의 Zn의 확산을 억제하는 확산 억제층으로서 형성하는 것을 특징으로 하는 반도체 소자용 에피택셜 기판의 제조 방법.
  14. 제13항에 있어서, 상기 준비 공정에서는, 전위 밀도가 5.0×107 cm-2 이하인 상기 자립 기판을 준비하고,
    상기 버퍼층 형성 공정에서는, 상기 버퍼층을, 10 nm 이상 1000 nm 이하의 두께로 또한 1×1018 cm-3 이상 5×1021 cm-3 이하의 Al 농도를 갖도록 형성하는 것을 특징으로 하는 반도체 소자용 에피택셜 기판의 제조 방법.
  15. 제14항에 있어서, 상기 버퍼층 형성 공정에서는, 상기 채널층에 있어서의 Zn의 농도가 1×1016 cm-3 이하가 되도록 상기 버퍼층을 형성하는 것을 특징으로 하는 반도체 소자용 에피택셜 기판의 제조 방법.
  16. 제14항 또는 제15항에 있어서, 상기 버퍼층 형성 공정에서는, 상기 버퍼층을 5×1018 cm-3 이상 1×1021 cm-3 이하의 Al 농도를 갖도록 형성하는 것을 특징으로 하는 반도체 소자용 에피택셜 기판의 제조 방법.
  17. 제14항 내지 제16항 중 어느 한 항에 있어서, 상기 버퍼층 형성 공정에서는, 상기 버퍼층을 20 nm 이상 200 nm 이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자용 에피택셜 기판의 제조 방법.
  18. 제13항 내지 제17항 중 어느 한 항에 있어서, 상기 채널층은 GaN으로 형성되고, 상기 장벽층은 AlGaN으로 형성되는 것을 특징으로 하는 반도체 소자용 에피택셜 기판의 제조 방법.
  19. 제13항 내지 제18항 중 어느 한 항에 있어서, 상기 자립 기판은 플럭스법으로 제작되는 것을 특징으로 하는 반도체 소자용 에피택셜 기판의 제조 방법.
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비특허문헌 2 : V. Desmaris, M. Rudzinski, N. Rorsman, P.R. Hageman, P.K. Larsen, H. Zirath, T.C. Rodle, and H.F.F. Jos, "Comparison of the DC and Microwave Performance of AlGaN/GaN HEMTs Grown on SiC by MOCVD With Fe-Doped or Unintentionally Doped GaN Buffer Layers", IEEE Transactions on Electron Devices, Vol. 53, No. 9, pp. 2413-2417, September 2006.
비특허문헌 3 : M. Azize, Z. Bougrioua, and P. Gibart, "Inhibition of interface pollution in AlGaN/GaN HEMT structures regrown on semi-insulating GaN templates", Journal of Crystal Growth, vol. 299(2007), p. 103-p. 108.
비특허문헌 4 : T. Suzuki, J. Jun, M. Leszczynski, H. Teisseyre, S. Strite, A. Rockett, A. Pelzmann, M. Camp, and K. J. Ebeling, "Optical activation and diffusivity of ion-implanted Zn acceptors in GaN under high-pressure, high-temperature annealing", Journal of Applied Physics, Vol. 84(1998), No. 2, pp. 1155-1157.

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