CN104247024B - 碳化硅半导体器件 - Google Patents
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Abstract
在通过在碳化硅基板(1)沉积低浓度n型漂移层(2)而成的半导体基板的前表面上形成有与半导体基板形成肖特基接触的第一前表面金属层(11)。第一前表面金属层(11)的外周端部在覆盖边缘部的层间绝缘膜(6)上延伸。在该第一前表面金属层(11)上形成构成前表面电极的第二前表面金属层(12)，在通过干刻形成其一部分时，利用第二前表面金属层(12)完全覆盖成为肖特基接触金属的第一前表面金属层(11)。由此，在用于形成第二前表面金属层(12)的图案化工序中能防止蚀刻残留物，从而能提供可靠性较高的前表面电极结构以及半导体器件的制造方法。
Description
技术领域
本发明涉及使用碳化硅的半导体装置，尤其涉及边缘部的肖特基(Schottky)接触金属被前表面电极金属完全覆盖、能防止蚀刻残留物产生、具有高可靠性的前表面电极结构的碳化硅半导体器件。
背景技术
以往，作为功率器件使用的半导体器件主要使用硅(Si)作为半导体材料，但宽带隙半导体即碳化硅(SiC)具有如下物性值：与硅相比热传导率是其3倍，最大电场强度是其10倍，电子的迁移速度是其2倍，因此作为绝缘破坏电压高且能够以低损耗进行高温动作的功率器件，近年来各机构对其应用进行了大量的研究。
这种功率器件的结构主要为在基板背面侧具有背面电极的纵向型半导体器件，该背面电极具备低电阻的欧姆电极。对于背面电极可使用各种材料和结构，而作为其中之一，提出了钛(Ti)层、镍(Ni)层和银(Ag)层的层叠体(例如，参照下述专利文献1)、钛层、镍层和金(Au)层的层叠体(例如，参照下述专利文献2)等。
以肖特基势垒二极管为代表的使用SiC的纵向型半导体器件中，提出了如下器件。例如，在具有(0001)面作为主面的SiC基板的一个主面上堆积有低杂质浓度的n型漂移层。n型漂移层具有由区域A、第二导电型的区域B、以及第二导电型的区域C构成的结构，该区域A仅设置有第一导电型区域，或周期性地设置有第一导电型区域和第二导电型区域，该区域B设置在区域A的周围，该区域C设置在区域B的周围，且杂质浓度与区域B不同。并且，在前表面电极上，在肖特基接触上对由铝(AL)或铝合金构成的金属膜进行成膜来形成电极结构。
另一方面，使用了如下方法：在SiC基板的另一主面上形成镍层之后，通过加热形成硅化镍层，在SiC基板与硅化镍层之间形成欧姆接触(例如，参照下述专利文献1和下述专利文献2)。此外，作为形成欧姆电极的方法，提出了如下方案：其特征在于，在SiC基板上形成由多种金属构成的膜后，以700～1100℃的温度进行加热处理，最优选为，通过以约800℃的温度进行加热处理从而获得良好的欧姆特性(例如参照下述专利文献3)。另外，下述专利文献4中，通过照射激光来形成欧姆电极。
专利文献1：日本专利特开2007－184571号公报
专利文献2：日本专利特开2010－86999号公报
专利文献3：日本专利特开2005－277240号公报
专利文献4：日本专利特开2008－135611号公报
专利文献5：日本专利特开2010－165838号公报
发明内容
发明所要解决的技术问题
在现有的肖特基势垒二极管的制造工序中，在形成了窗部的抗蚀剂上形成金属膜，接着利用去除该抗蚀剂的所谓的剥离法来形成前表面电极(例如参照上述专利文献5)。然而，剥离法容易在图案边缘部分产生毛边，会导致元件不良，因此不优选。因此，优选利用干刻法代替剥离法来对金属层进行图案化。
在利用干刻法对金属层进行图案化的情况下，干刻时产生的残留物会附着于金属层的一部分，并且未被金属层覆盖的肖特基接触会因暴露于等离子而受损，因此可能导致元件不良。
本发明为了解决现有技术的问题，其目的在于提供一种不会产生元件不良的高品质的碳化硅半导体器件。
解决技术问题所采用的技术方案
本发明人为了实现上述目的进行了潜心研究，结果发现通过利用由铝或铝合金构成的金属层完全覆盖在肖特基接触上，能获得高品质的碳化硅半导体器件。
本发明是基于上述见解而完成的，能提供如下发明。
为了解决上述问题，达成本发明的目的，本发明的碳化硅半导体器件具有如下特征。包括碳化硅半导体基板，该碳化硅半导体基板包括：第一区域，该第一区域具有设置有第一导电型区域的结构或者周期性地设置有第一导电型区域和第二导电型区域的结构；第二区域，该第二区域设置有包围所述第一区域周围的第二导电型区域；第三区域，该第三区域包围所述第二区域的周围，且设置有杂质浓度与所述第二区域的第二导电型区域不同的第二导电型区域；以及形成在所述第二区域以及所述第三区域上的层间绝缘膜，并且在所述碳化硅半导体基板上具有：第一金属层，该第一金属层至少覆盖所述第一区域；以及第二金属层，该第二金属层形成在所述第一金属层上。并且，所述第二金属层的一部分经过干刻，且具有所述第二金属层完全覆盖所述第一金属层的结构。
本发明的碳化硅半导体器件的特征在于，在上述发明中，所述第一金属层是具有钛膜、钛合金膜、镍膜、镍合金膜、或者镍钛合金膜中的至少一种的膜，所述第二金属层是铝膜或者铝合金膜。
本发明的碳化硅半导体器件的特征在于，在上述发明中，所述第一金属层的厚度为20nm～200nm。
本发明的碳化硅半导体器件的特征在于，在上述发明中，所述第一金属层的外周端部以及所述第二金属层的外周端部位于所述第二区域内。
本发明的碳化硅半导体器件的特征在于，在上述发明中，所述第一区域与所述第一金属层的界面形成肖特基接触。
发明效果
根据本发明，能提供一种在形成前表面电极时不会产生蚀刻残留物的品质良好的半导体器件用前表面电极的制造方法、以及包含半导体器件用前表面电极的特性优异的半导体器件的制造方法。
附图说明
图1是表示本发明的区域A～C的示例的图。
图2-1是表示肖特基势垒二极管的制造工序的剖视图。
图2-2是表示肖特基势垒二极管的制造工序的剖视图。
图2-3是表示肖特基势垒二极管的制造工序的剖视图。
图2-4是表示肖特基势垒二极管的制造工序的剖视图。
图2-5是表示肖特基势垒二极管的制造工序的剖视图。
图2-6是表示肖特基势垒二极管的制造工序的剖视图。
图2-7是表示肖特基势垒二极管的制造工序的剖视图。
图3是表示现有的肖特基势垒二极管的制造工序中的边缘部的结构的剖视图。
图4是表示本发明的肖特基势垒二极管的制造工序中的边缘部结构的剖视图。
具体实施方式
本发明的半导体器件在半导体基板上包括：第一区域A、包围第一区域A周围的第二区域B、以及包围第二区域B周围的第三区域C。第一区域A具有仅设置第一导电型区域的结构，或者具有周期性地设置有第一导电型区域和第二导电型区域的结构。第一区域A被第二区域B和第三区域C包围。第二区域B中设有有第二导电型区域。第三区域C中设置有杂质浓度与第二区域B的第二导电型区域不同的第二导电型区域。在半导体基板的前表面上，在第二区域B以及第三区域C上设有层间绝缘膜。半导体基板的前表面上还设有至少覆盖第一区域A的第一金属沉积膜、以及形成在第一金属沉积膜上的第二金属沉积膜。在这种半导体器件中具有第二金属沉积膜的一部分被干刻、且第二金属沉积膜完全覆盖第一金属沉积膜的结构。
以下，参照附图对本发明的优选实施方式进行具体说明。此外，在以下实施方式的说明以及附图中，在同样的结构中附加相同的标号，并省略重复的说明。此外，本说明书中，在米勒指数的标号中，“－”是指赋予紧接在其后面的指数的条，通过在指数前附加“－”来表示负的指数。图1是表示本发明的第一～第三区域A～C的示例的图。如图1所示，本发明的半导体器件中，在半导体基板上设有：第一区域A、包围第一区域A周围的第二区域B、以及包围第二区域B周围的第三区域C。第一区域A具有仅设置第一导电型区域的结构，或者具有周期性地设置有第一导电型区域和第二导电型区域的结构。此外，第一区域A被设置有第二导电型区域的第二区域B、以及设置有杂质浓度与第二区域B的第二导电型区域不同的第二导电型区域的第三区域C包围。图1(a)示出在第一区域A中仅设置有第一导电型区域的示例，图1(b)、图1(c)示出在第一区域A中周期性地设置有第一导电型区域和第二导电型区域的示例。本发明中，第一区域A中的、第一导电型区域与第二导电型区域的设置只要是周期性设置即可，例如可以是图1(b)所示那样第一导电型区域与第二导电型区域沿着与排列方向正交的方向延伸的条状，也可以是图1(c)所示那样将第一导电型区域(或第二导电型区域)设置成栅格状、并利用栅格状的第一导电型区域将第二导电型区域(或第一导电型区域)设置成矩阵状。以下，基于制造工序说明本发明的半导体器件。
(实施方式1)
图2-1～2-7是表示肖特基势垒二极管的制造工序的剖视图。图2-1～2-7中，示出了本发明实施方式1的碳化硅半导体装置的制造工序。实施方式1的碳化硅半导体装置的制造方法如下所示。
首先，如图2-1(a)所示，准备例如掺杂了5×1018cm-3的氮、厚度为350μm、且具有(0001)面作为主面的高浓度n型基板(碳化硅基板1)。接着,如图2-1(b)所示,在该碳化硅基板1的一个主面上沉积例如掺杂了1.0×1016cm-3的氮、且厚度为10μm的低浓度n型漂移层2。由此,形成了在碳化硅基板1上沉积低浓度n型漂移层2而成的半导体基板。以下，将该半导体基板的低浓度n型漂移层2一侧的表面设为前表面，将碳化硅基板1一侧的表面(碳化硅基板1的另一主面)设为背面。
接着，如图2-2所示，为了在低浓度n型漂移层2的表面层(碳化硅基板1一侧的相反侧的表面层)上分别选择性地形成终端结构用的p型区域3、肖特基势垒结(JBS:JunctionBarrier Schottky)结构用的p型区域4、结终端扩展(JTE:Junction TerminationExtension)结构用的p型区域5，例如利用离子注入装置从基板前表面对铝进行离子注入。接着，例如在氩气(Ar)气氛中以1650℃的温度进行240秒的热活化处理，以使为了形成终端结构用的p型区域3、JBS结构用p型区域4以及JTE结构用p型区域5而注入的铝活化。在图2-2所示的实施方式1中，第一～第三区域A～C具有图1(b)所示的结构。具体而言，第一区域A由低浓度n型漂移层2、以及通过离子注入而形成的JBS结构用的p型区域4形成，其还具有低浓度n型漂移层2与JBS结构用的p型区域4呈周期性设置的结构。第二区域B由终端结构用的p型区域3形成。第三区域C由JTE结构用的p型区域5形成。
之后，为了去除因活化产生的基板前表面的污染层，在半导体基板的前表面(低浓度n型漂移层2的表面)形成例如50nm的热氧化层并进行去除。接着，例如在低浓度n型漂移层2的表面形成例如0.5μm的层间绝缘膜6。
另一方面，如图2-2所示，在碳化硅基板1的另一主面(背面)上沉积例如50nm厚的镍(Ni)层、以及10nm厚的钛(Ti)层作为第一背面金属层7。之后，例如利用急速加热处理(RTA:Rapid Thermal Anneal)装置进行热处理。具体而言，作为热处理条件，可以采用例如以1℃/秒的升温速度进行升温，并在达到1050℃以上的温度、例如1100℃后保持两分钟。由此，图2-2所示的第一背面金属层7被硅化，并且如图2-3所示，成为层形态产生了变化的第一背面金属层8，在碳化硅基板1的另一主面与第一背面金属层8之间形成了低电阻的欧姆接触9。
此外，通过上述热处理，Ti层中的Ti与Ni层中的Ni与碳化硅基板1的硅(Si)以及碳(C)产生反应，在第一背面金属层8的表面形成了Ti硅化物(TiSi)、Ni硅化物(NiSi)、Ti碳化物(TiC)、Ti与Si与碳的三元化合物(TixSiyCz)等、或它们组合而形成的与其它金属的密接性良好的物质的层10。另外，虽然没有图示，但也存在如下情况：即，例如因热处理的温度较低等条件而未反应并残留的碳残留在热处理后的第一背面金属层8的表面(即，与其它金属的密接性良好的物质的层10的表面)。
之后的工序虽然没有图示，但例如在制造纵向型肖特基势垒二极管(SBD)时，为了在实施本发明的面的相反侧(基板前表面一侧)制作肖特基接触等结构，实施多个工序，之后例如如图2-4所示，例如利用Ti膜来形成为与低浓度n型漂移层2具有肖特基结的第一前表面金属层11，然后以例如8℃/秒的升温时间升温，例如在500℃后保持5分钟，从而形成肖特基结。之后，例如形成5μm厚的Al-Si膜作为接合用电极焊盘即第二前表面金属层12，在层间绝缘膜6上形成聚酰亚胺13。
在图2－4所示的示意图中，第一前表面金属层11的外周端部在边缘部分位于终端结构用的p型区域3上。本发明中，第一前表面金属层11形成为至少覆盖上述第一区域A(参照后述的图3)，第一区域A与第一前表面金属层11的界面形成肖特基接触即可。第一前表面金属层11的厚度优选为例如20nm～200nm左右。第一前表面金属层11除了上述Ti膜以外，也可以是钛合金膜、镍膜、镍合金膜、或者钛镍合金膜。第二前表面金属层12除了上述Al-Si膜以外，也可以是铝膜或其它铝合金膜。
接着，例如利用使离子化的氩(Ar)进行碰撞来去除杂质进行洗净的反溅射法来对基板背面进行处理。由此，未反应而残留的碳、残留物被去除，从而如图2-5所示，在基板背面出现与其它金属的密接性良好的物质的层10。在紧接着基板背面处理之后，在与其它金属的密接性良好的物质的层10露出到基板背面的状态下，如图2-6所示形成第二背面金属层14。关于第二背面金属层14，例如如图2-7所示，利用蒸镀装置在真空中，在与其它金属的密接性良好的物质的层10的表面形成例如100nm厚的Ti膜15、例如500nm厚的Ni膜16、例如200nm厚的Au膜17，从而形成没有剥离且电阻较小的第二背面金属层14。第二背面金属层14例如与外部装置相连。
图3是表示现有的肖特基势垒二极管的制造工序中的边缘部的结构的剖视图。第一前表面金属层11形成在形成有窗部的层间绝缘膜6的该窗部中，然而，很难使第一前表面金属层11的外周端部与层间绝缘膜6的内侧(第一区域A一侧)的端部完全一致，而不使硅部在第一前表面金属层11与层间绝缘膜6之间露出。因此，通常如图3所示，第一前表面金属层11的外周端部在形成于终端结构用的p型区域3上的层间绝缘膜6上延伸。第二前表面金属层12形成在第一前表面金属层11上。第二前表面金属层12的外周端部位于比第一前表面金属层11的外周端部更靠内侧的位置。
在形成第二前表面金属层12时，如图3所示，在形成肖特基接触(第一前表面金属层11)的图案后，在整个基板前表面一侧形成作为前表面电极的第二前表面金属层12。接着，在第二前表面金属层12上形成抗蚀剂层，并将该抗蚀剂层形成为规定形状的图案。接着，将抗蚀剂层作为掩模，形成第二前表面金属层12的图案。具体而言，在形成第二前表面金属层12的图案时，首先将其浸入杂质浓度50％、溶液温度60℃的磷硝醋酸溶液中5分钟。接着，利用干刻装置，例如在45sccm的CF4、5sccm的O2、33Pa的压力、150W偏置功率的条件下进行30秒的干刻处理。此时会产生蚀刻残留物，而且肖特基接触也会因为暴露于刻蚀的等离子而受损。
图4是表示本发明的肖特基势垒二极管的制造工序中的边缘部结构的剖视图。与图3同样，在图4中，第一前表面金属层11的外周端部也在边缘部的、形成于终端结构用的p型区域3上的层间绝缘膜6上延伸。第二前表面金属层12形成在第一前表面金属层11上。第一前表面金属层11被第二前表面金属层12覆盖。即，在本发明的图4的结构中，肖特基接触(第一前表面金属层11)被作为前表面电极的第二前表面金属层12完全覆盖。因此，在形成第二前表面金属层12的图案时，能防止蚀刻残留物，且不会受到溅射到第一前表面金属层11的等离子造成的损伤的不良影响，能获得特性良好的元件。如图4所示，本发明中，优选第一前表面金属层11以及第二前表面金属层12的外周端部均位于设置了第二导电型区域(终端结构用的p型区域3)的第二区域B内。
(实施方式2)
在实施方式1中对制造SBD装置的情况进行了阐述，但也能在基板前表面侧制造其它装置、例如MOS栅(由金属－氧化膜－半导体构成的绝缘栅)等前表面结构。实施方式2的碳化硅半导体装置的前表面以外的结构与实施方式1的碳化硅半导体装置相同。因此，实施方式2的碳化硅半导体装置的制造工序只要在实施方式1的碳化硅半导体装置的制造工序中，在形成前表面结构时形成例如MOS栅即可。
(实施方式3)
实施方式1中以(0001)面作为碳化硅基板1的主面的例子进行了阐述，但也可以使用(000-1)面作为碳化硅基板1的主面。实施方式3的碳化硅半导体装置的碳化硅基板1以外的结构与实施方式1的碳化硅半导体装置相同。因此，实施方式3的碳化硅半导体装置的制造工序只要在实施方式1的碳化硅半导体装置的制造工序中，使用具有(000-1)面作为主面的碳化硅基板1即可。
以上对本发明的实施方式进行了详细阐述，但本发明并不限于上述实施方式。而且可以在不脱离本发明主旨的范围内进行各种设计变更。在用于实施发明的方式中，根据在整个基板上形成了均匀电极的剖视图进行了说明，但也能应用于在基板主面上局部地形成有电极的碳化硅半导体装置、例如MPS(Merged PiN and Schottky Barrier：合并后的PN结与肖特基势垒)结构二极管的接触。此外，各实施方式中将第一导电型设为n型，将第二导电型设为p型，但即使将第一导电型设为p型，将第二导电型设为n型，本发明也同样成立。
标号说明
1 第一导电型碳化硅基板
2 第一导电型碳化硅外延层
3 第二导电型杂质离子注入区域(JBS)
4 第二导电型杂质离子注入区域(终端)
5 第二导电型杂质离子注入区域(JTE)
6 层间绝缘膜
7 形成于其它主面的第一金属层
8 热处理后的第一金属层
9 欧姆接触
10 与其它金属的密接性良好的物质的层
11 第一金属层(肖特基结用金属)
12 第二金属层(电极焊盘)
13 聚酰亚胺
14 形成于其它主面的第二金属层
15 Ti层
16 Ni层
17 Au层
Claims (1)
1.一种碳化硅半导体器件的制造方法，所述碳化硅半导体器件包括碳化硅半导体基板，该碳化硅半导体基板包括：第一区域，该第一区域具有设置有第一导电型区域的结构或者周期性地设置有第一导电型区域和第二导电型区域的结构；第二区域，该第二区域设置有包围所述第一区域周围的第二导电型区域；第三区域，该第三区域包围所述第二区域的周围，且设置有杂质浓度与所述第二区域的第二导电型区域不同的第二导电型区域；以及形成在所述第二区域以及所述第三区域上的层间绝缘膜，并且在所述碳化硅半导体基板上具有：第一金属层，该第一金属层至少覆盖所述第一区域；以及第二金属层，该第二金属层形成在所述第一金属层上，所述第一区域与所述第一金属层的界面形成肖特基接触，所述第一金属层的外周端部以及所述第二金属层的外周端部位于所述第二区域内，所述第一金属层是具有钛膜、钛合金膜、镍膜、镍合金膜、或者镍钛合金膜中的至少一种的、厚度为20nm～200nm的膜，所述第二金属层是铝膜或者铝合金膜，所述制造方法的特征在于，
所述第一金属层被第二金属层完全覆盖，该第一金属层和第二金属层中的第二金属层的一部分被干刻除去，所述碳化硅半导体基板下方的电极形成第三金属层，该第三金属层形成低电阻的欧姆接触，利用使离子化的氩进行碰撞来去除杂质进行洗净的反溅射法来对该第三金属层进行处理，未反应而残留的碳、残留物被去除，然后依次形成钛膜、镍膜以及金膜。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |