KR101283774B1 - ＳｉＣ 반도체용 오믹 전극, ＳｉＣ 반도체용 오믹 전극의 제조 방법, 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

ＳｉＣ 반도체용 오믹 전극, ＳｉＣ 반도체용 오믹 전극의 제조 방법, 반도체 장치 및 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR101283774B1
KR101283774B1 KR1020097007415A KR20097007415A KR101283774B1 KR 101283774 B1 KR101283774 B1 KR 101283774B1 KR 1020097007415 A KR1020097007415 A KR 1020097007415A KR 20097007415 A KR20097007415 A KR 20097007415A KR 101283774 B1 KR101283774 B1 KR 101283774B1
Authority
KR
South Korea
Prior art keywords
layer
sic semiconductor
type
sic
ohmic electrode
Prior art date
Application number
KR1020097007415A
Other languages
English (en)
Other versions
KR20090088354A (ko
Inventor
가즈히로 후지카와
히데토 다마소
Original Assignee
스미토모덴키고교가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스미토모덴키고교가부시키가이샤 filed Critical 스미토모덴키고교가부시키가이샤
Publication of KR20090088354A publication Critical patent/KR20090088354A/ko
Application granted granted Critical
Publication of KR101283774B1 publication Critical patent/KR101283774B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은, Si와 Ni를 포함하는 SiC 반도체용 오믹 전극(2), 또는 Si와 Ni를 포함하고 Au 또는 Pt를 더 포함하는 SiC 반도체용 오믹 전극(2)과, 또, 이들 SiC 반도체용 오믹 전극(2)의 제조 방법, 이들 SiC 반도체용 오믹 전극(2)을 이용한 반도체 장치 및 그 반도체 장치의 제조 방법에 관한 것이다.

Description

ＳｉＣ 반도체용 오믹 전극, ＳｉＣ 반도체용 오믹 전극의 제조 방법, 반도체 장치 및 반도체 장치의 제조 방법{OHMIC ELECTRODE FOR SiC SEMICONDUCTOR, METHOD FOR MANUFACTURE OF OHMIC ELECTRODE FOR SiC SEMICONDUCTOR, SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURE OF SEMICONDUCTOR DEVICE}
본 발명은 SiC(탄화규소) 반도체용 오믹 전극, SiC 반도체용 오믹 전극의 제조 방법, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
SiC 반도체는, Si(실리콘) 반도체에 비해 밴드갭이 약 3배, 절연 파괴 전압이 약 10배, 전자 포화 속도가 약 2배, 또한 열전도율이 약 3배 크고, Si 반도체에 없는 특징을 갖고 있기 때문에, 최근에는 SiC 반도체를 이용한 전자 디바이스 등의 반도체 장치의 개발이 진행되고 있다.
SiC 반도체를 이용한 반도체 장치에서는, 반도체 장치에 전류를 흐르게 하기 위해, SiC 반도체 상에 오믹 전극을 형성해야 한다. 예를 들어, 비특허문헌 1(아라이 카즈오ㆍ요시다 사다후미 공편, 「SiC 소자의 기초와 응용」, Ohmsha, Ltd., 2003년 3월, p.116∼p.118)에는, n형 SiC 반도체와 오믹 접촉을 취할 수 있는 전극으로서 Ni(니켈)로 이루어진 전극이 개시되어 있다. 또, 비특허문헌 1에는, p형 SiC 반도체와 오믹 접촉을 취할 수 있는 전극으로서 Ti(티탄)층과 Al(알루미늄)층 의 적층체(A1층이 p형 SiC 반도체에 접촉)로 이루어진 전극이 개시되어 있다. 또한, 비특허문헌 1에는, n형 SiC 반도체 및 p형 SiC 반도체의 쌍방과 오믹 접촉을 취할 수 있는 전극으로서 얇은 Ni로 이루어진 전극을 이용함으로써, n형 SiC 반도체 상에 그리고 p형 SiC 반도체 상에 동시에 전극을 형성할 수 있는 것이 개시되어 있다.
비특허문헌 1 : 아라이 카즈오ㆍ요시다 사다후미 공편, 「SiC 소자의 기초와 응용」, Ohmsha, Ltd., 2003년 3월, p.116∼p.118
그러나, SiC 반도체 상에 Ni로 이루어진 전극을 형성한 경우에는, 전극의 표면 거칠기(surface roughness)가 발생한다는 문제가 있었다. 이것은, 전극 형성 시의 열처리에 의해, Ni와 Si의 상호 확산을 일으켜 실리사이드화가 이루어지지만, 그 과정에서 이탈한 C(탄소)가 반응층 내에서 응집되기 때문인 것으로 생각된다. 또, 이 경우에는 전극이 형성된 SiC 반도체가 침식되어 버린다는 문제도 있었다.
또, SiC 반도체를 이용한 반도체 장치의 p형 SiC 반도체 영역 상에 Ti층과 Al층의 적층체로 이루어진 전극을 형성한 경우에는, 전극 형성 시의 열처리에 의해 Al이 융해되어, 인접하는 전극 간에 단락이 발생한다는 문제가 있었다.
상기 사정을 감안하여, 본 발명의 목적은 n형 SiC 반도체 및 p형 SiC 반도체의 쌍방과 오믹 접촉을 취할 수 있고, 또한 전극의 표면 거칠기의 발생이 저감하여, SiC 반도체의 침식을 저감할 수 있는 SiC 반도체용 오믹 전극, SiC 반도체용 오믹 전극의 제조 방법, 그 SiC 반도체용 오믹 전극을 이용한 반도체 장치 및 그 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명은 Si와 Ni를 포함하는 SiC 반도체용 오믹 전극이다. 이러한 구성에 의해, n형 SiC 반도체 및 p형 SiC 반도체의 쌍방과 오믹 접촉을 취할 수 있고, 또한 전극의 표면 거칠기의 발생을 저감하여, SiC 반도체의 침식을 저감할 수 있다. 여기서, 본 발명의 SiC 반도체용 오믹 전극 중에서의 Si의 원자수와 Ni의 원자수의 비(Si의 원자수/Ni의 원자수)는 0.9 이상 1.1 이하인 것이 바람직하다.
또, 본 발명은 Si와 Ni를 포함하고 Au(금) 또는 Pt(백금)를 더 포함하는 SiC 반도체용 오믹 전극이다. 이러한 구성에 의해서도, n형 SiC 반도체 및 p형 SiC 반도체의 쌍방과 오믹 접촉을 취할 수 있고, 또한 전극의 표면 거칠기의 발생을 저감하여, SiC 반도체의 침식을 저감할 수 있다. 여기서, 본 발명의 SiC 반도체용 오믹 전극은, SiC 반도체 상에 형성된 Si와 Ni의 혼합층과, 혼합층 상에 형성된 Au층 또는 Pt층으로 이루어진 금속층과, 금속층 상에 형성된 Ni층을 포함하여도 된다.
또, 본 발명은 SiC 반도체 상에 Si층을 형성하는 공정과, Si층 상에 Ni층을 형성하는 공정과, Si층과 Ni층의 적층체를 열처리하는 공정을 포함하는 SiC 반도체용 오믹 전극의 제조 방법이다. 이러한 구성에 의해, n형 SiC 반도체 및 p형 SiC 반도체의 쌍방과 오믹 접촉을 취할 수 있고, 또한 전극의 표면 거칠기의 발생이 저감하여, SiC 반도체의 침식을 저감할 수 있는 SiC 반도체용 오믹 전극을 제조할 수 있다. 여기서, 본 발명의 SiC 반도체용 오믹 전극의 제조 방법에서는, Si층을 구성하는 Si의 원자수와 Ni층을 구성하는 Ni의 원자수의 비(Si의 원자수/Ni의 원자수)가 0.9 이상 1.1 이하인 것이 바람직하다.
또, 본 발명은 SiC 반도체 상에 Si와 Ni의 혼합층을 형성하는 공정과, 혼합층을 열처리하는 공정을 포함하는 SiC 반도체용 오믹 전극의 제조 방법이다. 이러한 구성에 의해서도, n형 SiC 반도체 및 p형 SiC 반도체의 쌍방과 오믹 접촉을 취할 수 있고, 또한 전극의 표면 거칠기의 발생이 저감하여, SiC 반도체의 침식을 저감할 수 있는 SiC 반도체용 오믹 전극을 제조할 수 있다. 여기서, 본 발명의 SiC 반도체용 오믹 전극의 제조 방법에서는, 혼합층 중에서의 Si의 원자수와 Ni의 원자수의 비(Si의 원자수/Ni의 원자수)가 0.9 이상 1.1 이하인 것이 바람직하다.
또, 본 발명은 SiC 반도체 상에 제1 Ni층을 형성하는 공정과, 제1 Ni층 상에 Au층 또는 Pt층으로 이루어진 금속층을 형성하는 공정과, 금속층 상에 제2 Ni층을 형성하는 공정과, 제1 Ni층과 금속층과 제2 Ni층의 적층체를 열처리하는 공정을 포함하는 SiC 반도체용 오믹 전극의 제조 방법이다. 이러한 구성에 의해서도, n형 SiC 반도체 및 p형 SiC 반도체의 쌍방과 오믹 접촉을 취할 수 있고, 또한 전극의 표면 거칠기의 발생이 저감하여, SiC 반도체의 침식을 저감할 수 있는 SiC 반도체용 오믹 전극을 제조할 수 있다.
또, 본 발명은 SiC 반도체 상에 Si층을 형성하는 공정과, Si층 상에 제1 Ni층을 형성하는 공정과, 제1 Ni층 상에 Au층 또는 Pt층으로 이루어진 금속층을 형성하는 공정과, 금속층 상에 제2 Ni층을 형성하는 공정과, Si층과 제1 Ni층과 금속층과 제2 Ni층의 적층체를 열처리하는 공정을 포함하는 SiC 반도체용 오믹 전극의 제조 방법이다. 이러한 구성에 의해서도, n형 SiC 반도체 및 p형 SiC 반도체의 쌍방과 오믹 접촉을 취할 수 있고, 또한 전극의 표면 거칠기의 발생이 저감하여, SiC 반도체의 침식을 저감할 수 있는 SiC 반도체용 오믹 전극을 제조할 수 있다. 여기서, 본 발명의 SiC 반도체용 오믹 전극의 제조 방법에서는, Si층을 구성하는 Si의 원자수와 제1 Ni층을 구성하는 Ni의 원자수의 비(Si의 원자수/Ni의 원자수)가 0.9 이상 1.1 이하인 것이 바람직하다.
또, 본 발명은 SiC 반도체 상에 Si와 Ni의 혼합층을 형성하는 공정과, 혼합층 상에 Au층 또는 Pt층으로 이루어진 금속층을 형성하는 공정과, 금속층 상에 Ni층을 형성하는 공정과, 혼합층과 금속층과 Ni층의 적층체를 열처리하는 공정을 포함하는 SiC 반도체용 오믹 전극의 제조 방법이다. 이러한 구성에 의해서도, n형 SiC 반도체 및 p형 SiC 반도체의 쌍방과 오믹 접촉을 취할 수 있고, 또한 전극의 표면 거칠기의 발생이 저감하여, SiC 반도체의 침식을 저감할 수 있는 SiC 반도체용 오믹 전극을 제조할 수 있다. 여기서, 본 발명의 SiC 반도체용 오믹 전극의 제조 방법에서는, 혼합층 중에서의 Si의 원자수와 Ni의 원자수의 비(Si의 원자수/Ni의 원자수)가 0.9 이상 1.1 이하인 것이 바람직하다.
또, 본 발명은 p형 SiC 반도체 영역과 n형 SiC 반도체 영역을 갖는 반도체 장치로서, p형 SiC 반도체 영역 상에 상기 SiC 반도체용 오믹 전극이 형성되고, n형 SiC 반도체 영역 상에 상기 SiC 반도체용 오믹 전극이 형성되어 있는 반도체 장치이다. 이러한 구성의 반도체 장치에서는, n형 SiC 반도체 및 p형 SiC 반도체의 쌍방과 오믹 접촉을 취할 수 있고, 또한 전극의 표면 거칠기의 발생이 저감하여, SiC 반도체의 침식을 저감할 수 있고, 또한 p형 SiC 반도체 영역 및 n형 SiC 반도체 영역의 각각에 대하여 오믹 접촉을 취하는 전극을 동시에 형성할 수 있다.
또한, 본 발명은 상기 SiC 반도체용 오믹 전극을 p형 SiC 반도체 영역 상에 형성하는 것과, 상기 SiC 반도체용 오믹 전극을 n형 SiC 반도체 영역 상에 형성하는 것이 동시에 이루어지는 반도체 장치의 제조 방법이다. 이러한 구성에 의해, n형 SiC 반도체 및 p형 SiC 반도체의 쌍방과 오믹 접촉을 취할 수 있고, 또한 전극의 표면 거칠기의 발생이 저감하여, SiC 반도체의 침식을 저감할 수 있는 반도체 장치를 제조할 수 있고, 또한 p형 SiC 반도체 영역 및 n형 SiC 반도체 영역의 각각에 대하여 오믹 접촉을 취하는 전극을 동시에 형성할 수 있다.
본 발명에 의하면, n형 SiC 반도체 및 p형 SiC 반도체의 쌍방과 오믹 접촉을 취할 수 있고, 또한 전극의 표면 거칠기의 발생이 저감하여, SiC 반도체의 침식을 저감할 수 있는 SiC 반도체용 오믹 전극, SiC 반도체용 오믹 전극의 제조 방법, 그 SiC 반도체용 오믹 전극을 이용한 반도체 장치 및 그 반도체 장치의 제조 방법을 제공할 수 있다.
도 1은 본 발명의 SiC 반도체용 오믹 전극의 바람직한 일례의 모식적인 단면도이다.
도 2는 본 발명의 SiC 반도체용 오믹 전극을 제조하는 방법의 바람직한 일례를 도해하기 위한 모식적인 단면도이다.
도 3은 본 발명의 SiC 반도체용 오믹 전극을 제조하는 방법의 다른 바람직한 일례를 도해하기 위한 모식적인 단면도이다.
도 4는 본 발명의 SiC 반도체용 오믹 전극을 제조하는 방법의 다른 바람직한 일례를 도해하기 위한 모식적인 단면도이다.
도 5는 본 발명의 SiC 반도체용 오믹 전극을 제조하는 방법의 다른 바람직한 일례를 도해하기 위한 모식적인 단면도이다.
(부호의 설명)
1 : SiC 반도체, 2 : SiC 반도체용 오믹 전극, 3 : Si층, 4 : Ni층, 4a : 제1 Ni층, 4b : 제2 Ni층, 5 : Au층, 6 : 혼합층
이하, 본 발명의 실시형태에 관해 설명한다. 본 발명의 도면에서 동일한 참조 부호는 동일 부분 또는 해당 부분을 나타내는 것으로 한다.
(실시형태 1)
도 1에, 본 발명의 SiC 반도체용 오믹 전극의 바람직한 일례의 모식적인 단면도를 나타낸다. 여기서, SiC 반도체용 오믹 전극(2)은 SiC 반도체(1) 상에 형성되어 있고, SiC 반도체용 오믹 전극(2)은 SiC 반도체(1)에 대하여 오믹 접촉을 취하고 있다. 본 발명에서 SiC 반도체(1)의 도전형은 n형 또는 p형의 어느 것이라도 된다.
이하, 도 2의 (a)∼(c)의 모식적 단면도를 참조하여, 본 발명의 SiC 반도체용 오믹 전극을 제조하는 방법의 바람직한 일례에 관해 설명한다. 우선, 도 2의 (a)에 나타낸 바와 같이, SiC 반도체(1) 상에 Si층(3)을 형성한다. Si층(3)은 예를 들어 증착법 또는 스퍼터법 등의 종래부터 공지된 방법으로 형성될 수 있다.
다음으로, 도 2의 (b)에 나타낸 바와 같이, Si층(3) 상에 Ni층(4)을 형성한 다. Ni층(4)은 예를 들어 증착법 또는 스퍼터법 등의 종래부터 공지된 방법으로 형성될 수 있다.
그 후, Si층(3)과 Ni층(4)의 적층체는 가열됨으로써 열처리된다. 이 열처리에 의해, Si층(3)과 Ni층(4)의 적층체는 실리사이드화되어, Si와 Ni를 포함하는 도 2의 (c)에 나타내는 SiC 반도체용 오믹 전극(2)이 형성된다. 실리사이드화란 Si와 Si 이외의 금속과의 합금을 형성하는 것을 말한다.
여기서, Si층(3)을 구성하는 Si의 원자수와 Ni층(4)을 구성하는 Ni의 원자수의 비(Si의 원자수/Ni의 원자수)가 0.9 이상 1.1 이하인 것이 바람직하고, 0.95 이상 1.05 이하인 것이 보다 바람직하다. Si층(3)을 구성하는 Si의 원자수와 Ni층(4)을 구성하는 Ni의 원자수의 비(Si의 원자수/Ni의 원자수)가 0.9 미만인 경우에는 상기 열처리에 의해 SiC 반도체(1)가 침식될 우려가 있고, 1.1보다 큰 경우에는 Si층(3)의 일부가 상기 열처리후에 미반응인 채로 남을 우려가 있다.
또, Si층(3)을 구성하는 Si의 원자수와 Ni층(4)을 구성하는 Ni의 원자수의 비(Si의 원자수/Ni의 원자수)가 0.95 이상 1.05 이하인 경우에는 상기 열처리에 의해 SiC 반도체(1)가 침식되지 않고, Si 및 Ni가 전체에 보다 균일하게 분산된 균질한 SiC 반도체용 오믹 전극(2)을 형성할 수 있는 경향이 있다.
또, SiC 반도체용 오믹 전극(2) 중에서의 Si의 원자수와 Ni의 원자수의 비(Si의 원자수/Ni의 원자수)가 0.9 이상 1.1 이하인 것이 바람직하고, 0.95 이상 1.05 이하인 것이 보다 바람직하다. SiC 반도체용 오믹 전극(2) 중에서의 Si의 원자수와 Ni의 원자수의 비(Si의 원자수/Ni의 원자수)가 0.9 미만인 경우에는 SiC 반 도체용 오믹 전극(2)이 여러 종류의 실리사이드로 이루어진 불균질한 합금층이 될 우려가 있고, 1.1보다 큰 경우에는 SiC 반도체용 오믹 전극(2)이 실리사이드와 미반응 Si로 이루어진 불균질한 합금층이 될 우려가 있다.
또, SiC 반도체용 오믹 전극(2) 중에서의 Si의 원자수와 Ni의 원자수의 비(Si의 원자수/Ni의 원자수)가 0.95 이상 1.05 이하인 경우에는 Si 및 Ni가 전체에 보다 균일하게 분산된 균질한 SiC 반도체용 오믹 전극(2)을 형성할 수 있는 경향이 있다.
또, SiC 반도체용 오믹 전극(2) 중에서의 Si의 원자수와 Ni의 원자수의 비(Si의 원자수/Ni의 원자수)가 0.9 이상 1.1 이하, 특히 0.95 이상 1.05 이하인 경우에는 SiC 반도체용 오믹 전극(2)의 표면 거칠기가 감소하는 경향이 있다. 그 때문에, SiC 반도체용 오믹 전극(2)의 표면과 그 표면 상에 형성되는 배선 금속층과의 접촉 저항이 작아지고, 또한 SiC 반도체용 오믹 전극(2)과 배선 금속층과의 접착 강도가 증가하는 경향이 있다.
또, Si층(3)의 두께와 Ni층(4)의 두께와의 합계 두께는 50 ㎚ 이상 100 ㎚ 이하인 것이 바람직하다. Si층(3)의 두께와 Ni층(4)의 두께와의 합계 두께가 50 ㎚ 미만인 경우에는 형성되는 SiC 반도체용 오믹 전극(2)이 전극 형성 영역 전체를 덮지 않을 우려가 있고, Si층(3)의 두께와 Ni층(4)의 두께와의 합계 두께가 100 ㎚을 초과하는 경우에는 SiC 반도체용 오믹 전극(2)의 저항이 커질 우려가 있다.
또, Si층(3)과 Ni층(4)의 적층체의 열처리 온도는 900℃ 이상인 것이 바람직하고, 950℃ 이상인 것이 보다 바람직하다. Si층(3)과 Ni층(4)의 적층체의 열처리 온도가 900℃ 미만인 경우에는 SiC 반도체용 오믹 전극(2) 형성 시의 실리사이드화가 불충분해질 우려가 있고, Si층(3)과 Ni층(4)의 적층체의 열처리 온도가 950℃ 이상인 경우에는 SiC 반도체용 오믹 전극(2) 형성 시의 실리사이드화가 충분히 행해지는 경향이 있다.
또, Si층(3)과 Ni층(4)의 적층체의 열처리 온도는 1100℃ 이하인 것이 바람직하고, 1050℃ 이하인 것이 보다 바람직하다. Si층(3)과 Ni층(4)의 적층체의 열처리 온도가 1100℃보다 높은 경우에는 SiC 반도체용 오믹 전극(2)이 손상될 우려가 있고, Si층(3)과 Ni층(4)의 적층체의 열처리 온도가 1050℃ 이하인 경우에는 SiC 반도체용 오믹 전극(2)의 손상을 저감할 수 있는 경향이 있다.
또, Si층(3)과 Ni층(4)의 적층체의 열처리 시간은 1분 이상 5분 이하인 것이 바람직하다. Si층(3)과 Ni층(4)의 적층체의 열처리 시간이 1분 미만인 경우에는 SiC 반도체용 오믹 전극(2) 형성 시의 실리사이드화가 불충분해질 우려가 있고, Si층(3)과 Ni층(4)의 적층체의 열처리 시간이 5분을 초과하는 경우에는 SiC 반도체용 오믹 전극(2)이 손상될 우려가 있다.
이렇게 하여 얻어진 SiC 반도체용 오믹 전극(2)은 n형 SiC 반도체 및 p형 SiC 반도체의 쌍방과 오믹 접촉을 취할 수 있고, 또한 전극의 표면 거칠기의 발생이 저감하여, SiC 반도체(1)의 침식을 저감할 수 있다.
상기에서는, Si층(3)과 Ni층(4)을 적층한 후에 열처리를 하여 SiC 반도체용 오믹 전극(2)을 형성했지만, 본 발명에서는, Si로 이루어진 타겟과 Ni로 이루어진 타겟을 동시에 스퍼터하는 등의 수법으로 Si와 Ni의 혼합층을 형성한 후에, 이 혼 합층을 열처리함으로써, 이 혼합층을 실리사이드화하여 Si와 Ni를 포함하는 SiC 반도체용 오믹 전극(2)을 형성할 수도 있다.
또, 상기 혼합층의 두께는 50 ㎚ 이상 100 ㎚ 이하인 것이 바람직하다. 상기 혼합층의 두께가 50 ㎚ 미만인 경우에는 형성되는 SiC 반도체용 오믹 전극(2)이 전극 형성 영역 전체를 덮지 않을 우려가 있고, 100 ㎚을 초과하는 경우에는 SiC 반도체용 오믹 전극(2)의 저항이 커질 우려가 있다.
또, 상기 혼합층 중에서의 Si의 원자수와 Ni의 원자수의 비(Si의 원자수/Ni의 원자수)는 0.9 이상 1.1 이하인 것이 바람직하고, 0.95 이상 1.05 이하인 것이 보다 바람직하다. 상기 혼합층 중에서의 Si의 원자수와 Ni의 원자수의 비(Si의 원자수/Ni의 원자수)가 0.9 미만인 경우에는 SiC 반도체용 오믹 전극(2)이 여러 종류의 실리사이드로 이루어진 불균질한 합금층이 될 우려가 있고, 1.1보다 큰 경우에는 SiC 반도체용 오믹 전극(2)이 실리사이드와 미반응 Si로 이루어진 불균질한 합금층이 될 우려가 있다.
또, 상기 혼합층 중에서의 Si의 원자수와 Ni의 원자수의 비(Si의 원자수/Ni의 원자수)가 0.95 이상 1.05 이하인 경우에는 Si 및 Ni가 전체에 보다 균일하게 분산된 균질한 SiC 반도체용 오믹 전극(2)을 형성할 수 있는 경향이 있다.
또한, 상기 혼합층 중에서의 Si의 원자수와 Ni의 원자수의 비(Si의 원자수/Ni의 원자수)가 0.9 이상 1.1 이하, 특히 0.95 이상 1.05 이하인 경우에는 SiC 반도체용 오믹 전극(2)의 표면 거칠기가 감소하는 경향이 있다. 그 때문에, SiC 반도체용 오믹 전극(2)의 표면과 그 표면 상에 형성되는 배선 금속층과의 접촉 저항이 작아지고, 또한 SiC 반도체용 오믹 전극(2)과 배선 금속층과의 접착 강도가 증가하는 경향이 있다.
또, 상기 혼합층의 열처리 온도는 900℃ 이상인 것이 바람직하고, 950℃ 이상인 것이 보다 바람직하다. 상기 혼합층의 열처리 온도가 900℃ 미만인 경우에는 SiC 반도체용 오믹 전극(2) 형성 시의 실리사이드화가 불충분해질 우려가 있고, 상기 혼합층의 열처리 온도가 950℃ 이상인 경우에는 SiC 반도체용 오믹 전극(2) 형성 시의 실리사이드화가 충분히 행해지는 경향이 있다.
또, 상기 혼합층의 열처리 온도는 1100℃ 이하인 것이 바람직하고, 1050℃ 이하인 것이 보다 바람직하다. 상기 혼합층의 열처리 온도가 1100℃보다 높은 경우에는 SiC 반도체용 오믹 전극(2)이 손상될 우려가 있고, 상기 혼합층의 열처리 온도가 1050℃ 이하인 경우에는 SiC 반도체용 오믹 전극(2)의 손상을 저감할 수 있는 경향이 있다.
또, 상기 혼합층의 열처리 시간은 1분 이상 5분 이하인 것이 바람직하다. 상기 혼합층의 열처리 시간이 1분 미만인 경우에는 SiC 반도체용 오믹 전극(2) 형성 시의 실리사이드화가 불충분해질 우려가 있고, 상기 혼합층의 열처리 시간이 5분을 초과하는 경우에는 SiC 반도체용 오믹 전극(2)이 손상될 우려가 있다.
(실시형태 2)
이하, 도 3의 (a)∼(d)의 모식적 단면도를 참조하여, 본 발명의 SiC 반도체용 오믹 전극을 제조하는 방법의 바람직한 다른 일례에 관해 설명한다.
우선, 도 3의 (a)에 나타낸 바와 같이, SiC 반도체(1) 상에 제1 Ni층(4a)을 형성한다. 제1 Ni층(4a)은 예를 들어 증착법 또는 스퍼터법 등의 종래부터 공지된 방법으로 형성될 수 있다.
다음으로, 도 3의 (b)에 나타낸 바와 같이, 제1 Ni층(4a) 상에 Au층(5)을 형성한다. 또, Au층(5)은 예를 들어 증착법 또는 스퍼터법 등의 종래부터 공지된 방법으로 형성될 수 있다.
이어서, 도 3의 (c)에 나타낸 바와 같이, Au층(5) 상에 제2 Ni층(4b)을 형성한다. 여기서, 제2 Ni층(4b)은 예를 들어 증착법 또는 스퍼터법 등의 종래부터 공지된 방법으로 형성될 수 있다.
그 후, 제1 Ni층(4a)과 Au층(5)과 제2 Ni층(4b)의 적층체는 가열됨으로써 열처리된다. 이 열처리에 의해, Si와 Ni를 포함하고 Au를 더 포함하는 도 3의 (d)에 나타내는 SiC 반도체용 오믹 전극(2)이 형성된다.
상기 열처리에 의해, SiC 반도체(1)에 접하고 있는 제1 Ni층(4a) 중에 SiC 반도체(1)로부터 Si가 확산하여 실리사이드화되지만, Au층(5)은 실리사이드화되지 않는다. 따라서, Au층(5)의 형성에 의해, SiC 반도체(1)에 접하고 있는 제1 Ni층(4a)의 실리사이드화를 용이하게 제어하는 것이 가능하다.
여기서, 제2 Ni층(4b)의 두께는 50 ㎚ 이상 100 ㎚ 이하인 것이 바람직하다. 제2 Ni층(4b)의 두께가 50 ㎚ 미만인 경우에는 형성되는 SiC 반도체용 오믹 전극(2)이 전극 형성 영역 전체를 덮지 않을 우려가 있고, 100㎚을 초과하는 경우에는 SiC 반도체용 오믹 전극(2)의 저항이 커질 우려가 있다.
또, Au층(5)의 두께는 20 ㎚ 이상 30 ㎚ 이하인 것이 바람직하다. Au층(5)의 두께가 20 ㎚ 미만인 경우에는 Au층(5)을 투과해 Si가 제2 Ni층(4b)에 확산하여 제2 Ni층(4b)이 실리사이드화될 우려가 있고, 30 ㎚을 초과하는 경우에는 형성되는 SiC 반도체용 오믹 전극(2)의 저항이 커질 우려가 있다.
또, 제1 Ni층(4a)과 Au층(5)과 제2 Ni층(4b)의 적층체의 열처리 온도는 900℃ 이상인 것이 바람직하고, 950℃ 이상인 것이 보다 바람직하다. 제1 Ni층(4a)과 Au층(5)과 제2 Ni층(4b)의 적층체의 열처리 온도가 900℃ 미만인 경우에는 SiC 반도체용 오믹 전극(2) 형성 시의 실리사이드화가 불충분해질 우려가 있고, 제1 Ni층(4a)과 Au층(5)과 제2 Ni층(4b)의 적층체의 열처리 온도가 950℃ 이상인 경우에는 SiC 반도체용 오믹 전극(2) 형성 시의 실리사이드화가 충분히 행해지는 경향이 있다.
또, 제1 Ni층(4a)과 Au층(5)과 제2 Ni층(4b)의 적층체의 열처리 온도는 1100℃ 이하인 것이 바람직하고, 1050℃ 이하인 것이 보다 바람직하다. 제1 Ni층(4a)과 Au층(5)과 제2 Ni층(4b)의 적층체의 열처리 온도가 1100℃보다 높은 경우에는 SiC 반도체용 오믹 전극(2)이 손상될 우려가 있고, 제1 Ni층(4a)과 Au층(5)과 제2 Ni층(4b)의 적층체의 열처리 온도가 1050℃ 이하인 경우에는 SiC 반도체용 오믹 전극(2)의 손상을 저감할 수 있는 경향이 있다.
또, 제1 Ni층(4a)과 Au층(5)과 제2 Ni층(4b)의 적층체의 열처리 시간은 1분 이상 5분 이하인 것이 바람직하다. 제1 Ni층(4a)과 Au층(5)과 제2 Ni층(4b)의 적층체의 열처리 시간이 1분 미만인 경우에는 SiC 반도체용 오믹 전극(2) 형성 시의 실리사이드화가 불충분해질 우려가 있고, 제1 Ni층(4a)과 Au층(5)과 제2 Ni층(4b)의 적층체의 열처리 시간이 5분을 초과하는 경우에는 SiC 반도체용 오믹 전극(2)이 손상될 우려가 있다.
이렇게 하여 얻어진 SiC 반도체용 오믹 전극(2)은 n형 SiC 반도체 및 p형 SiC 반도체의 쌍방과 오믹 접촉을 취할 수 있고, 또한 전극의 표면 거칠기의 발생이 저감하여, SiC 반도체(1)의 침식을 저감할 수 있다.
상기에서는 Au층(5)을 형성했지만, 본 발명에서는 Au층(5) 대신 Pt층을 형성해도 된다. Pt층도 Au층(5)과 마찬가지로 실리사이드화되지 않기 때문이다. 이 때, Pt층의 두께는 Au층(5)을 이용한 경우와 같은 이유로, 20 ㎚ 이상 30 ㎚ 이하인 것이 바람직하다.
(실시형태 3)
이하, 도 4의 (a)∼(e)의 모식적 단면도를 참조하여, 본 발명의 SiC 반도체용 오믹 전극을 제조하는 방법의 바람직한 다른 일례에 관해 설명한다.
우선, 도 4의 (a)에 나타낸 바와 같이, SiC 반도체(1) 상에 Si층(3)을 형성한다. 다음으로, 도 4의 (b)에 나타낸 바와 같이, Si층(3) 상에 제1 Ni층(4a)을 형성한다.
이어서, 도 4의 (c)에 나타낸 바와 같이, 제1 Ni층(4a) 상에 Au층(5)을 형성한다. 이어서, 도 4의 (d)에 나타낸 바와 같이, Au층(5) 상에 제2 Ni층(4b)을 형성한다.
그 후, Si층(3)과 제1 Ni층(4a)과 Au층(5)과 제2 Ni층(4b)의 적층체는 가열됨으로써 열처리된다. 이 열처리에 의해, Si와 Ni를 포함하고 Au를 더 포함하는 도 4의 (e)에 나타내는 SiC 반도체용 오믹 전극(2)이 형성된다.
이렇게 하여 얻어진 SiC 반도체용 오믹 전극(2)은 n형 SiC 반도체 및 p형 SiC 반도체의 쌍방과 오믹 접촉을 취할 수 있고, 또한 전극의 표면 거칠기의 발생이 저감하여, SiC 반도체(1)의 침식을 저감할 수 있다.
여기서, 상기 열처리에 의해, SiC 반도체(1)에 접하고 있는 Si층(3)으로부터 Si가 확산하여 Si층(3)과 제1 Ni층(4a)은 실리사이드화되지만, Au층(5)은 실리사이드화되지 않는다. 따라서, Au층(5)의 형성에 의해, SiC 반도체(1)에 접하고 있는 Si층(3)과 제1 Ni층(4a)의 실리사이드화를 용이하게 제어하는 것이 가능하다.
또, Si층(3)과 제1 Ni층(4a)과 Au층(5)과 제2 Ni층(4b)의 적층체의 열처리 온도는 900℃ 이상인 것이 바람직하고, 950℃ 이상인 것이 보다 바람직하다. Si층(3)과 제1 Ni층(4a)과 Au층(5)과 제2 Ni층(4b)의 적층체의 열처리 온도가 900℃ 미만인 경우에는 SiC 반도체용 오믹 전극(2) 형성 시의 실리사이드화가 불충분해질 우려가 있고, Si층(3)과 제1 Ni층(4a)과 Au층(5)과 제2 Ni층(4b)의 적층체의 열처리 온도가 950℃ 이상인 경우에는 SiC 반도체용 오믹 전극(2) 형성 시의 실리사이드화가 충분히 행해지는 경향이 있다.
또, Si층(3)과 제1 Ni층(4a)과 Au층(5)과 제2 Ni층(4b)의 적층체의 열처리 온도는 1100℃ 이하인 것이 바람직하고, 1050℃ 이하인 것이 보다 바람직하다. Si층(3)과 제1 Ni층(4a)과 Au층(5)과 제2 Ni층(4b)의 적층체의 열처리 온도가 1100℃보다 높은 경우에는 SiC 반도체용 오믹 전극(2)이 손상될 우려가 있고, Si층(3)과 제1 Ni층(4a)과 Au층(5)과 제2 Ni층(4b)의 적층체의 열처리 온도가 1050℃ 이하인 경우에는 SiC 반도체용 오믹 전극(2)의 손상을 저감할 수 있는 경향이 있다.
또, Si층(3)과 제1 Ni층(4a)과 Au층(5)과 제2 Ni층(4b)의 적층체의 열처리 시간은 1분 이상 5분 이하인 것이 바람직하다. Si층(3)과 제1 Ni층(4a)과 Au층(5)과 제2 Ni층(4b)의 적층체의 열처리 시간이 1분 미만인 경우에는 SiC 반도체용 오믹 전극(2) 형성 시의 실리사이드화가 불충분해질 우려가 있고, Si층(3)과 제1 Ni층(4a)과 Au층(5)과 제2 Ni층(4b)의 적층체의 열처리 시간이 5분을 초과하는 경우에는 SiC 반도체용 오믹 전극(2)이 손상될 우려가 있다.
그 밖의 설명은 실시형태 1 및 실시형태 2와 동일하다.
(실시형태 4)
이하, 도 5의 (a)∼(d)의 모식적 단면도를 참조하여, 본 발명의 SiC 반도체용 오믹 전극을 제조하는 방법의 바람직한 다른 일례에 관해 설명한다.
우선, 도 5의 (a)에 나타낸 바와 같이, 예를 들어 Si로 이루어진 타겟과 Ni로 이루어진 타겟을 동시에 스퍼터하는 등의 수법으로 SiC 반도체(1) 상에 Si와 Ni의 혼합층(6)을 형성한다.
여기서, 상기 혼합층(6) 중에서의 Si의 원자수와 Ni의 원자수의 비(Si의 원자수/Ni의 원자수)는 상기 실시형태 1에 기재되어 있는 이유와 같은 이유로, 0.9 이상 1.1 이하인 것이 바람직하고, 0.95 이상 1.05 이하인 것이 보다 바람직하다.
다음으로, 도 5의 (b)에 나타낸 바와 같이, 혼합층(6) 상에 Au층(5)을 형성한다. 이어서, 도 5의 (c)에 나타낸 바와 같이, Au층(5) 상에 Ni층(4)을 형성한다.
그 후, 혼합층(6)과 Au층(5)과 Ni층(4)의 적층체는 가열됨으로써 열처리된 다. 이 열처리에 의해, Si와 Ni의 혼합층이 실리사이드화되어, Si와 Ni의 혼합층과 Au층과 Ni층을 포함하는 도 5의 (d)에 나타내는 SiC 반도체용 오믹 전극(2)이 형성된다.
또, 혼합층(6)과 Au층(5)과 Ni층(4)의 적층체의 열처리 온도는 900℃ 이상인 것이 바람직하고, 950℃ 이상인 것이 보다 바람직하다. 혼합층(6)과 Au층(5)과 Ni층(4)의 적층체의 열처리 온도가 900℃ 미만인 경우에는 SiC 반도체용 오믹 전극(2) 형성 시의 실리사이드화가 불충분해질 우려가 있고, 혼합층(6)과 Au층(5)과 Ni층(4)의 적층체의 열처리 온도가 950℃ 이상인 경우에는 SiC 반도체용 오믹 전극(2) 형성 시의 실리사이드화가 충분히 행해지는 경향이 있다.
또, 혼합층(6)과 Au층(5)과 Ni층(4)의 적층체의 열처리 온도는 1100℃ 이하인 것이 바람직하고, 1050℃ 이하인 것이 보다 바람직하다. 혼합층(6)과 Au층(5)과 Ni층(4)의 적층체의 열처리 온도가 1100℃보다 높은 경우에는 SiC 반도체용 오믹 전극(2)이 손상될 우려가 있고, 혼합층(6)과 Au층(5)과 Ni층(4)의 적층체의 열처리 온도가 1050℃ 이하인 경우에는 SiC 반도체용 오믹 전극(2)의 손상을 저감할 수 있는 경향이 있다.
또, 혼합층(6)과 Au층(5)과 Ni층(4)의 적층체의 열처리 시간은 1분 이상 5분 이하인 것이 바람직하다. 혼합층(6)과 Au층(5)과 Ni층(4)의 적층체의 열처리 시간이 1분 미만인 경우에는 SiC 반도체용 오믹 전극(2) 형성 시의 실리사이드화가 불충분해질 우려가 있고, 혼합층(6)과 Au층(5)과 Ni층(4)의 적층체의 열처리 시간이 5분을 초과하는 경우에는 SiC 반도체용 오믹 전극(2)이 손상될 우려가 있다.
이렇게 하여 얻어진 SiC 반도체용 오믹 전극(2)은 n형 SiC 반도체 및 p형 SiC 반도체의 쌍방과 오믹 접촉을 취할 수 있고, 또한 전극의 표면 거칠기의 발생이 저감하여, SiC 반도체(1)의 침식을 저감할 수 있다.
그 밖의 설명은 실시형태 1, 실시형태 2 및 실시형태 3과 동일하다.
(반도체 장치)
상기와 같이 하여 얻을 수 있는 본 발명의 SiC 반도체용 오믹 전극은 p형 SiC 반도체 영역과 n형 SiC 반도체 영역을 갖는 반도체 장치에 적합하게 이용될 수 있다.
즉, 본 발명의 SiC 반도체용 오믹 전극은 p형 SiC 반도체 영역 및 n형 SiC 반도체 영역의 각각에 대하여 오믹 접촉을 취한다. 따라서, 상기 반도체 장치의 제조 공정에서, p형 SiC 반도체 영역과 n형 SiC 반도체 영역을 각각 노출시킨 후에, p형 SiC 반도체 영역과 n형 SiC 반도체 영역의 각각에 본 발명의 SiC 반도체용 오믹 전극을 동시에 형성함으로써, 전극 형성 공정의 간략화를 도모할 수 있다.
이러한 본 발명의 반도체 장치로는, 예를 들어 접합형 전계 효과 트랜지스터, MOS형 전계 효과 트랜지스터 또는 바이폴라 트랜지스터 등을 들 수 있다.
실시예
(실시예 1)
SiC 반도체로서, 직경 2인치의 4H-SiC 반도체 기판 상에 n형 4H-SiC 반도체층을 2 ㎛의 두께로 에피택셜 성장시킨 것과 p형 4H-SiC 반도체층을 2 ㎛의 두께로 에피택셜 성장시킨 것을 준비했다. 여기서, n형 4H-SiC 반도체층에는, n형 불순물 로서 질소가 도핑되고, n형 4H-SiC 반도체층에서의 n형 불순물 농도는 1.4×1019 cm-3였다. 또, p형 4H-SiC 반도체층에는 p형 불순물로서 알루미늄이 도핑되고, p형 4H-SiC 반도체층에서의 p형 불순물 농도는 5.0×1018 cm- 3였다.
상기 n형 4H-SiC 반도체층과 p형 4H-SiC 반도체층의 각각의 표면을 세정한 후, 이들 SiC 반도체층의 각각의 표면 상에 포토리소그래피 기술을 이용하여, 이들 SiC 반도체층의 표면의 일부가 노출되어 있는 레지스트 패턴을 형성했다.
그리고, n형 4H-SiC 반도체층과 p형 4H-SiC 반도체층의 각각의 표면 상에 스퍼터법으로 Si층을 48 ㎚의 두께로 형성했다.
다음으로, Si층 상에, 스퍼터법으로 Ni층을 26 ㎚의 두께로 형성했다. 여기서, 상기 Si층 및 Ni층과 동일한 방법 및 동일한 조건으로 별도 형성한 Si층 및 Ni층에 관해, Si층을 구성하는 Si의 원자수와 Ni층을 구성하는 Ni의 원자수의 비를 오거 전자 분광 분석법(Auger electron spectroscopy)으로 측정했다. 그 결과, n형 4H-SiC 반도체층의 표면 상에 형성된 Si층 및 Ni층과 p형 4H-SiC 반도체 기판의 표면 상에 형성된 Si층 및 Ni층 모두, Si층을 구성하는 Si의 원자수와 Ni층을 구성하는 Ni의 원자수의 비(Si의 원자수/Ni의 원자수)는 1.02인 것이 확인되었다.
그 후, 리프트오프(lift-off)에 의해 레지스트 패턴을 제거하여, n형 4H-SiC 반도체층과 p형 4H-SiC 반도체층의 각각의 표면 상에 패터닝된 Si층과 Ni층의 적층체를 형성했다.
그 후, Si층과 Ni층의 적층체가 형성된 n형 4H-SiC 반도체층을 갖는 4H-SiC 반도체 기판과 Si층과 Ni층의 적층체가 형성된 p형 4H-SiC 반도체층을 갖는 4H-SiC 반도체 기판을 각각 챔버 안에 넣고, 아르곤 분위기 중에서 1000℃에서 2분간 가열하여 열처리하였다. 이에 의해, n형 4H-SiC 반도체층과 p형 4H-SiC 반도체층의 각각의 표면 상에 Si와 Ni를 포함하는 실시예 1의 전극을 형성했다.
이렇게 하여 형성한 실시예 1의 전극을 육안으로 관찰한 결과, n형 4H-SiC 반도체층의 표면 상에 형성된 실시예 1의 전극의 표면 거칠기 및 p형 4H-SiC 반도체층의 표면 상에 형성된 실시예 1의 전극의 표면 거칠기 및 n형 4H-SiC 반도체층의 침식 및 p형 4H-SiC 반도체층의 침식은 모두 확인되지 않았다.
또, 인접하는 실시예 1의 전극 사이에 전류를 흐르게 함으로써, n형 4H-SiC 반도체층 및 p형 4H-SiC 반도체층의 표면 상에 형성된 실시예 1의 전극의 전류 전압 특성을 각각 측정했다. 그 결과, n형 4H-SiC 반도체층의 표면 상에 형성된 실시예 1의 전극 및 p형 4H-SiC 반도체층의 표면 상에 형성된 실시예 1의 전극 모두에 관해 오믹 특성을 나타내는 것이 확인되었다.
상기와 동일한 방법 및 동일한 조건으로 별도 제작한 실시예 1의 전극에 관해, 오거 전자 분광 분석법으로 그 조성을 분석한 결과, 실시예 1의 전극을 구성하는 Si의 원자수와 Ni의 원자수의 비(Si의 원자수/Ni의 원자수)는 1.01인 것이 확인되었다.
(실시예 2)
실시예 1과 동일하게 하여, 실시예 1과 동일한 레지스트 패턴이 형성된 n형 4H-SiC 반도체층을 갖는 4H-SiC 반도체 기판과 p형 4H-SiC 반도체층을 갖는 4H-SiC 반도체 기판을 각각 제작했다.
그리고, n형 4H-SiC 반도체층과 p형 4H-SiC 반도체층의 각각의 표면 상에 Si로 이루어진 타겟 및 Ni로 이루어진 타겟을 동시에 스퍼터함으로써, Si와 Ni의 혼합층을 80 ㎚의 두께로 형성했다. 여기서, 이 혼합층과 동일한 방법 및 동일한 조건으로 별도 형성한 혼합층을 구성하는 Si의 원자수와 Ni의 원자수의 비를 오거 전자 분광 분석법으로 측정했다. 그 결과, n형 4H-SiC 반도체층의 표면 상에 형성된 혼합층 및 p형 4H-SiC 반도체층의 표면 상에 형성된 혼합층 모두에서, 혼합층을 구성하는 Si의 원자수와 Ni의 원자수의 비(Si의 원자수/Ni의 원자수)는 1.03인 것이 확인되었다.
그 후, 리프트오프에 의해 레지스트 패턴을 제거하여, n형 4H-SiC 반도체층과 p형 4H-SiC 반도체층의 각각의 표면 상에 패터닝된 Si와 Ni를 포함하는 혼합층을 형성했다.
그리고, Si와 Ni를 포함하는 혼합층이 형성된 n형 4H-SiC 반도체층을 갖는 4H-SiC 반도체 기판과 p형 4H-SiC 반도체층을 갖는 4H-SiC 반도체 기판을 각각 챔버 안에 넣고, 아르곤 분위기 중에서 1000℃에서 2분간 가열하여 열처리하였다. 이에 의해, n형 4H-SiC 반도체층과 p형 4H-SiC 반도체층의 각각의 표면 상에 Si와 Ni를 포함하는 실시예 2의 전극을 형성했다.
그리고, 상기와 같이 제작한 실시예 2의 전극을 육안으로 실시예 1과 동일한 기준으로 관찰한 결과, n형 4H-SiC 반도체층의 표면 상에 형성된 실시예 2의 전극의 표면 거칠기 및 p형 4H-SiC 반도체층의 표면 상에 형성된 실시예 2의 전극의 표 면 거칠기 및 n형 4H-SiC 반도체층의 침식 및 p형 4H-SiC 반도체층의 침식은 모두 확인되지 않았다.
또, 인접하는 실시예 2의 전극 사이에 전류를 흐르게 함으로써, n형 4H-SiC 반도체층 및 p형 4H-SiC 반도체층의 표면 상에 형성된 실시예 2의 전극의 전류 전압 특성을 각각 측정했다. 그 결과, n형 4H-SiC 반도체층의 표면 상에 형성된 실시예 2의 전극 및 p형 4H-SiC 반도체층의 표면 상에 형성된 실시예 2의 전극 모두에 관해 오믹 특성을 나타내는 것이 확인되었다.
상기와 동일한 방법 및 동일한 조건으로 별도 제작한 실시예 2의 전극에 관해, 오거 전자 분광 분석법으로 그 조성을 분석한 결과, 실시예 2의 전극을 구성하는 Si의 원자수와 Ni의 원자수의 비(Si의 원자수/Ni의 원자수)는 1.02인 것이 확인되었다.
(실시예 3)
실시예 1과 동일하게 하여, 실시예 1과 동일한 레지스트 패턴이 형성된 n형 4H-SiC 반도체층을 갖는 4H-SiC 반도체 기판과 p형 4H-SiC 반도체층을 갖는 4H-SiC 반도체 기판을 각각 제작했다.
그리고, n형 4H-SiC 반도체층과 p형 4H-SiC 반도체층의 각각의 표면 상에 진공 증착법으로 제1 Ni층을 50 ㎚의 두께로 형성했다. 다음으로, 제1 Ni층 상에 진공 증착법으로 Au층을 30 ㎚의 두께로 형성했다. 이어서, Au층 상에 진공 증착법으로 제2 Ni층을 50 ㎚의 두께로 형성했다.
그 후, 리프트오프에 의해 레지스트 패턴을 제거하여, n형 4H-SiC 반도체층 과 p형 4H-SiC 반도체층의 각각의 표면 상에 패터닝된 제1 Ni층과 Au층과 제2 Ni층으로 이루어진 적층체를 형성했다.
그리고, 제1 Ni층과 Au층과 제2 Ni층으로 이루어진 적층체가 형성된 n형 4H-SiC 반도체층을 갖는 4H-SiC 반도체 기판과 p형 4H-SiC 반도체층을 갖는 4H-SiC 반도체 기판을 각각 챔버 안에 넣고, 아르곤 분위기 중에서 1000℃에서 2분간 가열하여 열처리하였다. 이에 의해, n형 4H-SiC 반도체층과 p형 4H-SiC 반도체층의 각각의 표면 상에 Si와 Ni를 포함하고 Au를 더 포함하는 실시예 3의 전극을 형성했다.
그리고, 상기와 같이 제작한 실시예 3의 전극을 육안으로 실시예 1과 동일한 기준으로 관찰한 결과, n형 4H-SiC 반도체층의 표면 상에 형성된 실시예 3의 전극의 표면 거칠기 및 p형 4H-SiC 반도체층의 표면 상에 형성된 실시예 3의 전극의 표면 거칠기 및 n형 4H-SiC 반도체층의 침식 및 p형 4H-SiC 반도체층의 침식은 모두 확인되지 않았다.
또, 인접하는 실시예 3의 전극 사이에 전류를 흐르게 함으로써, n형 4H-SiC 반도체층 및 p형 4H-SiC 반도체층의 표면 상에 형성된 실시예 3의 전극의 전류 전압 특성을 각각 측정했다. 그 결과, n형 4H-SiC 반도체층의 표면 상에 형성된 실시예 3의 전극 및 p형 4H-SiC 반도체층의 표면 상에 형성된 실시예 3의 전극 모두에 관해 오믹 특성을 나타내는 것이 확인되었다.
(실시예 4)
실시예 1과 동일하게 하여, 실시예 1과 동일한 레지스트 패턴이 형성된 n형 4H-SiC 반도체층을 갖는 4H-SiC 반도체 기판과 p형 4H-SiC 반도체층을 갖는 4H-SiC 반도체 기판을 각각 제작했다.
그리고, n형 4H-SiC 반도체층과 p형 4H-SiC 반도체층의 각각의 표면 상에 스퍼터법으로 Si층을 48 ㎚의 두께로 형성했다.
다음으로, 이 Si층 상에 스퍼터법으로 제1 Ni층을 26 ㎚의 두께로 형성했다. 여기서, 상기 Si층 및 제1 Ni층과 동일한 방법 및 동일한 조건으로 별도 형성한 Si층 및 제1 Ni층에 관해, Si층을 구성하는 Si의 원자수와 제1 Ni층을 구성하는 Ni의 원자수의 비를 오거 전자 분광 분석법으로 측정했다. 그 결과, n형 4H-SiC 반도체층의 표면 상에 형성된 Si층 및 제1 Ni층과 p형 4H-SiC 반도체층의 표면 상에 형성된 Si층 및 제1 Ni층 모두에서, Si층을 구성하는 Si의 원자수와 제1 Ni층을 구성하는 Ni의 원자수의 비(Si의 원자수/Ni의 원자수)는 1.02인 것이 확인되었다.
이어서, 제1 Ni층 상에 진공 증착법으로 Au층을 30 ㎚의 두께로 형성했다. 이어서 Au층 상에 진공 증착법으로 제2 Ni층을 50 ㎚의 두께로 형성했다.
그 후, 리프트오프에 의해 레지스트 패턴을 제거하여, n형 4H-SiC 반도체층과 p형 4H-SiC 반도체층의 각각의 표면 상에 패터닝된 Si층과 제1 Ni층과 Au층과 제2 Ni층으로 이루어진 적층체를 형성했다.
그리고, Si층과 제1 Ni층과 Au층과 제2 Ni층으로 이루어진 적층체가 형성된 n형 4H-SiC 반도체층을 갖는 4H-SiC 반도체 기판과 p형 4H-SiC 반도체층을 갖는 4H-SiC 반도체 기판을 각각 챔버 안에 넣고, 아르곤 분위기 중에서 1000℃에서 2분간 가열하여 열처리하였다. 이에 의해, n형 4H-SiC 반도체층과 p형 4H-SiC 반도체층의 각각의 표면 상에 Si와 Ni를 포함하고 Au를 더 포함하는 실시예 4의 전극을 형성했다.
그리고, 상기와 같이 제작한 실시예 4의 전극을 육안으로 실시예 1과 동일한 기준으로 관찰한 결과, n형 4H-SiC 반도체층의 표면 상에 형성된 실시예 4의 전극의 표면 거칠기 및 p형 4H-SiC 반도체층의 표면 상에 형성된 실시예 4의 전극의 표면 거칠기 및 n형 4H-SiC 반도체층의 침식 및 p형 4H-SiC 반도체층의 침식은 모두 확인되지 않았다.
또, 인접하는 실시예 4의 전극 사이에 전류를 흐르게 함으로써, n형 4H-SiC 반도체층 및 p형 4H-SiC 반도체층의 표면 상에 형성된 실시예 4의 전극의 전류 전압 특성을 각각 측정했다. 그 결과, n형 4H-SiC 반도체층의 표면 상에 형성된 실시예 4의 전극 및 p형 4H-SiC 반도체층의 표면 상에 형성된 실시예 4의 전극 모두에 관해 오믹 특성을 나타내는 것이 확인되었다.
(실시예 5)
실시예 1과 동일하게 하여, 실시예 1과 동일한 레지스트 패턴이 형성된 n형 4H-SiC 반도체층을 갖는 4H-SiC 반도체 기판과 p형 4H-SiC 반도체층을 갖는 4H-SiC 반도체 기판을 각각 제작했다.
그리고, n형 4H-SiC 반도체층과 p형 4H-SiC 반도체층의 각각의 표면 상에 Si로 이루어진 타겟 및 Ni로 이루어진 타겟을 동시에 스퍼터함으로써, Si와 Ni의 혼합층을 80 ㎚의 두께로 형성했다. 여기서, 이 혼합층과 동일한 방법 및 동일한 조건으로 별도 형성한 혼합층을 구성하는 Si의 원자수와 Ni의 원자수의 비를 오거 전자 분광 분석법으로 측정했다. 그 결과, n형 4H-SiC 반도체층의 표면 상에 형성된 혼합층 및 p형 4H-SiC 반도체층의 표면 상에 형성된 혼합층 모두에서, 혼합층을 구성하는 Si의 원자수와 Ni의 원자수의 비(Si의 원자수/Ni의 원자수)는 1.03인 것이 확인되었다.
이어서, 상기 혼합층 상에 진공 증착법으로 Au층을 30 ㎚의 두께로 형성했다. 이어서, Au층 상에 진공 증착법으로 Ni층을 50 ㎚의 두께로 형성했다.
그 후, 리프트오프에 의해 레지스트 패턴을 제거하여, n형 4H-SiC 반도체층과 p형 4H-SiC 반도체층의 각각의 표면 상에 패터닝된 상기 혼합층과 Au층과 Ni층으로 이루어진 적층체를 형성했다.
그리고, 상기 혼합층과 Au층과 Ni층으로 이루어진 적층체가 형성된 n형 4H-SiC 반도체층을 갖는 4H-SiC 반도체 기판과 상기 혼합층과 Au층과 Ni층으로 이루어진 적층체가 형성된 p형 4H-SiC 반도체층을 갖는 4H-SiC 반도체 기판을 각각 챔버 안에 넣고, 아르곤 분위기 중에서 1000℃에서 2분간 가열하여 열처리하였다. 이에 의해, n형 4H-SiC 반도체층과 p형 4H-SiC 반도체층의 각각의 표면 상에 Si와 Ni를 포함하고 Au를 더 포함하는 실시예 5의 전극을 형성했다.
그리고, 상기와 같이 제작한 실시예 5의 전극을 육안으로 실시예 1과 동일한 기준으로 관찰한 결과, n형 4H-SiC 반도체층의 표면 상에 형성된 실시예 5의 전극의 표면 거칠기 및 p형 4H-SiC 반도체층의 표면 상에 형성된 실시예 5의 전극의 표면 거칠기 및 n형 4H-SiC 반도체층의 침식 및 p형 4H-SiC 반도체층의 침식은 모두 확인되지 않았다.
또, 인접하는 실시예 5의 전극 사이에 전류를 흐르게 함으로써, n형 4H-SiC 반도체층 및 p형 4H-SiC 반도체층의 표면 상에 형성된 실시예 5의 전극의 전류 전압 특성을 각각 측정했다. 그 결과, n형 4H-SiC 반도체층의 표면 상에 형성된 실시예 5의 전극 및 p형 4H-SiC 반도체층의 표면 상에 형성된 실시예 5의 전극 모두에 관해 오믹 특성을 나타내는 것이 확인되었다.
(비교예 1)
실시예 1과 동일하게 하여, 실시예 1과 동일한 레지스트 패턴이 형성된 n형 4H-SiC 반도체층을 갖는 4H-SiC 반도체 기판과 p형 4H-SiC 반도체층을 갖는 4H-SiC 반도체 기판을 각각 제작했다.
그리고, n형 4H-SiC 반도체층과 p형 4H-SiC 반도체층의 각각의 표면 상에 진공 증착법으로 Ni층을 100 ㎚의 두께로 형성했다.
그 후, 리프트오프에 의해 레지스트 패턴을 제거하여, n형 4H-SiC 반도체층과 p형 4H-SiC 반도체층의 각각의 표면 상에 패터닝된 Ni층을 형성했다.
그리고, 상기 Ni층이 형성된 n형 4H-SiC 반도체층과 p형 4H-SiC 반도체층을 각각 챔버 안에 넣고, 아르곤 분위기 중에서 1000℃에서 2분간 가열하여 열처리하였다. 이에 의해, n형 4H-SiC 반도체층과 p형 4H-SiC 반도체층의 각각의 표면 상에 Ni를 포함하는 비교예 1의 전극을 형성했다.
그리고, 상기와 같이 제작한 비교예 1의 전극을 육안으로 실시예 1과 동일한 기준으로 관찰한 결과, n형 4H-SiC 반도체층의 표면 상에 형성된 비교예 1의 전극의 표면 및 p형 4H-SiC 반도체층의 표면 상에 형성된 비교예 1의 전극의 표면은 실시예 1∼5의 전극에 비해 많이 거칠어져 있는 것이 확인되었다.
또, 비교예 1의 전극이 형성된 n형 4H-SiC 반도체층 및 p형 4H-SiC 반도체층은 모두 침식되어 있는 것이 확인되었다.
따라서, 실시예 1∼5의 전극은 SiC 반도체에 대해 오믹 전극을 취하며, 또한 종래의 전극에 비해 전극의 표면 거칠기의 발생이 저감할 수 있고, 또한 SiC 반도체의 침식을 저감할 수 있는 것이 확인되었다.
이번에 개시된 실시형태 및 실시예는 모든 점에서 예시이며 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상기 설명이 아니라 청구범위에 의해 나타나며, 청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명에 의하면, n형 SiC 반도체 및 p형 SiC 반도체의 쌍방과 오믹 접촉을 취할 수 있고, 또한 전극의 표면 거칠기의 발생이 저감하여, SiC 반도체의 침식을 저감할 수 있는 SiC 반도체용 오믹 전극, SiC 반도체용 오믹 전극의 제조 방법, 그 SiC 반도체용 오믹 전극을 이용한 반도체 장치 및 그 반도체 장치의 제조 방법을 제공할 수 있다.

Claims (15)

  1. 삭제
  2. 삭제
  3. 삭제
  4. Si와 Ni를 포함하고, Au 또는 Pt를 더 포함하는, SiC 반도체용 오믹 전극(2)에 있어서,
    SiC 반도체(1) 상에 형성된 Si와 Ni의 혼합층(6)과,
    상기 혼합층(6) 상에 형성된 Au층 또는 Pt층으로 이루어진 금속층(5)과,
    상기 금속층(5) 상에 형성된 Ni층(4)
    을 포함하는, SiC 반도체용 오믹 전극(2).
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. SiC 반도체(1) 상에 제1 Ni층(4a)을 형성하는 공정과,
    상기 제1 Ni층(4a) 상에 Au층 또는 Pt층으로 이루어진 금속층(5)을 형성하는 공정과,
    상기 금속층(5) 상에 제2 Ni층(4b)을 형성하는 공정과,
    상기 제1 Ni층(4a)과 상기 금속층(5)과 상기 제2 Ni층(4b)의 적층체를 열처리하는 공정
    을 포함하는 SiC 반도체용 오믹 전극(2)의 제조 방법.
  10. SiC 반도체(1) 상에 Si층(3)을 형성하는 공정과,
    상기 Si층(3) 상에 제1 Ni층(4a)을 형성하는 공정과,
    상기 제1 Ni층(4a) 상에 Au층 또는 Pt층으로 이루어진 금속층(5)을 형성하는 공정과,
    상기 금속층(5) 상에 제2 Ni층(4b)을 형성하는 공정과,
    상기 Si층(3)과 상기 제1 Ni층(4a)과 상기 금속층(5)과 상기 제2 Ni층(4b)의 적층체를 열처리하는 공정
    을 포함하는 SiC 반도체용 오믹 전극(2)의 제조 방법.
  11. 제10항에 있어서, 상기 Si층(3)을 구성하는 Si의 원자수와 상기 제1 Ni층(4a)을 구성하는 Ni의 원자수의 비(Si의 원자수/Ni의 원자수)는 0.9 이상 1.1 이하인 것을 특징으로 하는 SiC 반도체용 오믹 전극(2)의 제조 방법.
  12. SiC 반도체(1) 상에 Si와 Ni의 혼합층(6)을 형성하는 공정과,
    상기 혼합층(6) 상에 Au층 또는 Pt층으로 이루어진 금속층(5)을 형성하는 공정과,
    상기 금속층(5) 상에 Ni층(4)을 형성하는 공정과,
    상기 혼합층(6)과 상기 금속층(5)과 상기 Ni층(4)의 적층체를 열처리하는 공정
    을 포함하는 SiC 반도체용 오믹 전극(2)의 제조 방법.
  13. 제12항에 있어서, 상기 혼합층(6) 중에서의 Si의 원자수와 Ni의 원자수의 비(Si의 원자수/Ni의 원자수)는 0.9 이상 1.1 이하인 것을 특징으로 하는 SiC 반도체용 오믹 전극(2)의 제조 방법.
  14. p형 SiC 반도체 영역과 n형 SiC 반도체 영역을 갖는 반도체 장치로서, 상기 p형 SiC 반도체 영역 상에 제4항에 기재된 SiC 반도체용 오믹 전극(2)이 형성되고, 상기 n형 SiC 반도체 영역 상에, 제4항에 기재된 SiC 반도체용 오믹 전극(2)이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제4항에 기재된 SiC 반도체용 오믹 전극(2)을 p형 SiC 반도체 영역 상에 형성하는 것과, 제4항에 기재된 SiC 반도체용 오믹 전극(2)을 n형 SiC 반도체 영역 상에 형성하는 것이 동시에 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020097007415A 2006-11-02 2007-08-13 ＳｉＣ 반도체용 오믹 전극, ＳｉＣ 반도체용 오믹 전극의 제조 방법, 반도체 장치 및 반도체 장치의 제조 방법 KR101283774B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2006-299349 2006-11-02
JP2006299349A JP4140648B2 (ja) 2006-11-02 2006-11-02 ＳｉＣ半導体用オーミック電極、ＳｉＣ半導体用オーミック電極の製造方法、半導体装置および半導体装置の製造方法
PCT/JP2007/065816 WO2008053627A1 (en) 2006-11-02 2007-08-13 OHMIC ELECTRODE FOR SiC SEMICONDUCTOR, METHOD FOR MANUFACTURE OF OHMIC ELECTRODE FOR SiC SEMICONDUCTOR, SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURE OF SEMICONDUCTOR DEVICE

Publications (2)

Publication Number Publication Date
KR20090088354A KR20090088354A (ko) 2009-08-19
KR101283774B1 true KR101283774B1 (ko) 2013-07-08

Family

ID=39343978

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097007415A KR101283774B1 (ko) 2006-11-02 2007-08-13 ＳｉＣ 반도체용 오믹 전극, ＳｉＣ 반도체용 오믹 전극의 제조 방법, 반도체 장치 및 반도체 장치의 제조 방법

Country Status (8)

Country Link
US (1) US8623752B2 (ko)
EP (1) EP2079101B1 (ko)
JP (1) JP4140648B2 (ko)
KR (1) KR101283774B1 (ko)
CN (1) CN101536152B (ko)
CA (1) CA2667648A1 (ko)
TW (1) TW200832525A (ko)
WO (1) WO2008053627A1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5446148B2 (ja) * 2008-07-02 2014-03-19 富士電機株式会社 炭化珪素半導体装置の製造方法
JP5546759B2 (ja) * 2008-08-05 2014-07-09 トヨタ自動車株式会社 半導体装置及びその製造方法
JP5391643B2 (ja) * 2008-10-22 2014-01-15 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP5588670B2 (ja) 2008-12-25 2014-09-10 ローム株式会社 半導体装置
JP5588671B2 (ja) 2008-12-25 2014-09-10 ローム株式会社 半導体装置の製造方法
JP5369762B2 (ja) * 2009-03-02 2013-12-18 株式会社デンソー 炭化珪素半導体装置の製造方法
JP2011134910A (ja) 2009-12-24 2011-07-07 Rohm Co Ltd ＳｉＣ電界効果トランジスタ
EP2560194A4 (en) 2010-04-14 2013-11-20 Sumitomo Electric Industries SEMICONDUCTOR DEVICE OF SILICON CARBIDE AND METHOD FOR MANUFACTURING THE SAME
JP5636752B2 (ja) * 2010-06-15 2014-12-10 日産自動車株式会社 半導体装置及びその製造方法
JP5418466B2 (ja) * 2010-11-01 2014-02-19 住友電気工業株式会社 半導体装置およびその製造方法
US9917171B2 (en) * 2016-07-21 2018-03-13 International Business Machines Corporation Low-resistive, CMOS-compatible, Au-free ohmic contact to N—InP
US10629686B2 (en) 2018-08-02 2020-04-21 Semiconductor Components Industries, Llc Carbon-controlled ohmic contact layer for backside ohmic contact on a silicon carbide power semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003243323A (ja) * 2001-12-14 2003-08-29 Matsushita Electric Ind Co Ltd 半導体素子およびその製造方法
KR20050052926A (ko) * 2003-12-01 2005-06-07 삼성전자주식회사 열적 안정성이 우수한 실리사이드막 형성방법, 이방법으로 형성된 실리사이드막이 구비된 반도체 소자와반도체 메모리 소자 및 이들 소자의 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5317190A (en) * 1991-10-25 1994-05-31 International Business Machines Corporation Oxygen assisted ohmic contact formation to N-type gallium arsenide
JP3693300B2 (ja) * 1993-09-03 2005-09-07 日本特殊陶業株式会社 半導体パッケージの外部接続端子及びその製造方法
US6388272B1 (en) * 1996-03-07 2002-05-14 Caldus Semiconductor, Inc. W/WC/TAC ohmic and rectifying contacts on SiC
JP2000106350A (ja) * 1998-09-28 2000-04-11 Sanyo Electric Co Ltd オーミック電極の製造方法及び半導体素子の製造方法
AU2001255874A1 (en) * 2000-05-02 2001-11-12 Case Western Reserve University Method for low temperature formation of stable ohmic contacts to silicon carbide
US6599644B1 (en) * 2000-10-06 2003-07-29 Foundation For Research & Technology-Hellas Method of making an ohmic contact to p-type silicon carbide, comprising titanium carbide and nickel silicide
JP4026339B2 (ja) * 2001-09-06 2007-12-26 豊田合成株式会社 ＳｉＣ用電極及びその製造方法
JP4230869B2 (ja) 2003-09-25 2009-02-25 株式会社東芝 高耐圧半導体装置
JP2006024880A (ja) 2004-06-09 2006-01-26 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US20060006393A1 (en) * 2004-07-06 2006-01-12 Ward Allan Iii Silicon-rich nickel-silicide ohmic contacts for SiC semiconductor devices
JP4087365B2 (ja) 2004-09-14 2008-05-21 新電元工業株式会社 ＳｉＣ半導体装置の製造方法
JP4594113B2 (ja) 2005-01-19 2010-12-08 新電元工業株式会社 半導体装置の製造方法
JP4699812B2 (ja) * 2005-06-07 2011-06-15 株式会社デンソー 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003243323A (ja) * 2001-12-14 2003-08-29 Matsushita Electric Ind Co Ltd 半導体素子およびその製造方法
KR20050052926A (ko) * 2003-12-01 2005-06-07 삼성전자주식회사 열적 안정성이 우수한 실리사이드막 형성방법, 이방법으로 형성된 실리사이드막이 구비된 반도체 소자와반도체 메모리 소자 및 이들 소자의 제조 방법

Also Published As

Publication number Publication date
EP2079101B1 (en) 2012-07-18
CN101536152B (zh) 2010-12-01
KR20090088354A (ko) 2009-08-19
CN101536152A (zh) 2009-09-16
EP2079101A4 (en) 2011-03-30
US20100102331A1 (en) 2010-04-29
WO2008053627A1 (en) 2008-05-08
JP4140648B2 (ja) 2008-08-27
EP2079101A1 (en) 2009-07-15
JP2008117923A (ja) 2008-05-22
CA2667648A1 (en) 2008-05-08
TW200832525A (en) 2008-08-01
US8623752B2 (en) 2014-01-07

Similar Documents

Publication Publication Date Title
KR101283774B1 (ko) ＳｉＣ 반도체용 오믹 전극, ＳｉＣ 반도체용 오믹 전극의 제조 방법, 반도체 장치 및 반도체 장치의 제조 방법
US10600921B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP5449786B2 (ja) 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
WO2013146326A1 (ja) 炭化珪素半導体デバイス
US9129804B2 (en) Silicon carbide semiconductor device and method for manufacturing same
WO2013150889A1 (ja) 炭化珪素半導体装置の製造方法
WO2008018342A1 (fr) Dispositif semi-conducteur au carbure de silicium et son procédé de fabrication
WO2013146328A1 (ja) 炭化珪素半導体装置の製造方法及び当該方法により製造された炭化珪素半導体装置
JP5014749B2 (ja) 炭化珪素半導体装置の製造方法
US10192970B1 (en) Simultaneous ohmic contact to silicon carbide
JP7079927B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
EP2485250B1 (en) Semiconductor device, and process for production of semiconductor device
JP2017168684A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6808952B2 (ja) 炭化珪素半導体装置の製造方法
JP2006073923A (ja) ＳｉＣ半導体装置およびＳｉＣ半導体装置の製造方法
JP5037095B2 (ja) 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
KR101448852B1 (ko) 반도체 소자 및 그 제조방법
Okojie Simultaneous Ohmic Contact to Silicon Carbide
KR20200016585A (ko) 실리콘카바이드 파워반도체 및 그 제조방법
JP2006073922A (ja) ＳｉＣ半導体装置およびＳｉＣ半導体装置の製造方法
JP2009099613A (ja) 半導体装置の製造方法
JP2003197926A (ja) 半導体素子およびその製造方法
JP2003197925A (ja) 半導体素子の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160617

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee