CN101207109B - 印刷布线板的布线构造及其形成方法 - Google Patents

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Abstract

本发明提供一种布线构造等，能够在保持邻接的布线层间的绝缘的同时可靠地连接被布线体与布线层，并能够实现基于连接孔的间距狭小化的印刷布线板等的高密度安装。半导体内置基板，在内芯基板的两面上形成有导电图形，并在层叠于内芯基板上的树脂层内配置有半导体装置。在树脂层上，以导电图形和半导体装置的凸起从树脂层突出的方式设有导通孔。并且，在导通孔的内部，凸起以及导电图形与截面积向着导通孔的底部而增大的导通孔电极部连接。于是，在导通孔电极部与导通孔的内壁上部之间形成有空隙。

Description

印刷布线板的布线构造及其形成方法
技术领域
本发明涉及多层印刷布线板和部件内置印刷布线板等的布线构造。
背景技术
作为半导体IC芯片等电子部件的高密度安装构造，已知有绝缘层和布线层交替地层叠而成的多层印刷基板、以及具有将电子部件埋入其中的绝缘层的部件内置印刷基板。在具有这种构造的印刷布线板中，作为使布线层与被配置在绝缘层的下部或内部的下部布线层或内置电子部件的电极等被布线体连接的方法，已知有一种在绝缘层上形成被称为导通孔(via-hole)的连接孔，使被布线体露出，然后在该导通孔的内部将被布线体与布线层连接的方法(参照专利文献1、专利文献2)。
然而，作为已知的布线的形成方法，一般包括：加成法(additiveprocess)，在布线图形部分有选择地形成布线层；半加成法(semi-additive process)，在整个基板面上形成基底层之后，有选择地除去或者掩模该基底层的布线图形部分以外的部分，利用以图形状残留或者露出的基底层，在其上形成布线层；以及减成法(subtractiveprocess)，在整个基板面上形成导体层之后，有选择地除去该导体层的布线图形部分以外的部分，形成布线层。而且，即使对于在导通孔内使被布线体和布线层连接的导通孔连接而言，也多采用这些布线形成方法。
例如，在专利文献1中公开了一种方法(减成法)，在多层印刷布线板上，在包括导通孔的内壁的整个基板面上形成导体层，利用光刻以及蚀刻有选择地除去该导体层的布线图形部分以外的部分，形成布线图形。
另外，在专利文献2中也公开了一种方法(半加成法)，在部件内置印刷布线板中，在包括导通孔的内壁的整个基板面上形成基底导电层，然后，对该基底导电层的布线图形部分以外的部分进行掩模，通过进行以露出的基底导电层作为基体的电镀，从而形成布线图形。
专利文献1：日本国特开2006-100773号公报
专利文献2：日本国特开2005-64470号公报
发明内容
在这些之中的任意一个布线形成方法中，由于在形成布线层的图形(patterning)时可能产生位置偏离，因而为了允许这种位置偏离并可靠地连接布线层，倾向于采用一种布线层从导通孔上部的外侧延伸至绝缘层的表面的布线构造。即，如图15(A)及(B)所示，在原来的导通孔连接中，倾向于将在导通孔150上形成的布线层153的宽度w设计为大于导通孔150的开口径r。
这种情况下，如图所示，相邻的布线层间的绝缘距离z成为在绝缘层表面上延伸的部位间的最短距离，为了充分地确保该绝缘距离z，必须将导通孔间隔(导通孔间距)扩大到一定程度。所以，实际上，基于伴随着导通孔的间距狭小化的被布线体的配置间隔的狭小化的印刷布线板的高密度化受到了限制。
此外，为了实现高密度安装，曾考虑使布线本身变细并缩小布线图形间的间距，由此确保布线间隔(绝缘距离)，但是，在被布线体与布线层的位置发生偏离的情况下，有可能无法可靠地连接两者，如此，将产生一些问题，例如，无法保证足够的连接强度，发生断线，或连接电阻升高至不恰当的程度。
因此，本发明鉴于上述问题而提出，其目的在于，提供一种能够在保持邻接的布线层间的绝缘的同时可靠地连接被布线体与布线层，并能够实现基于间距狭小化的高密度安装的布线构造及其制造方法。
为了解决上述问题，发明者们对导通孔连接的布线构造进行了研究，结果发现，在布线层与被布线体连接的连接孔的内部，通过形成一种布线层为具有所谓的底部向着被布线体扩大的部分的形状的构造，就能达到上述目的，从而完成本发明。
即，本发明涉及的布线构造包括：绝缘层，形成有连接孔；被布线体，以至少一部分在连接孔的底部露出的方式而配置；以及，布线层，在连接孔的内部与被布线体连接。布线层被设置为，具有截面积向着被布线体而增大的部分，并且，形成连接孔的内壁的至少一部分与布线层不接触的空间区域(空隙)。
这里，本发明涉及的“绝缘层”是指由电绝缘材料构成的层，例如，包括多层印刷布线板中的层间绝缘层、以及部件内置印刷布线板中的部件内置层等。另外，“被布线体”是指以布线层实施布线的对象，换言之，是与布线连接的部分，例如，包括多层印刷布线板中的下部布线层、以及部件内置印刷布线板中的内置电子部件的电极等。而且，“布线层”是指构成用于使被布线体与安装于印刷布线板上的其它部件等电连接的布线图形的层。并且，布线层的“截面积”是指，与在连接孔的开口端形成的面平行的平面中的截面积。并且，连接孔的“内壁”，在连接孔例如为杯状(一端封闭的筒状)且能够明确地区分侧壁与底壁的情况下，表示侧壁，在无法明确地区分侧壁与底壁的情况下，主要表示除相当于底部的部分以外的壁部。
在这种构造中，通过使布线层与在形成于绝缘层上的连接孔的底部露出的被布线体连接，从而形成布线构造，在连接孔的内部，布线层形成为具有其截面积(也可以是体积或者截面宽度)向着被布线体而例如逐渐增大的部分的形状，并且，形成连接孔的内壁与布线层不接触的空间区域。即，在连接孔的内部设有布线层，其向着底部而扩大(例如为山形、梯形、锥形，但是侧壁面既可以是平滑面也可以是非平滑面)，反过来说，具有包括向着连接孔的开口端而前端变细的部分的形状，并且，在其侧壁与连接孔的内壁形成有无布线层存在的空隙。
所以，在形成邻接的连接孔，并分别设置上述构造的布线层的情况下，布线层之间(布线图形中邻接的布线之间)的绝缘因连接孔间的距离而能够得到确保。并且，由于通过使布线层形成为底部扩大状，能够在被布线体与布线层的连接部位(即在连接孔的底部的被布线体的露出面)确保较大的连接面积，因而，在形成布线层的图形时，即使布线层与被布线体发生位置偏离，也能够充分地确保两者的连接。
而且，由于布线层具有截面积向着被布线体而增大的部分，并且连接孔的内壁与布线层不接触的空间区域(凹部)，换言之，在从连接孔的内部的开口端到底部侧形成有布线层不接触的区域，因而，该空隙部分的布线层容积减小。所以，整个布线构造的薄型化得以实现，而且，由于布线量减少，因而能够降低布线电阻以及寄生电容。
另外，由于在连接孔的内部与布线层之间形成有空隙，因而能够使布线层的宽度为连接孔的尺寸以下的值，所以，在能够以窄公差管理布线层宽度的同时，更加降低布线量，由此进一步减少整个布线构造的布线电阻以及寄生电容。并且，在制造布线构造时，由于至少在连接孔的开口端部附近产生空隙，因而，即使万一导电性异物等混入到布线层附近，也能够在该空隙进行收集，从而能够防止因异物而导致的布线层间的短路。
即，本发明涉及的布线构造，包括：绝缘层，形成有连接孔；被布线体，以至少一部分在连接孔的底部露出的方式而配置；布线层，在连接孔的内部与上述被布线体连接。布线层可以表现为，被设置为，连接孔的内壁的至少一部分与该布线层不接触，并且形成包括开口端的空间区域。
这里，布线层既可以整体被容纳在连接孔的内部，也可以突出到连接孔的外部，换言之，布线层的上面高度被设置为，既可以比连接孔的开口端(开放端)的高度低也可以比其高，无论在哪种情况下，均形成为底部扩大的形状，优选连接孔的开口端的布线层的宽度(与开口端面平行的截面的最大宽度)小于连接孔的开口径宽(连接孔的开口端的最大宽度)。
而且，进一步优选布线层以覆盖在连接孔的底部露出的被布线体的整个露出面的方式而设置。这样，就能抑制因杂质混入布线层与被布线体的交界处而导致的布线强度下降和连接电阻上升。
此外，优选本发明涉及的印刷布线板的构成包括本发明的布线构造，并连续地设置有该配线构造。该配线构造，包括：绝缘层，形成有连接孔；被布线体，以至少一部分在连接孔的底部露出的方式而配置在绝缘层的下部或者内部；以及布线层，在连接孔的内部与被布线体连接，并具有其截面积向着该被布线体而增大的部分。在连接孔的内部，形成有连接孔的内壁与布线层不接触的空间区域。
此外，本发明的布线构造的形成方法是一种用于有效地形成本发明的布线构造的方法，包括：绝缘层形成工序，在被布线体上形成绝缘层；连接孔形成工序，在绝缘层上形成至少一个连接孔，以使被布线体的至少一部分露出；布线层连接工序，在连接孔的内部连接被布线体与布线层。布线层连接工序中，在连接孔的内部连接布线层与被布线体，使得布线层具有截面积向着被布线体而增大的部分，并且，形成连接孔的内部与布线层不接触的空间区域。
发明效果
根据本发明的布线构造等，即使缩小导通孔等连接孔的间距，也能在保持邻接的布线层间的绝缘的同时可靠地连接被布线体与布线层，因而，能够实现基于连接孔的间距狭小化的印刷布线板等的高密度安装。
附图说明
图1(A)以及(B)分别是具备本发明所涉及的布线构造的一个优选实施方式的半导体内置基板的一个示例的主要部分的概略平面示意图以及截面示意图。
图2是制造半导体内置基板1的顺序的一个示例的工序示意图。
图3是制造半导体内置基板1的顺序的一个示例的工序示意图。
图4是制造半导体内置基板1的顺序的一个示例的工序示意图。
图5是制造半导体内置基板1的顺序的一个示例的工序示意图。
图6是制造半导体内置基板1的顺序的一个示例的工序示意图。
图7是制造半导体内置基板1的顺序的一个示例的工序示意图。
图8是制造半导体内置基板1的顺序的一个示例的工序示意图。
图9是制造半导体内置基板1的顺序的一个示例的工序示意图。
图10是制造半导体内置基板1的顺序的一个示例的工序示意图。
图11是制造半导体内置基板1的顺序的一个示例的工序示意图。
图12(A)～(F)分别是表示本发明的布线构造的其它实施方式的布线层的截面示意图。
图13是形成本发明的布线构造的顺序的其它示例的工序示意图。
图14是半导体装置的概略构造的立体示意图。
图15(A)以及(B)分别是现有的布线构造的一个示例的平面示意图以及截面示意图。
符号说明
1…半导体内置基板(印刷布线板)，11…内芯基板，12，17…铜箔，13…导电图形(被布线体)，14…半导体装置，14p…凸起(被布线体)，14a…主面，14…半导体装置，14b…背面，15…树脂板，16…树脂层、热硬化性树脂板，18a、18b…开口图形，19a、19b…导通孔(连接孔)，20…基底导电层，21…导电层，22…导电图形(布线层)，23a，23b…导通孔电极部(布线层)，24a、24b…抗蚀层，130a、130b…连接孔，131…绝缘层，132…掩模层，133a、133b…布线层，150…导通孔，153…布线层，ra、rb…导通孔的上部开口径宽，ma、mb…掩模层的开口宽度，r130a、r130b…连接孔的上部开口径宽，r’130a、r’130b…露出面的径宽，r…导通孔的上部开口径，w…布线层的宽度，z…绝缘距离。
具体实施方式
下面，对本发明的实施方式进行详细地说明。并且，在附图中，对于相同的要素标注相同的符号，省略重复的说明。此外，上下左右等的位置关系只要没有特别地预先说明，就以图中所示的位置关系为准。而且，附图的尺寸比例并不限于图示的比例。另外，以下的实施方式只是用于说明本发明的示例，并不意味着本发明仅限于该实施方式。本发明能够在不脱离其主旨的情况下，进行各种的变形。
图1(A)是具备本发明的布线构造的一个优选实施方式的半导体内置基板的一个示例的主要部分的概略平面示意图，图1(B)是沿着图1(A)中B-B线的截面图。
半导体内置基板1(印刷布线板)，在内芯(core)基板11的两面形成导电图形13(被布线体)，并且，在层叠于内芯基板11上的树脂层16内配置有半导体装置14。在树脂层16上，以被配置在其下部/上部(内芯基板11侧)以及内部的导电图形13和半导体装置14的凸起(bump)14p(被布线体)从树脂层16突出的方式设有导通孔19a、19b(连接孔)。而且，在导通孔19a、19b的内部，凸起14p以及导电图形13分别与导电图形22的导通孔电极部23a、23b(同时与布线层)连接。
另外，导通孔电极部23a、23b，具有图示中的截面为梯形的部分而成形，换言之，上半部分大致以截面积向着导电图形13以及凸起14p而增大的方式形成为底部扩大状，在其两侧，与导通孔19a、19b的内壁的底部附近接触，且在其上部不接触，从而在导通孔19a、19b的内壁与导通孔电极部23a、23b之间形成有空间区域(空隙)。而且，导通孔电极部23a、23b的侧壁斜面端以与导通孔19a、19b的侧壁接触的方式形成。
内芯基板11起着作为确保半导体内置基板1的整体机械强度的基底材料的作用，虽然没有被特别地限定，但是，例如能够使用树脂基板等。作为树脂基板的材料，优选使用使热硬化性树脂或可塑性树脂等浸渗在由玻璃布、凯夫拉尔(kevlar)、芳族聚酰胺、液晶聚合物等树脂布、氟化树脂的多孔板等构成的芯材之内而形成的材料，其厚度优选为20μm～200μm左右。另外，作为被实施激光加工的基板用途，其目的为加工条件均一化，也可以使用LCP、PPS、PES、PEEK、PI等没有芯材的板材料。
这里，半导体装置14是裸芯片状态的半导体IC(die)等半导体部件。图14是半导体装置14概略构造的立体示意图。半导体装置14在其大致呈矩形板状的主面14a上具有多个接地电极(图中未显示)以及接合于其上的凸起14p。并且，在图示中，仅显示在四角的凸起14p，省略除此之外的凸起的显示。
此外，虽然并没有被特别地限定，但是，半导体装置14的背面14b通常被研磨，于是，半导体装置14的厚度t(主面14a至背面14b的距离)比通常的半导体装置薄，例如，优选为200μm以下，进一步优选为10～100μm左右。另一方面，为了实现使半导体装置14的进一步薄型化，优选对背面14b进行基于蚀刻、等离子体处理、激光照射、喷射(blast)研磨、抛光研磨、化学处理等的粗糙化处理等。
并且，优选在晶片的状态下对多个半导体装置14一并进行半导体装置14的背面14b的研磨，然后，通过分割(dicing)，分离为单个的半导体装置14。在进行研磨使其变薄前，通过分割，分离为单个的半导体装置14的情况下，也能够在用树脂等覆盖半导体装置14的主面14a的状态下研磨背面14b。
凸起14p的种类并没有被特别地限制，可以列举出钉头凸起(studbump)、板状凸起(plate bump)、电镀凸起(plated bump)、球状凸起(ball bump)等各种凸起。在图示中，以板状凸起为例。
在使用钉头凸起作为凸起14p的情况下，能够通过引线接合(wirebonding)形成银(Ag)或铜(Cu)、金(Au)，在使用板形凸起的情况下，能够通过电镀、溅射或者蒸镀形成。另外，在使用电镀凸起的情况下，能够通过电镀形成，在使用球状凸起的情况下，能够通过在接地电极上载置焊球后使其熔融，或将乳酪焊剂(cream solder)印刷在接地电极上之后使其熔融而形成。此外，也能够使用通过丝网印刷导电性材料，然后使其硬化而形成的圆锥状、圆柱状等的凸起，或者通过印刷纳米胶，然后加热使其烧结而形成的凸起。
作为可以用于凸起14p的金属种类，并没有被特别地限定，例如，可以列举出金(Au)、银(Ag)、铜(Cu)、镍(Ni)、锡(Sn)、铬(Cr)、镍铬合金、焊料等，其中，优选使用铜。如果使用铜作为凸起14p的材料，那么，例如与使用金的情况相比，可以获得更高的与接地电极结合的强度，提高半导体装置14的可靠性。
另外，凸起14p的尺寸形状能够根据接地电极的间隔(间距)而被适当地设定，例如，在接地电极的间距约为100μm左右的情况下，可将凸起14p的最大径宽设为10～90μm左右，高度设为2～100μm左右。此外，在通过晶片的分割，切断分离为单个的半导体装置14之后，能够利用引线接合器将凸起14p与各个接地电极接合。
树脂层16是使导电图形13和半导体装置14与外部电绝缘的绝缘层，所使用的材料，例如可以列举出乙烯基苄基(vinyl benzyl)树脂、聚乙烯基苄基醚(polyvinyl benzyl ether)化合物树脂、双马来酰亚胺三嗪(bismaleimide triazine)树脂(BT树脂)、聚苯醚(聚苯醚氧化物)树脂(PPE、PPO)、氰酸酯树脂、环氧+活性酯硬化树脂、聚苯醚树脂(聚苯醚氧化物树脂)、硬化性聚烯烃树脂、苯并环丁烯(benzocyclobutene)树脂、聚酰亚胺树脂、芳香族聚酯树脂、芳香族液晶聚酯树脂、聚苯硫醚树脂、聚醚酰亚胺树脂、聚丙烯酸树脂、聚醚醚酮树脂、氟化树脂、环氧树脂、酚醛树脂或苯并恶嗪(benzoxazine)树脂的单体，或者是在这些树脂中添加石英、滑石、碳酸钙、碳酸镁、氢氧化铝、氢氧化镁、硼酸铝晶须、钛酸钾纤维、氧化铝、玻璃鳞片(glass flakes)、玻璃纤维、氮化钽、氮化铝等而形成的材料，和在这些树脂中添加包含镁、硅、钛、锌、钙、锶、锆、锡、钕、钐、铝、铋、铅、镧、锂以及钽中的至少1种金属的金属氧化物粉末而形成的材料、以及在这些树脂中混合玻璃纤维、芳香尼龙纤维(aramid fiber)等树脂纤维而形成的材料，或者是使这些树脂浸渗在玻璃布(glasscloth)、芳香尼龙纤维、无纺布等之内而形成的材料，能够从电特性、机械特性、吸水性、回流(reflow)耐性等观点出发，适当加以选择利用。此外，树脂层16的厚度并无限定，通常为10～100μm左右。
导通孔19a、19b是为了物理连接导电图形22与被布线体即导电图形13和半导体装置14而设在树脂层16的连接孔，具有使导电图形13和半导体装置14的凸起14p的至少一部分从树脂层16露出的位置及深度。即，导电图形13以及凸起14p以其至少一部分露出导通孔19a、19b的底部的方式而设置。
导通孔19a、19b的形成方法并无限定，例如，能够使用激光加工、蚀刻加工、喷射加工等已知的方法。在采用激光加工的情况下，由于有沾污(smear)产生，因而优选在连接孔形成后进行除污处理。
导通孔19a、19b的形状，只要是在其内部能够物理地将导电图形13以及凸起14p和导通孔电极部23a、23b连接的尺寸形状即可，能够考虑到其深度和作为目的的安装密度、连接稳定性等因素而适当决定，能够列举出开口端的直径为5～200μm左右的圆筒状、最大径为5～200μm左右的方筒状，是不是直筒无关紧要，在图示中，作为一个例子，显示了倒棱锥状的形状。径宽从相关底部向着开口端部逐渐增大这种的导通孔19a、19b，例如可通过蚀刻加工或喷射加工等进行贯穿而得到。
另外，导电图形22是电连接被布线体即导电图形13和凸起14p的布线层。该导电图形22的材料也没有被特别地限制，一般能够使用用于布线的金属等导体，既可以与导电图形13和凸起14p的材料相同，也可以不同，在形成导电图形22时包括蚀刻工序的情况下，可以适当选择使用不蚀刻导电图形13或凸起14p的材料的蚀刻剂(湿法蚀刻时的蚀刻液、干法蚀刻时的蚀刻粒子等)。
此外，导电图形22的厚度也没有被特别地限定，但是，如果过薄，则连接稳定性就会下降，因而通常为5～70μm左右。并且，如本实施方式所述，如果导电图形22的厚度比导通孔19a、19b的深度薄，那么，在导通孔连接部，导电图形22(导通孔电极部23a、23b)被容纳在导通孔19a、19b的内部，布线高度降低，能够有利于薄型化，同时，能够减少布线量，降低布线电阻和寄生电容，提高连接稳定性，因而优选。
接下来，参照附图，说明半导体内置基板1的制造方法的一个示例。图2～图11是制造半导体内置基板1的顺序的一个示例的工序示意图。
首先，准备一块在内芯基板11的两面贴有铜箔12的双面均附有铜箔的树脂基板(图2)。这里，铜箔12用于形成导电图形13，如果使用用于印刷布线板的电解铜箔(利用电解棒连续对在硫酸铜水溶液中溶解的铜离子进行电解，使其成为铜箔)或压延铜箔，则能够极大地减少其厚度误差。另外，必要时，也可以使用刮模(sweeping)的方法等调整铜箔12的厚度。
接着，通过光刻以及蚀刻，有选择地除去设在内芯基板11的两面的铜箔12，从而在内芯基板11上形成导电图形13(图3)。此时，位于内芯基板11上的规定区域中的铜箔12被完全除去，于是，半导体装置14的搭载区域得以确保。
接下来，在所谓的面朝上的状态下，在内芯基板11上的规定区域上载置半导体装置14(图4)。此时，优选使用粘合剂等暂时将半导体装置14固定在内芯基板11上。
然后，在载置着半导体装置14的内芯基板11的两面上粘合单面附有铜箔的树脂板15(图5)。本制造例中的单面附有铜箔的树脂板15，通过在由B阶环氧树脂等形成的热硬化性树脂板16的一面上贴附铜箔17而制成。准备这种单面附有铜箔的树脂板15，将该树脂面分别粘合在内芯基板11的两面上之后，进行热压使单面附有铜箔的树脂板15与内芯基板11一体化。由此，半导体装置14成为被内置在印刷布线板内的状态，热硬化性树脂板16成为树脂层16(绝缘层形成工序)。
接着，利用保形(conformal)加工有选择地除去设在树脂层16的表面的铜箔17，从而形成用于形成导通孔19a、19b的掩模图形(图6)。如果采用光刻以及蚀刻来进行保形加工，则能够实现高精度的微细加工，因而优选。另外，虽然并没有被特别地限定，但是，优选将掩模图形的开口径宽设定为10～200μm左右，优选根据导通孔19a、19b的深度，增大开口径宽。由此，在半导体装置14的凸起14p的正上方形成开口图形18a，在形成于内芯基板11的表面的导电图形1 3的正上方形成开口图形18b。
然后，通过对被实施了保形加工的铜箔17进行作为掩模的喷砂处理，形成导通孔19a、19b(图7)。在喷砂处理中，通过投射非金属粒或者金属粒等的喷射粒子来研磨被加工体，但是通过预先在开口图形18a、18b的正下方设置凸起14p和导电图形13等的金属层，可以分别制作深度不同的导通孔。于是，在导通孔19a的形成中，由于凸起14p作为阻止层而起作用，因而能够防止半导体装置14因喷射粒子而受到损伤，另外，在导通孔19b的形成中，由于内层的导电图形13作为阻挡层而起作用，因而能够抑制导通孔19b被挖得深度过深。这样，导通孔19a、19b成为非贯导通孔，从而形成凸起14p或导电图形13分别在导通孔19a、19b的底部露出的构造(连接孔形成工序)。
接着，在包括导通孔19a、19b的内壁面的导通孔19a、19b内的露出面的几乎整个表面上形成基底导电层薄膜20(图8)。作为基底导电层20的形成方法，优选使用非电解镀(化学镀)法，也可以使用溅射法、蒸镀法等。基底导电层20，起着作为在其后进行的电解(电)镀的基底金属(或者晶种层)的作用，其厚度可以非常薄，例如可以在数十nm至数μm的范围内适当地进行选择。接下来，通过电解镀法使导体金属从基底导电层20生长(图9)。由此，在导通孔19a、19b的内壁面形成包括基底导电层20的导电层21。
其后，通过光刻在导电层21的成为导电图形22的区域上形成抗蚀层24a、24b(图10)。这里，为了以不接触导通孔19a、19b的内壁的方式形成导电图形22的导通孔电极部23a、23b，以导通孔19a、19b内的抗蚀层24a、24b的宽度小于导通孔的上部开口径宽ra、rb的方式形成这些抗蚀层24a、24b。
接着，以抗蚀层24a、24b作为蚀刻掩模，进行蚀刻，有选择地除去除布线图形部分以外的导电层21，形成导电图形22(导通孔电极部23a、23b)(图11：布线层连接工序)。此时，由于掩模附近的导电层21的蚀刻速度(蚀刻速率)比除此以外的部分小，因而，作为所形成的布线层的导通孔电极部23a、23b的上部成为底部扩大的形状。
然后，通过使用剥离液除去导电图形22上的抗蚀层24a、24b，得到如图1所示的构成的半导体内置基板1。
根据如上述构成的具有本发明涉及的布线构造的半导体内置基板1，在导通孔19a、19b的内部，由于导通孔电极部23a、23b分别为具有其截面积向着导电图形13以及凸起14p的方向而逐渐增大的部分的形状，并且，形成导通孔19a、19b的内壁与导通孔电极部23a、23b不接触的空间区域，因而，邻接的导通孔19a、19b以及导通孔19a、19b之间的绝缘因它们之间的距离而得到确保。所以，不仅能够可靠地维持邻接的导通孔19a、19b以及导通孔19a、19b之间的绝缘，还能够可靠地连接导电图形13以及凸起14p和导通孔电极部23a、23b。由此，能够实现基于导通孔19a、19b的间距狭小化的半导体内置基板1的高密度安装。
另外，通过将导通孔电极部23a、23b形成为底部扩大的形状，从而能够在导电图形13以及凸起14p与导通孔电极部23a、23b的连接部位(导通孔19a、19b的底部的导电图形13以及凸起14p的露出面)确保较大的连接面积，因而在形成导通孔电极部23a、23b的图形的过程中，即使导通孔电极部23a、23b与导电图形13以及凸起14p发生位置偏移，也能够充分地确保两者的连接。所以，能够保证导通孔电极部23a、23b与导电图形13以及凸起14p的足够的连接强度，由此，能够抑制断线或连接电阻上升，能够提高产品的可靠性以及生产性。
而且，由于导通孔电极部23a、23b以具有其截面积向着导电图形13以及凸起14p而增大的部分的方式而形成，并且，形成导通孔19a、19b的内部与导通孔电极部23a、23b不接触的空间区域(凹部)，因而，该空隙部分的布线层体积缩小，从而能够实现整个布线构造的薄型化。另外，如上所述，由于布线量减少，因而能够降低布线电阻以及寄生电容。
此外，由于在导通孔电极部23a、23b的内壁与导电图形13以及凸起14p之间形成有空隙，因而能够使导通孔电极部23a、23b的宽度为导通孔19a、19b的尺寸以下的值，由此，不仅能够以窄公差的方式管理导通孔19a、19b的宽度，同时，能够更加减少布线量，从而进一步降低整个布线构造的布线电阻以及寄生电容。此外，在制造布线构造时，由于至少在导通孔19a、19b内的开口端部附近产生空隙，因而，即使万一导电性异物等混入到导通孔电极部23a、23b的附近，也能够在该空隙内将其捕获，从而也能够防止因异物而导致的导通孔电极部23a、23b之间的短路。
另外，由于在导通孔电极部23a、23b的内壁与导电图形13以及凸起14p之间形成有空隙，因而，通过积层(build-up)工艺等在绝缘层16上层叠的其它层叠材料或阻焊剂等与绝缘层16之间的密合性因锚固效果(anchor effect)而得到提高。
这里，形成相关形状的导通孔电极部23a的其它示例如图12(A)～(F)所示。图12(A)～(E)是导通孔电极部23a在其宽度方向的截面两侧不与连接孔的内壁接触，从而形成空隙的状态的截面示意图，图12(F)是导通孔23a仅在其宽度方向的截面一侧不与连接孔的内壁接触，从而形成空隙的状态的截面示意图。
另外，由于导通孔电极部23a、23b以覆盖导通孔19a、19b底部的导电图形13以及凸起14p的露出面的几乎整个表面的方式而设置，因而能够有效地防止在形成导通孔电极部23a、23b时所使用的蚀刻液或其它的杂质侵入到导通孔电极部23a、23b与导电图形13以及凸起14p的连接界面，并能够充分地确保布线强度，所以，能够提高导通孔连接部的电连接的可靠性，并能够降低连接电阻。另外，在图12(B)所示的状态中，由于导通孔19a、19b内壁的底部附近在其整个圆周上与导通孔电极部23a、23b接触，因而更加可靠地覆盖导电图形13以及凸起14p的整个露出表面。此外，不仅是导电图形13以及凸起14p，导通孔19a、19b的侧壁也被导通孔电极部23a、23b覆盖，因而在发生来自上方的水分等的侵入时，能够防止导体的腐蚀。
关于这一点，目前认为，如果连接孔的开口端部未被布线层完全覆盖，那么，电连接的可靠性下降，或者连接部的电阻增大。为了防止这些情况，有一种倾向是采用使布线层宽度比连接孔的口径大的图形设计，从而即使在形成布线层时发生与连接孔的位置偏移，也能够完全覆盖连接孔的开口端部。
但是，根据发明者们所掌握的知识可知，对导通孔连接部中的电连接的可靠性或电阻产生影响的并不是连接孔的开口端部的覆盖率，而是连接孔的底壁的被布线体的露出面的覆盖率。
为了用布线层覆盖被布线体的整个露出面，例如，在如上述的制造例所示采用减成法形成布线层的情况下，只要在通过蚀刻有选择地除去布线图形部分以外的导电层21时(图11)，调整蚀刻处理条件，并在导电层21的除去到达导电图形13以及凸起14p之前停止蚀刻即可。另外，为了使被布线体的整个露出面被布线层覆盖，即使在布线层的形成位置产生偏移，也只要考虑到假定的位置偏移，适当地设定蚀刻量等蚀刻处理条件即可。
此外，在通过如后述的图13所示的加成法形成布线的情况下，在布线图形以外的部分形成掩模层132时(图13(B))，只要使掩模层132的开口宽度ma、mb大于被布线体的露出面的径宽r’130a，r’130b(导通孔的底壁的径宽)即可。而且，为了使被布线体的整个露出面被布线层覆盖，即使在布线层的形成位置产生偏移，也只须设定掩模层132的开口宽度ma、mb大于被布线体的露出面的径宽r’130a，r’130b即可，以留有余地，包括假定的位置偏移部分。
接着，作为形成本发明涉及的布线构造的其它示例，参照附图，对使用加成法(在布线图形部分有选择地形成布线层的方法)的布线层的形成方法的一个示例进行说明。图13(A)～(D)是形成本发明的布线构造的顺序的其它示例的工序示意图。
首先，准备具有绝缘层131的多层印刷布线板，该绝缘层形成有连接孔130a、130b，并使被布线体即内部布线层的上表面的一部分露出(图13(A))。
接着，在布线图形以外的部分形成由光刻胶构成的掩模层132(图13(B))。此时，为了使布线层的两个侧面不接触连接孔的上部内壁，使掩模层132的开口宽度ma、mb小于连接孔130a、130b的上部开口径宽r130a、r130b。然后，进行非电解镀，形成布线层133a、133b(图13(C))之后，通过使用剥离液除去布线图形上的掩模层132，形成以在连接孔的两个内壁之间形成有包括连接孔的开口端的空隙的方式而设置的布线层133a、133b(图13(D)：布线层连接工序)。
在具有通过上述实施方式而得到的布线构造的半导体内置基板中，能够获得与图1所示的半导体内置基板1所起的作用相同的作用效果。
另外，如上所述，本发明并不限于上述实施方式，能够在不改变其要旨的范围之内进行多种变形。例如，本发明的布线构造并不限于布线层为最上层的单层构造，也可以适用于基于在多层印刷布线板的制造中采用的已知的积层工艺的多层构造。这种情况下，在图1中的导通孔19a、19b与导通孔电极部23a、23b之间形成的空隙也可以被在其上部形成的绝缘层填充。另外，被布线体并不限于导电图形13或半导体装置的凸起14p，例如，电阻器，电容器等电子部件的电极等、以布线层实施布线的对象，均被包含在本发明的被布线体内。
而且，在本发明的布线构造中，布线层连接的被布线体与其它的部件等的位置关系并不限于位于同一树脂层16内的其它平面上的情况，既可以位于同一层内的同一平面或者其它平面上，也可以位于其它的层内，无论哪一种方式均可。
另外，布线层即导电图形22可以不接触与导通孔19a、19b的树脂层1 6的上面连通的内壁的至少一部，也可以仅在布线层的宽度方向的单侧不与内壁接触，即可以仅在该单侧形成有空隙，从确保绝缘的观点出发，优选在布线层的宽度方向的两侧不与连接孔的内壁接触。
此外，导通孔电极部23a、23b的截面形状并不限于图示的六角形，作为整体，也可以是截面积向着被布线体而增大的底部扩大状，也可以是在导通孔19a、19b的内壁与导通孔电极部23a、23b的侧壁之间产生包括导通孔19a、19b的开口端的间隙的形状(参照前面的图12(A)～(F))。此外，导通孔电极部23a、23b的上面并不限于平坦的形状，例如，也可以具有凸部或凹部，或者为尖塔状，并且，也可以不与基板面平行，例如可以倾斜。
上述的制造例中，在布线层的形成工序中，调节抗蚀层24a、24b的宽度，以在连接孔即导通孔19a、19b的内壁上部形成有空隙的方式形成布线层，但是，一旦形成布线层之后，也能够通过激光照射对布线层与连接孔的内壁的接触部分实施基于修边(trimming)等的后续工序的处理，从简化工艺的观点出发，优选不另外设置后续工序，直接形成不与连接孔内壁的至少一部分接触的布线层。另外，上述的制造例中，作为形成布线层的方法，说明了使用减成法以及加成法的方法，但是也可以使用半加成法等。
工业实用性
如上所述，根据本发明涉及的布线构造及其形成方法和印刷布线板，能够在保持邻接的布线层之间的绝缘的同时可靠地连接被布线体与布线层，能够实现基于间距狭小化的高密度安装，因而，能够广泛且有效地应用于内置半导体装置等的有源器件及/或电阻、电容器等的无源器件的仪器、装置、系统、各种器件等，尤其是要求小型化以及高性能化的设备。

Claims (5)

1.一种布线构造，其特征在于：
包括：
绝缘层，形成有连接孔；
被布线体，以至少一部分在所述连接孔的底部露出的方式而配置；以及
导体图形，具有在所述连接孔的内部与所述被布线体连接的布线层，并且通过图形化而形成于所述连接孔的内部和外部，
其中，
所述布线层被设置为，具有截面积向着所述被布线体而增大的部分，并且形成所述连接孔的内壁的至少一部分与所述布线层不接触的空间区域。
2.根据权利要求1所述的布线构造，其特征在于：
所述布线层的上端部的宽度小于所述连接孔的开口端的最大宽度。
3.根据权利要求1或2所述的布线构造，其特征在于：
所述布线层被设置为，覆盖在所述连接孔的底部露出的所述被布线体的整个露出面。
4.一种印刷布线板，其特征在于：
连续地设置有布线构造，
所述布线构造，包括：
绝缘层，形成有连接孔；
被布线体，以至少一部分在所述连接孔的底部露出的方式配置在所述绝缘层的下部或者内部；以及
导体图形，具有布线层，并且通过图形化而形成于所述连接孔的内部和外部，所述布线层在所述连接孔的内部，与所述被布线体连接，并具有截面积向着该被布线体而增大的部分，
其中，
在所述连接孔的内部，形成有所述连接孔的内壁与所述布线层未连接的空间区域。
5.一种布线构造的形成方法，其特征在于：
包括：
绝缘层形成工序，在被布线体上形成绝缘层；
连接孔形成工序，在所述绝缘层上形成至少一个连接孔，以使所述被布线体的至少一部分露出；
导体图形形成工序，通过图形化形成导体图形，所述导体图形具有在所述连接孔的内部与所述被布线体连接的布线层，并且被设置于所述连接孔的内部和外部，
其中，
所述导体图形形成工序中，在所述连接孔的内部连接所述布线层与所述被布线体，使得所述布线层具有截面积向着所述被布线体而增大的部分，并形成所述连接孔的内部与所述布线层不接触的空间区域。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008166736A (ja) * 2006-12-06 2008-07-17 Hitachi Via Mechanics Ltd プリント基板の製造方法およびプリント基板加工機
JP4303282B2 (ja) 2006-12-22 2009-07-29 Ｔｄｋ株式会社 プリント配線板の配線構造及びその形成方法
JP4331769B2 (ja) * 2007-02-28 2009-09-16 Ｔｄｋ株式会社 配線構造及びその形成方法並びにプリント配線板
JP2010073809A (ja) * 2008-09-17 2010-04-02 Tdk Corp プリント配線板の製造方法
US7940592B2 (en) * 2008-12-02 2011-05-10 Seagate Technology Llc Spin-torque bit cell with unpinned reference layer and unidirectional write current
US8008781B2 (en) * 2008-12-02 2011-08-30 General Electric Company Apparatus and method for reducing pitch in an integrated circuit
KR101051551B1 (ko) * 2009-10-30 2011-07-22 삼성전기주식회사 요철 패턴을 갖는 비아 패드를 포함하는 인쇄회로기판 및 그 제조방법
JP5621311B2 (ja) * 2010-05-11 2014-11-12 富士通株式会社 回路基板の製造方法
JP5602584B2 (ja) * 2010-10-28 2014-10-08 新光電気工業株式会社 配線基板及びその製造方法
KR20130012470A (ko) * 2011-07-25 2013-02-04 삼성전기주식회사 범프 형성 방법, 및 상기 범프를 포함하는 기판
JP5410580B1 (ja) * 2012-08-09 2014-02-05 日本特殊陶業株式会社 配線基板
JP5862584B2 (ja) * 2013-03-08 2016-02-16 株式会社村田製作所 モジュールおよびこのモジュールの製造方法ならびにこのモジュールを備える電子装置
US9275925B2 (en) 2013-03-12 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved interconnect structure
JP2016152262A (ja) * 2015-02-16 2016-08-22 イビデン株式会社 プリント配線板
US11569160B2 (en) * 2018-06-06 2023-01-31 Intel Corporation Patterning of dual metallization layers
CN111372369B (zh) * 2018-12-25 2023-07-07 奥特斯科技(重庆)有限公司 具有部件屏蔽的部件承载件及其制造方法
US11277917B2 (en) 2019-03-12 2022-03-15 Advanced Semiconductor Engineering, Inc. Embedded component package structure, embedded type panel substrate and manufacturing method thereof
US11296030B2 (en) 2019-04-29 2022-04-05 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof
US10950551B2 (en) 2019-04-29 2021-03-16 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof
WO2021200538A1 (ja) * 2020-03-30 2021-10-07 京セラ株式会社 印刷配線板及び印刷配線板の製造方法
TWI816267B (zh) * 2021-10-29 2023-09-21 財團法人工業技術研究院 內埋式封裝結構
TWI808618B (zh) * 2022-01-20 2023-07-11 大陸商廣東則成科技有限公司 用於嵌入式晶片的封裝製程
CN115464576B (zh) * 2022-09-06 2023-11-17 南通市辉鑫玻璃纤维有限公司 一种高预应力玻璃纤维砂轮网片的生产工艺

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0238066A2 (en) * 1986-03-18 1987-09-23 Fujitsu Limited A method for effecting adhesion of silicon or silicon dioxide plates
US4960613A (en) * 1988-10-04 1990-10-02 General Electric Company Laser interconnect process
US5537740A (en) * 1992-12-28 1996-07-23 International Business Machines Corporation Method of making printed circuit board

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60234982A (ja) 1984-05-09 1985-11-21 Alps Electric Co Ltd パタ−ン形成方法
WO1987000486A1 (en) 1985-07-17 1987-01-29 Ibiden Co., Ltd. Printed wiring board for ic cards
US4714516A (en) * 1986-09-26 1987-12-22 General Electric Company Method to produce via holes in polymer dielectrics for multiple electronic circuit chip packaging
JPH07112041B2 (ja) * 1986-12-03 1995-11-29 シャープ株式会社 半導体装置の製造方法
US5056216A (en) * 1990-01-26 1991-10-15 Sri International Method of forming a plurality of solder connections
JPH0461293A (ja) * 1990-06-29 1992-02-27 Toshiba Corp 回路基板及びその製造方法
US5279711A (en) * 1991-07-01 1994-01-18 International Business Machines Corporation Chip attach and sealing method
JPH0521961A (ja) 1991-07-11 1993-01-29 Nec Corp 多層印刷配線板およびパターン垂直投影装置
US5329695A (en) * 1992-09-01 1994-07-19 Rogers Corporation Method of manufacturing a multilayer circuit board
JPH06132693A (ja) 1992-10-21 1994-05-13 Fujitsu Ltd 配線板構造
JP3007497B2 (ja) * 1992-11-11 2000-02-07 三菱電機株式会社 半導体集積回路装置、その製造方法、及びその実装方法
US5477086A (en) * 1993-04-30 1995-12-19 Lsi Logic Corporation Shaped, self-aligning micro-bump structures
US5470787A (en) * 1994-05-02 1995-11-28 Motorola, Inc. Semiconductor device solder bump having intrinsic potential for forming an extended eutectic region and method for making and using the same
JPH08222856A (ja) 1995-02-09 1996-08-30 Hitachi Chem Co Ltd 多層プリント配線板及びその製造法
US5796591A (en) * 1995-06-07 1998-08-18 International Business Machines Corporation Direct chip attach circuit card
JP3149352B2 (ja) * 1996-02-29 2001-03-26 インターナショナル・ビジネス・マシーンズ・コーポレ−ション 基板の導体層の形成方法
US5744759A (en) * 1996-05-29 1998-04-28 International Business Machines Corporation Circuit boards that can accept a pluggable tab module that can be attached or removed without solder
KR100791281B1 (ko) * 1998-05-19 2008-01-04 이비덴 가부시키가이샤 프린트배선판 및 프린트배선판의 제조방법
JP2000040867A (ja) * 1998-07-24 2000-02-08 Shinko Electric Ind Co Ltd 半導体チップ実装用回路基板
JP2000106478A (ja) 1998-09-29 2000-04-11 Kyocera Corp 配線基板
JP3691335B2 (ja) 2000-03-28 2005-09-07 三洋電機株式会社 回路装置の製造方法
JP2001284814A (ja) 2000-03-31 2001-10-12 Matsushita Commun Ind Co Ltd 信号用配線形成方法
JP2002124756A (ja) * 2000-10-18 2002-04-26 Nitto Denko Corp 回路基板および回路基板の端子部の接続構造
FR2817656B1 (fr) 2000-12-05 2003-09-26 Gemplus Card Int Isolation electrique de microcircuits regroupes avant collage unitaire
JP2003243824A (ja) 2002-02-13 2003-08-29 Casio Micronics Co Ltd 配線形成用フレキシブル基板およびフレキシブル配線基板並びにフレキシブル配線基板の製造方法
US6767817B2 (en) * 2002-07-11 2004-07-27 Micron Technology, Inc. Asymmetric plating
JP2004095695A (ja) 2002-08-30 2004-03-25 Sumitomo Bakelite Co Ltd 多層フレキシブル配線板及びその製造方法
US6756305B1 (en) * 2003-04-01 2004-06-29 Xilinx, Inc. Stacked dice bonded with aluminum posts
JP3938921B2 (ja) 2003-07-30 2007-06-27 Ｔｄｋ株式会社 半導体ｉｃ内蔵モジュールの製造方法
JP2005070360A (ja) * 2003-08-22 2005-03-17 Sony Corp 電気回路基板
JP2005209920A (ja) 2004-01-23 2005-08-04 Casio Micronics Co Ltd プリント配線基板、その製造方法および製造装置、配線回路パターン、ならびにプリント配線板
JP2006100773A (ja) 2004-09-01 2006-04-13 Matsushita Electric Ind Co Ltd 多層配線基板とその製造方法及びこれを用いた電子機器
JP4609074B2 (ja) 2005-01-13 2011-01-12 日立化成工業株式会社 配線板及び配線板の製造方法
JP2009500820A (ja) * 2005-06-29 2009-01-08 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ アセンブリを製造する方法及びアセンブリ
JP4303282B2 (ja) 2006-12-22 2009-07-29 Ｔｄｋ株式会社 プリント配線板の配線構造及びその形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0238066A2 (en) * 1986-03-18 1987-09-23 Fujitsu Limited A method for effecting adhesion of silicon or silicon dioxide plates
US4960613A (en) * 1988-10-04 1990-10-02 General Electric Company Laser interconnect process
US5537740A (en) * 1992-12-28 1996-07-23 International Business Machines Corporation Method of making printed circuit board

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