以下、本発明の実施の形態について詳細に説明する。なお、図面中、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。
図1(A)は、本発明による配線構造の好適な一実施形態を備える半導体内蔵基板の一例の要部の概略を示す平面図であり、図1(B)は、図1(A)のB−B線に沿う断面図である。
半導体内蔵基板1(プリント配線板)は、コア基板11の両面に導電パターン13(被配線体)が形成され、また、コア基板11上に積層された樹脂層16内に半導体装置14が配置されたものである。樹脂層16には、その下部/上部(コア基板11側)及び内部に配置された導電パターン13及び半導体装置14のバンプ14p(被配線体)が樹脂層16から突出するように、ビアホール19a,19b(接続孔)が設けられている。さらに、ビアホール19a,19bの内部おいては、バンプ14p及び導電パターン13が、それぞれ、導電パターン22のビアホール電極部23a,23b(ともに配線層)と接続されている。
また、ビアホール電極部23a,23bは、図示において断面台形状部分を含んで成形されており、換言すれば、略上半分部分が、導電パターン13及びバンプ14pに向かって断面積が増大するように末広がりに形成されており、その両側においてビアホール19a,19bの内壁における底部近傍に接し且つそれより上部では接しておらず、ビアホール19a,19bの内壁とビアホール電極部23a,23bとの間に空間領域(空隙)が画成されている。さらに、ビアホール電極部23a,23bの側壁斜面端は、ビアホール19a,19bの側壁上に当接するように形成されている。
コア基板11は、半導体内蔵基板1全体の機械強度を確保する基材としての役割を果たすものであり、特に限定されるものではないが、例えば、樹脂基板等を用いることができる。樹脂基板の材料としては、ガラスクロス、ケブラー、アラミド、液晶ポリマー等の樹脂クロス、フッ素樹脂の多孔質シート等からなる芯材に、熱硬化性樹脂や熱可塑性樹脂等が含浸された材料を用いることが好ましく、その厚みは20μm〜200μm程度であることが好ましい。また、レーザ加工が施される基板用途としては、加工条件の均一化を目的として、LCP、PPS、PES,PEEK,PI等の芯材のないシート材料を用いてもよい。
ここで、半導体装置14は、ベアチップ状態の半導体IC(ダイ)等の半導体部品である。図14は、半導体装置14の概略構造を示す斜視図である。半導体装置14は、略矩形板状をなすその主面14aに多数のランド電極(図示せず)及びその上に接合されたバンプ14pを有している。なお、図示においては、四隅にのみバンプ14pを表示し、それ以外のバンプの表示を省略した。
また、特に限定されるものではないが、半導体装置14の裏面14bは研磨されており、これにより半導体装置14の厚さt(主面14aから裏面14bまでの距離)は、通常の半導体装置に比して薄くされており、例えば、好ましくは200μm以下、より好ましくは10〜100μm程度とされる。一方、裏面14bは、半導体装置14の更なる薄型化を図るべく、エッチング、プラズマ処理、レーザ照射、ブラスト研磨、バフ研磨、薬品処理等による粗面化処理等を行うと好ましい。
なお、半導体装置14の裏面14bの研磨は、ウェハの状態で多数の半導体装置14に対して一括して行い、その後、ダイシングにより個別の半導体装置14に分離することが好ましい。研磨により薄くする前にダイシングによって個別の半導体装置14に切断分離した場合には、樹脂等により半導体装置14の主面14aを覆った状態で裏面14bを研磨することもできる。
バンプ14pの種類は、特に制限されず、スタッドバンプ、プレートバンプ、メッキバンプ、ボールバンプ等の各種のバンプを例示できる。図示においては、プレートバンプを例示した。
バンプ14pとしてスタッドバンプを用いる場合には、銀(Ag)や銅(Cu)、金(Au)をワイヤボンディングにて形成することができ、プレートバンプを用いる場合には、メッキ、スパッタ又は蒸着によって形成することができる。また、メッキバンプを用いる場合には、メッキによって形成することができ、ボールバンプを用いる場合には、半田ボールをランド電極上に載置した後、これを溶融させるか、クリーム半田をランド電極上に印刷した後、これを溶融させることによって形成することができる。また、導電性材料をスクリーン印刷し、これを硬化させた円錐状、円柱状等のバンプや、ナノペーストを印刷し、加熱によりこれを焼結させてなるバンプを用いることもできる。
バンプ14pに使用可能な金属種としては、特に限定されず、例えば、金(Au)、銀(Ag)、銅(Cu)、ニッケル(Ni)、スズ(Sn)、クロム(Cr)、ニッケル・クロム合金、半田等が挙げられ、これらのなかでは、銅を用いることが好ましい。バンプ14pの材料として銅を用いると、例えば金を用いた場合に比して、ランド電極に対する高い接合強度を得ることが可能となり、半導体装置14の信頼性が高められる。
また、バンプ14pの寸法形状は、ランド電極間の間隔(ピッチ)に応じて適宜設定することができ、例えば、ランド電極のピッチが約100μmである場合には、バンプ14pの最大幅径を10〜90μm程度、高さを2〜100μm程度にすればよい。なお、バンプ14pは、ウェハのダイシングにより個別の半導体装置14に切断分離した後、ワイヤボンダーを用いて各ランド電極に接合することができる。
樹脂層16は、導電パターン13や半導体装置14を外部から電気的に絶縁する絶縁層であり、用いられる材料としては、例えば、ビニルベンジル樹脂、ポリビニルベンジルエーテル化合物樹脂、ビスマレイミドトリアジン樹脂(BTレジン)、ポリフェニレエーテル(ポリフェニレンエーテルオキサイド)樹脂(PPE,PPO)、シアネートエステル樹脂、エポキシ+活性エステル硬化樹脂、ポリフェニレンエーテル樹脂(ポリフェニレンオキサオド樹脂)、硬化性ポリオレフィン樹脂、ベンゾシクロブテン樹脂、ポリイミド樹脂、芳香族ポリエステル樹脂、芳香族液晶ポリエステル樹脂、ポリフェニレンサルファイド樹脂、ポリエーテルイミド樹脂、ポリアクリレート樹脂、ポリエーテルエーテルケトン樹脂、フッ素樹脂、エポキシ樹脂、フェノール樹脂又はベンゾオキサジン樹脂の単体、又は、これらの樹脂に、シリカ、タルク、炭酸カルシウム、炭酸マグネシウム、水酸化アルミニウム、水酸化マグネシウム、ホウ酸アルミウイスカ、チタン酸カリウム繊維、アルミナ、ガラスフレーク、ガラス繊維、窒化タンタル、窒化アルミニウム等を添加した材料、さらに、これらの樹脂に、マグネシウム、ケイ素、チタン、亜鉛、カルシウム、ストロンチウム、ジルコニウム、錫、ネオジウム、サマリウム、アルミニウム、ビスマス、鉛、ランタン、リチウム及びタンタルのうち少なくとも1種の金属を含む金属酸化物粉末を添加した材料、またさらには、これらの樹脂に、ガラス繊維、アラミド繊維等の樹脂繊維等を配合した材料、或いは、これらの樹脂をガラスクロス、アラミド繊維、不織布等に含浸させ材料、等を挙げることができ、電気特性、機械特性、吸水性、リフロー耐性等の観点から、適宜選択して用いることができる。なお、樹脂層16の厚さに限定はないが、通常は10〜100μm程度である。
ビアホール19a,19bは、被配線体である導電パターン13や半導体装置14を導電パターン22と物理的に接続させるために樹脂層16に設けられた接続孔であり、導電パターン13や半導体装置14のバンプ14pの少なくとも一部が樹脂層16から露出するような位置及び深さを有する。すなわち、導電パターン13及びバンプ14pは、その少なくとも一部が、ビアホール19a,19bの底部に露出するように設けられている。
ビアホール19a,19bの形成方法に限定はなく、例えば、レーザ加工、エッチング加工、ブラスト加工等の公知の方法を用いることができる。レーザ加工による場合には、スミアが発生するので、接続孔形成後デスミア処理を行うことが好ましい。
ビアホール19a,19bの形体は、それらの内部で導電パターン13及びバンプ14pとビアホール電極部23a,23bとが物理的に接続可能な寸法形状であればよく、その深さや目的とする実装密度、接続安定性等を考慮して適宜決定でき、開口端の直径が5〜200μm程度の円筒状、最大径が5〜200μm程度の角筒状のものを例示でき、直筒であってもなくても構わず、図示においては、一例として、逆角錐状の形体を示した。かかる底部から開口端部に向けて徐々に幅径が大きくなるようなビアホール19a,19bは、例えば、エッチング加工やブラスト加工等によって穿設され得る。
また、導電パターン22は、被配線体である導電パターン13とバンプ14pとを電気的に接続する配線層である。この導電パターン22の材料にも特に制限はなく、一般に配線に用いられる金属等の導体を用いることができ、導電パターン13やバンプ14pの材料と同じであっても、異なっていってもよく、導電パターン22を形成する際にエッチング工程を含む場合には、エッチャント(ウェットエッチの場合のエッチング液、ドライエッチの場合のエッチャント粒子等)が導電パターン13やバンプ14pの材料をエッチングしないものを適宜選択して用いることができる。
また、導電パターン22の厚さも特に限定されないが、過度に薄いと接続安定性が低下するため、通常は5〜70μm程度とされる。また、本実施形態のように、導電パターン22の厚さをビアホール19a,19bの深さよりも薄くすると、ビアホール接続部において、導電パターン22(ビアホール電極部23a,23b)がビアホール19a,19bの内部に収容され、配線高さが低減されて薄型化に寄与できるとともに、配線量を削減して配線抵抗や寄生容量を低下させ、接続安定性を高めることができるので好ましい。
次に、半導体内蔵基板1の製造方法の一例について、図面を参照しながら説明する。図2〜図11は、半導体内蔵基板1を製造する手順の一例を示す工程図である。
まず、コア基板11の両面に銅箔12が貼り付けられた両面銅箔付き樹脂基板を用意する(図2)。ここで、銅箔12は、導電パターン13を形成するためのものであり、プリント配線板用に製造された電解銅箔(硫酸銅水溶液中に銅を溶解イオン化したものを電着ロールにて連続的に電着して銅箔化したもの)や圧延銅箔を使用すれば、その厚みばらつきを極めて小さくすることが可能である。また、必要に応じ、スェップ等の手法で銅箔12の厚みを調整してもよい。
次に、コア基板11の両面に設けられた銅箔12をフォトリソグラフィ及びエッチングにより選択的に除去することにより、コア基板11上に導電パターン13を形成する(図3)。このとき、コア基板11上の所定の領域にある銅箔12が全面的に除去されることにより、半導体装置14の搭載領域が確保される。
次いで、コア基板11上の所定の領域に半導体装置14をいわゆるフェースアップ状態で載置する(図4)。このとき、半導体装置14はコア基板11上に接着剤等を用いて仮止め固定されることが好ましい。
さらに、半導体装置14が載置されたコア基板11の両面に片面銅箔付き樹脂シート15を張り合わせる(図5)。本製造例の片面銅箔付き樹脂シート15は、Bステージのエポキシ樹脂等からなる熱硬化性樹脂シート16の一方の面に銅箔17が貼付されたものである。このような片面銅箔付き樹脂シート15を用意し、その樹脂面をコア基板11の両面にそれぞれ張り合わせた後、熱間プレスして片面銅箔付き樹脂シート15をコア基板11と一体化する。これにより、半導体装置14はプリント配線板内に内蔵された状態となり、熱硬化性樹脂シート16が樹脂層16となる(絶縁層形成工程)。
次に、樹脂層16の表面に設けられた銅箔17をコンフォーマル加工により選択的に除去することにより、ビアホール19a,19bを形成するためのマスクパターンを形成する(図6)。コンフォーマル加工をフォトリソグラフィ及びエッチングにより行うと高精度な微細加工を実現することができるので好ましい。なお、特に限定されないが、マスクパターンの開口幅径は10〜200μm程度に設定することが好ましく、ビアホール19a,19bの深さに応じて開口幅径も大きくすることが好ましい。これにより、半導体装置14のバンプ14pの直上に開口パターン18aが形成され、コア基板11の表面に形成された導電パターン13の直上に開口パターン18bが形成される。
それから、コンフォーマル加工が施された銅箔17をマスクとするサンドブラスト処理により、ビアホール19a,19bを形成する(図7)。サンドブラスト処理では、非金属粒又は金属粒等のブラスト粒子を投射することで被加工体を研削するが、開口パターン18a,18bの直下にバンプ14pや導電パターン13などの金属層を設けておくことで深さの異なるビアホールを作り分けることができる。こうすれば、ビアホール19aの形成では、バンプ14pがストッパーとして機能するので、半導体装置14がブラスト粒子で損傷を受けることを防止でき、また、ビアホール19bの形成では、内層の導電パターン13がストッパーとして機能するので、ビアホール19bがそれ以上深く抉られることが抑止される。こうして、ビアホール19a,19bは非貫通孔とされ、バンプ14p又は導電パターン13がそれぞれビアホール19a,19bの底部に露出した構造が形成される(接続孔形成工程)。
次に、ビアホール19a,19bの内壁面を含むビアホール19a,19b内の露出面のほぼ全面に下地導電層20を成膜する(図8)。下地導電層20の形成方法としては、無電解メッキ(化学メッキ)法を用いることが好ましいが、スパッタ法、蒸着法等を用いることもできる。下地導電層20は、その後に行う電解(電気)メッキの下地金属(又はシード層)としての役割を果たし、その厚さは非常に薄くてよく、例えば数十nmから数μmの範囲より適時選択することができる。次いで、電解メッキ法により下地導電層20から導体金属を成長させる(図9)。これにより、ビアホール19a,19bの内壁面に下地導電層20を含む導電層21が形成される。
その後、フォトリソグラフィにより導電層21の導電パターン22となる領域の上にレジスト層24a,bを形成する(図10)。ここで、ビアホール19a,19bの内壁と接しないよう導電パターン22のビアホール電極部23a,23bを形成するために、ビアホール19a,19b内のレジスト層24a,24bの幅がビアホールの上部開口幅径ra,rbより小さくなるように、それらレジスト層24a,24bを形成する。
次に、レジスト層24a,24bをエッチングマスクとしてエッチングを行い、配線パターン部分以外の導電層21を選択的に除去し、導電パターン22(ビアホール電極部23a,23b)を形成する(図11:配線層接続工程)。このとき、マスク付近の導電層21のエッチング速度(エッチレート)がそれ以外の部分より小さくなるため、形成される配線層たるビアホール電極部23a,23bは上部が末広がりの形状となる。
そして、剥離液を用いて導電パターン22上のレジスト層24a、24bを除去することにより、図1に示す構成の半導体内蔵基板1を得る。
このように構成された本発明による配線構造を備える半導体内蔵基板1によれば、ビアホール19a,19bの内部において、ビアホール電極部23a,23bが、それぞれ導電パターン13及びバンプ14pに向かってその断面積が徐々に増大する部分を含む形状とされ、ビアホール19a,19bの内壁とビアホール電極部23a,23bとが接していない空間領域が画成されているので、隣接するビアホール19a,19a、及びビアホール19a,19b間の絶縁は、それらの間の距離で確保される。よって、隣接するビアホール19a,19a、及びビアホール19a,19b間の絶縁を確実に維持しつつ、導電パターン13及びバンプ14pとビアホール電極部23a,23bとを確実に接続することができる。これにより、ビアホール19a,19bの狭ピッチ化による半導体内蔵基板1の高密度実装を実現できる。
また、ビアホール電極部23a,23bが末広がりの形体とされていることにより、被導電パターン13及びバンプ14pとビアホール電極部23a,23bとの接続部位(ビアホール19a,19bの底部における導電パターン13及びバンプ14pの露出面)において大きな接続面積を確保できるので、ビアホール電極部23a,23bのパターニングにおいて、ビアホール電極部23a,23bが導電パターン13及びバンプ14pと位置ずれを生じたとしても、両者の接続を十分に確保できる。よって、ビアホール電極部23a,23bと導電パターン13及びバンプ14pとの十分な接続強度を担保でき、これにより、断線や接続抵抗の上昇を抑止でき、製品の信頼性及び生産性を向上させることが可能となる。
さらに、ビアホール電極部23a,23bが導電パターン13及びバンプ14pに向かって断面積が増大する部分を含むように形成されてビアホール19a,19bの内壁とビアホール電極部23a,23bとが接していない空間領域(凹部)が画成されているので、その空隙分の配線層容積が削減され、配線構造全体の薄型化を図ることができる。また、このように配線量が減少するので、配線抵抗及び寄生容量を低下させることができる。
加えて、ビアホール電極部23a,23bの内壁と導電パターン13及びバンプ14pとの間に空隙が画成されることから、ビアホール電極部23a,23bの幅をビアホール19a,19bの寸法以下の値とすることができ、これにより、ビアホール19a,19bの幅を狭公差で管理できるとともに、配線量が更に低減されて配線構造全体の配線抵抗及び寄生容量を一層軽減させることができる。また、配線構造の製造時に、少なくともビアホール19a,19b内の開口端部近傍に空隙が生じるので、万一、導電性異物等がビアホール電極部23a,23b付近に混入しても、この空隙で捕集することができ、異物によるビアホール電極部23a,23b間の短絡を防止することもできる。
また、ビアホール電極部23a,23bの内壁と導電パターン13及びバンプ14pとの間に空隙が画成されているので、ビルドアップ工法等により絶縁層16の上に積層される更なる積層材料やソルダーレジスト等と絶縁層16との間の密着性が、アンカー効果によって高められる。
ここで、かかる形体のビアホール電極部23aが形成された他の例を図12(A)〜(F)に示す。図12(A)〜(E)は、ビアホール電極部23aがその幅方向の断面両側において接続孔の内壁と接しておらず空隙が画成された態様を示す断面図であり、図12(F)は、ビアホール電極部23aがその幅方向の断面片側でのみ接続孔の内壁と接しておらず空隙が画成された態様を示す断面図である。
また、ビアホール電極部23a,23bが、ビアホール19a,19bの底部における導電パターン13及びバンプ14pの露出面のほぼ全面を覆うように設けられているので、ビアホール電極部23a,23bを形成する際に用いるエッチング液やその他の不純物が、ビアホール電極部23a,23bと導電パターン13及びバンプ14pとの接続界面に侵入することを有効に防止でき、配線強度を十分に確保することができるので、ビアホール接続部における電気的接続の信頼性を高め、且つ、接続抵抗を低減することができる。なお、図12(B)に示す態様では、ビアホール19a,19bの内壁の底部近傍がその全周に亘ってビアホール電極部23a,23bと接しているので、導電パターン13及びバンプ14pの露出面全体が一層確実に覆われる。また、導電パターン13及びバンプ14pのみならず、ビアホール19a,19bの側壁をもビアホール電極部23a,23bで覆われているので、上方からの水分等の浸入が生じた際にも、導体の腐食を防ぐことができる。
この点に関し、従来は、接続孔の開口端部が配線層により完全に覆われていないと、電気的接続の信頼性が低下したり、接続部の抵抗が増大したりするものと考えられており、それらを防止すべく、配線層を形成する際に接続孔との位置ずれを生じても接続孔の開口端部を完全に覆うことができるように、配線層幅を接続孔の口径よりも大きくするパターン設計が採用される傾向にあった。
しかし、本発明者らの知見によれば、ビアホール接続部における電気的接続の信頼性や抵抗に影響を及ぼすのは、接続孔の開口端部の被覆率ではなく、接続孔の底壁における被配線体の露出面の被覆率であることが判明した。
被配線体の露出面全体を配線層で覆うには、例えば、前述の製造例のようにサブトラクティブ法で配線層を形成する場合、エッチングにより配線パターン部分以外の導電層21を選択的に除去する時(図11)に、エッチング処理条件を調整し、導電層21の除去が導電パターン13及びバンプ14pに達する前にエッチングを停止するようにすればよい。また、配線層の形成位置にずれが生じても、被配線体の露出面全体が配線層によって覆われるようにするには、エッチング量等のエッチング処理条件を、想定される位置ずれを考慮して適宜設定すればよい。
また、後述の図13に示すアディティブ法によって配線を形成する場合、配線パターン以外の部分にマスク層132を形成する時(図13(B))に、マスク層132の開口幅ma,mbを被配線体の露出面の幅径r’130a,r’130b(ビアホールの底壁の幅径)よりも大きくすればよい。さらに、配線層の形成位置にずれを生じても、被配線体の露出面全体が配線層によって覆われるようにするには、マスク層132の開口幅ma,mbを、想定される位置ずれ分の裕度を包含するように、被配線体の露出面の幅径r’130a,r’130bよりも大きく設定すればよい。
次に、本発明による配線構造を形成する他の例として、アディティブ法(配線パターン部分に選択的に配線層を形成する方法)を用いた配線層の形成方法の一例について、図面を参照しながら説明する。図13(A)〜(D)は、本発明の配線構造を形成する手順の別の例を示す工程図である。
まず、被配線体である内部配線層の上表面の一部が露出するように接続孔130a,130bが形成された絶縁層131を有する多層プリント配線板を用意する(図13(A)。)。
次に、配線パターン以外の部分にフォトレジストからなるマスク層132を形成する(図13(B))。この際、配線層の両側面が接続孔の上部内壁と接しないようにするために、マスク層132の開口幅ma,mbを接続孔130a,130bの上部開口幅径r130a,r130bより小さくする。続けて、無電解メッキを行い、配線層133a,133bを形成(図13(C))した後、剥離液を用いて配線パターン上のマスク層132を除去することにより、接続孔の両内壁との間に接続孔の開口端を含む空隙が画成されるように設けられた配線層133a,133bが形成される(図13(D):配線層接続工程)。
このようにして得られる配線構造を有する半導体内蔵基板においても、図1に示す半導体内蔵基板1で奏されるのと同様な作用効果を得ることができる。
なお、上述したとおり、本発明は上記実施形態に限定されるものではなく、その要旨を変更しない限度において様々な変形が可能である。例えば、本発明の配線構造は、配線層が最上層となる単層の構造に限られず、多層プリント配線板の製造に採用されている公知のビルドアップ工法による多層構造に適用することもできる。この場合、図1におけるビアホール19a,19bとビアホール電極部23a,23bとの間に画成された空隙は、その上部に形成される絶縁層で充填されてもよい。また、被配線体は、導電パターン13や半導体装置のバンプ14pに限定されず、例えば、抵抗器、コンデンサー等の電子部品の電極等、配線層によって配線を施す対象すべてが本発明の被配線体に含まれる。
さらに、本発明の配線構造において配線層が接続する被配線体と他の部品等との位置関係は、同一樹脂層16内の別平面上にある場合に限定されず、同一層内の同一平面又は別平面上に位置していても、別の層内に位置していてもいずれの態様でもよい。
またさらに、配線層である導電パターン22は、ビアホール19a,19bの樹脂層16上面に連通する内壁の少なくとも一部と接していなければよく、配線層の幅方向の片側でのみ内壁と接しない態様、つまり、その片側にのみ空隙が画成されていてもよく、絶縁確保の観点からは、配線層の幅方向の両側において接続孔の内壁と接していないことが望ましい。
さらにまた、ビアホール電極部23a,23bの断面形状は、図示の如く六角形状に限定されず、全体として、被配線体に向かって断面積が増大するような末広がりであってもよく、ビアホール19a,19bの内壁とビアホール電極部23a,23bの側壁との間に、ビアホール19a,19bの開口端を含む間隙を生じるような形体であればよい(前出の図12(A)〜(F)参照)。加えて、ビアホール電極部23a,23bの上面は、平坦形状に制限されず、例えば、凸部や凹部を有していてもよく、或いは、尖塔状でもよく、また、基板面と平行でなくともよく、例えば傾斜していても構わない。
また、上述した製造例では、配線層の形成工程において、レジスト層24a,24bの幅を調節して、接続孔であるビアホール19a,19bの内壁上部に空隙が画成されるように配線層を形成したが、いったん配線層を形成した後、配線層と接続孔の内壁との接触部分をレーザ照射によりトリミングする等の後工程によることもでき、工程を簡略化する観点から、後工程を別途設けることなく、接続孔の内壁の少なくとも一部と接しない配線層を直接形成する方が望ましい。また、上述した製造例では、配線層を形成する方法として、サブトラクティブ法及びアディティブ法を用いる方法を説明したが、セミアディティブ法等を用いても構わない。