WO2014109044A1 - 半導体装置 - Google Patents

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Definitions

  • the present invention relates to a semiconductor device, for example, a semiconductor device in which one chip region is formed by divided exposure.
  • one chip size may be larger than the exposure range determined by the projection optical system performance of the exposure apparatus.
  • divided exposure refers to an exposure method in which one chip pattern is divided into a plurality of patterns, and exposure processing is performed for each divided pattern. The chip pattern is formed by finally joining all the divided patterns.
  • an element formation region and a guard ring region are formed in one chip region.
  • the guard ring region serves to prevent moisture (humidity) from entering the element formation region from the outer periphery side of the element formation region.
  • the guard ring region is also divided into a plurality of patterns and exposed, and the plurality of patterns are finally joined.
  • the divided guard ring patterns are not connected, and a gap may be formed between the patterns at the boundary of the patterns.
  • the mask overlay error becomes more conspicuous in the upper layer pattern, so there is a possibility that the gap between the patterns becomes larger at the boundary of the divided guard ring patterns.
  • a semiconductor device is a semiconductor device in which an element formation region and a guard ring region surrounding the periphery of the element formation region are included in one chip region, and one chip region is formed by divided exposure.
  • the interlayer insulating film has a via hole formed in the element formation region and a wiring groove communicating with the via on the via, and a guard ring hole extending so as to surround the element formation region in the guard ring region.
  • the wiring conductive layer is formed in the via and the wiring groove.
  • the guard ring conductive layer is formed in the guard ring hole.
  • the minimum width of the guard ring conductive layer is larger than the minimum width of the wiring conductive layer in the via.
  • the reliability of the circuit in the element formation region is improved.
  • FIG. 1 is a partial cross sectional view schematically showing a configuration of a semiconductor device in a first embodiment.
  • FIG. 3 is a partial cross-sectional view schematically showing a configuration in an element formation region of FIG. 2.
  • FIG. 3 is a partial cross-sectional view schematically showing a configuration in a guard ring region of FIG. 2.
  • FIGS. 2A and 2B are a perspective view and a plan view schematically showing the configuration of the guard ring of the semiconductor device in the first embodiment.
  • FIGS. FIG. 5B is a schematic cross-sectional view along the VIA-VIA line (A), a schematic cross-sectional view along the VIB-VIB line in FIG.
  • FIG. 6C is a schematic view (C) for explaining a deviation between a cross-sectional configuration along the line VIB-VIB in FIG.
  • FIG. 5 is a schematic cross sectional view for illustrating a minimum dimension of a width of a guard ring conductive layer in the semiconductor device in the first embodiment.
  • 6 is a schematic plan view showing a first exposure step of divided exposure in the method for manufacturing a semiconductor device in the first embodiment.
  • FIG. FIG. 10 is a schematic plan view showing a second exposure step of divided exposure in the method for manufacturing a semiconductor device in the first embodiment.
  • FIG. 10C is a sectional view (C) corresponding to a section taken along line XC-XC in the guard ring region of FIG.
  • FIG. 10C is a sectional view (C) corresponding to a section taken along line XC-XC in the guard ring region of FIG.
  • FIG. 10C is a sectional view (C) corresponding to a section taken along line XC-XC in the guard ring region of FIG.
  • FIG. 10C is a sectional view (C) corresponding to a section taken along line XC-XC in the guard ring region of FIG. Sectional view (A) of the element formation region in the fifth step of the manufacturing method of the semiconductor device in the first embodiment, and a sectional view (B) corresponding to the section along the XB-XB line of the guard ring region of FIG.
  • FIG. 10C is a sectional view (C) corresponding to a section taken along line XC-XC in the guard ring region of FIG.
  • FIG. 10C is a sectional view (C) corresponding to a section taken along line XC-XC in the guard ring region of FIG.
  • FIG. 10C is a sectional view (C) corresponding to a section taken along line XC-XC in the guard ring region of FIG.
  • FIG. 10C is a sectional view (C) corresponding to a section taken along line XC-XC in the guard ring region of FIG.
  • FIG. 10C is a sectional view (C) corresponding to a section taken along line XC-XC in the guard ring region of FIG. Sectional view (A) of the element formation region in the tenth step of the manufacturing method of the semiconductor device in the first embodiment, and a sectional view (B) corresponding to the section along the XB-XB line of the guard ring region of FIG.
  • FIG. 10C is a sectional view (C) corresponding to a section taken along line XC-XC in the guard ring region of FIG.
  • FIG. 10C is a sectional view (C) corresponding to a section taken along line XC-XC in the guard ring region of FIG.
  • FIG. 10C is a sectional view (C) corresponding to a section taken along line XC-XC in the guard ring region of FIG.
  • FIG. 10C is a sectional view (C) corresponding to a section taken along line XC-XC in the guard ring region of FIG.
  • They are a perspective view (A) and a plan view (B) schematically showing a configuration of a guard ring of a semiconductor device in a comparative example.
  • FIG. 23B is a schematic cross-sectional view corresponding to the cross section along the line XXIVA-XXIVA in FIG. 23B
  • FIG. 23B is a schematic cross-sectional view corresponding to the cross section along the line XXIVB-XXIVB in FIG.
  • FIG. 24C is a schematic diagram (C) for explaining a deviation between a cross-sectional configuration corresponding to a cross section taken along line XXIVA-XXIVA in (B) and a cross-sectional configuration corresponding to a cross section taken along line XXIVB-XXIVB in FIG.
  • FIG. 10 is a partial cross sectional view schematically showing a configuration of a modified example in the guard ring region of the semiconductor device in the first embodiment.
  • FIG. 10 is a partial cross sectional view schematically showing a configuration of a modified example in the guard ring region of the semiconductor device in the first embodiment.
  • FIG. 6 is a plan view schematically showing a configuration of a guard ring of a semiconductor device in a second embodiment. It is a schematic plan view which expands and shows the structure of the area
  • FIG. 27 is a schematic plan view showing a first modification of the configuration of the region P2 in FIG. 26 in an enlarged manner. It is a schematic plan view which expands and shows the 2nd modification of the structure of the area
  • FIG. 38 is a plan view schematically showing an eighteenth modification of the configuration of the guard ring of the semiconductor device in the second embodiment. It is a schematic plan view which expands and shows the structure of the area
  • the semiconductor device of the present embodiment is, for example, a semiconductor chip or a semiconductor wafer of a CMOS sensor, but is not limited to this.
  • the semiconductor device of this embodiment is a semiconductor chip of a CMOS sensor will be described as an example.
  • the semiconductor chip SC of the CMOS sensor of the present embodiment has an element formation region, a guard ring region, and a scribe region in plan view (as viewed from the direction orthogonal to the main surface of the semiconductor substrate).
  • the guard ring region is formed so as to surround the outer periphery (periphery) of the element formation region.
  • the scribe region is formed so as to surround the outer periphery (periphery) of the guard ring region.
  • the scribe area is an area for scribing when a semiconductor chip is cut out from the semiconductor wafer. For this reason, it may not remain on the outer periphery of the guard ring region depending on the method of scribing.
  • the element formation region has a rectangular planar shape, for example.
  • a pixel region PX a gain variable amplifier PGA, an analog-digital conversion circuit ADC, a timing generation circuit TG, a pixel driver VSCAN, a synchronization signal addition circuit BRIDGE, and an output driver LVDS are mainly used. Is formed.
  • a guard ring GR is formed in the guard ring region.
  • the guard ring GR extends in the guard ring region so as to surround the outer periphery of the element forming region having a rectangular planar shape.
  • the guard ring GR serves to prevent moisture (humidity) from entering the element forming region on the inner peripheral side of the element forming region from the outer peripheral side.
  • the semiconductor chip SC is a semiconductor device formed by divided exposure. Specifically, for example, a pattern of a region surrounded by a one-dot chain line MA is formed by exposure using a first photomask, and a pattern of a region surrounded by a one-dot chain line MB is defined as the first photomask. Are formed by exposure using a different second photomask.
  • element isolation structure IR made of, for example, STI (Shallow Trench Isolation) or LOCOS (Local Oxidation of Silicon) oxide film is formed on the surface of semiconductor substrate SB made of, for example, silicon.
  • An element such as a MOS (Metal Oxide Semiconductor) transistor TRA is formed in the element formation region on the surface of the semiconductor substrate SB electrically isolated by the element isolation structure IR. Each element formed in the element formation region is configured by the MOS transistor TRA and the like.
  • each of the multilayer conductive layers CL and each of the multilayer interlayer insulating films II are alternately stacked.
  • Each of the multilayer conductive layers CL is made of a material containing, for example, Cu (copper) and has a damascene structure.
  • Each of the multilayer interlayer insulating films II is made of, for example, a silicon oxide film, a low dielectric constant (Low-k) material, or the like.
  • the guard ring GR is constituted by a multilayer conductive layer CL in the guard ring region.
  • Each of the multi-layered conductive layers CL constituting the guard ring GR is formed so as to surround the entire periphery of the element formation region in plan view.
  • Each surface of the multilayer interlayer insulating film II is flattened, and has a relatively flat surface.
  • An uppermost conductive layer TCL made of a material containing, for example, Al (aluminum) or Cu is formed on the uppermost interlayer insulating film II of the multilayered interlayer insulating film II.
  • the uppermost conductive layer TCL includes a pad uppermost conductive layer TCL and a guard ring uppermost conductive layer TCL.
  • the pad uppermost conductive layer TCL has a portion (pad portion) that is formed in the element formation region and functions as a pad electrode.
  • the uppermost conductive layer TCL for guard ring is formed in the guard ring region and constitutes a part of the guard ring GR.
  • the pad uppermost conductive layer TCL and the guard ring uppermost conductive layer TCL are layers formed separately from the same layer.
  • the guard ring GR includes a multilayer conductive layer CL and a guard ring uppermost conductive layer TCL. Since the guard ring GR is mainly for preventing moisture (humidity) from entering the element formation region, the guard ring GR extends from the surface of the semiconductor substrate SB to the uppermost interlayer insulating film II. Is preferred. Each of the multilayer conductive layer CL and the guard ring uppermost conductive layer TCL is formed so as to surround the entire periphery of the element formation region in plan view as shown in FIG.
  • passivation film PAL is formed on uppermost interlayer insulating film II so as to cover uppermost conductive layer TCL for pad and uppermost conductive layer TCL for guard ring.
  • the passivation film PAL is formed in each of the element formation region, the guard ring region, and the scribe region.
  • the passivation film PAL is made of a material having moisture resistance, and is made of, for example, a single insulating film containing nitrogen or a laminated film containing an insulating film containing nitrogen.
  • the passivation film PAL includes p-SiN (plasma silicon nitride film), p-SiON (plasma silicon oxynitride film), p-SiN / p-SiO 2 (plasma silicon nitride film / plasma silicon oxide film). , P-SiON / p-SiO 2 (plasma silicon oxynitride film / plasma silicon oxide film).
  • an opening OP1 reaching the surface of the pad uppermost conductive layer TCL is formed in the passivation film PAL on the pad uppermost conductive layer TCL. A part of the surface of the pad uppermost conductive layer TCL is exposed from the passivation film PAL through the opening OP1.
  • a silane slit SS is formed on the outermost peripheral side of the guard ring region.
  • the silane slit SS is a groove that penetrates the passivation film PAL and reaches the uppermost interlayer insulating film II.
  • the silane slit SS is formed so as to surround the entire circumference of the guard ring GR.
  • the silane slit SS is for preventing cracks propagating in the passivation film PAL from extending into the guard ring GR and the element formation region when the semiconductor wafer is separated into semiconductor chips by dicing.
  • a first photosensitive organic insulating film PO1 is formed on the passivation film PAL.
  • the first photosensitive organic insulating film PO1 is made of polyimide, for example.
  • an opening OP2 reaching the surface of the uppermost conductive layer TCL for pads is formed in the first photosensitive organic insulating film PO1.
  • the opening OP2 is formed so as to pass through the inside of the opening OP1.
  • a part of the surface of the uppermost conductive layer TCL for pads is exposed from the first photosensitive organic insulating film PO1 through the opening OP2.
  • a rewiring layer RIL is formed on the first photosensitive organic insulating film PO1.
  • the redistribution layer RIL is connected to the pad portion of the uppermost conductive layer TCL for pads through the opening OP2.
  • the redistribution layer RIL is formed so as to extend from a region directly above the pad portion of the uppermost conductive layer TCL for pads to a region other than the region directly above.
  • This redistribution layer RIL has a barrier metal layer BM formed in contact with the surface of the first photosensitive organic insulating film PO1, and a conductive layer DCL formed on the barrier metal layer BM.
  • the barrier metal layer BM is made of, for example, one of Cr (chromium), Ti (titanium), TiN (titanium nitride), Ta (tantalum), W (tungsten), Mo (molybdenum), or any combination thereof. It is made of a material that contains it.
  • Conductive layer DCL is made of a material containing Cu, for example.
  • a second photosensitive organic insulating film PO2 is formed on the first photosensitive organic insulating film PO1 so as to cover the rewiring layer RIL.
  • the second photosensitive organic insulating film PO2 is made of polyimide, for example.
  • An opening OP3 reaching the surface of the rewiring layer RIL is formed in the second photosensitive organic insulating film PO2. A part of the surface of the rewiring layer RIL is exposed from the second photosensitive organic insulating film PO2 through the opening OP3.
  • Bump electrodes BP are formed on the second photosensitive organic insulating film PO2 so as to be connected to the rewiring layer RIL through the opening OP3.
  • the bump electrode BP is electrically connected to the uppermost conductive layer TCL for pads through the rewiring layer RIL.
  • the bump electrode BP is located immediately above the other region other than the region directly above the pad portion of the pad uppermost conductive layer TCL.
  • the bump electrode BP has an alloy composition of, for example, Sn (tin) -xAg (silver) -0.5Cu.
  • a multilayer wiring structure is constituted by conductive layers CL1 to CL7.
  • This multilayer wiring structure is for electrically connecting the elements formed on the semiconductor substrate SB and electrically connecting the elements to the outside through the bump electrodes BP (FIG. 2).
  • the MOS transistor TRA as an element formed on the semiconductor substrate has a pair of source / drain regions SD and a gate electrode GE.
  • the pair of source / drain regions SD are formed on the surface of the semiconductor substrate SB so as to be spaced from each other.
  • the gate electrode GE is formed on the surface of the semiconductor substrate SB sandwiched between the pair of source / drain regions SD with the gate insulating layer GI interposed therebetween.
  • An etching stopper insulating film ES and an interlayer insulating film II1 are laminated on the surface of the semiconductor substrate SB so as to cover the MOS transistor TRA and the like.
  • a contact hole CH and a wiring trench IT are formed in these insulating films ES and II1.
  • the contact hole CH is formed so as to reach the gate electrode GE and the impurity region.
  • the wiring trench IT is formed so as to communicate with the contact hole CH on the contact hole CH.
  • a plug conductive layer PL is embedded in the contact hole CH, and a wiring conductive layer IL is formed in the wiring groove IT.
  • the insulating film BL1 and the interlayer insulating film II2 are stacked on the interlayer insulating film II1.
  • a via hole VH1 and a wiring trench IT1 are formed in these insulating films BL1 and II2.
  • the via hole VH1 is formed so as to reach the wiring conductive layer IL.
  • the wiring trench IT1 is formed on the via hole VH1 so as to communicate with the via hole VH1.
  • a wiring conductive layer CL1 is formed in the via hole VH1 and the wiring groove IT.
  • the wiring conductive layer CL1 has a portion PL1 formed in the via hole VH1 and a portion IL1 formed in the wiring trench IT1.
  • the insulating film BL8 and the interlayer insulating film II9 are stacked on the interlayer insulating film II8.
  • a via hole VH8 is formed in these insulating films BL8 and II9, and a plug conductive layer PL is formed in the via hole VH8.
  • the uppermost conductive layer TCL formed on the interlayer insulating film II9 is electrically connected to the wiring conductive layer CL7 through the plug conductive layer PL.
  • guard ring conductive layers GRP1 to GRP8 are formed by laminating each other. Although only one row of guard ring conductive layers GRP1 to GRP8 is shown in FIG. 4, a plurality of rows (eg, three rows) of guard ring conductive layers may be formed as shown in FIG. .
  • the etching stopper insulating film ES and the interlayer insulating film II1 are stacked.
  • a guard ring hole GH1 is formed.
  • the guard ring hole GH1 is formed so as to surround the entire periphery of the element formation region in plan view, and includes a first hole portion FH1 and a second hole portion SH1.
  • the first hole portion FH1 is formed so as to reach the surface of the semiconductor substrate SB.
  • the second hole portion SH1 is located on the first hole portion FH1 so as to communicate with the first hole portion FH1, and has a width larger than the width of the first hole portion FH1.
  • a first portion FP1 of the guard ring conductive layer GRP1 is formed in the first hole portion FH1, and a second portion SP1 of the guard ring conductive layer GRP1 is formed in the second hole portion SH1. Has been.
  • the insulating film BL1 and the interlayer insulating film II2 are stacked on the interlayer insulating film II1.
  • a guard ring hole GH2 is formed in these insulating films BL1 and II2, a guard ring hole GH2 is formed.
  • the guard ring hole GH2 is formed so as to surround the entire periphery of the element formation region in plan view, and has a first hole portion FH2 and a second hole portion SH2.
  • the first hole portion FH2 is formed so as to reach the surface of the guard ring conductive layer GRP1.
  • the second hole portion SH2 is positioned on the first hole portion FH2 so as to communicate with the first hole portion FH2, and has a width larger than the width D1A of the first hole portion FH2.
  • a first portion FP2 of the guard ring conductive layer GRP2 is formed in the first hole portion FH2, and a second portion SP2 of the guard ring conductive layer GRP2 is formed in the second hole portion SH2. Has been. Thus, the guard ring conductive layer GRP2 is connected to the guard ring conductive layer GRP1.
  • a plurality of guard ring conductive layers GRP3 to GRP1 laminated in the vertical direction constitute a guard ring laminate.
  • the insulating film BL8 and the interlayer insulating film II9 are stacked on the interlayer insulating film II8.
  • a guard ring hole GH9 is formed in these insulating films BL8 and II9, and a plug conductive layer PL is formed in the guard ring hole GH9.
  • the uppermost conductive layer TCL formed on the interlayer insulating film II9 is electrically connected to the guard ring conductive layer GRP8 via the plug conductive layer PL.
  • guard ring GR including the plurality of guard ring conductive layers GRP1 to GRP8 and the uppermost conductive layer TCL is configured.
  • interlayer insulating films II1 to II9 having the same reference numerals in the element formation region (FIG. 3) and the guard ring region (FIG. 4) are made of the same layer.
  • the insulating films ES and BL1 to BL8 having the same reference numerals in the element formation region (FIG. 3) and the guard ring region (FIG. 4) are made of the same layer.
  • the conductive layer for wiring and the conductive layer for guard ring formed in the same interlayer insulating film in the element formation region (FIG. 3) and the guard ring region (FIG. 4) were formed separately from the same conductive layer. Is.
  • the wiring conductive layers CL2 to CL5 and the guard ring conductive layer GRP3 formed in the same interlayer insulating film II3 to II6 in the element formation region (FIG. 3) and the guard ring region (FIG. 4).
  • the minimum widths D2A to D5A of the guard ring conductive layers GRP3 to GRP6 are larger than the minimum widths D2B to D5B of the conductive layers CL2 to CL5 for wiring.
  • the width of the guard ring conductive layers GRP3 to GRP6 is a width in a cross section orthogonal to the direction in which the guard ring GR extends.
  • the width of the wiring conductive layers CL2 to CL5 is a width in a cross section orthogonal to the direction in which each of the wiring conductive layers CL2 to CL5 extends.
  • the minimum width D2A of the guard ring conductive layer GRP3 is larger than the minimum width D2B of the wiring conductive layer CL2.
  • the minimum width D3A of the guard ring conductive layer GRP4 is larger than the minimum width D3B of the wiring conductive layer CL3.
  • the minimum width D4A of the guard ring conductive layer GRP5 is larger than the minimum width D4B of the wiring conductive layer CL4.
  • the minimum width D5A of the guard ring conductive layer GRP6 is larger than the minimum width D5B of the wiring conductive layer CL5.
  • each of the minimum dimensions D2B to D5B of the width of the wiring conductive layers CL2 to CL5 is, for example, 90 nm.
  • the minimum width D2A of the guard ring conductive layer GRP3 is, for example, 110 nm.
  • the minimum width D3A of the guard ring conductive layer GRP4 is, for example, 130 nm.
  • the minimum width D4A of the guard ring conductive layer GRP5 is, for example, 150 nm.
  • the minimum width D5A of the guard ring conductive layer GRP6 is, for example, 170 nm.
  • the minimum dimension of the width of each of the plurality of guard ring conductive layers GRP2 to GRP6 is larger as the guard ring conductive layer on the upper layer side.
  • the minimum width dimension D2A of the guard ring conductive layer GRP3 is larger than the minimum width dimension D1A of the guard ring conductive layer GRP2.
  • the minimum width D3A of the guard ring conductive layer GRP4 is larger than the minimum width D2A of the guard ring conductive layer GRP3.
  • the minimum width D4A of the guard ring conductive layer GRP5 is larger than the minimum width D3A of the guard ring conductive layer GRP4.
  • the minimum width D5A of the guard ring conductive layer GRP6 is larger than the minimum width D4A of the guard ring conductive layer GRP5.
  • the minimum dimensions D1A, D2A, D3A, D4A, and D5A of the widths of the guard ring conductive layers GRP2, GRP3, GRP4, GRP5, and GRP6 are, for example, 90 nm, 110 nm, 130 nm, 150 nm, and 170 nm, respectively.
  • the minimum dimensions D1A to D5A of the respective widths of the guard ring conductive layers GRP3 to GRP6 may be in the range of 100 nm to 1000 nm.
  • the widths of the plurality of guard ring conductive layers GRP2 to GRP6 may be the same.
  • each of the first portions FP2 to FP6 embedded in the first hole portions FH2 to FH6 of the conductive layers GRP2 to GRP6 for the guard rings is usually as shown by taking the first portion FP6 as an example in FIG.
  • the cross-sectional shape has a tapered shape in which the size is reduced toward the lower side.
  • the minimum width dimensions D1A to D5A of the guard ring conductive layers GRP2 to GRP6 are the widths of the lowermost ends of the first portions FP2 to FP6.
  • the minimum width D1A to D5A of each of the plurality of guard ring conductive layers GRP2 to GRP6 is the overlap of the photomask in forming each guard ring conductive layer GRP2 to GRP6. It is larger than the amount of deviation.
  • the minimum width D1A to D5A of each of the plurality of guard ring conductive layers GRP2 to GRP6 is the amount of misalignment of the photomask when the respective guard ring conductive layers GRP2 to GRP6 are formed. It is preferably 1.2 times or more and 10 times or less.
  • the overlay deviation amount of the photomask of the guard ring conductive layer GRP3 is, for example, 100 nm, and the minimum dimension D2A of the width of the guard ring conductive layer GRP3 is, for example, 110 nm.
  • the overlay deviation amount of the photomask of the guard ring conductive layer GRP4 is, for example, 120 nm, and the minimum dimension D3A of the width of the guard ring conductive layer GRP4 is, for example, 130 nm.
  • the amount of misalignment of the photomask in the guard ring conductive layer GRP5 is, for example, 140 nm, and the minimum width D4A of the guard ring conductive layer GRP5 is, for example, 150 nm.
  • the amount of misalignment of the photomask of the guard ring conductive layer GRP6 is 160 nm, for example, and the minimum dimension D5A of the width of the guard ring conductive layer GRP 6 is 170 nm, for example. Note that the amount of misalignment of the photomask usually increases toward the upper layer.
  • each guard ring conductive layer GRP (GRP2 to GRP6) is formed by divided exposure. Therefore, the first pattern portion GRL (the left portion in the figure) of the guard ring conductive layer GRP formed by exposure using the first photomask and the exposure using the second photomask are formed. There may be a positional deviation between the second pattern portion GRR (the right portion in the drawing) of the guard ring conductive layer GRP.
  • the connection between the first pattern portion GRL and the second pattern portion GRR is maintained.
  • each of the guard ring conductive layers GRP1 to GRP6 formed by stacking in the first pattern portion GRL is displaced from each other (FIG. 6A). (Shifted in the middle / left / right direction).
  • each of the guard ring conductive layers GRP1 to GRP6 formed by stacking each other is shifted from each other due to the overlay shift of the photomask ( (Shifted in the horizontal direction in the figure).
  • the guard ring conductive layer in the first pattern portion GRL is formed.
  • Each of GPR1 to GPR6 and each of the guard ring conductive layers GPR1 to GPR6 in the second pattern portion GRR are connected to each other, and no gap is generated between them.
  • the remaining region EX2 (region surrounded by a two-dot chain line in FIG. 9) of one semiconductor chip region CHR is exposed using a second photomask.
  • the entire semiconductor chip region CHR is exposed, and the exposure pattern in the exposure region EX1 and the exposure pattern in the exposure region EX2 are connected to each other.
  • the photoresist (not shown) subjected to the above exposure is developed to form a resist pattern.
  • the photoresist (not shown) subjected to the above exposure is developed to form a resist pattern.
  • FIGS. 10 (A) to 22 (A) show a partial cross section in the element formation region exposed by the first photomask shown in FIGS. 8 and 9.
  • FIG. FIGS. 10B to 22B show cross sections corresponding to the cross section along the XB-XB line in the guard ring region exposed by the first photomask shown in FIGS. Yes.
  • FIGS. 10C to 22C show cross sections corresponding to the cross section of the portion along the XC-XC line in the guard ring region exposed by the second photomask shown in FIG.
  • an insulating film BL1 made of, for example, SiCO or SiCN and an interlayer insulating film II2 made of, for example, a low-k film are sequentially stacked on the interlayer insulating film II1. It is formed. Thereafter, a silicon oxide film OX is formed on the interlayer insulating film II2, and a photoresist PR1 is applied on the silicon oxide film OX. Divided exposure using the first photomask shown in FIG. 8 is performed on this photoresist PR1. As a result, an exposed region and a non-exposed region are generated with the broken line shown in the photoresist PR1 in FIGS. 10A and 10B as a boundary. On the other hand, the photoresist PR1 shown in FIG. 10C is not exposed using the first photomask.
  • the photoresist PR1 is subjected to divided exposure using the second photomask shown in FIG. As a result, an exposed region and a non-exposed region are generated with the broken line shown in the photoresist PR1 in FIG. Thereafter, the photoresist PR1 is developed.
  • the photoresist PR1 is patterned by the above development to form a resist pattern PR1.
  • anisotropic etching is performed on the lower silicon oxide film OX and the interlayer insulating film II2.
  • the silicon oxide film OX and the interlayer insulating film II2 are selectively removed by the above etching, and holes VH1 and FH2 reaching the insulating film BL1 are formed. At this time, the hole FH2 is formed so that the width thereof is larger than the width of the hole VH1. Thereafter, resist pattern PR1 is removed by, for example, ashing.
  • the surface of silicon oxide film OX is exposed by removing resist pattern PR1.
  • each of holes VH1 and FH2 is filled with photoresist PR2.
  • a photoresist PR3 is applied on the silicon oxide film OX.
  • Divided exposure using the first photomask shown in FIG. 8 is performed on this photoresist PR3.
  • an exposed region and a non-exposed region are generated with the broken line shown in the photoresist PR3 in FIGS.
  • the photoresist PR3 shown in FIG. 15C is not exposed using the first photomask.
  • photoresist PR3 divided exposure using the second photomask shown in FIG. 9 is performed on photoresist PR3. As a result, an exposed region and a non-exposed region are generated with the broken line shown in the photoresist PR3 in FIG. Thereafter, the photoresist PR3 is developed.
  • first and second photomasks used in the steps of FIGS. 15 and 16 have different patterns from the first and second photomasks used in the steps of FIGS.
  • the photoresist PR3 is patterned by the above development to form a resist pattern PR3.
  • anisotropic etching is performed on the lower silicon oxide film OX and the interlayer insulating film II2.
  • trenches IT1 and SH2 are formed in interlayer insulating film II2 by the etching described above. Thereafter, resist patterns PR2 and PR3 are removed by, for example, ashing.
  • the surface of silicon oxide film OX is exposed by the above ashing, and insulating film BL1 is exposed from each of holes VH1 and FH2.
  • anisotropic etching is performed on insulating film BL1 exposed from each of holes VH1 and FH2 using silicon oxide film OX and interlayer insulating film II2 as a mask.
  • the insulating film BL1 is selectively removed, and a part of the surface of the wiring conductive layer IL and a part of the surface of the second part SP1 of the guard ring conductive layer GRP1 are exposed.
  • the trenches IT1 and SH2 are formed deeply to form the wiring trench IT1 and the second hole portion SH2 of the guard ring hole GH2.
  • the first hole portion FH2 and the second hole portion SH2 constitute a guard ring hole GH2.
  • conductive layer CDL is formed on silicon oxide film OX so as to fill via hole VH1, wiring trench IT1, and guard ring hole GH2.
  • Chemical mechanical polishing (CMP) is performed on the upper surface of the conductive layer CDL. This chemical mechanical polishing is performed until the surface of the interlayer insulating film II2 is exposed.
  • Conductive layer GRP2 is formed.
  • the minimum dimensions D1A to D5A of the respective widths of the guard ring conductive layers GRP2 to GRP6 and the minimum dimensions D1B to D5B of the respective widths of the conductive layers CL2 to CL5 for wiring are the same dimensions.
  • the guard ring conductive layer is formed by divided exposure, a photomask overlay error occurs in the first pattern portion formed by the first photomask, and the second photomask is formed by the second photomask. Even in the pattern portion of 2, the photomask overlay shift occurs. Due to the overlay error, as shown in FIGS. 23 and 24, the first pattern portion and the second pattern portion of the conductive layer for the guard ring may not be connected, and a gap may be generated between them. When such a gap occurs, moisture (humidity) enters the element formation region on the inner peripheral side from the outer peripheral side of the guard ring through the gap along the path indicated by the arrow in FIGS. 23 (A) and (B). Reliability decreases.
  • each of the minimum dimensions D2A to D5A of the width of the guard ring conductive layers GRP3 to GRP6 is a wiring conductive layer formed in the same interlayer insulating film as the guard ring conductive layer.
  • the widths of the layers CL2 to CL5 are larger than each of the minimum dimensions D2B to D5B. For this reason, even if the first pattern portion GRL and the second pattern portion GRR of the guard ring conductive layer GRP are shifted from each other as shown in FIGS. 5A and 5B due to the mask overlay error in the divided exposure. The first pattern portion GRL and the second pattern portion GRR can be prevented from separating.
  • the minimum width D1A to D5A of each of the plurality of guard ring conductive layers GRP2 to GRP6 is the overlap of the photomask in forming each guard ring conductive layer GRP2 to GRP6. It is preferable that the deviation amount is 1.2 times or more and 10 times or less. By making it 1.2 times or more, as shown in FIG. 5, it is possible to reliably prevent a gap from being generated between the first pattern portion GRL and the second pattern portion GRR of the guard ring conductive layer GRP. Can do. On the other hand, if it exceeds ten times, the dimensions D2A to D5A of the first portions FH3 to FH6 of the guard ring holes GH3 to GH6 become too large as shown in FIG. It becomes difficult to embed with.
  • the amount of misalignment of the photomask increases as the upper layer.
  • the guard ring conductive layer is formed by divided exposure, the upper guard ring conductive layer has a larger shift amount between the first pattern portion and the second pattern portion formed by the divided exposure, A gap is likely to be generated between both pattern portions.
  • the minimum dimensions D1A to D5A of the respective widths of the plurality of guard ring conductive layers GRP2 to GRP6 are larger as the upper guard ring conductive layer. It has become. For this reason, even if the mask misalignment increases as the upper layer as described above, the gap between the first pattern portion and the second pattern portion formed by the divided exposure in the upper guard ring conductive layer is increased. It can suppress that a clearance gap arises in the.
  • each of the guard ring conductive layers GRP2 to GRP6 has a first portion FP2 to FP6 and a second portion SP2 to SP6, and the width thereof is that of the interlayer insulating films II2 to II6.
  • the side walls of the guard ring conductive layers GRP2 to GRP6 extend linearly, so that the width of each of the guard ring conductive layers GRP2 to GRP6 is continuous in the thickness direction of the interlayer insulating films II2 to II6. May change. That is, the wall surfaces of the guard ring holes GH2 to GH6 may extend linearly in the thickness direction of the interlayer insulating films II2 to II6 and pass through the interlayer insulating films II2 to II6.
  • FIG. 25 is substantially the same as the configuration of FIGS. 1 to 5 described above, and therefore the same elements are denoted by the same reference numerals and description thereof is not repeated.
  • the planar shape of the guard ring conductive layer may have an intersecting shape in order to suppress the formation of a gap between patterns formed by each exposure when the guard ring conductive layer is formed by divided exposure. .
  • a guard ring conductive layer having a cross shape will be described below as a second embodiment.
  • guard ring conductive layers GRP (for example, guard ring conductive layers GRP2 to GRP6 shown in FIG. 4) of the present embodiment are formed by divided exposure. Therefore, the guard ring conductive layer GRP includes a first pattern portion GRL (left portion in the figure) of the guard ring conductive layer formed by exposure using the first photomask, and a second photo mask. And a second pattern portion GRR (a portion on the right side in the drawing) of the guard ring conductive layer formed by exposure using a mask.
  • the first pattern part GRL has a frame part GRL1 and a bent part GRL2.
  • Frame portion GRL1 surrounds the periphery of the element formation region (for example, the periphery of three sides of the rectangular element formation region) in plan view.
  • the bent portion GRL2 is a portion that is connected to both ends of the frame portion GRL1 and is bent with respect to the frame portion GRL1.
  • the bent portion GRL2 is connected so as to be bent at a right angle with respect to the frame portion GRL1, for example.
  • the second pattern part GRR has a frame part GRR1 and a bent part GRR2 like the first pattern part GRL.
  • Frame portion GRR1 surrounds the periphery of the element formation region (for example, the periphery of three sides of the rectangular element formation region) in plan view.
  • the bent portion GRR2 is a portion that is connected to both ends of the frame portion GRR1 and is bent with respect to the frame portion GRR1.
  • the bent portion GRR2 is connected so as to be bent, for example, at a right angle with respect to the frame portion GRR1.
  • the width w1a of the frame part GRL1 and the width w1b of the bent part GRL2 in plan view are the same, for example.
  • the bent part GRL2 of the first pattern part GRL and the frame part GRR1 of the second pattern part GRR constitute an intersecting shape.
  • the intersecting shape here means that the bent portion GRL2 and the frame portion GRR1 form a cross shape (a shape that intersects perpendicularly to each other) or an X shape (a shape that intersects each other obliquely) in plan view. ing.
  • the crossing angle between the bent portion GRL2 and the frame portion GRR1 in plan view is, for example, 90 °, but may be greater than 0 ° and less than 180 °.
  • the width w2a of the frame part GRR1 and the width w2b of the bent part GRR2 in plan view are the same, for example, but may be different.
  • bent portion GRR2 of the second pattern portion GRR and the frame portion GRL1 of the first pattern portion GRL constitute an intersecting shape.
  • the meaning of the intersection shape between the bent portion GRR2 and the frame portion GRL1 and the intersection angle are the same as those of the bent portion GRL2 and the frame portion GRR1.
  • the guard ring conductive layer GRP has a narrow first portion FP2 to FP6 and a wide second portion SP2 to SP6 as shown in the guard ring conductive layers GRP2 to GRP6 in FIG.
  • both the first portions FP2 to FP6 and the second portions SP2 to SP6 have the frame portions GRL1 and GRR1 and the bent portions GRL2 and GRR2.
  • intersection shape in the present embodiment may be combined with the width of the guard ring conductive layer described in the first embodiment (such as a width larger than the width of the wiring conductive layer in the element formation region).
  • the first pattern portion GRL and the second pattern portion GRR of the guard ring conductive layer intersect each other. For this reason, it can suppress that a clearance gap produces between a 1st pattern part and a 2nd pattern part by dividing exposure.
  • FIGS. 28 to 30 are adopted as the configuration in which the frame part GRL1 (or GRR1) and the bent part GRL2 (or GRR2) have the same width and are orthogonal to each other. May be.
  • the frame part GRL1 (or GRR1) and the bent part GRL2 (or GRR2) may have the same width as each other and may form an acute angle ⁇ 1.
  • the frame part GRL1 (or GRR1) and the bent part GRL2 (or GRR2) may have the same width and may form an obtuse angle ⁇ 1.
  • the frame part GRL1 (or GRR1) and the bent part GRL2 (or GRR2) may have different widths and may be orthogonal to each other.
  • the width (w1b (or w2b): FIG. 39) of the bent portion GRL2 (or GRR2) is greater than the width (w1a (or w2a): FIG. 39) of the frame portion GRL1 (or GRR1).
  • the width (w1b (or w2b)) of the bent part GRL2 (or GRR2) may be smaller than the width (w1a (or w2a)) of the frame part GRL1 (or GRR1).
  • the frame part GRL1 (or GRR1) and the bent part GRL2 (or GRR2) may have different widths.
  • the bent portion GRL2 (or GRR2) has a zigzag shape as shown in FIG. You may have, and you may have a lattice shape as shown in FIG.
  • the first pattern portion GRL has an obtuse angle with respect to each of the portion GRLa along one side of the rectangular planar shape of the element formation region and both ends of this portion GRLa.
  • it has two inclined portions GRLb connected at an acute angle ⁇ 2.
  • the second pattern portion GRR includes a portion GRRa along one side of the rectangular planar shape of the element formation region, and two slopes connected to each of both ends of the portion GRRa at an obtuse or acute angle ⁇ 2.
  • Part GRRb Part GRRb.
  • the inclined portion GRLb of the first pattern portion GRL and the inclined portion GRRb of the second pattern portion GRR intersect each other.
  • the semiconductor device of the present embodiment may be, for example, a 35 mm full size sensor. Further, the semiconductor device of the present embodiment may be, for example, only the pixel portion of the 35 mm full size sensor or only the control circuit portion of the 35 mm full size sensor.
  • the semiconductor chip includes, for example, a pixel PX, a timing generation circuit TG, a pixel driver VSCAN, and a gain variable amplifier PGA.
  • the semiconductor chip includes, for example, an analog-digital conversion circuit ADC, a synchronization signal addition circuit BRIDGE, and an output driver LVDS.

Landscapes

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Abstract

　半導体装置（ＳＣ）は、１つのチップ領域が分割露光により形成された半導体装置である。層間絶縁膜（ＩＩ２～ＩＩ６）は、素子形成領域においてビア（ＶＨ１～ＶＨ５）と配線溝（ＩＴ１～ＩＴ５）とを有し、かつガードリング領域においてガードリング用孔（ＧＨ２～ＧＨ６）を有している。配線用導電層（ＣＬ１～ＣＬ５）はビア（ＶＨ１～ＶＨ５）および配線溝（ＩＴ１～ＩＴ５）内に形成されている。ガードリング用導電層（ＧＲＰ２～ＧＲＰ６）はガードリング用孔（ＧＨ２～ＧＨ６）内に形成されている。ガードリング用導電層（ＧＲＰ３～ＧＲＰ６）の幅の最小寸法（Ｄ２Ａ～Ｄ５Ａ）がビア（ＶＨ２～ＶＨ５）内における配線用導電層（ＣＬ２～ＣＬ５）の幅の最小寸法（Ｄ２Ｂ～Ｄ５Ｂ）よりも大きい。

Description

半導体装置
　本発明は、半導体装置に関し、たとえば、１つのチップ領域が分割露光により形成された半導体装置に関するものである。
　半導体装置のチップパターンによっては、１つのチップサイズが露光装置の投影光学系性能によって決まる露光範囲よりも大きい場合がある。このような場合には、分割露光が用いられる。分割露光とは、１つのチップパターンを複数のパターンに分割し、分割されたパターン毎に露光処理を行う露光方法をいう。分割された全てのパターンを最終的に繋ぎ合せることにより上記のチップパターンが形成される。
　分割露光は、ＣＣＤ（Charge　Coupled　Device）センサおよびＣＭＯＳ（Complementary　Metal　Oxide　Semiconductor）センサなどの撮像素子のほか、液晶表示素子の製造においても用いられている。このような分割露光は、たとえば、特開２００６－３１０４４６号公報（特許文献１）、特開２０１１－２３２５４９号公報（特許文献２）などに開示されている。
特開２００６－３１０４４６号公報 特開２０１１－２３２５４９号公報
　通常、１つのチップ領域には、素子形成領域と、ガードリング領域とが形成されている。このガードリング領域は、素子形成領域の外周側からその素子形成領域に水分（湿気）が侵入することを防止する役割をなしている。このようなガードリング領域を有するチップ領域を分割露光により形成した場合、ガードリング領域も複数のパターンに分割されて露光され、複数のパターンは最終的には繋ぎ合わされる。
　この際、各露光処理でのマスクの重ね合わせ誤差などにより、分割されたガードリングのパターン同士で位置ずれが生じる。この場合、分割されたガードリングのパターンが繋がらず、そのパターンの境界部で上記パターン間に隙間が生じるおそれがある。
　特にパターンを積層していく場合、上層のパターンほど上記のマスクの重ね合わせ誤差が顕著となるため、分割されたガードリングのパターンの境界部で上記パターン間の隙間が大きくなる可能性がある。
　上記のように分割されたガードリングのパターンの境界部で上記パターン間に隙間が生じた場合には、その隙間を通じてチップ領域の外周部から内周側の素子形成領域に水分が侵入する。これにより、素子形成領域内の回路の信頼性が低下する。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　一実施の形態の半導体装置は、素子形成領域と、その素子形成領域の周囲を取り囲むガードリング領域とを１つのチップ領域に有し、１つのチップ領域が分割露光により形成された半導体装置である。層間絶縁膜は、素子形成領域に形成されたビアとそのビア上にてビアに連通する配線溝とを有し、かつガードリング領域において素子形成領域を取り囲むように延在するガードリング用孔を有している。配線用導電層はビアおよび配線溝内に形成されている。ガードリング用導電層はガードリング用孔内に形成されている。ガードリング用導電層の幅の最小寸法がビア内における配線用導電層の幅の最小寸法よりも大きい。
　前記一実施の形態によれば、チップ領域の外周側から素子形成領域内に水分が侵入することが抑制されるため素子形成領域内の回路の信頼性が向上する。
実施の形態１における半導体装置の機能ブロックを示す図である。 実施の形態１における半導体装置の構成を概略的に示す部分断面図である。 図２の素子形成領域内の構成を概略的に示す部分断面図である。 図２のガードリング領域内の構成を概略的に示す部分断面図である。 実施の形態１における半導体装置のガードリングの構成を概略的に示す斜視図（Ａ）と平面図（Ｂ）である。 図５（Ｂ）のＶＩＡ－ＶＩＡ線に沿う概略断面図（Ａ）と、図５（Ｂ）のＶＩＢ－ＶＩＢ線に沿う概略断面図（Ｂ）と、図５（Ｂ）のＶＩＡ－ＶＩＡ線に沿う断面構成と図５（Ｂ）のＶＩＢ－ＶＩＢ線に沿う断面構成とのずれを説明するための概略図（Ｃ）である。 実施の形態１における半導体装置におけるガードリング用導電層の幅の最小寸法を説明するための概略断面図である。 実施の形態１における半導体装置の製造方法における分割露光の第１露光工程を示す概略平面図である。 実施の形態１における半導体装置の製造方法における分割露光の第２露光工程を示す概略平面図である。 実施の形態１における半導体装置の製造方法の第１工程での素子形成領域の断面図（Ａ）と、図９のガードリング領域のＸＢ－ＸＢ線に沿う断面に対応する断面図（Ｂ）と、図９のガードリング領域のＸＣ－ＸＣ線に沿う断面に対応する断面図（Ｃ）である。 実施の形態１における半導体装置の製造方法の第２工程での素子形成領域の断面図（Ａ）と、図９のガードリング領域のＸＢ－ＸＢ線に沿う断面に対応する断面図（Ｂ）と、図９のガードリング領域のＸＣ－ＸＣ線に沿う断面に対応する断面図（Ｃ）である。 実施の形態１における半導体装置の製造方法の第３工程での素子形成領域の断面図（Ａ）と、図９のガードリング領域のＸＢ－ＸＢ線に沿う断面に対応する断面図（Ｂ）と、図９のガードリング領域のＸＣ－ＸＣ線に沿う断面に対応する断面図（Ｃ）である。 実施の形態１における半導体装置の製造方法の第４工程での素子形成領域の断面図（Ａ）と、図９のガードリング領域のＸＢ－ＸＢ線に沿う断面に対応する断面図（Ｂ）と、図９のガードリング領域のＸＣ－ＸＣ線に沿う断面に対応する断面図（Ｃ）である。 実施の形態１における半導体装置の製造方法の第５工程での素子形成領域の断面図（Ａ）と、図９のガードリング領域のＸＢ－ＸＢ線に沿う断面に対応する断面図（Ｂ）と、図９のガードリング領域のＸＣ－ＸＣ線に沿う断面に対応する断面図（Ｃ）である。 実施の形態１における半導体装置の製造方法の第６工程での素子形成領域の断面図（Ａ）と、図９のガードリング領域のＸＢ－ＸＢ線に沿う断面に対応する断面図（Ｂ）と、図９のガードリング領域のＸＣ－ＸＣ線に沿う断面に対応する断面図（Ｃ）である。 実施の形態１における半導体装置の製造方法の第７工程での素子形成領域の断面図（Ａ）と、図９のガードリング領域のＸＢ－ＸＢ線に沿う断面に対応する断面図（Ｂ）と、図９のガードリング領域のＸＣ－ＸＣ線に沿う断面に対応する断面図（Ｃ）である。 実施の形態１における半導体装置の製造方法の第８工程での素子形成領域の断面図（Ａ）と、図９のガードリング領域のＸＢ－ＸＢ線に沿う断面に対応する断面図（Ｂ）と、図９のガードリング領域のＸＣ－ＸＣ線に沿う断面に対応する断面図（Ｃ）である。 実施の形態１における半導体装置の製造方法の第９工程での素子形成領域の断面図（Ａ）と、図９のガードリング領域のＸＢ－ＸＢ線に沿う断面に対応する断面図（Ｂ）と、図９のガードリング領域のＸＣ－ＸＣ線に沿う断面に対応する断面図（Ｃ）である。 実施の形態１における半導体装置の製造方法の第１０工程での素子形成領域の断面図（Ａ）と、図９のガードリング領域のＸＢ－ＸＢ線に沿う断面に対応する断面図（Ｂ）と、図９のガードリング領域のＸＣ－ＸＣ線に沿う断面に対応する断面図（Ｃ）である。 実施の形態１における半導体装置の製造方法の第１１工程での素子形成領域の断面図（Ａ）と、図９のガードリング領域のＸＢ－ＸＢ線に沿う断面に対応する断面図（Ｂ）と、図９のガードリング領域のＸＣ－ＸＣ線に沿う断面に対応する断面図（Ｃ）である。 実施の形態１における半導体装置の製造方法の第１２工程での素子形成領域の断面図（Ａ）と、図９のガードリング領域のＸＢ－ＸＢ線に沿う断面に対応する断面図（Ｂ）と、図９のガードリング領域のＸＣ－ＸＣ線に沿う断面に対応する断面図（Ｃ）である。 実施の形態１における半導体装置の製造方法の第１３工程での素子形成領域の断面図（Ａ）と、図９のガードリング領域のＸＢ－ＸＢ線に沿う断面に対応する断面図（Ｂ）と、図９のガードリング領域のＸＣ－ＸＣ線に沿う断面に対応する断面図（Ｃ）である。 比較例における半導体装置のガードリングの構成を概略的に示す斜視図（Ａ）と平面図（Ｂ）である。 図２３（Ｂ）のＸＸＩＶＡ－ＸＸＩＶＡ線に沿う断面に対応した概略断面図（Ａ）と、図２３（Ｂ）のＸＸＩＶＢ－ＸＸＩＶＢ線に沿う断面に対応した概略断面図（Ｂ）と、図２３（Ｂ）のＸＸＩＶＡ－ＸＸＩＶＡ線に沿う断面に対応した断面構成と図２３（Ｂ）のＸＸＩＶＢ－ＸＸＩＶＢ線に沿う断面に対応した断面構成とのずれを説明するための概略図（Ｃ）である。 実施の形態１における半導体装置のガードリング領域内の変形例の構成を概略的に示す部分断面図である。 実施の形態２における半導体装置のガードリングの構成を概略的に示す平面図である。 図２６の領域Ｐ２の構成を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第１変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第２変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第３変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第４変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第５変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第６変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第７変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第８変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第９変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第１０変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第１１変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第１２変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第１３変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第１４変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第１５変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第１６変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第１７変形例を拡大して示す概略平面図である。 実施の形態２における半導体装置のガードリングの構成の第１８変形例を概略的に示す平面図である。 図４５の領域Ｐ３の構成を拡大して示す概略平面図である。
　以下、本実施の形態について図に基づいて説明する。
　（実施の形態１）
　まず本実施の形態の半導体装置の平面構成について図１を用いて説明する。
　図１を参照して、本実施の形態の半導体装置は、たとえばＣＭＯＳセンサの半導体チップもしくは半導体ウエハであるが、これに限定されるものではない。以下においては、本実施の形態の半導体装置がＣＭＯＳセンサの半導体チップである場合を例に挙げて説明する。
　本実施の形態のＣＭＯＳセンサの半導体チップＳＣは、平面視において（半導体基板の主表面に対して直交方向からみて）、素子形成領域と、ガードリング領域と、スクライブ領域とを有している。ガードリング領域は、素子形成領域の外周（周囲）を取り囲むように形成されている。スクライブ領域は、そのガードリング領域のさらに外周（周囲）を取り囲むように形成されている。
　なおスクライブ領域は半導体ウエハから半導体チップを切り出す際にスクライブするための領域である。このため、スクライブの仕方によってはガードリング領域の外周に残らない場合もある。
　上記の素子形成領域はたとえば矩形の平面形状を有している。この素子形成領域には、画素領域ＰＸと、ゲイン可変アンプＰＧＡと、アナログ－デジタル変換回路ＡＤＣと、タイミング発生回路ＴＧと、画素ドライバＶＳＣＡＮと、同期信号付加回路ＢＲＩＤＧＥと、出力ドライバＬＶＤＳとが主に形成されている。
　またガードリング領域にはガードリングＧＲが形成されている。このガードリングＧＲは、ガードリング領域内で、矩形の平面形状を有する素子形成領域の外周を取り囲むように延在している。これによりガードリングＧＲは、素子形成領域の内周側の素子形成領域内に外周側から水分（湿気）が侵入することを防止する役割をなしている。
　上記の半導体チップＳＣは、分割露光により形成された半導体装置である。具体的には、たとえば１点鎖線ＭＡで囲まれた領域のパターンが第１のフォトマスクを用いた露光により形成され、かつ１点鎖線ＭＢで囲まれた領域のパターンが第１のフォトマスクとは異なる第２のフォトマスクを用いた露光により形成されている。
　次に、上記の半導体チップの断面構成について図２～図４を用いて説明する。
　図２を参照して、たとえばシリコンよりなる半導体基板ＳＢの表面には、たとえばＳＴＩ（Shallow　Trench　Isolation）またはＬＯＣＯＳ（Local　Oxidation　of　Silicon）酸化膜よりなる素子分離構造ＩＲが形成されている。この素子分離構造ＩＲにより電気的に分離された半導体基板ＳＢの表面であって、素子形成領域内には、たとえばＭＯＳ（Metal　Oxide　Semiconductor）トランジスタＴＲＡなどの素子が形成されている。このＭＯＳトランジスタＴＲＡなどにより、上記の素子形成領域に形成された各素子が構成されている。
　この半導体基板ＳＢの表面上には多層の導電層ＣＬの各々と多層の層間絶縁膜ＩＩの各々とが交互に積層されている。この多層の導電層ＣＬの各々は、たとえばＣｕ（銅）を含む材質よりなっており、ダマシン構造を有している。また多層の層間絶縁膜ＩＩの各々は、たとえばシリコン酸化膜、低誘電率（Low-k）材料などよりなっている。
　素子形成領域内には導電層ＣＬにより構成された各種の素子や、多層配線構造ＩＮＬなどが形成されている。またガードリング領域内には多層の導電層ＣＬによりガードリングＧＲの一部が構成されている。このガードリングＧＲを構成する多層の導電層ＣＬの各々は、平面視において素子形成領域の全周を取り囲むように形成されている。なお多層の層間絶縁膜ＩＩの各々の表面は平坦化処理されており、比較的平坦な表面となっている。
　多層の層間絶縁膜ＩＩのうち最上層の層間絶縁膜ＩＩ上には、たとえばＡｌ（アルミニウム）またはＣｕを含む材質よりなる最上層導電層ＴＣＬが形成されている。この最上層導電層ＴＣＬは、パッド用最上層導電層ＴＣＬと、ガードリング用最上層導電層ＴＣＬとを有している。
　パッド用最上層導電層ＴＣＬは、素子形成領域内に形成され、かつパッド電極として機能する部分（パッド部）を有している。またガードリング用最上層導電層ＴＣＬは、ガードリング領域内に形成され、かつガードリングＧＲの一部を構成している。パッド用最上層導電層ＴＣＬとガードリング用最上層導電層ＴＣＬとは、互いに同一の層から分離して形成された層である。
　ガードリングＧＲは、多層の導電層ＣＬとガードリング用最上層導電層ＴＣＬとにより構成されている。このガードリングＧＲは、主に素子形成領域内への水分（湿気）の侵入を防止するためのものであるため、半導体基板ＳＢの表面から最上層の層間絶縁膜ＩＩ上にまで延びていることが好ましい。多層の導電層ＣＬとガードリング用最上層導電層ＴＣＬとの各々は、図１に示すように平面視において素子形成領域の全周を取り囲むように形成されている。
　図２を参照して、パッド用最上層導電層ＴＣＬおよびガードリング用最上層導電層ＴＣＬを覆うように、最上層の層間絶縁膜ＩＩ上にパッシベーション膜ＰＡＬが形成されている。このパッシベーション膜ＰＡＬは、素子形成領域、ガードリング領域およびスクライブ領域の各々に形成されている。パッシベーション膜ＰＡＬは、耐湿性を有する材質よりなっており、たとえば窒素を含む絶縁膜単体もしくは窒素を含む絶縁膜を含む積層膜よりなっている。パッシベーション膜ＰＡＬは、具体的には、ｐ－ＳｉＮ（プラズマシリコン窒化膜）、ｐ－ＳｉＯＮ（プラズマシリコン酸窒化膜）、ｐ－ＳｉＮ／ｐ－ＳｉＯ2（プラズマシリコン窒化膜／プラズマシリコン酸化膜）、ｐ－ＳｉＯＮ／ｐ－ＳｉＯ2（プラズマシリコン酸窒化膜／プラズマシリコン酸化膜）などよりなっている。
　素子形成領域内において、パッド用最上層導電層ＴＣＬ上のパッシベーション膜ＰＡＬにはパッド用最上層導電層ＴＣＬの表面に達する開口部ＯＰ１が形成されている。この開口部ＯＰ１によりパッド用最上層導電層ＴＣＬの表面の一部がパッシベーション膜ＰＡＬから露出している。
　ガードリング領域の最外周側には、シランスリットＳＳが形成されている。このシランスリットＳＳは、パッシベーション膜ＰＡＬを貫通して最上層の層間絶縁膜ＩＩに達する溝よりなっている。シランスリットＳＳは、ガードリングＧＲの全周を取り囲むように形成されている。シランスリットＳＳは、半導体ウエハをダイシングにより半導体チップに分離する際に、パッシベーション膜ＰＡＬ内を伝搬するクラックがガードリングＧＲ内および素子形成領域内に延びることを防止するためのものである。
　パッシベーション膜ＰＡＬ上に第１の感光性有機絶縁膜ＰＯ１が形成されている。この第１の感光性有機絶縁膜ＰＯ１は、たとえばポリイミドよりなっている。この第１の感光性有機絶縁膜ＰＯ１にはパッド用最上層導電層ＴＣＬの表面に達する開口部ＯＰ２が形成されている。この開口部ＯＰ２は、開口部ＯＰ１の内部を通るように形成されている。開口部ＯＰ２によりパッド用最上層導電層ＴＣＬの表面の一部が第１の感光性有機絶縁膜ＰＯ１から露出している。
　第１の感光性有機絶縁膜ＰＯ１上には再配線層ＲＩＬが形成されている。この再配線層ＲＩＬは、開口部ＯＰ２を通じてパッド用最上層導電層ＴＣＬのパッド部に接続されている。再配線層ＲＩＬは、パッド用最上層導電層ＴＣＬのパッド部の真上領域からその真上領域以外の他の領域に延びるように形成されている。
　この再配線層ＲＩＬは、第１の感光性有機絶縁膜ＰＯ１の表面に接して形成されたバリアメタル層ＢＭと、バリアメタル層ＢＭ上に形成された導電層ＤＣＬとを有している。バリアメタル層ＢＭは、たとえばＣｒ（クロム）、Ｔｉ（チタン）、ＴｉＮ（チタンナイトライド）、Ｔａ（タンタル）、Ｗ（タングステン）、Ｍｏ（モリブデン）などの１種、またはこれらの任意の組合せを含む材質からなっている。また導電層ＤＣＬは、たとえばＣｕを含む材質よりなっている。
　再配線層ＲＩＬを覆うように第１の感光性有機絶縁膜ＰＯ１上に第２の感光性有機絶縁膜ＰＯ２が形成されている。この第２の感光性有機絶縁膜ＰＯ２は、たとえばポリイミドよりなっている。この第２の感光性有機絶縁膜ＰＯ２には再配線層ＲＩＬの表面に達する開口部ＯＰ３が形成されている。この開口部ＯＰ３により再配線層ＲＩＬの表面の一部が第２の感光性有機絶縁膜ＰＯ２から露出している。
　第２の感光性有機絶縁膜ＰＯ２上には、開口部ＯＰ３を通じて再配線層ＲＩＬと接続するようにバンプ電極ＢＰが形成されている。バンプ電極ＢＰは、再配線層ＲＩＬを通じてパッド用最上層導電層ＴＣＬに電気的に接続されている。バンプ電極ＢＰは、パッド用最上層導電層ＴＣＬのパッド部の真上領域以外の他の領域の真上に位置している。バンプ電極ＢＰは、たとえばＳｎ（錫）－ｘＡｇ（銀）－０．５Ｃｕの合金組成を有している。
　次に、上記の素子形成領域における多層配線構造ＩＮＬの構成について図３を用いて、またガードリング領域におけるガードリングＧＲの構成について図４を用いて説明する。
　図３を参照して、素子形成領域においては、導電層ＣＬ１～ＣＬ７により多層配線構造が構成されている。この多層配線構造は、半導体基板ＳＢに形成された素子同士を電気的に接続するとともに、その素子をバンプ電極ＢＰ（図２）を通じて外部と電気的に接続するためのものである。
　半導体基板に形成された素子としてのＭＯＳトランジスタＴＲＡは、１対のソース／ドレイン領域ＳＤと、ゲート電極ＧＥとを有している。１対のソース／ドレイン領域ＳＤは、半導体基板ＳＢの表面に互いに間隔をあけて形成されている。ゲート電極ＧＥは、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＢの表面上にゲート絶縁層ＧＩを介在して形成されている。
　このＭＯＳトランジスタＴＲＡなどを覆うように半導体基板ＳＢの表面上に、エッチングストッパ用絶縁膜ＥＳおよび層間絶縁膜ＩＩ１が積層されている。これらの絶縁膜ＥＳ、ＩＩ１には、コンタクトホールＣＨおよび配線溝ＩＴが形成されている。コンタクトホールＣＨはゲート電極ＧＥや不純物領域などに達するように形成されている。配線溝ＩＴは、コンタクトホールＣＨ上にてコンタクトホールＣＨに連通するように形成されている。
　コンタクトホールＣＨ内にはプラグ導電層ＰＬが埋め込まれており、配線溝ＩＴ内には配線用導電層ＩＬが形成されている。
　層間絶縁膜ＩＩ１上には、絶縁膜ＢＬ１および層間絶縁膜ＩＩ２が積層されている。これらの絶縁膜ＢＬ１、ＩＩ２には、ビアホールＶＨ１および配線溝ＩＴ１が形成されている。ビアホールＶＨ１は配線用導電層ＩＬに達するように形成されている。配線溝ＩＴ１は、ビアホールＶＨ１上にてビアホールＶＨ１に連通するように形成されている。
　ビアホールＶＨ１および配線溝ＩＴ内には配線用導電層ＣＬ１が形成されている。この配線用導電層ＣＬ１は、ビアホールＶＨ１内に形成された部分ＰＬ１と、配線溝ＩＴ１内に形成された部分ＩＬ１とを有している。
　絶縁膜ＢＬ１、ＩＩ２、ビアホールＶＨ１、配線溝ＩＴ１、配線用導電層ＣＬ１（ＰＬ１、ＩＬ１）と同様にして、絶縁膜ＢＬ２～ＢＬ７、ＩＩ３～ＩＩ８、ビアホールＶＨ２～ＶＨ７、配線溝ＩＴ２～ＩＴ７、配線用導電層ＣＬ２～ＣＬ７（ＰＬ２～ＰＬ７、ＩＬ２～ＩＬ７）が形成されている。これにより上記の多層配線構造が構成されている。
　上記の層間絶縁膜ＩＩ８上には、絶縁膜ＢＬ８および層間絶縁膜ＩＩ９が積層されている。これらの絶縁膜ＢＬ８、ＩＩ９には、ビアホールＶＨ８が形成されており、このビアホールＶＨ８内にはプラグ導電層ＰＬが形成されている。層間絶縁膜ＩＩ９上に形成された最上層導電層ＴＣＬはこのプラグ導電層ＰＬを介在して配線用導電層ＣＬ７に電気的に接続されている。
　図４を参照して、ガードリング領域においては、ガードリング用導電層ＧＲＰ１～ＧＲＰ８が互いに積層して形成されている。なお図４においては１列のガードリング用導電層ＧＲＰ１～ＧＲＰ８のみが示されているが、図２に示すように複数列（たとえば３列）のガードリング用導電層が形成されていてもよい。
　半導体基板ＳＢの表面上に、エッチングストッパ用絶縁膜ＥＳおよび層間絶縁膜ＩＩ１が積層されている。これらの絶縁膜ＥＳ、ＩＩ１には、ガードリング用孔ＧＨ１が形成されている。このガードリング用孔ＧＨ１は、平面視において素子形成領域の全周を取り囲むように形成されており、第１の孔部分ＦＨ１と、第２の孔部分ＳＨ１とを有している。第１の孔部分ＦＨ１は半導体基板ＳＢの表面に達するように形成されている。第２の孔部分ＳＨ１は、第１の孔部分ＦＨ１に連通するように第１の孔部分ＦＨ１上に位置し、かつ第１の孔部分ＦＨ１の幅よりも大きな幅を有している。
　第１の孔部分ＦＨ１内にはガードリング用導電層ＧＲＰ１の第１の部分ＦＰ１が形成されており、第２の孔部分ＳＨ１内にはガードリング用導電層ＧＲＰ１の第２の部分ＳＰ１が形成されている。
　層間絶縁膜ＩＩ１上には、絶縁膜ＢＬ１および層間絶縁膜ＩＩ２が積層されている。これらの絶縁膜ＢＬ１、ＩＩ２には、、ガードリング用孔ＧＨ２が形成されている。このガードリング用孔ＧＨ２は、平面視において素子形成領域の全周を取り囲むように形成されており、第１の孔部分ＦＨ２と第２の孔部分ＳＨ２とを有している。第１の孔部分ＦＨ２はガードリング用導電層ＧＲＰ１の表面に達するように形成されている。第２の孔部分ＳＨ２は、第１の孔部分ＦＨ２に連通するように第１の孔部分ＦＨ２上に位置し、かつ第１の孔部分ＦＨ２の幅Ｄ１Ａよりも大きな幅を有している。
　第１の孔部分ＦＨ２内にはガードリング用導電層ＧＲＰ２の第１の部分ＦＰ２が形成されており、第２の孔部分ＳＨ２内にはガードリング用導電層ＧＲＰ２の第２の部分ＳＰ２が形成されている。これによりガードリング用導電層ＧＲＰ２はガードリング用導電層ＧＲＰ１に接続されている。
　絶縁膜ＢＬ１、ＩＩ２、ガードリング用孔ＧＨ２（ＦＨ２、ＳＨ２）、ガードリング用導電層ＧＲＰ２（ＦＰ２、ＳＰ２）と同様にして、絶縁膜ＢＬ２～ＢＬ７、ＩＩ３～ＩＩ８、ガードリング用孔ＧＨ３～ＧＨ８（ＦＨ３～ＦＨ８、ＳＨ３～ＳＨ８）、ガードリング用導電層ＧＲＰ３～ＧＲＰ８（ＦＰ３～ＦＰ８、ＳＰ３～ＳＰ８）が形成されている。互いに上下方向に積層された複数のガードリング用導電層ＧＲＰ３～ＧＲＰ１によりガードリング積層体が構成されている。
　上記の層間絶縁膜ＩＩ８上には、絶縁膜ＢＬ８および層間絶縁膜ＩＩ９が積層されている。これらの絶縁膜ＢＬ８、ＩＩ９には、ガードリング用孔ＧＨ９が形成されており、このガードリング用孔ＧＨ９内にはプラグ導電層ＰＬが形成されている。層間絶縁膜ＩＩ９上に形成された最上層導電層ＴＣＬはこのプラグ導電層ＰＬを介在してガードリング用導電層ＧＲＰ８に電気的に接続されている。
　このようにして複数のガードリング用導電層ＧＲＰ１～ＧＲＰ８および最上層導電層ＴＣＬを含むガードリングＧＲが構成されている。
　図３および図４を参照して、素子形成領域（図３）とガードリング領域（図４）とで同じ符号を付された層間絶縁膜ＩＩ１～ＩＩ９同士は同じ層からなっている。また素子形成領域（図３）とガードリング領域（図４）とで同じ符号を付された絶縁膜ＥＳ、ＢＬ１～ＢＬ８同士は同じ層からなっている。また素子形成領域（図３）とガードリング領域（図４）とで同じ層間絶縁膜内に形成された配線用導電層とガードリング用導電層とは同じ導電層から互いに分離して形成されたものである。
　本実施の形態においては、素子形成領域（図３）とガードリング領域（図４）とで同じ層間絶縁膜ＩＩ３～ＩＩ６内に形成された配線用導電層ＣＬ２～ＣＬ５とガードリング用導電層ＧＲＰ３～ＧＲＰ６との比較において、ガードリング用導電層ＧＲＰ３～ＧＲＰ６の幅の最小寸法Ｄ２Ａ～Ｄ５Ａの各々は配線用導電層ＣＬ２～ＣＬ５の幅の最小寸法Ｄ２Ｂ～Ｄ５Ｂの各々よりも大きい。
　ここでガードリング用導電層ＧＲＰ３～ＧＲＰ６の幅とは、ガードリングＧＲが延在する方向に直交する断面における幅である。同様に、配線用導電層ＣＬ２～ＣＬ５の幅とは、配線用導電層ＣＬ２～ＣＬ５の各々が延在する方向に直交する断面における幅である。
　具体的には、ガードリング用導電層ＧＲＰ３の幅の最小寸法Ｄ２Ａは配線用導電層ＣＬ２の幅の最小寸法Ｄ２Ｂよりも大きい。ガードリング用導電層ＧＲＰ４の幅の最小寸法Ｄ３Ａは配線用導電層ＣＬ３の幅の最小寸法Ｄ３Ｂよりも大きい。ガードリング用導電層ＧＲＰ５の幅の最小寸法Ｄ４Ａは配線用導電層ＣＬ４の幅の最小寸法Ｄ４Ｂよりも大きい。ガードリング用導電層ＧＲＰ６の幅の最小寸法Ｄ５Ａは配線用導電層ＣＬ５の幅の最小寸法Ｄ５Ｂよりも大きい。
　より具体的には、配線用導電層ＣＬ２～ＣＬ５の幅の最小寸法Ｄ２Ｂ～Ｄ５Ｂの各々はたとえば９０ｎｍである。これに対して、ガードリング用導電層ＧＲＰ３の幅の最小寸法Ｄ２Ａはたとえば１１０ｎｍである。またガードリング用導電層ＧＲＰ４の幅の最小寸法Ｄ３Ａはたとえば１３０ｎｍである。またガードリング用導電層ＧＲＰ５の幅の最小寸法Ｄ４Ａはたとえば１５０ｎｍである。またガードリング用導電層ＧＲＰ６の幅の最小寸法Ｄ５Ａはたとえば１７０ｎｍである。
　また本実施の形態においては、複数層のガードリング用導電層ＧＲＰ２～ＧＲＰ６の各々の幅の最小寸法は、上層側のガードリング用導電層ほど大きくなっている。
　具体的には、ガードリング用導電層ＧＲＰ３の幅の最小寸法Ｄ２Ａはガードリング用導電層ＧＲＰ２の幅の最小寸法Ｄ１Ａよりも大きい。またガードリング用導電層ＧＲＰ４の幅の最小寸法Ｄ３Ａはガードリング用導電層ＧＲＰ３の幅の最小寸法Ｄ２Ａよりも大きい。またガードリング用導電層ＧＲＰ５の幅の最小寸法Ｄ４Ａはガードリング用導電層ＧＲＰ４の幅の最小寸法Ｄ３Ａよりも大きい。またガードリング用導電層ＧＲＰ６の幅の最小寸法Ｄ５Ａはガードリング用導電層ＧＲＰ５の幅の最小寸法Ｄ４Ａよりも大きい。
　より具体的には、ガードリング用導電層ＧＲＰ２、ＧＲＰ３、ＧＲＰ４、ＧＲＰ５、ＧＲＰ６の幅の最小寸法Ｄ１Ａ、Ｄ２Ａ、Ｄ３Ａ、Ｄ４Ａ、Ｄ５Ａのそれぞれは、たとえば９０ｎｍ、１１０ｎｍ、１３０ｎｍ、１５０ｎｍ、１７０ｎｍである。なおガードリング用導電層ＧＲＰ３～ＧＲＰ６の各々の幅の最小寸法Ｄ１Ａ～Ｄ５Ａは１００ｎｍ～１０００ｎｍの範囲内であればよい。
　なお複数のガードリング用導電層ＧＲＰ２～ＧＲＰ６の各々の幅は互いに同じであってもよい。
　またガードリング用導電層ＧＲＰ２～ＧＲＰ６の第１の孔部分ＦＨ２～ＦＨ６内を埋め込む第１の部分ＦＰ２～ＦＰ６の各々は、図７にて第１の部分ＦＰ６を例に挙げて示すように通常、断面形状において下側ほど寸法が小さくなるテーパー形状を有している。この場合、上記においてガードリング用導電層ＧＲＰ２～ＧＲＰ６の幅の最小寸法Ｄ１Ａ～Ｄ５Ａは第１の部分ＦＰ２～ＦＰ６の最下端の幅となる。
　また本実施の形態においては、複数層のガードリング用導電層ＧＲＰ２～ＧＲＰ６の各々の幅の最小寸法Ｄ１Ａ～Ｄ５Ａは、各ガードリング用導電層ＧＲＰ２～ＧＲＰ６の形成の際のフォトマスクの重ね合わせずれ量よりも大きい。
　具体的には、複数層のガードリング用導電層ＧＲＰ２～ＧＲＰ６の各々の幅の最小寸法Ｄ１Ａ～Ｄ５Ａは、各ガードリング用導電層ＧＲＰ２～ＧＲＰ６の形成の際のフォトマスクの重ね合わせずれ量の１．２倍以上１０倍以下であることが好ましい。
　より具体的には、ガードリング用導電層ＧＲＰ３のフォトマスクの重ね合わせずれ量がたとえば１００ｎｍであり、ガードリング用導電層ＧＲＰ３の幅の最小寸法Ｄ２Ａはたとえば１１０ｎｍである。またガードリング用導電層ＧＲＰ４のフォトマスクの重ね合わせずれ量がたとえば１２０ｎｍであり、ガードリング用導電層ＧＲＰ４の幅の最小寸法Ｄ３Ａはたとえば１３０ｎｍである。またガードリング用導電層ＧＲＰ５のフォトマスクの重ね合わせずれ量がたとえば１４０ｎｍであり、ガードリング用導電層ＧＲＰ５の幅の最小寸法Ｄ４Ａはたとえば１５０ｎｍである。またガードリング用導電層ＧＲＰ６のフォトマスクの重ね合わせずれ量がたとえば１６０ｎｍであり、ガードリング用導電層ＧＲＰ６の幅の最小寸法Ｄ５Ａはたとえば１７０ｎｍである。なおフォトマスクの重ね合わせずれ量は通常、上層側ほど大きくなる。
　図５を参照して、本実施の形態において各ガードリング用導電層ＧＲＰ（ＧＲＰ２～ＧＲＰ６）は、分割露光により形成される。このため第１のフォトマスクを用いた露光により形成されるガードリング用導電層ＧＲＰの第１のパターン部分ＧＲＬ（図中左側の部分）と、第２のフォトマスクを用いた露光により形成されるガードリング用導電層ＧＲＰの第２のパターン部分ＧＲＲ（図中右側の部分）との間で位置ずれが生じる場合がある。
　上記の位置ずれが生じた場合でも、本実施の形態によれば第１のパターン部分ＧＲＬと第２のパターン部分ＧＲＲとの接続は維持される。ただし、第１のパターン部分ＧＲＬと第２のパターン部分ＧＲＲとの境界部（領域Ｒ）に段差ＳＴが生じる場合がある。この段差ＳＴの存在により、本実施の形態の半導体装置が分割露光により形成されていることを認識することができる。
　図６（Ａ）に示すように、フォトマスクの重ね合わせずれにより、第１のパターン部分ＧＲＬにおいては、互いに積層して形成されるガードリング用導電層ＧＲＰ１～ＧＲＰ６の各々は互いにずれて（図中左右方向にずれて）形成される。また図６（Ｂ）に示すように、第１のパターン部分ＧＲＲにおいても、フォトマスクの重ね合わせずれにより、互いに積層して形成されるガードリング用導電層ＧＲＰ１～ＧＲＰ６の各々は互いにずれて（図中左右方向にずれて）形成される。
　しかし本実施の形態においては、上記のようにガードリング用導電層ＧＲＰ１～ＧＲＰ６の幅が構成されているため、図６（Ｃ）に示すように、第１のパターン部分ＧＲＬにおけるガードリング導電層ＧＰＲ１～ＧＰＲ６の各々と、第２のパターン部分ＧＲＲにおけるガードリング導電層ＧＰＲ１～ＧＰＲ６の各々とは互いに接続されており、双方の間に隙間は生じていない。
　次に、分割露光について図８および図９を用いて説明する。
　図８を参照して、分割露光においては、まず第１のフォトマスクを用いて１つの半導体チップ領域ＣＨＲの一部の領域ＥＸ１（図８中１点鎖線で囲んだ領域）のみが露光される。
　図９を参照して、この後、第２のフォトマスクを用いて１つの半導体チップ領域ＣＨＲの残りの領域ＥＸ２（図９中２点鎖線で囲んだ領域）が露光される。この複数回の露光により１つの半導体チップ領域ＣＨＲの全体が露光され、露光領域ＥＸ１の露光パターンと露光領域ＥＸ２の露光パターンとが互いに繋がる。
　この後、上記の露光を施されたフォトレジスト（図示せず）が現像されることによりレジストパターンが形成される。なお上記においてはたとえば２回の露光により１つの半導体チップ領域ＣＨＲの全体が露光される場合について説明したが、３回以上の露光により１つの半導体チップ領域ＣＨＲの全体が露光されてもよい。
　次に、上記の分割露光を用いて層間絶縁膜ＩＩ２内に配線用導電層ＣＬ１とガードリング用導電層ＧＲＰ２とを形成する方法について図１０～図２２を用いて説明する。
　図１０（Ａ）～図２２（Ａ）は図８および図９に示す第１のフォトマスクによって露光される素子形成領域内の一部の断面を示している。また図１０（Ｂ）～図２２（Ｂ）は図８および図９に示す第１のフォトマスクによって露光されるガードリング領域内のＸＢ－ＸＢ線に沿う部分の断面に対応する断面を示している。また図１０（Ｃ）～図２２（Ｃ）は図９に示す第２のフォトマスクによって露光されるガードリング領域内のＸＣ－ＸＣ線に沿う部分の断面に対応する断面を示している。
　図１０（Ａ）～（Ｃ）を参照して、まず層間絶縁膜ＩＩ１上に、たとえばＳｉＣＯまたはＳｉＣＮよりなる絶縁膜ＢＬ１と、たとえばLow-k膜よりなる層間絶縁膜ＩＩ２とが順に積層して形成される。この後、層間絶縁膜ＩＩ２上にシリコン酸化膜ＯＸが形成され、そのシリコン酸化膜ＯＸ上にフォトレジストＰＲ１が塗布される。このフォトレジストＰＲ１に、図８に示す第１のフォトマスクを用いた分割露光が行われる。これにより図１０（Ａ）、（Ｂ）のフォトレジストＰＲ１中に示した破線を境として露光された領域と露光されない領域とが生じる。一方、図１０（Ｃ）に示すフォトレジストＰＲ１は第１のフォトマスクを用いた露光を施されない。
　図１１（Ａ）～（Ｃ）を参照して、フォトレジストＰＲ１に、図９に示す第２のフォトマスクを用いた分割露光が行われる。これにより図１１（Ｃ）のフォトレジストＰＲ１中に示した破線を境として露光された領域と露光されない領域とが生じる。この後、フォトレジストＰＲ１が現像される。
　図１２（Ａ）～（Ｃ）を参照して、上記の現像によりフォトレジストＰＲ１はパターニングされてレジストパターンＰＲ１が形成される。このレジストパターンＰＲ１をマスクとして下側のシリコン酸化膜ＯＸと層間絶縁膜ＩＩ２とに異方性エッチングが施される。
　図１３（Ａ）～（Ｃ）を参照して、上記のエッチングによりシリコン酸化膜ＯＸと層間絶縁膜ＩＩ２とが選択的に除去されて、絶縁膜ＢＬ１に達する孔ＶＨ１、ＦＨ２が形成される。この際、孔ＦＨ２は、その幅が孔ＶＨ１の幅よりも大きくなるように形成される。この後、レジストパターンＰＲ１がたとえばアッシングなどにより除去される。
　図１４（Ａ）～（Ｃ）を参照して、上記のレジストパターンＰＲ１の除去によりシリコン酸化膜ＯＸの表面が露出する。
　図１５（Ａ）～（Ｃ）を参照して、孔ＶＨ１、ＦＨ２の各々がフォトレジストＰＲ２で埋め込まれる。この後、シリコン酸化膜ＯＸ上にフォトレジストＰＲ３が塗布される。このフォトレジストＰＲ３に、図８に示す第１のフォトマスクを用いた分割露光が行われる。これにより図１５（Ａ）、（Ｂ）のフォトレジストＰＲ３中に示した破線を境として露光された領域と露光されない領域とが生じる。一方、図１５（Ｃ）に示すフォトレジストＰＲ３は第１のフォトマスクを用いた露光を施されない。
　図１６（Ａ）～（Ｃ）を参照して、フォトレジストＰＲ３に、図９に示す第２のフォトマスクを用いた分割露光が行われる。これにより図１６（Ｃ）のフォトレジストＰＲ３中に示した破線を境として露光された領域と露光されない領域とが生じる。この後、フォトレジストＰＲ３が現像される。
　なお図１５および図１６の工程で用いる第１および第２のフォトマスクは図１０および図１１の工程で用いる第１および第２のフォトマスクとは異なるパターンを有している。
　図１７（Ａ）～（Ｃ）を参照して、上記の現像によりフォトレジストＰＲ３はパターニングされてレジストパターンＰＲ３が形成される。このレジストパターンＰＲ３をマスクとして下側のシリコン酸化膜ＯＸおよび層間絶縁膜ＩＩ２に異方性エッチングが施される。
　図１８（Ａ）～（Ｃ）を参照して、上記のエッチングにより、層間絶縁膜ＩＩ２に溝ＩＴ１、ＳＨ２が形成される。この後、たとえばアッシングなどによりレジストパターンＰＲ２、ＰＲ３が除去される。
　図１９（Ａ）～（Ｃ）を参照して、上記のアッシングによりシリコン酸化膜ＯＸの表面が露出するとともに、孔ＶＨ１、ＦＨ２の各々から絶縁膜ＢＬ１が露出する。
　図２０（Ａ）～（Ｃ）を参照して、シリコン酸化膜ＯＸおよび層間絶縁膜ＩＩ２をマスクとして、孔ＶＨ１、ＦＨ２の各々から露出した絶縁膜ＢＬ１に異方性エッチングが施される。これにより絶縁膜ＢＬ１が選択的に除去されて、配線用導電層ＩＬの表面の一部とガードリング用導電層ＧＲＰ１の第２の部分ＳＰ１の表面の一部とが露出する。また溝ＩＴ１、ＳＨ２が深く形成されて、配線溝ＩＴ１と、ガードリング用孔ＧＨ２の第２の孔部分ＳＨ２とが形成される。この第１の孔部分ＦＨ２と第２の孔部分ＳＨ２とによりガードリング用孔ＧＨ２が構成される。
　図２１（Ａ）～（Ｃ）を参照して、ビアホールＶＨ１および配線溝ＩＴ１と、ガードリング用孔ＧＨ２とを埋め込むようにシリコン酸化膜ＯＸ上に導電層ＣＤＬが形成される。この導電層ＣＤＬの上面に、化学機械研磨（ＣＭＰ：Chemical　Mechanical　Polishing）が施される。この化学機械研磨は、層間絶縁膜ＩＩ２の表面が露出するまで行われる。
　図２２（Ａ）～（Ｃ）を参照して、上記の化学機械研磨によりビアホールＶＨ１および配線溝ＩＴ１内に埋め込まれた配線用導電層ＣＬ１と、ガードリング用孔ＧＨ２内に埋め込まれたガードリング用導電層ＧＲＰ２とが形成される。
　この後、図１０～図２２の工程と同様の工程を繰り返すことにより、図３に示す多層配線構造と、図４に示すガードリングＧＲとが形成される。
　次に、本実施の形態の作用効果について図２３および図２４に示す比較例と対比して説明する。
　図３および図４を参照して、ガードリング用導電層ＧＲＰ２～ＧＲＰ６の各々の幅の最小寸法Ｄ１Ａ～Ｄ５Ａと配線用導電層ＣＬ２～ＣＬ５の各々の幅の最小寸法Ｄ１Ｂ～Ｄ５Ｂとを同じ寸法にしたものを比較例とする。つまりこの比較例においては、Ｄ１Ａ＝Ｄ２Ａ＝Ｄ３Ａ＝Ｄ４Ａ＝Ｄ５Ａ＝Ｄ１Ｂ＝Ｄ２Ｂ＝Ｄ３Ｂ＝Ｄ４Ｂ＝Ｄ５Ｂの関係が成り立っている。
　通常、高集積化の観点から素子形成領域内においては各部の寸法を小さくする必要がある。このため上記の比較例においては、配線用導電層ＣＬ２～ＣＬ５の各々の幅の最小寸法Ｄ１Ｂ～Ｄ５Ｂが小さくなると、それに合わせてガードリング用導電層ＧＲＰ２～ＧＲＰ６の各々の幅の最小寸法Ｄ１Ａ～Ｄ５Ａも小さくなる。
　一方、ガードリング用導電層を分割露光により形成する場合、第１のフォトマスクで形成される第１のパターン部分でフォトマスクの重ね合わせ誤差が生じ、また第２のフォトマスクで形成される第２のパターン部分でもフォトマスクの重ね合わせずれが生じる。この重ね合わせ誤差によって、図２３および図２４に示すようにガードリング用導電層の第１のパターン部分と第２のパターン部分とがつながらず、双方の間に隙間が生じる場合が生じ得る。このような隙間が生じると、図２３（Ａ）、（Ｂ）にて矢印で示す経路でその隙間を通じてガードリングの外周側から内周側の素子形成領域に水分（湿気）が侵入して素子の信頼性が低下する。
　これに対して本実施の形態においては、ガードリング用導電層ＧＲＰ３～ＧＲＰ６の幅の最小寸法Ｄ２Ａ～Ｄ５Ａの各々は、そのガードリング用導電層と同じ層間絶縁膜内に形成された配線用導電層ＣＬ２～ＣＬ５の幅の最小寸法Ｄ２Ｂ～Ｄ５Ｂの各々よりも大きい。このため、分割露光におけるマスクの重ね合わせ誤差によって図５（Ａ）、（Ｂ）に示すようにガードリング用導電層ＧＲＰの第１のパターン部分ＧＲＬと第２のパターン部分ＧＲＲが互いにずれても、その第１のパターン部分ＧＲＬと第２のパターン部分ＧＲＲとが離れることを抑制することができる。つまり、第１のパターン部分ＧＲＬと第２のパターン部分ＧＲＲとの間に隙間が生じることが抑制される。よって、その隙間を通じてガードリングの外周側から内周側へ水分が侵入することが抑制され、素子の信頼性が向上する。
　また本実施の形態においては、複数層のガードリング用導電層ＧＲＰ２～ＧＲＰ６の各々の幅の最小寸法Ｄ１Ａ～Ｄ５Ａは、各ガードリング用導電層ＧＲＰ２～ＧＲＰ６の形成の際のフォトマスクの重ね合わせずれ量の１．２倍以上１０倍以下であることが好ましい。１．２倍以上とすることで、図５に示すようにガードリング用導電層ＧＲＰの第１のパターン部分ＧＲＬと第２のパターン部分ＧＲＲとの間に隙間が生じることを確実に防止することができる。また１０倍を超えると、図４に示すようにガードリング用孔ＧＨ３～ＧＨ６の第１の部分ＦＨ３～ＦＨ６の寸法Ｄ２Ａ～Ｄ５Ａが大きくなりすぎて、その第１の部分ＦＨ３～ＦＨ６を導電層で埋め込むことが難しくなる。
　また通常、半導体装置の積層構造においては上層ほどフォトマスクの重ね合わせずれ量が大きくなる。このため、分割露光でガードリング用導電層を形成する場合、上層のガードリング用導電層ほど、分割露光で形成される第１のパターン部分と第２のパターン部分とのずれ量が大きくなり、双方のパターン部分の間に隙間が生じやすくなる。
　これに対して本実施の形態においては、図４に示すように複数層のガードリング用導電層ＧＲＰ２～ＧＲＰ６の各々の幅の最小寸法Ｄ１Ａ～Ｄ５Ａは、上層側のガードリング用導電層ほど大きくなっている。このため、上記のように上層ほどマスクの重ね合わせずれが大きくなったとしても、その上層のガードリング用導電層において分割露光で形成される第１のパターン部分と第２のパターン部分との間に隙間が生じることを抑制することができる。
　上記においては図４に示すようにガードリング用導電層ＧＲＰ２～ＧＲＰ６の各々が第１の部分ＦＰ２～ＦＰ６と第２の部分ＳＰ２～ＳＰ６とを有し、その幅が層間絶縁膜ＩＩ２～ＩＩ６の厚み方向に不連続に変化する（側壁に段差がある）場合について説明したが、この断面形状に限定されるものではない。図２５に示すようにガードリング用導電層ＧＲＰ２～ＧＲＰ６の各々の側壁が直線状に延びることにより、ガードリング用導電層ＧＲＰ２～ＧＲＰ６の各々の幅が層間絶縁膜ＩＩ２～ＩＩ６の厚み方向に連続的に変化していてもよい。つまりガードリング用孔ＧＨ２～ＧＨ６の各々の壁面は、層間絶縁膜ＩＩ２～ＩＩ６の厚み方向に直線状に延びて層間絶縁膜ＩＩ２～ＩＩ６を貫通していてもよい。
　なお、これ以外の図２５の構成は、上述した図１～図５の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
　（実施の形態２）
　ガードリング用導電層を分割露光で形成した場合の各露光で形成されるパターン間に隙間が生じることを抑制するために、ガードリング用導電層の平面形状が交差形状を有していてもよい。以下、交差形状を有するガードリング用導電層を実施の形態２として説明する。
　図２６および図２７を参照して、本実施の形態のガードリング用導電層ＧＲＰ（たとえば図４に示すガードリング用導電層ＧＲＰ２～ＧＲＰ６）は、分割露光により形成されている。このため、このガードリング用導電層ＧＲＰは、第１のフォトマスクを用いた露光により形成されるガードリング用導電層の第１のパターン部分ＧＲＬ（図中左側の部分）と、第２のフォトマスクを用いた露光により形成されるガードリング用導電層の第２のパターン部分ＧＲＲ（図中右側の部分）とを有している。
　第１のパターン部分ＧＲＬは、枠部ＧＲＬ１と、折り曲げ部ＧＲＬ２とを有している。枠部ＧＲＬ１は、平面視において素子形成領域の周囲（矩形の素子形成領域のたとえば３辺の周囲）を取り囲んでいる。折り曲げ部ＧＲＬ２は、その枠部ＧＲＬ１の両端の各々に接続され、かつ枠部ＧＲＬ１に対して折り曲げられた部分である。折り曲げ部ＧＲＬ２は枠部ＧＲＬ１に対してたとえば直角に折り曲がるように接続されている。
　第２のパターン部分ＧＲＲは、第１のパターン部分ＧＲＬと同様に、枠部ＧＲＲ１と、折り曲げ部ＧＲＲ２とを有している。枠部ＧＲＲ１は、平面視において素子形成領域の周囲（矩形の素子形成領域のたとえば３辺の周囲）を取り囲んでいる。折り曲げ部ＧＲＲ２は、その枠部ＧＲＲ１の両端の各々に接続され、かつ枠部ＧＲＲ１に対して折り曲げられた部分である。折り曲げ部ＧＲＲ２は枠部ＧＲＲ１に対してたとえば直角に折り曲がるように接続されている。また平面視における枠部ＧＲＬ１の幅ｗ１ａと折り曲げ部ＧＲＬ２の幅ｗ１ｂとはたとえば同じである。
　上記の第１のパターン部分ＧＲＬの折り曲げ部ＧＲＬ２と第２のパターン部分ＧＲＲの枠部ＧＲＲ１とが交差形状を構成している。ここでの交差形状とは、折り曲げ部ＧＲＬ２と枠部ＧＲＲ１とが平面視において十字状（互いに直交して交差する形状）もしくはＸ字状（互いに斜めに交差する形状）を構成することを意味している。平面視における折り曲げ部ＧＲＬ２と枠部ＧＲＲ１との交差角度はたとえば９０°であるが、０°より大きく１８０°未満であればよい。また平面視における枠部ＧＲＲ１の幅ｗ２ａと折り曲げ部ＧＲＲ２の幅ｗ２ｂとはたとえば同じであるが、異なっていてもよい。
　また第２のパターン部分ＧＲＲの折り曲げ部ＧＲＲ２と第１のパターン部分ＧＲＬの枠部ＧＲＬ１とが交差形状を構成している。折り曲げ部ＧＲＲ２と枠部ＧＲＬ１との交差形状の意味および交差角度は、折り曲げ部ＧＲＬ２と枠部ＧＲＲ１とのそれと同様である。
　またガードリング用導電層ＧＲＰの断面形状が図４のガードリング用導電層ＧＲＰ２～ＧＲＰ６に示すように幅の狭い第１の部分ＦＰ２～ＦＰ６と幅の広い第２の部分ＳＰ２～ＳＰ６とを有する場合、第１の部分ＦＰ２～ＦＰ６および第２の部分ＳＰ２～ＳＰ６の双方が枠部ＧＲＬ１、ＧＲＲ１と折り曲げ部ＧＲＬ２、ＧＲＲ２とを有している。
　なお上記以外の本実施の形態の構成は、上述した実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。
　また本実施の形態における交差形状と、実施の形態１に記載のガードリング用導電層の幅（素子形成領域内の配線用導電層の幅より大きい幅など）とが組み合わされてもよい。
　本実施の形態においては、図２７に示すようにガードリング用導電層の第１のパターン部分ＧＲＬと第２のパターン部分ＧＲＲとが互いに交差する形状を有している。このため、分割露光して第１のパターン部分と第２のパターン部分との間に隙間が生じることを抑制することができる。
　上記のように枠部ＧＲＬ１（またはＧＲＲ１）と折り曲げ部ＧＲＬ２（またはＧＲＲ２）とが互いに同じ幅を有し、かつ互いに直交する構成としては、たとえば図２８～図３０に示すような形状が採用されてもよい。
　また図３１～図３４に示すように、枠部ＧＲＬ１（またはＧＲＲ１）と折り曲げ部ＧＲＬ２（またはＧＲＲ２）とが互いに同じ幅を有し、かつ互いに鋭角の角度θ１をなしていてもよい。
　また図３５～図３８に示すように、枠部ＧＲＬ１（またはＧＲＲ１）と折り曲げ部ＧＲＬ２（またはＧＲＲ２）とが互いに同じ幅を有し、かつ互いに鈍角の角度θ１をなしていてもよい。
　また図３９～図４２に示すように、枠部ＧＲＬ１（またはＧＲＲ１）と折り曲げ部ＧＲＬ２（またはＧＲＲ２）とが互いに異なる幅を有し、かつ互いに直交していてもよい。図３９～図４２の構成においては、折り曲げ部ＧＲＬ２（またはＧＲＲ２）の幅（ｗ１ｂ（またはｗ２ｂ）：図３９）が枠部ＧＲＬ１（またはＧＲＲ１）の幅（ｗ１ａ（またはｗ２ａ）：図３９）よりも大きい場合を示している。しかし、折り曲げ部ＧＲＬ２（またはＧＲＲ２）の幅（ｗ１ｂ（またはｗ２ｂ））は枠部ＧＲＬ１（またはＧＲＲ１）の幅（ｗ１ａ（またはｗ２ａ））よりも小さくてもよい。
　また図３１～図４８の構成においても、枠部ＧＲＬ１（またはＧＲＲ１）と折り曲げ部ＧＲＬ２（またはＧＲＲ２）とが互いに異なる幅を有していてもよい。
　またガードリング用導電層の第１のパターン部分ＧＲＬと第２のパターン部分ＧＲＲとが互いに交差する形状を有していれば、折り曲げ部ＧＲＬ２（またはＧＲＲ２）は図４３に示すようにジグザグ形状を有していてもよく、また図４４に示すような格子形状を有していてもよい。
　また上記においてはガードリング用導電層の第１のパターン部分ＧＲＬと第２のパターン部分ＧＲＲとの双方が折り曲げ部ＧＲＬ２、ＧＲＲ２を有する場合について説明したが、図４５および図４６に示すように折り曲げ部を有していなくてもよい。
　図４５および図４６を参照して、この構成においては、第１のパターン部分ＧＲＬは、素子形成領域の矩形の平面形状の一辺に沿う部分ＧＲＬａと、この部分ＧＲＬａの両端の各々に対して鈍角または鋭角の角度θ２をなして接続された２つの傾斜部ＧＲＬｂとを有している。また第２のパターン部分ＧＲＲは、素子形成領域の矩形の平面形状の一辺に沿う部分ＧＲＲａと、この部分ＧＲＲａの両端の各々に対して鈍角または鋭角の角度θ２をなして接続された２つの傾斜部ＧＲＲｂとを有している。そして第１のパターン部分ＧＲＬの傾斜部ＧＲＬｂと第２のパターン部分ＧＲＲの傾斜部ＧＲＲｂとが互いに交差している。
　なお本実施の形態の半導体装置は、たとえば３５ｍｍフルサイズセンサであってもよい。また本実施の形態の半導体装置は、たとえば３５ｍｍフルサイズセンサの画素部分だけであってもよく、また３５ｍｍフルサイズセンサの制御回路部分だけであってもよい。画素部分だけの場合、その半導体チップには、たとえば画素ＰＸと、タイミング発生回路ＴＧと、画素ドライバＶＳＣＡＮと、ゲイン可変アンプＰＧＡとが含まれる。また制御回路部分だけの場合、その半導体チップには、たとえばアナログ－デジタル変換回路ＡＤＣと、同期信号付加回路ＢＲＩＤＧＥと、出力ドライバＬＶＤＳとが含まれる。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＤＣ　デジタル変換回路、ＢＬ１　絶縁膜、ＢＭ　バリアメタル層、ＢＰ　バンプ電極、ＢＲＩＤＧＥ　同期信号付加回路、ＣＤＬ，ＣＬ，ＣＬ１～ＣＬ７，ＤＣＬ　導電層、ＣＨ　コンタクトホール、ＣＨＲ　半導体チップ領域、ＣＬ１～ＣＬ７，ＩＬ　配線用導電層、ＥＳ　エッチングストッパ用絶縁膜、ＥＸ１　露光領域、ＦＨ１，ＦＨ２　第１の孔部分、ＦＰ１～ＦＰ６　第１の部分、ＧＥ　ゲート電極、ＧＨ１～ＧＨ８　ガードリング用孔、ＧＩ　ゲート絶縁層、ＧＲＰ１，ＧＲＰ２　ガードリング用導電層、ＧＲ　ガードリング、ＧＲＬ　第１のパターン部分、ＧＲＬ１，ＧＲＲ１　枠部、ＧＲＬａ，ＧＲＲａ，ＩＬ１，ＰＬ１　部分、ＧＲＬｂ，ＧＲＲｂ　傾斜部、ＧＲＲ　第２のパターン部分、ＩＩ，ＩＩ１～ＩＩ９　層間絶縁膜、ＩＮＬ　多層配線構造、ＩＲ　素子分離構造、ＩＴ，ＩＴ１～ＩＴ７　配線溝、ＬＶＤＳ　出力ドライバ、ＯＰ１，ＯＰ２，ＯＰ３　開口部、ＯＸ　シリコン酸化膜、ＰＡＬ　パッシベーション膜、ＰＧＡ　ゲイン可変アンプ、ＰＬ　プラグ導電層、ＰＯ１　第１の感光性有機絶縁膜、ＰＯ２　第２の感光性有機絶縁膜、ＰＲ１～ＰＲ３　フォトレジスト、ＰＸ　画素（画素領域）、ＲＩＬ　再配線層、ＳＢ　半導体基板、ＳＤ　ドレイン領域、ＳＣ　半導体チップ、ＳＨ１，ＳＨ２　第２の孔部分、ＳＰ１～ＳＰ６　第２の部分、ＳＳ　シランスリット、ＳＴ　段差、ＴＣＬ　最上層導電層、ＴＧ　タイミング発生回路、ＴＲＡ　トランジスタ、ＶＨ１　ビアホール、ＶＳＣＡＮ　画素ドライバ。

Claims (9)

  1. 　１つのチップ領域内に素子形成領域と、平面視において前記素子形成領域の周囲を取り囲むガードリング領域とを有し、かつ前記１つのチップ領域が分割露光により形成された半導体装置（ＳＣ）であって、
    　前記素子形成領域に形成されたビアホール（ＶＨ２～ＶＨ５）と前記ビアホール（ＶＨ２～ＶＨ５）上にて前記ビアホール（ＶＨ２～ＶＨ５）に連通する配線溝（ＩＴ２～ＩＴ５）とを有し、かつ前記ガードリング領域において前記素子形成領域を取り囲むように延在するガードリング用孔（ＧＨ３～ＧＨ６）を有する層間絶縁膜（ＩＩ３～ＩＩ６）と、
    　前記ビアホール（ＶＨ２～ＶＨ５）および前記配線溝（ＩＴ２～ＩＴ５）内に形成された部分を有する配線用導電層（ＣＬ２～ＣＬ５）と、
    　前記ガードリング用孔（ＧＨ３～ＧＨ６）内に形成された部分を有するガードリング用導電層（ＧＲＰ３～ＧＲＰ６）とを備え、
    　前記ガードリング用導電層（ＧＲＰ３～ＧＲＰ６）の幅の最小寸法（Ｄ２Ａ～Ｄ５Ａ）は、前記ビアホール（ＶＨ２～ＶＨ５）内における前記配線用導電層（ＣＬ２～ＣＬ５）の幅の最小寸法（Ｄ２Ｂ～Ｄ５Ｂ）よりも大きい、半導体装置。
  2. 　前記ガードリング領域には、複数の前記ガードリング用導電層（ＧＲＰ３～ＧＲＰ６）を上下に互いに積層した構成を有するガードリング積層体が形成されており、
    　前記ガードリング積層体の複数の前記ガードリング用導電層（ＧＲＰ３～ＧＲＰ６）の各々の幅の最小寸法（Ｄ１Ａ～Ｄ５Ａ）は、上層側の前記ガードリング用導電層（ＧＲＰ３～ＧＲＰ６）ほど大きくなっている、請求項１に記載の半導体装置。
  3. 　前記ガードリング用孔（ＧＨ３～ＧＨ６）は、第１の孔部（ＦＨ３～ＦＨ６）と、第２の孔部（ＳＨ３～ＳＨ６）とを有し、
    　前記第２の孔部（ＳＨ３～ＳＨ６）は、前記第１の孔部（ＦＨ３～ＦＨ６）上にて前記第１の孔部（ＦＨ３～ＦＨ６）に連通し、かつ前記第１の孔部（ＦＨ３～ＦＨ６）の幅よりも大きな幅を有し、
    　前記第１の孔部（ＦＨ３～ＦＨ６）内における前記ガードリング用導電層（ＧＲＰ３～ＧＲＰ６）の幅の最小寸法（Ｄ２Ａ～Ｄ５Ａ）が、前記ビアホール（ＶＨ２～ＶＨ５）内における前記配線用導電層（ＣＬ２～ＣＬ５）の幅の最小寸法（Ｄ２Ｂ～Ｄ５Ｂ）よりも大きい、請求項１に記載の半導体装置。
  4. 　前記ガードリング用孔（ＧＨ３～ＧＨ６）の壁面は、前記ガードリング用孔（ＧＨ３～ＧＨ６）の延在方向に交差する断面において直線状に延びて前記層間絶縁膜（ＩＩ３～ＩＩ６）を貫通している、請求項１に記載の半導体装置。
  5. 　素子形成領域と、前記素子形成領域の周囲を取り囲むガードリング領域とを１つのチップ領域に有し、前記１つのチップ領域が分割露光により形成された半導体装置（ＳＣ）であって、
    　前記ガードリング領域において前記素子形成領域を取り囲むように延在するガードリング用孔（ＧＨ３～ＧＨ６）を有する層間絶縁膜（ＩＩ３～ＩＩ６）と、
    　前記ガードリング用孔（ＧＨ３～ＧＨ６）内を埋め込むガードリング用導電層（ＧＲＰ，ＧＲＰ３～ＧＲＰ６）とを備え、
    　前記ガードリング用導電層（ＧＲＰ，ＧＲＰ３～ＧＲＰ６）は、平面視において互いに異なる方向に延びる第１および第２の部分（ＧＲＬ１，ＧＲＬ２，ＧＲＲ１，ＧＲＲ２）を有し、前記第１および第２の部分（ＧＲＬ１，ＧＲＬ２，ＧＲＲ１，ＧＲＲ２）が互いに交差する形状を有している、半導体装置。
  6. 　平面視における前記第１および第２の部分（ＧＲＬ１，ＧＲＬ２，ＧＲＲ１，ＧＲＲ２）の交差角度は０°より大きく１８０°未満である、請求項５に記載の半導体装置。
  7. 　前記第１および第２の部分（ＧＲＬ１，ＧＲＬ２，ＧＲＲ１，ＧＲＲ２）の線幅（ｗ１ａ、ｗ１ｂ，ｗ２ａ，ｗ２ｂ）が同じであり、前記第１および第２の部分（ＧＲＬ１，ＧＲＬ２，ＧＲＲ１，ＧＲＲ２）が互いに直交している、請求項６に記載の半導体装置。
  8. 　前記第１および第２の部分（ＧＲＬ１，ＧＲＬ２，ＧＲＲ１，ＧＲＲ２）の線幅（ｗ１ａ、ｗ１ｂ，ｗ２ａ，ｗ２ｂ）が互いに異なっており、前記第１および第２の部分（ＧＲＬ１，ＧＲＬ２，ＧＲＲ１，ＧＲＲ２）が互いに直交している、請求項６に記載の半導体装置。
  9. 　前記第１および第２の部分（ＧＲＬ１，ＧＲＬ２，ＧＲＲ１，ＧＲＲ２）が互いに斜めに交差している、請求項６に記載の半導体装置。
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