WO2014097425A1 - 半導体装置 - Google Patents

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WO2014097425A1
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pad
wiring
coils
semiconductor chip
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慎一 内田
寛和 長瀬
船矢　琢央
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Renesas Electronics Corp
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Definitions

  • the present invention relates to a semiconductor device, and can be suitably used for, for example, a semiconductor device provided with a coil.
  • the photocoupler has a light emitting element such as a light emitting diode and a light receiving element such as a phototransistor, and converts an inputted electric signal into light by the light emitting element, and returns this light to an electric signal by the light receiving element. An electrical signal is transmitted.
  • Patent Document 1 discloses a technique relating to a magnetic coupler element and a magnetically coupled isolator.
  • a photocoupler As a technique for transmitting an electric signal between two circuits having different electric signal potentials, there is a technique using a photocoupler. Since a photocoupler has a light emitting element and a light receiving element, Miniaturization is difficult. In addition, there is a limit to its adoption, such as failure to follow the electrical signal when the frequency of the electrical signal is high.
  • the inductor can be formed by using a microfabrication technique of the semiconductor device, so that the size of the device can be reduced.
  • the characteristics are also good. For this reason, it is desirable to proceed with its development.
  • a semiconductor device has a first coil, a second coil, a third coil, a fourth coil, a first pad, a second pad, and a third pad formed on a semiconductor substrate. Yes.
  • the first coil and the third coil are electrically connected in series between the first pad and the second pad, the third pad is electrically connected between the first coil and the third coil,
  • the two coils and the fourth coil are electrically connected in series.
  • the first coil and the second coil are magnetically coupled, the third coil and the fourth coil are magnetically coupled, and when a current is passed through the second and fourth coils connected in series, The direction of the induced current flowing through the coil and the third coil is opposite between the first coil and the third coil.
  • a semiconductor device includes a first semiconductor chip having a first coil, a second coil, a third coil, a fourth coil, a first pad, a second pad, and a third pad; And a second semiconductor chip having a plurality of fourth pads.
  • the first coil and the third coil are electrically connected in series between the first pad and the second pad, the third pad is electrically connected between the first coil and the third coil, The two coils and the fourth coil are electrically connected in series.
  • the first pad, the second pad, and the third pad of the first semiconductor chip are electrically connected to the plurality of fourth pads of the second semiconductor chip through conductive connecting members, respectively.
  • the first coil and the second coil are magnetically coupled, the third coil and the fourth coil are magnetically coupled, and when a current is passed through the second and fourth coils connected in series, The direction of the induced current flowing through the coil and the third coil is opposite between the first coil and the third coil.
  • the semiconductor device has a first coil and a second coil formed on the semiconductor substrate, and the first coil and the second coil are magnetically coupled to each other.
  • a first wiring extending so as to overlap the first coil in a plan view is formed in a layer different from the coil and the second coil.
  • the first wiring has a slit at a position overlapping the first coil in plan view.
  • the performance of the semiconductor device can be improved.
  • FIG. 6 is a circuit diagram illustrating an example of an electronic device using the semiconductor device of Embodiment 1.
  • FIG. It is explanatory drawing which shows the example of signal transmission.
  • 1 is a cross-sectional view conceptually showing a cross-sectional structure of a semiconductor chip according to a first embodiment.
  • 1 is a cross-sectional view conceptually showing a cross-sectional structure of a semiconductor chip according to a first embodiment.
  • FIG. 3 is a plan view of a main part of the semiconductor chip according to the first embodiment.
  • FIG. 3 is a plan view of a main part of the semiconductor chip according to the first embodiment.
  • FIG. 3 is a plan view of a main part of the semiconductor chip according to the first embodiment.
  • FIG. 3 is a plan view of a main part of the semiconductor chip according to the first embodiment.
  • FIG. 2 is a main-portion cross-sectional view of the semiconductor chip of First Embodiment;
  • FIG. 2 is a main-portion cross-sectional view of the semiconductor chip of First Embodiment;
  • FIG. 2 is a main-portion cross-sectional view of the semiconductor chip of First Embodiment;
  • FIG. 3 is a circuit diagram showing a circuit configuration of a transformer formed in the semiconductor chip of the first embodiment. It is a principal part top view of the semiconductor chip of the 1st examination example. It is a principal part top view of the semiconductor chip of the 1st examination example. It is a principal part top view of the semiconductor chip of the 1st examination example. It is a principal part top view of the semiconductor chip of the 1st modification. It is a principal part top view of the semiconductor chip of the 1st modification.
  • FIG. 3 is a plan view showing the semiconductor package of the first embodiment.
  • FIG. 3 is a cross-sectional view showing the semiconductor package of the first embodiment.
  • FIG. 6 is a plan view of a principal part of a semiconductor chip according to a second embodiment.
  • FIG. 6 is a plan view of a principal part of a semiconductor chip according to a second embodiment.
  • FIG. 6 is a plan view of a principal part of a semiconductor chip according to a second embodiment.
  • FIG. 6 is a plan view of a principal part of a semiconductor chip according to a second embodiment.
  • FIG. 6 is a plan view of a principal part of a semiconductor chip according to a second embodiment.
  • FIG. 6 is a plan view of a principal part of a semiconductor chip according to a second embodiment.
  • FIG. 10 is a main-portion cross-sectional view of the semiconductor chip of the second embodiment.
  • FIG. 6 is a plan view of a principal part of a semiconductor chip according to a second embodiment.
  • FIG. 6 is a plan view of a principal part of a semiconductor chip according to a second embodiment.
  • FIG. 6 is a plan view of a principal part of a semiconductor chip according to a second embodiment.
  • FIG. 10 is a main-portion cross-sectional view of the semiconductor chip of the second embodiment.
  • FIG. 10 is a main-portion cross-sectional view of the semiconductor chip of the second embodiment.
  • FIG. 10 is a main-portion cross-sectional view of the semiconductor chip of the second embodiment.
  • FIG. 10 is a main-portion cross-sectional view of the semiconductor chip of the second embodiment.
  • FIG. 10 is a main-portion cross-sectional view of the semiconductor chip of the second embodiment.
  • FIG. 10 is a main-portion cross-sectional view of the semiconductor chip of the second embodiment.
  • FIG. 10 is a plan view of a principal part of a semiconductor chip according to a third embodiment.
  • FIG. 10 is a plan view of a principal part of a semiconductor chip according to a third embodiment.
  • FIG. 10 is a plan view of a principal part of a semiconductor chip according to a third embodiment.
  • FIG. 10 is a main-portion cross-sectional view of the semiconductor chip of the third embodiment.
  • FIG. 10 is a perspective view of main parts of a semiconductor chip according to a third embodiment. It is a principal part top view which shows the other example of the internal wiring in the semiconductor chip of Embodiment 3.
  • FIG. 10 is a plan view of a principal part of a semiconductor chip according to a third embodiment.
  • hatching may be omitted even in a cross-sectional view for easy understanding of the drawings. Further, even a plan view may be hatched to make the drawing easy to see.
  • FIG. 1 is a circuit diagram illustrating an example of an electronic device (semiconductor device) using a semiconductor device (semiconductor chip) according to an embodiment.
  • a portion surrounded by a dotted line is formed in the semiconductor chip CP1
  • a portion surrounded by a one-dot chain line is formed in the semiconductor chip CP2
  • a portion surrounded by a two-dot chain line is a semiconductor package PKG. Is formed inside.
  • the electronic device shown in FIG. 1 includes a semiconductor package PKG that incorporates semiconductor chips CP1 and CP2.
  • a transmission circuit TX1, a reception circuit RX2, and a control circuit CC are formed in the semiconductor chip CP1, and a reception circuit RX1, a transmission circuit TX2, and a drive circuit DR are formed in the semiconductor chip CP2.
  • the transmission circuit TX1 and the reception circuit RX1 are circuits for transmitting a control signal from the control circuit CC to the drive circuit DR.
  • the transmission circuit TX2 and the reception circuit RX2 are circuits for transmitting a signal from the drive circuit DR to the control circuit CC.
  • the control circuit CC controls or drives the drive circuit DR, and the drive circuit DR drives the load LOD.
  • the semiconductor chips CP1 and CP2 are built in the semiconductor package PKG, and the load LOD is provided outside the semiconductor package PKG.
  • a transformer (transformer, converter, magnetic coupling element, electromagnetic coupling element) TR1 including coils (inductors) CL1a and CL2a magnetically coupled (inductively coupled) is interposed between the transmission circuit TX1 and the reception circuit RX1.
  • a signal can be transmitted from the transmission circuit TX1 to the reception circuit RX1 via the transformer TR1 (that is, via the magnetically coupled coils CL1a and CL2a).
  • the reception circuit RX1 in the semiconductor chip CP2 can receive the signal transmitted by the transmission circuit TX1 in the semiconductor chip CP1.
  • the control circuit CC can transmit a signal (control signal) to the drive circuit DR via the transmission circuit TX1, the transformer TR1, and the reception circuit RX1.
  • the transformer TR1 (coils CL1a, CL2a) is formed in the semiconductor chip CP1. Coil CL1a and coil CL2a can each be regarded as an inductor.
  • the transformer TR1 can also be regarded as a magnetic coupling element.
  • a transformer (transformer, converter, magnetic coupling element, electromagnetic coupling element) TR2 including coils (inductors) CL1b and CL2b that are magnetically coupled (inductively coupled) is interposed between the transmitting circuit TX2 and the receiving circuit RX2.
  • a signal can be transmitted from the transmission circuit TX2 to the reception circuit RX2 via the transformer TR2 (that is, via the magnetically coupled coils CL1b and CL2b).
  • the reception circuit RX2 in the semiconductor chip CP1 can receive the signal transmitted by the transmission circuit TX2 in the semiconductor chip CP2. Therefore, the drive circuit DR can transmit a signal to the control circuit CC via the transmission circuit TX2, the transformer TR2, and the reception circuit RX2.
  • the transformer TR2 (coils CL1b, CL2b) is formed in the semiconductor chip CP2.
  • the coil CL1b and the coil CL2b can also be regarded as inductors.
  • the transformer TR2 can also be regarded as a magnetic coupling element.
  • the transformer TR1 is formed by coils CL1a and CL2a formed in the semiconductor chip CP1, but the coil CL1a and the coil CL2a are not connected by a conductor but are magnetically coupled. For this reason, when a current flows through the coil CL1a, an induced electromotive force is generated in the coil CL2a in accordance with the change in the current, and the induced current flows.
  • the coil CL1a is a primary coil
  • the coil CL2a is a secondary coil.
  • a signal is sent from the transmission circuit TX1 to the coil CL1a (primary coil) of the transformer TR1 to cause a current to flow, and an induced current (or induced induction) generated in the coil CL2a (secondary coil) of the transformer TR1 accordingly.
  • the receiving circuit RX1 By detecting (receiving) the power) by the receiving circuit RX1, the signal corresponding to the signal transmitted by the transmitting circuit TX1 can be received by the receiving circuit RX1.
  • the transformer TR2 is formed by the coils CL1b and CL2b formed in the semiconductor chip CP2, the coil CL1b and the coil CL2b are not connected by a conductor but are magnetically coupled. For this reason, when a current flows through the coil CL1b, an induced electromotive force is generated in the coil CL2b according to the change in the current, and the induced current flows.
  • the coil CL1b is a primary coil
  • the coil CL2b is a secondary coil.
  • a signal is sent from the transmission circuit TX2 to the coil CL1b (primary coil) of the transformer TR2 to cause a current to flow, and the induced current (or induced induction) generated in the coil CL2b (secondary coil) of the transformer TR2 accordingly.
  • the reception circuit RX2 can receive a signal corresponding to the signal transmitted by the transmission circuit TX2.
  • signal transmission / reception is performed between the semiconductor chip CP1 and the semiconductor chip CP2. That is, the signal transmitted by the transmission circuit TX1 is received by the reception circuit RX1, and the signal transmitted by the transmission circuit TX2 is received by the reception circuit RX2, thereby transmitting and receiving signals between the semiconductor chip CP1 and the semiconductor chip CP2. be able to.
  • the transmission of the signal from the transmission circuit TX1 to the reception circuit RX1 includes the transformer TR1 (that is, the magnetically coupled coils CL1a and CL2a), and the transmission of the signal from the transmission circuit TX2 to the reception circuit RX2.
  • Transformer TR2 that is, magnetically coupled coils CL1b and CL2b intervenes.
  • the drive circuit DR can drive the load LOD in accordance with a signal transmitted from the semiconductor chip CP1 to the semiconductor chip CP2 (that is, a signal transmitted from the transmission circuit TX1 to the reception circuit RX1 via the transformer TR1).
  • the load LOD there are various loads depending on the application. For example, a motor or the like can be exemplified.
  • the semiconductor chip CP1 and the semiconductor chip CP2 have different voltage levels (reference potentials).
  • the semiconductor chip CP1 is connected to a low voltage region having a circuit that is operated or driven at a low voltage (for example, several V to several tens V) via a wire BW and a lead LD described later.
  • the semiconductor chip CP2 has a wire BW and a later-described wire in a high voltage region having a circuit (for example, a load LOD or a switch for the load LOD) that is operated or driven at a voltage higher than the low voltage (for example, 100 V or more). It is connected via a lead LD or the like.
  • signal transmission between the semiconductor chips CP1 and CP2 is performed via the transformers TR1 and TR2, it is possible to transmit signals between different voltage circuits.
  • FIG. 1 shows the case where the control circuit CC is built in the semiconductor chip CP1, as another form, the control circuit CC can be built in a semiconductor chip other than the semiconductor chips CP1 and CP2.
  • 1 shows the case where the drive circuit DR is built in the semiconductor chip CP2, the drive circuit DR can be built in a semiconductor chip other than the semiconductor chips CP1 and CP2 as another form.
  • FIG. 2 is an explanatory diagram illustrating an example of signal transmission.
  • the transmission circuit TX1 modulates the square wave signal SG1 input to the transmission circuit TX1 into a differential wave signal SG2, and sends it to the coil CL1a (primary coil) of the transformer TR1.
  • a signal SG3 corresponding to the current flows through the coil CL2a (secondary coil) of the transformer TR1 due to the induced electromotive force.
  • the signal SG3 is amplified by the receiving circuit RX2 and further modulated into a square wave, whereby a square wave signal SG4 is output from the receiving circuit RX2.
  • the signal SG4 corresponding to the signal SG1 input to the transmission circuit TX1 can be output from the reception circuit RX2.
  • a signal is transmitted from the transmission circuit TX1 to the reception circuit RX1.
  • Signal transmission from the transmission circuit TX2 to the reception circuit RX2 can be similarly performed.
  • FIG. 2 an example of signal transmission from the transmission circuit to the reception circuit has been described.
  • the present invention is not limited to this, and various modifications can be made, via magnetically coupled coils (primary coil and secondary coil). Any method that transmits signals can be used.
  • FIG. 3 is a sectional view conceptually showing the sectional structure of the semiconductor chips CP1 and CP2 of the present embodiment.
  • the structure of the semiconductor chip CP1 will be described with reference to FIG.
  • the semiconductor chip can also be regarded as a semiconductor device.
  • a semiconductor element such as MISFET (Metal Insulator Semiconductor Semiconductor Field Semiconductor Effector) is formed on a semiconductor substrate SB1 made of single crystal silicon or the like constituting the semiconductor chip CP1.
  • MISFET Metal Insulator Semiconductor Semiconductor Field Semiconductor Effector
  • SOI Silicon On On Insulator
  • a p-type well PW and an n-type well NW are formed in the semiconductor substrate SB1, and a gate electrode GE1 for an n-channel type MISFET is formed on the p-type well PW via a gate insulating film GI.
  • a gate electrode GE2 for p-channel type MISFET is formed through the gate insulating film GI.
  • the gate insulating film GI is made of, for example, a silicon oxide film
  • the gate electrodes GE1 and GE2 are made of, for example, a polycrystalline silicon film (doped polysilicon film) into which impurities are introduced.
  • An n-type semiconductor region SD1 for source / drain of an n-channel type MISFET is formed in the p-type well PW, and a p-type semiconductor region SD2 for source / drain of the p-channel type MISFET is formed in the n-type well NW. Is formed.
  • An n-channel MISFET is formed by the gate electrode GE1, the gate insulating film GI below the gate electrode GE1, and the n-type semiconductor regions SD1 (source / drain regions) on both sides of the gate electrode GE1.
  • a p-channel MISFET is formed by the gate electrode GE2, the gate insulating film GI below the gate electrode GE2, and the p-type semiconductor region SD2 (source / drain regions) on both sides of the gate electrode GE2.
  • a p-type semiconductor region PR having a higher impurity concentration than the p-type well PW is formed in a part of the upper layer portion (surface layer portion) of the p-type well PW so as to be in contact with the p-type well PW.
  • a predetermined potential for example, a ground potential or a power supply potential
  • an n-type semiconductor region NR having a higher impurity concentration than the n-type well NW is formed in a part of the upper layer portion (surface layer portion) of the n-type well NW so as to be in contact with the n-type well NW.
  • a predetermined potential for example, a ground potential or a power supply potential
  • a resistor element (not shown), a capacitor element (not shown), and the like can be further formed on the semiconductor substrate SB1 as necessary.
  • a multilayer wiring structure is formed by a plurality of interlayer insulating films and a plurality of wiring layers.
  • a plurality of interlayer insulating films are formed on the semiconductor substrate SB1, and plugs V1, wirings M1, M2, M3, M4, M5 and via portions V2, V3, V4 are formed on the plurality of interlayer insulating films.
  • V5 is formed.
  • FIG. 3 for simplification of the drawing, a plurality of interlayer insulating films formed on the semiconductor substrate SB1 are collectively shown as an interlayer insulating film IL without being divided into layers.
  • the wiring M1 is a wiring of the first wiring layer (lowermost wiring layer).
  • the wiring M2 is a wiring of a second wiring layer that is a wiring layer one layer higher than the first wiring layer.
  • the wiring M3 is a wiring of a third wiring layer that is a wiring layer one layer higher than the second wiring layer.
  • the wiring M4 is a wiring of a fourth wiring layer that is a wiring layer one layer higher than the third wiring layer.
  • the wiring M5 is a wiring of a fifth wiring layer that is a wiring layer one layer higher than the fourth wiring layer.
  • the plug V1 is made of a conductor, is formed in the lower layer of the wiring M1, and is electrically connected to the wiring M1 by the upper surface of the plug V1 being in contact with the lower surface of the wiring M1. Further, the bottom of the plug V1 includes various semiconductor regions (for example, an n-type semiconductor region SD1, a p-type semiconductor region SD2, an n-type semiconductor region NR, a p-type semiconductor region PR, etc.) formed on the semiconductor substrate SB1, and a gate electrode. It is connected to GE1, GE2, etc. Thereby, the wiring M1 is electrically connected to various semiconductor regions formed on the semiconductor substrate SB1, the gate electrodes GE1, GE2, and the like through the plug V1.
  • various semiconductor regions for example, an n-type semiconductor region SD1, a p-type semiconductor region SD2, an n-type semiconductor region NR, a p-type semiconductor region PR, etc.
  • the via portion V2 is made of a conductor, is formed between the wiring M2 and the wiring M1, and connects the wiring M2 and the wiring M1.
  • the via portion V2 can also be formed integrally with the wiring M2.
  • the via portion V3 is made of a conductor and is formed between the wiring M3 and the wiring M2, and connects the wiring M3 and the wiring M2.
  • the via part V3 can also be formed integrally with the wiring M3.
  • the via portion V4 is made of a conductor, is formed between the wiring M4 and the wiring M3, and connects the wiring M4 and the wiring M3.
  • the via part V4 can also be formed integrally with the wiring M4.
  • the via portion V5 is made of a conductor and is formed between the wiring M5 and the wiring M4, and connects the wiring M5 and the wiring M4.
  • the via portion V5 can also be formed integrally with the wiring M5.
  • Each of the wirings M1, M2, M3, M4, and M5 is formed by a method of patterning a conductive film formed on the interlayer insulating film or a method of burying a conductive film in a groove formed in the interlayer insulating film (so-called damascene method). Can be formed.
  • FIG. 3 shows a case where the number of wiring layers formed on the semiconductor substrate SB1 is five (a total of five wirings M1, M2, M3, M4, and M5).
  • the number is not limited to five layers and can be variously changed.
  • a primary coil (coil CL1a) and a secondary coil (coil CL2a) of the transformer TR1 are formed on the semiconductor substrate SB1.
  • the coil CL1a and the coil CL2a are not formed in the same layer, but are formed in different layers, and an insulating layer is interposed between the coil CL1a and the coil CL2a.
  • the lower layer side coil CL2a is not formed in contact with the semiconductor substrate SB1, but the coil CL1a is formed on an interlayer insulating film formed on the semiconductor substrate SB1.
  • the coil CL1a and the coil CL2a are each formed by any one of a plurality of wiring layers formed on the semiconductor substrate SB1. That is, the coil CL1a and the coil CL2a are formed in the same layer as any of the wirings M1, M2, M3, M4, and M5. However, the wiring layer in which the coil CL1a is formed and the wiring layer in which the coil CL2a is formed are different wiring layers. Since the coil CL2a is formed above the coil CL1a, the coil CL2a is formed of a wiring layer above the wiring layer on which the coil CL1a is formed.
  • the coil CL2a is formed by the fifth wiring layer (that is, the coil CL2a is formed in the same layer as the wiring M5), and the coil CL1a is formed by the third wiring layer (that is, the same layer as the wiring M3).
  • the coil CL1a may be a lower layer than the coil CL2a, and may be formed of a wiring layer that is an upper layer or a lower layer than the third wiring layer.
  • the coil CL2a is preferably formed by the uppermost wiring layer (here, the fifth wiring layer), which makes it easy to connect the coil CL2a to the pad (pad electrode, bonding pad).
  • the coil CL1a can be formed of the same layer as the wiring M3 in the same process.
  • the coil CL1a can also be formed using the damascene method in the same process as the wiring M2, and in this case, the wiring M3 and the coil CL1a are embedded in the groove of the interlayer insulating film.
  • the conductive film (for example, a conductive film mainly composed of copper) is formed.
  • the wiring M3 and the coil CL1a can be formed by patterning the conductive film.
  • the coil CL2a can be formed by the same process using the conductive layer of the same layer as the wiring M5.
  • the wiring M5 is formed by patterning a conductive film formed over the interlayer insulating film
  • the wiring M5 and the coil CL2a can be formed by patterning the conductive film.
  • a pad can be formed by the uppermost wiring layer (here, the wiring M5).
  • an insulating layer (corresponding to one or more interlayer insulating films among the plurality of interlayer insulating films constituting the interlayer insulating film IL) is interposed.
  • an interlayer insulating film that is, the third insulating layer above the third wiring layer and below the fifth wiring layer.
  • An interlayer insulating film between the wiring layer and the fifth wiring layer is interposed between the coil CL2a and the coil CL1a.
  • An insulating protective film (surface protective film) PA1 is formed on the uppermost layer of the semiconductor chip CP1, and the protective film PA1 covers and protects the wiring M5 and the coil CL2a.
  • the protective film PA1 can be formed of, for example, a resin film such as a polyimide resin.
  • each pad is exposed from the opening of the protective film PA1.
  • the pad is formed of the same conductive layer as the wiring M5 and the coil CL2a, and is formed integrally with the coil CL2a or the wiring M5.
  • the pad connected to the coil CL2a is electrically connected to the pad of the semiconductor chip CP2 through a conductive connecting member such as a bonding wire BW.
  • the semiconductor chip CP2 can have a configuration similar to that of the semiconductor chip CP1.
  • a semiconductor element such as MISFET is formed on a semiconductor substrate SB2 made of single crystal silicon or the like constituting the semiconductor chip CP2.
  • a semiconductor substrate SB2 made of single crystal silicon or the like constituting the semiconductor chip CP2.
  • an SOI substrate or the like can be used as the semiconductor substrate SB1.
  • a p-type well PW and an n-type well NW are formed in the semiconductor substrate SB2, and a gate electrode GE1 for an n-channel type MISFET is formed on the p-type well PW via a gate insulating film GI.
  • a gate electrode GE2 for p-channel type MISFET is formed through the gate insulating film GI.
  • An n-type semiconductor region SD1 for source / drain of an n-channel type MISFET is formed in the p-type well PW, and a p-type semiconductor region SD2 for source / drain of the p-channel type MISFET is formed in the n-type well NW. Is formed.
  • a p-type semiconductor region PR is formed in part of the upper layer part of the p-type well PW so as to be in contact with the p-type well PW, and an n-type well is formed in part of the upper layer part of the n-type well NW.
  • An n-type semiconductor region NR is formed so as to be in contact with NW.
  • a resistor element (not shown), a capacitor element (not shown), and the like can be further formed on the semiconductor substrate SB2.
  • a multilayer wiring structure is formed by a plurality of interlayer insulating films and a plurality of wiring layers.
  • a plurality of interlayer insulating films (in FIG. 3, the plurality of interlayer insulating films are collectively shown as an interlayer insulating film IL) are formed on the semiconductor substrate SB2, and the plurality of interlayer insulating films are formed on the plurality of interlayer insulating films.
  • the plug V1, the wirings M1, M2, M3, M4 and M5 and the via portions V2, V3, V4 and V5 are respectively formed. 3 shows the case where the number of wiring layers formed on the semiconductor substrate SB2 is five (a total of five wirings M1 to M5), the number of wiring layers is limited to five. Is not to be done.
  • the coil CL1b and the coil CL2b are formed on the semiconductor substrate SB2. Since the configuration of the coil CL1b and the coil CL2b in the semiconductor chip CP2 can be substantially the same as that of the coil CL1a and the coil CL2a in the semiconductor chip CP1, illustration and description of the coils CL1b and CL2b are omitted here.
  • An insulating protective film PA1 is formed on the uppermost layer of the semiconductor chip CP2, and the protective film PA1 covers and protects the wiring M5 and the coil CL2b (not shown in FIG. 3). In the semiconductor chip CP2, the pad connected to the wiring M5 or the coil CL2a is exposed from the opening of the protective film PA1.
  • the transmission circuit TX1 and the coils CL1a and CL2a are formed in the semiconductor chip CP1, and the transmission circuit TX1 formed in the semiconductor chip CP1 is connected via internal wiring (wirings M1 to M5) in the semiconductor chip CP1.
  • the coil CL1a is electrically connected. Accordingly, a transmission signal can be transmitted from the transmission circuit TX1 to the coil CL1a via the internal wiring (wirings M1 to M5) in the semiconductor chip CP1.
  • the pad connected to the coil CL2a in the semiconductor chip CP1 is electrically connected to the pad of the semiconductor chip CP2 through a conductive connecting member such as a bonding wire BW, and further the internal wiring (M1 to M1 ⁇ M5) is electrically connected to the receiving circuit RX1 formed in the semiconductor chip CP2.
  • a signal (reception signal) received by the coil CL2a by electromagnetic induction from the coil CL1a is received in the semiconductor chip CP2 via the bonding wire BW (connection member) and the internal wiring (M1 to M5) of the semiconductor chip CP2. It can be transmitted to the circuit RX1.
  • the transmission circuit TX2 and the coils CL1b and CL2b are formed in the semiconductor chip CP1, and the transmission circuit TX2 formed in the semiconductor chip CP2 is connected to the internal wiring (wirings M1 to M5) in the semiconductor chip CP2. ) Is electrically connected to the coil CL1b in the semiconductor chip CP2.
  • a transmission signal can be transmitted from the transmission circuit TX2 to the coil CL1b via the internal wiring (wirings M1 to M5) in the semiconductor chip CP2.
  • a pad connected to the coil CL2b in the semiconductor chip CP2 is electrically connected to a pad of the semiconductor chip CP1 through a conductive connecting member such as a bonding wire BW, and further, an internal wiring (M1) of the semiconductor chip CP1.
  • a signal (received signal) received by the coil CL2a by electromagnetic induction from the coil CL1a is transferred into the semiconductor chip CP1 via the bonding wire BW (connection member) and the internal wiring (M1 to M5) of the semiconductor chip CP1. Can be transmitted to the receiving circuit RX1.
  • FIG. 4 is a cross-sectional view conceptually showing another example of the cross-sectional structure of the semiconductor chips CP1 and CP2 of the present embodiment.
  • a resin film RS is further formed as an insulating layer on a part of the protective film PA1 in the semiconductor chip CP1. That is, the coil CL2a is formed on the resin film RS.
  • a protective film (protective resin film) PA2 is formed on the resin film RS so as to cover the coil CL2a.
  • the resin film RS can be, for example, a polyimide film.
  • the protective film PA2 may be a polyimide film, for example.
  • the coil CL2a is formed in an upper layer than the fifth layer wiring (wiring M5) which is the uppermost internal wiring layer.
  • the coil CL2a is formed on, for example, the resin film RS. It can be formed by forming a conductive film and then patterning the conductive film.
  • the coil CL2a is covered and protected by the protective film PA2, but the pad connected to the coil CL2a is exposed from the opening of the protective film PA2.
  • the pad connected to the coil CL2a is formed of the same conductive layer as the coil CL2a and is formed integrally with the coil CL2a.
  • the pad connected to the coil CL2a is electrically connected to the pad of the semiconductor chip CP2 through a conductive connecting member such as a bonding wire BW.
  • the coil CL1a is formed below the coil CL2a.
  • the coil CL1a is formed below the resin film RS.
  • the coil CL1a is formed by the fifth-layer wiring (that is, the coil CL1a is formed in the same layer as the wiring M5), but is not limited to this. That is, the coil CL1a only needs to be lower than the coil CL2a and the resin film RS, and can be formed of the fifth wiring layer or a lower wiring layer.
  • the resin film RS can be locally formed on the interlayer insulating film IL (or on the protective film PA1) in a region where the coil (CL2a) is formed.
  • the withstand voltage (insulation withstand voltage) between the coil CL2a and the coil CL1a is secured by the interlayer insulating film (IL), and the equivalent of the resin film RS and the protective film PA2 is not formed.
  • the number of manufacturing steps and manufacturing costs can be reduced.
  • the semiconductor chip CP2 can also be provided with a film corresponding to the resin film RS and the protective film PA2, and the coil CL2b can be formed on the resin film RS.
  • FIG. 5 to 7 are main part plan views of the semiconductor chip CP1 of the present embodiment.
  • 8 to 10 are cross-sectional views of main parts of the semiconductor chip CP1 of the present embodiment.
  • FIG. 11 is a circuit diagram showing a circuit configuration of the transformer TR1 formed in the semiconductor chip CP1.
  • FIG. 6 and FIG. 7 show the same planar region in the semiconductor chip CP1, but the layers are different.
  • FIG. 6 shows a lower layer than FIG. 5, and FIG. The lower layer is shown.
  • FIG. 5 shows secondary coils (coils CL5 and CL6) of the transformer TR1 formed on the semiconductor chip CP1
  • FIG. 6 shows the transformer TR1 formed on the semiconductor chip CP1.
  • Primary coils (coils CL7, CL8) are shown
  • FIG. 7 shows wirings (leading wirings HW2, HW3) for drawing out the primary coil of the transformer TR1 formed in the semiconductor chip CP1. .
  • the drawing wirings HW2, HW3 are shown by dotted lines in FIG.
  • the patterns shown in FIG. 6 by solid lines namely, the coil wirings CW7 and CW8, the connection wiring HW4, and the dummy wirings DW3 and DW4 are shown by dotted lines.
  • 5 to 7 corresponds to FIG. 8
  • the sectional view along the line A2-A2 of FIG. 5 to FIG. 7 corresponds to FIG.
  • a sectional view taken along line A3-A3 corresponds to FIG.
  • the primary coil and the secondary coil for the transformer TR1 are formed in the semiconductor chip CP1, and among the primary coil and the secondary coil, the primary coil is formed on the lower side and the secondary coil is formed on the upper side. Yes. That is, the secondary coil is disposed above the primary coil, and the primary coil is disposed below the secondary coil.
  • the primary coil of the transformer TR1 (corresponding to the coil CL1a) is formed by the coil CL7 and the coil CL8 connected in series, and the transformer TR1 A configuration is adopted in which a secondary coil (corresponding to the coil CL2a) is formed by a coil CL5 and a coil CL6 connected in series between the pad PD5 and the pad PD6.
  • the coil CL7 and the coil CL5 are magnetically coupled (inductive coupling)
  • the coil CL8 and the coil CL6 are magnetically coupled (inductive coupling).
  • the coils CL7 and CL8 connected in series are connected to the transmission circuit TX1.
  • a pad PD7 is electrically connected between the coil CL5 and the coil CL6.
  • the coils CL5, CL6, CL7, CL8, the pads PD5, PD6, PD7, and the transmission circuit TX1 are formed in the semiconductor chip CP1.
  • the pads PD5, PD6, and PD7 of the semiconductor chip CP1 are connected to the receiving circuit RX1 in the semiconductor chip CP2 via a conductive connecting member such as the bonding wire BW and the internal wiring (wirings M1 to M5) of the semiconductor chip CP2. Connected.
  • the semiconductor chip CP1 when a transmission signal is sent from the transmission circuit TX1 to the coils CL7 and CL8, which are primary coils, and a current flows, the secondary current is changed according to changes in the current flowing through the coils CL7 and CL8.
  • An induced electromotive force is generated in the coils CL5 and CL6, which are coils, and an induced current flows.
  • the induced electromotive force or induced current generated in the coils CL5 and CL6 is transmitted from the pads PD5, PD6, and PD7 through the conductive connection member such as the bonding wire BW and the internal wiring (wirings M1 to M5) of the semiconductor chip CP2.
  • the signal can be detected by the receiving circuit RX1 in the semiconductor chip CP2.
  • the signal from the transmission circuit TX1 of the semiconductor chip CP1 can be transmitted to the reception circuit RX1 of the semiconductor chip CP2 via the coils CL7, CL8, CL5, and CL6 by electromagnetic induction. Since a fixed potential (a ground potential, a GND potential, a power supply potential, etc.) is supplied to the pad PD7 from the semiconductor chip CP2, the induced electromotive force or induced current of the coil CL5 and the induced electromotive force or induced current of the coil CL6 are It can be detected and differentially controlled (operated).
  • two coils (inductors) CL5 and CL6 are connected in series between the pad PD5 and the pad PD6.
  • pad PD7 is electrically connected between coil CL5 and coil CL6.
  • the coil CL5 and the coil CL6 are formed in the same layer in the semiconductor chip CP1, the coil CL5 is formed by a coil wiring CW5 that circulates in a spiral shape (coil shape, loop shape), and the coil CL6 is a spiral shape. It is formed by coil wiring CW6 which circulates in a shape (coil shape, loop shape). Moreover, the coil CL5 and the coil CL6 are each formed in a plane. Coil CL5 and coil CL6 can each be regarded as an inductor.
  • two coils (inductors) CL7 and CL8 are connected in series.
  • the coil CL7 and the coil CL8 are formed in the same layer in the semiconductor chip CP1, and the coil CL7 is a coil that circulates in a spiral shape (coil shape, loop shape).
  • the coil CL8 is formed by the wiring CW7, and the coil CL8 is formed by the coil wiring CW8 that circulates in a spiral shape (coil shape, loop shape).
  • the coil CL7 and the coil CL8 are each formed in a planar manner. Coil CL7 and coil CL8 can each be regarded as an inductor.
  • the coils CL7 and CL8 are formed below the coils CL5 and CL6. That is, in the semiconductor chip CP1, the coil CL5 and the coil CL6 are formed in the same layer, and the coil CL7 and the coil CL8 are formed in the same layer, but the coils CL7 and CL8 are formed of the coils CL5 and CL5. Arranged in a lower layer than CL6, the coils CL5 and CL6 are arranged in an upper layer than the coils CL7 and CL8.
  • the coil CL7 is disposed immediately below the coil CL5, and the coil CL8 is disposed directly below the coil CL6. That is, the coil CL7 is disposed so as to overlap with the coil CL5 in a plan view, and the coil CL8 is disposed so as to overlap with the coil CL6 in a plan view.
  • the coil CL5 is disposed immediately above the coil CL7
  • the coil CL6 is disposed immediately above the coil CL8. That is, the coil CL5 is disposed so as to overlap with the coil CL7 in a plan view, and the coil CL6 is disposed so as to overlap with the coil CL8 in a plan view.
  • the coil CL5 and the coil CL6 are secondary coils of the transformer TR1, and correspond to the coil CL2a.
  • the coils CL7 and CL8 are primary coils of the transformer TR1 and correspond to the coil CL1a.
  • Coil CL5 and coil CL7 are magnetically coupled, and coil CL6 and coil CL8 are magnetically coupled. That is, the coil CL5 and the coil CL7 are not connected by a conductor but are magnetically coupled, and the coil CL6 and the coil CL8 are not connected by a conductor but are magnetically coupled.
  • the coil CL5 and the coil CL6 are connected by a conductor, and the coil CL7 and the coil CL8 are connected by a conductor.
  • FIG. 8 to 10 show cases where the structure shown in FIG. 4 is applied.
  • Secondary coils (coils CL5 and CL6) are formed on the resin film RS, and the bottom of the resin film RS is formed.
  • the primary coils (coils CL7 and CL8) are formed in the above, but the structure shown in FIG. 3 can also be applied.
  • the pads PD5, PD6, and PD7 are formed of the same conductive layer as the coils CL5 and CL6 (coil wirings CW5 and CW6).
  • the coil wirings CW5 and CW6 and the lead wiring HW1 are covered with the uppermost protective film (the protective film PA2 in the case of FIGS. 8 to 10) of the semiconductor chip CP1, but the pads PD5, PD6 and PD7 are protected by this protection. It is exposed from the opening OP provided in the film (PA2). In FIG. 5, the opening OP is indicated by a dotted line.
  • a base metal film UM made of a laminated film of a nickel (Ni) film and a gold (Au) film on the nickel film can be formed on the surface of the pads PD5, PD6, and PD7. It is easy to connect a connection member such as a wire BW to the pads PD5, PD6, and PD7.
  • the pad PD5 is disposed inside the spiral of the coil CL5, and one end of the coil CL5 is connected to the pad PD5. That is, the coil wiring CW5 connected to the pad PD5 circulates around the pad PD5 a plurality of times, thereby forming the coil CL5.
  • the coil wiring CW5 connected to the pad PD5 circulates around the pad PD5 clockwise (clockwise) to form the coil CL5. Since the coil wirings CW5 do not intersect with each other, the coil wiring CW5 connected to the pad PD5 gradually shifts to the far side from the pad PD5 each time it goes around the pad PD5 clockwise (clockwise).
  • the pad PD6 is disposed inside the spiral of the coil CL6, and one end of the coil CL6 is connected to the pad PD6. That is, the coil wiring CW6 connected to the pad PD6 circulates around the pad PD6 a plurality of times, thereby forming the coil CL6. In the case of FIG. 5, the coil wiring CW6 connected to the pad PD6 circulates around the pad PD6 clockwise (clockwise) to form the coil CL6. Since the coil wirings CW6 do not intersect with each other, the coil wiring CW6 connected to the pad PD6 gradually shifts to the far side from the pad PD6 each time it rotates around the pad PD6 clockwise (clockwise).
  • clockwise is synonymous with “clockwise”
  • counterclockwise is synonymous with “counterclockwise”.
  • winding direction when referring to the winding direction (coil direction) of a coil or coil wiring, when the coil or coil wiring is viewed from above, it refers to the winding direction when going from the inside to the outside of the vortex, and from above
  • what looks clockwise is called “right-handed”
  • what looks counterclockwise when going from the inside to the outside of the vortex is called “left-handed”.
  • the coil CL5 in FIG. 5 looks clockwise when viewed from above when moving from the inside to the outside of the vortex of the coil CL5, the winding direction of the coil CL5 (coil wiring CW5) can be said to be right-handed.
  • the coil CL6 of FIG. 5 looks clockwise when viewed from above when moving from the inner side to the outer side of the vortex of the coil CL6, so the winding direction of the coil CL6 (coil wiring CW6) can be said to be right-handed. it can.
  • the number of turns (turns) of the coil CL5 (coil wiring CW5) and the number of turns (turns) of the coil CL6 (coil wiring CW6) can be changed as necessary.
  • the number of turns of the coil CL5 (coil wiring CW5) and the number of turns of the coil CL6 (coil wiring CW6) are preferably the same.
  • the size (diameter) of the coil CL5 and the size (diameter) of the coil CL6 are preferably the same.
  • the self-inductance of the coil CL5 and the self-inductance of the coil CL6 are preferably the same.
  • the other end (end opposite to the side connected to the pad PD5) of the coil CL5 (coil wiring CW5) and the other end (pad PD6) of the coil CL6 (coil wiring CW6) (The end opposite to the side connected to the terminal) is connected to a lead-out wiring (lead-out wiring) HW1.
  • the other end of the coil CL5 (coil wiring CW5) and the other end of the coil CL6 (coil wiring CW6) are electrically connected via the lead wiring HW1.
  • the other end of the coil CL5 corresponds to an outer end (outside of the spiral) of the coil CL5 (coil wiring CW5), and the other end of the coil CL6 (coil wiring CW6).
  • the coil CL5 corresponds to the outer end (outside of the spiral) of the coil CL6 (coil wiring CW6). That is, the coil CL5 (coil wiring CW5) has an inner end (inner side of the spiral) and an outer end (outer side of the spiral), which are opposite ends, and an inner end thereof. The portion is connected to the pad PD5, and the outer end is connected to the lead-out wiring HW1.
  • the coil CL6 (coil wiring CW6) has an end portion on the inner side (inside of the spiral) and an end portion on the outer side (outside of the spiral), which are ends opposite to each other. The portion is connected to the pad PD6, and the outer end is connected to the lead-out wiring HW1.
  • the lead wire HW1 is formed in the same layer as the coil CL5 (coil wire CW5) and the coil CL6 (coil wire CW6), and as shown in FIG. 5, between the coil CL5 and the coil CL6 in a plan view.
  • the pad PD7 is not located between the coil CL5 and the coil CL6 when viewed in a plan view, and therefore is also located between the pad PD5 and the pad PD6. Not done.
  • the lead-out wiring HW1 electrically connects the outer end (outside of the spiral) of the coil CL5 (coil wiring CW5) and the outer end (outside of the spiral) of the coil CL6 (coil wiring CW6), This is a wiring for drawing this out to the pad PD7. If the pad PD7 is disposed between the coil CL5 and the coil CL6, the lead wire HW1 is not necessary, and the outer end of the coil CL5 (coil wire CW5) and the coil CL6 (coil wire CW6) are not required. The outer end can be directly connected to the pad PD7. However, as shown in FIG.
  • the coil is connected to the portion of the lead wire HW1 extending between the coil CL5 and the coil CL6.
  • the outer end of CL5 (coil wiring CW5) and the outer end of the coil CL6 (coil wiring CW6) are connected, and the lead-out wiring HW1 is drawn to the pad PD7.
  • the lead wire HW1 intersects the direction (which also corresponds to the direction connecting the pad PD5 and the pad PD6) between the coil CL5 and the coil CL6 (this direction also corresponds to the direction connecting the pad PD5 and the pad PD6). Specifically, it extends in a substantially orthogonal direction) and further extends toward the pad PD7 until it is connected to the pad PD7. Further, the sizes (side lengths) of the pads PD5, PD6, and PD7 can be substantially the same.
  • the width W1 of the lead wiring HW1 is preferably larger than each width W2 of the coil wirings CW5 and CW6 (that is, W1> W2), and is smaller than the length (dimension) L1 of the side of the pad PD7 (that is, W1 ⁇ L1) is preferable.
  • the coil wirings CW5 and CW6 are effective to narrow the wiring width in order to increase the number of turns (number of turns) without increasing the occupied area, but the lead-out wiring HW1 is not related to the number of turns of the coil. By increasing the wiring width of HW1, the resistance (wiring resistance) can be reduced.
  • the width of each of the coil wirings CW5 and CW6 is made smaller than the width of the lead wiring HW1, thereby suppressing the occupied area of the coils CL5 and CL6 and increasing the number of turns.
  • the resistance of the lead-out wiring HW1 can be reduced by making the width of the lead-out wiring HW1 larger than the widths of the coil wirings CW5 and CW6.
  • the distance (interval) L2 between the coil CL5 and the coil CL6 can be shortened by making the width of the lead wiring HW1 smaller than the length of the side of the pad PD7.
  • the distance (interval) L2 between the coil CL5 and the coil CL6 is preferably smaller than the length (dimension) L1 of the side of the pad PD7 (L2 ⁇ L1).
  • the dummy wirings DW1 and DW2 are respectively disposed on the outermost outer periphery of the coil wiring CW5 and on the outermost outer periphery of the coil wiring CW6.
  • the dummy wirings DW1 and DW2 are formed in the same layer as the coil wirings CW5 and CW6, but are dummy wirings that are not connected to the coil wirings CW5 and CW6, and can have an isolated pattern. Since the coil wirings CW5 and CW6 are dummy wirings that are not used as wirings, they can be set to a floating potential (floating potential).
  • the dummy wiring DW1 is separated from the outermost periphery of the coil wiring CW5 so as to be along the outermost periphery of the coil wiring CW5 except for a region where the coil CL5 and the coil CL6 face each other (corresponding to a region where the lead wiring HW1 extends). Is formed.
  • the dummy wiring DW2 has an outermost periphery of the coil wiring CW6 so as to extend along the outermost periphery of the coil wiring CW6 except for a region where the coils CL5 and CL6 face each other (corresponding to a region where the lead wiring HW1 extends). It is formed away from.
  • the distance between the outermost periphery of the coil wiring CW5 and the dummy wiring DW1 can be substantially the same as the distance between the coil wirings CW5 that circulate, and the distance between the outermost outer periphery of the coil wiring CW6 and the dummy wiring DW2.
  • the interval can be substantially the same as the interval between the coil wirings CW6 that circulate.
  • the coil wirings CW5 and CW6 can be formed, for example, by patterning a conductive film formed on an insulating film using a photolithography process and an etching process.
  • a photoresist pattern is formed in the photolithography process, the outermost photoresist pattern tends to be deformed (for example, a pattern thinner than the target), and the conductive film is etched using this photoresist pattern.
  • the shape of the outermost periphery of the coil may be destroyed.
  • the photoresist pattern for forming the dummy wirings DW1 and DW2 is likely to be deformed.
  • the photoresist patterns for forming the coil wirings CW5 and CW6 can be accurately formed without breaking the shape including the outermost periphery. For this reason, the coil wirings CW5 and CW6 can be accurately formed without breaking the shape including the outermost periphery. Further, even if the dummy wirings DW1 and DW2 are deformed, there is no problem because they are dummy wiring patterns that are not used as wiring.
  • dummy wirings DW3 and DW4 similar to the dummy wirings DW1 and DW2 can be provided outside the outermost periphery of the coils CL7 and CL8 (coil wirings CW7 and CW8) as primary coils.
  • the coil wiring CW7 is formed apart from the outermost periphery.
  • the dummy wiring DW4 has an outermost periphery of the coil wiring CW8 so as to be along the outermost periphery of the coil wiring CW8 except for a region where the coils CL7 and CL8 face each other (corresponding to a region where the connection wiring HW4 extends). It is formed away from.
  • the angle of the coils CL5 and CL6 (coil wirings CW5 and CW6) is set to an obtuse angle (from 90 °) as shown in FIG. It is preferable to use a large corner. This is because a resin film, particularly a polyimide film, is weak at a right angle or an acute angle of the metal pattern.
  • the resin film RS underlying the coils CL5 and CL6 and the resin film covering the coils CL5 and CL6 (protection)
  • the reliability of the film PA1 or the protective film PA2) can be improved. This is particularly effective when the resin film RS underlying the coils CL5 and CL6 or the resin film (the protective film PA1 or the protective film PA2) covering the coils CL5 and CL6 is a polyimide film.
  • the resin film RS underlying the coils CL5 and CL6 or the resin film (the protective film PA1 or the protective film PA2) covering the coils CL5 and CL6 is a polyimide film.
  • no pads are arranged inside the spiral of the coil CL7.
  • the inner end (the inner side of the spiral) of the coil CL7 (coil wiring CW7) is electrically connected to the lead-out wiring HW2 disposed below the coil wiring CW7 through the via portion.
  • This via portion is located between the coil wiring CW7 and the lead-out wiring HW2, and connects the coil wiring CW7 and the lead-out wiring HW2, and corresponds to any one of the via portions V2, V3, V4, and V5. In the case of FIG. 10, it corresponds to the via portion V5.
  • the via portion may be formed in a separate process from the coil wiring CW7, or may be formed integrally with the coil wiring CW7 in the same process as the coil wiring CW7.
  • the lead wiring HW2 is connected to a wiring in the same layer as the lead wiring HW2, a wiring higher than the lead wiring HW2, or a wiring lower than the lead wiring HW2, and is connected to the semiconductor via the internal wiring of the semiconductor chip CP1. It is connected to the one corresponding to the transmission circuit TX1 formed in the chip CP1.
  • the coil CL7 is formed by the coil wiring CW7 connected to the lead-out wiring HW2 through the via portion being rotated a plurality of times. It is preferable that the coil wiring CW7 does not circulate in the region (position) immediately below the pad PD5, and the coil wiring CW7 circulates so as to surround the region (position) immediately below the pad PD5.
  • the coil wiring CW7 connected to the lead-out wiring HW2 through the via portion circulates around the area (position) immediately below the pad PD5 clockwise (clockwise), and the coil CL7 Is formed. Since the coil wirings CW7 do not intersect with each other, the coil wiring CW7 connected to the lead-out wiring HW2 through the via portion is rotated clockwise (clockwise) around the area (position) immediately below the pad PD5. , Gradually shift away from the center of the spiral.
  • no pad is arranged inside the spiral of the coil CL8.
  • the inner end (inside of the spiral) of the coil CL8 (coil wiring CW8) is electrically connected to a lead-out wiring HW3 disposed below the coil wiring CW8 through a via portion.
  • This via portion is located between the coil wiring CW8 and the lead wiring HW3 and connects the coil wiring CW8 and the lead wiring HW3, and corresponds to any of the via portions V2, V3, V4, and V5. In the case of FIG. 10, it corresponds to the via portion V5.
  • the via portion may be formed in a separate process from the coil wiring CW8, or may be formed integrally with the coil wiring CW8 in the same process as the coil wiring CW8.
  • the lead wire HW3 is connected to a wire in the same layer as the lead wire HW3, a wire above the lead wire HW3, or a wire below the lead wire HW3, and is connected to the semiconductor via the internal wire of the semiconductor chip CP1. It is connected to the transmission circuit TX1 formed in the chip CP1.
  • the coil CL8 is formed by the coil wiring CW8 connected to the lead-out wiring HW3 through the via portion being rotated a plurality of times. Note that it is preferable that the coil wiring CW8 does not circulate in the region (position) immediately below the pad PD6, and the coil wiring CW8 circulates so as to surround the region (position) immediately below the pad PD6.
  • the coil wiring CW8 connected to the lead-out wiring HW3 through the via portion circulates around the area (position) immediately below the pad PD6 clockwise (clockwise), and the coil CL8 Is formed. Since the coil wirings CW8 do not intersect each other, the coil wiring CW8 connected to the lead-out wiring HW3 through the via portion is rotated clockwise (clockwise) around the area (position) immediately below the pad PD6. , Gradually shift away from the center of the spiral.
  • the number of turns (turns) of the coil CL7 (coil wiring CW7) and the number of turns (turns) of the coil CL8 (coil wiring CW8) can be changed as necessary.
  • the number of turns of the coil CL7 (coil wiring CW7) and the number of turns of the coil CL8 (coil wiring CW8) are preferably the same.
  • the size (diameter) of the coil CL7 and the size (diameter) of the coil CL8 are preferably the same.
  • the self-inductance of the coil CL7 and the self-inductance of the coil CL8 are preferably the same.
  • the mutual inductance of the magnetically coupled coils CL5 and CL7 and the mutual inductance of the magnetically coupled coils CL6 and CL8 are preferably the same.
  • connection wiring HW4 connection wiring
  • the inner end of the coil CL8 (coil wiring CW8) on the inner side (the inner side of the spiral) and the outer end (the outer side of the spiral) are lower than the coil wiring CW8 via the via portion.
  • the outer end is connected to the connection wiring HW4 in the same layer as the coil wiring CW8. Therefore, one end (outer end) of the coil CL7 (coil wiring CW7) and one end (outer end) of the coil CL8 (coil wiring CW8) are electrically connected via the connection wiring HW4. Connected.
  • the inner end (inside of the spiral) and the outer end (outside of the spiral) are opposite ends
  • the coil CL8 or the coil wiring CW8 The inner (inner side of the spiral) end and the outer (outer side of the spiral) end are opposite ends.
  • connection wiring HW4 is formed in the same layer as the coil CL7 (coil wiring CW7) and the coil CL8 (coil wiring CW8), and the coil CL7 (coil wiring CW7) and the coil CL8 (coil wiring CW8) are viewed in plan view. Extends between (positions).
  • connection wiring HW4 is a wiring for electrically connecting the outer end of the coil CL7 (coil wiring CW7) and the outer end of the coil CL8 (coil wiring CW8).
  • the connection wiring HW4 intersects the direction connecting the coils CL7 and CL8 (corresponding to the direction connecting the spiral center of the coil CL7 and the spiral center of the coil CL8) between the coil CL7 and the coil CL8. It extends in the direction (more specifically, the direction substantially orthogonal).
  • connection wiring HW4 Without providing the connection wiring HW4, the outer end of the coil CL7 (coil wiring CW7) and the outer end of the coil CL8 (coil wiring CW8) can be directly connected. However, as shown in FIG. 6, if the connection wiring HW4 having a wiring width larger than the wiring widths of the coil wirings CW7 and CW8 is provided between the coil CL7 and the coil CL8 in a plan view, the wiring resistance is reduced. Can do.
  • connection wiring HW4 is preferably provided directly below the lead-out wiring HW1. However, since the lead wiring HW1 needs to be connected to the pad PD7, it reaches not only the portion extending between the coil CL5 and the coil CL6 but also the pad PD7 from between the coil CL5 and the coil CL6. It was necessary to extend (draw) until it was done. On the other hand, the connection wiring HW4 may be provided between the coil CL7 and the coil CL8, and wiring other than the coil wirings CW7 and CW8 may not be drawn out from the connection wiring HW4.
  • the coil CL7 and the coil CL8 connected in series correspond to the coil CL1a on the primary side of the transformer TR1, and the coil CL5 and the coil CL6 connected in series correspond to the coil CL2a on the secondary side of the transformer TR1.
  • the lead-out wirings HW2 and HW3 are connected to a transmission circuit TX1 formed in the semiconductor chip CP1 via internal wirings (M1 to M5) of the semiconductor chip CP1.
  • the pads PD5, PD6 and PD7 are electrically connected to the pads PD5, PD6 and PD7 through a conductive connection member such as the bonding wire BW and the internal wiring (M1 to M5) of the semiconductor chip CP2. It is connected to a receiving circuit RX1 formed in the chip CP2.
  • the current flowing to the coils CL7 and CL8 is as follows. That is, in the coil CL7, from the inner end (end connected to the lead-out wiring HW2 through the via portion) side of the coil wiring CW7, the coil CL7 passes through the coil wiring CW7, and the outer end of the coil wiring CW7 ( A current flows to the end) side connected to the connection wiring HW4. That is, in the coil CL7, a current flows from the inside to the outside of the vortex.
  • the coil wiring CW8 passes through the coil wiring CW8 from the outer end portion (end portion connected to the connection wiring HW4) side of the coil wiring CW8, and passes through the coil wiring CW8.
  • a current flows on the side of the end portion connected to the lead wiring HW3. That is, in the coil CL8, a current flows from the outside to the inside of the vortex.
  • the currents flowing through the coils CL8 and CL7 are as follows. That is, in the coil CL8, from the inner end of the coil wiring CW8 (the end connected to the lead-out wiring HW3 via the via), the coil CL8 passes through the coil wiring CW8, and the outer end of the coil wiring CW8 ( A current flows to the end) side connected to the connection wiring HW4. That is, in the coil CL8, a current flows from the inside to the outside of the vortex.
  • the coil wiring CW7 passes through the coil wiring CW7 from the outer end portion (end portion connected to the connection wiring HW4) side of the coil wiring CW7, and the coil wiring CW7 inner end portion (via the via portion).
  • a current flows to the end) side connected to the lead wiring HW2. That is, in the coil CL7, a current flows from the outside to the inside of the vortex.
  • the coil CL7 when a current flows from the inner end side to the outer end side (that is, when a current flows from the inner side of the vortex toward the outer side in the coil CL7), the coil CL8 ( In the coil wiring CW8), an electric current necessarily flows from the outer end side to the inner end side (that is, an electric current flows from the outer side to the inner side of the vortex).
  • the coil CL7 coil wiring CW7
  • the coil CL8 In the coil wiring CW8, an electric current inevitably flows from the inner end side to the outer end side (that is, an electric current flows from the inner side to the outer side of the vortex).
  • the coils CL7 and CL8 are both right-handed.
  • inner end portions lead wiring HW2 , HW3 and the outer end (the end connected to the connection wiring HW4) toward the outer end (clockwise). Therefore, in the coil CL7, when a current flows from the inner end side to the outer end side through the coil wiring CW7, the current flows clockwise (clockwise) through the coil CL7, When a current flows from the outer end side to the inner end side through the coil wiring CW7, the current flows counterclockwise (counterclockwise) through the coil CL7.
  • a magnetic flux (magnetic flux in a direction substantially perpendicular to the paper surface of FIG. 6) that penetrates the coil CL7 is generated inside the coil CL7 (inside the spiral).
  • a magnetic flux that penetrates the coil CL8 (magnetic flux in a direction substantially perpendicular to the paper surface of FIG. 6) is generated inside the coil CL8 (inside the spiral).
  • the direction of the generated magnetic flux is opposite between when the current flows clockwise (clockwise) through the coil and when the current flows counterclockwise (counterclockwise) through the coil.
  • the outer end of the coil CL8 (coil wiring CW8) is inevitably required. Current flows from the side to the inner end side. At that time, current flows clockwise (clockwise) in the coil CL7, and current flows counterclockwise (counterclockwise) in the coil CL8. At this time, the direction of the magnetic flux passing through the inside of the coil CL7 and the direction of the magnetic flux passing through the inside of the coil CL8 are opposite to each other. Specifically, in the coil CL7, when a current flows clockwise (clockwise), a magnetic flux in a direction penetrating the paper surface of FIG.
  • the coil CL7 when current flows from the outer end side to the inner end side, the coil CL8 (coil wiring CW8) inevitably has an inner side.
  • a current flows from the end side to the outer end side.
  • a current flows counterclockwise (counterclockwise) in the coil CL7, and a current flows clockwise (clockwise) in the coil CL8.
  • the direction of the magnetic flux passing through the inside of the coil CL7 and the direction of the magnetic flux passing through the inside of the coil CL8 are opposite to each other.
  • the direction of the current of the coil means that when the coil (or coil wiring) is viewed from above, the current flows clockwise (clockwise) or counterclockwise (counterclockwise). Indicates whether current flows clockwise. For this reason, when the direction of the current of the coil is the same (or the direction of current flow) is the same for the two coils, the two coils are both clockwise when viewed from above. Corresponding to a current flowing clockwise), or both of the two coils flowing counterclockwise (counterclockwise). Also, when the direction of the coil current is opposite (or the direction of current flow is opposite) for the two coils, one of the two coils is on the right when viewed from above. The current flows in the clockwise direction (clockwise), and the other coil corresponds to the current flowing in the counterclockwise direction (counterclockwise).
  • the direction of current flow is opposite between the coil CL7 and the coil CL8, and the direction of the generated magnetic flux is also the same as that between the coil CL7 and the coil CL8.
  • the opposite is true. Since the coil CL7 and the coil CL8 are connected in series, when the current flowing through the coil CL7 decreases, the current flowing through the coil CL8 also decreases, and when the current flowing through the coil CL7 increases, the coil CL8. The current flowing through the current also increases. For this reason, when an induced current flows through the secondary coils CL5 and CL6, the direction of the current flowing through the coil CL5 is opposite to the direction of the current flowing through the coil CL6.
  • the coil CL5 and the coil CL6 are connected in series between the pad PD5 and the pad PD6.
  • both the coils CL5 and CL6 circulate clockwise (clockwise) from the inner end toward the outer end. Yes. That is, both the coil CL5 and the coil CL6 are right-handed.
  • the coil CL5 when the current flows clockwise (clockwise) through the coil CL5, the outer end side (that is, the lead wiring) passes from the inner end side (that is, the pad PD5 side) through the coil wiring CW5. Current flows in the HW1 side).
  • the inner end side that is, the pad
  • the inner end side that is, the pad
  • the outer end side that is, the lead wiring HW1 side
  • a current flows to the PD5 side.
  • the coil CL6 when a current flows clockwise (clockwise) through the coil CL6, it passes from the inner end side (that is, the pad PD6 side) through the coil wiring CW6 to the outer end side (that is, the lead wiring HW1). Current).
  • the inner end side that is, the pad
  • the inner end side that is, the pad
  • the outer end side that is, the lead wiring HW1 side
  • a current flows to the PD6 side.
  • the lead-out wiring HW1 between the coils CL5 and CL6 has a fixed potential (ground potential, GND potential, power supply potential, etc.).
  • the spirals of the coil CL7 and the coil CL8 are arranged so that the directions of the current flowing through the coil CL7 and the coil CL8 are opposite to each other. Design the direction. That is, the coils CL7 and CL8 are connected in series between the lead wiring HW2 and the lead wiring HW2.
  • the lead wire HW3 passes through the coils CL8 and CL7.
  • the direction of the spiral of the coils CL7 and CL8 is designed so that the direction of the current flowing in the coil CL7 and the coil CL8 is opposite when a current flows through the lead-out wiring HW2. For this reason, the coil CL7 and the coil CL8 have the same winding direction.
  • both the coil CL7 and the coil CL8 are right-handed. However, as another form, both the coil CL7 and the coil CL8 can be left-handed.
  • the secondary coil when current (inductive current) flows through the coils CL5 and CL6 connected in series, the directions of the current (inductive current) flowing through the coils CL5 and CL6 are opposite to each other.
  • the direction of the spiral is designed. That is, the coils CL5 and CL6 are connected in series between the pad PD5 and the pad PD6.
  • the directions of the current flowing in the coil CL5 and the coil CL6 are opposite, and the pad PD5 passes from the pad PD6 to the pads CL6 and CL5.
  • both the coil CL5 and the coil CL6 are right-handed. However, as another form, both the coil CL5 and the coil CL6 can be left-handed.
  • the coil CL5 and the coil CL6 are designed so that currents flow in opposite directions
  • the coil CL7 and the coil CL8 are designed so that currents flow in opposite directions.
  • the transformer TR2 of the semiconductor chip CP2 can be formed in the same manner as the transformer TR1 of the semiconductor chip CP1. Therefore, also in the semiconductor chip CP2, the coils CL7 and CL8 are formed as the coil CL1b, the coils CL5 and CL6 are formed as the coil CL2b, and the pads PD5, PD6 and PD7 connected to the coils CL5 and CL6 are formed. Can be formed.
  • ⁇ About study example> 12 and 13 are main part plan views of the semiconductor chip of the first study example, and correspond to FIGS. 5 and 6, respectively.
  • the semiconductor chip of the first study example has a coil CL105 corresponding to the coil CL5 and a coil CL106 corresponding to the coil CL6 in the same layer, and lower layers than that.
  • the coil CL107 corresponding to the coil CL7 and the coil CL108 corresponding to the coil CL8 are provided in the same layer.
  • the coil CL107 is disposed immediately below the coil CL105, and the coil CL105 and the coil CL107 are not connected by a conductor, but are magnetically coupled.
  • the coil CL108 is disposed immediately above the coil CL106, and the coil CL106 and the coil CL108 are not connected by a conductor, but are magnetically coupled.
  • the coil CL105 and the coil CL106 are connected in series between the pad PD105 corresponding to the pad PD5 and the pad PD106 corresponding to the pad PD6.
  • a pad PD107 corresponding to the pad PD7 is electrically connected between the coil CL105 and the coil CL106. Similar to the pad PD5, the pad PD105 is disposed inside the spiral of the coil CL105. Similarly to the pad PD6, the pad PD106 is disposed inside the spiral of the coil CL106. However, the pad PD7 is not disposed between the coils CL5 and CL6, whereas the pad PD107 is disposed between the coils CL105 and CL106. The distance (interval) between the coil CL105 and the coil CL106 is increased by the amount of the pad PD107 disposed between the coil CL105 and the coil CL106.
  • the inner end of the coil CL105 is connected to the pad PD105, and the outer end of the coil CL105 is connected to the pad PD107.
  • the inner end of the coil CL106 is connected to the pad PD106, and the outer end of the coil CL106 is connected to the pad PD107.
  • the winding direction of the coil CL105 is the same clockwise as the winding direction of the coil CL5, but the winding direction of the coil CL106 is a counterclockwise winding opposite to the winding direction of the coil CL6.
  • the pad is not arranged inside the spiral of the coil CL107, and the inner end of the coil CL107 is electrically connected to the lead-out wiring HW102 corresponding to the lead-out wiring HW2 through the via portion. Further, no pad is arranged inside the spiral of the coil CL108, and the inner end of the coil CL108 is electrically connected to the lead-out wiring HW103 corresponding to the lead-out wiring HW3 through the via portion. .
  • connection wiring HW104 provided between the coil CL107 and the coil CL108, and are electrically connected via the connection wiring HW104.
  • the winding direction of the coil CL107 is the same as the winding direction of the coil CL7, but the winding direction of the coil CL108 is a left-handed direction opposite to the coil CL8.
  • the direction of the current flowing through the coil CL107 and the direction of the current flowing through the coil CL108 are determined on the primary side.
  • the direction of the current (inductive current) flowing through the coil CL105 and the direction of the current (inductive current) flowing through the coil CL106 are the same in the secondary side. This will be further described.
  • the left-handed coil CL108 current flows from the outside to the inside of the vortex, so that the current flows clockwise (clockwise) through the coil CL108. Further, when a current flows from the lead wire HW103 to the lead wire HW102 through the coils CL108 and CL107, a current flows from the inside of the vortex to the outside in the left-handed coil CL108, and therefore the coil CL108 is turned counterclockwise (counterclockwise). In the right-handed coil CL107, current flows from the outside to the inside of the vortex, so that the current flows counterclockwise (counterclockwise) through the coil CL107.
  • the directions in which the current flows in the coil CL107 and the coil CL108 are the same, and magnetic fluxes in the same direction are generated in the coil CL107 and the coil CL108.
  • the direction of the induced current generated in the CL 105 is the same as the direction of the induced current generated in the coil CL106. That is, when a clockwise (clockwise) induced current flows through the coil CL105, a clockwise (clockwise) induced current flows through the coil CL106, and when a counterclockwise (counterclockwise) induced current flows through the coil CL105. A counterclockwise (counterclockwise) induced current also flows through the coil CL106.
  • the direction of the current flowing in the coil CL107 and the direction of the current flowing in the coil CL108 are determined.
  • the direction of the current (inductive current) flowing through the coil CL105 and the direction of the current (inductive current) flowing through the coil CL106 are the same. Therefore, when a signal is transmitted from the transmission circuit to the reception circuit via the coils CL105 to CL108, the direction of the magnetic flux generated through the magnetically coupled coil CL105 and the coil CL107, and the magnetically coupled coil CL106 and The directions of magnetic fluxes generated so as to penetrate the coil CL108 are the same.
  • the direction of the current (inductive current) flowing through the coil CL105 and the direction of the current (inductive current) flowing through the coil CL106 are the same. For this reason, the direction of the magnetic flux generated through the coil CL105 by the induced current flowing through the coil CL105 is the same as the direction of the magnetic flux generated through the coil CL106 by the induced current flowing through the coil CL106. However, if the directions of the induced currents flowing in the coil CL105 and the coil CL106 are the same, the coils CL105 and CL106 act so as to cancel the magnetic flux (magnetic field).
  • the magnetic flux (magnetic field) generated outside the coil CL 105 by the induced current flowing through the coil CL 105 acts to cancel the magnetic flux (magnetic field) penetrating the coil CL 106 generated by the induced current flowing through the coil CL 106. Further, the magnetic flux (magnetic field) generated outside the coil CL106 by the induced current flowing through the coil CL106 acts to cancel the magnetic flux (magnetic field) penetrating the coil CL105 generated by the induced current flowing through the coil CL105.
  • the direction of the current flowing through the coil CL107 and the direction of the current flowing through the coil CL108 are the same. For this reason, the direction of the magnetic flux generated through the coil CL107 by the current flowing through the coil CL107 is the same as the direction of the magnetic flux generated through the coil CL108 by the current flowing through the coil CL108. However, if the direction of the flowing current is the same between the coil CL107 and the coil CL108, the coils CL107 and CL108 act so as to cancel the magnetic flux (magnetic field).
  • the magnetic flux (magnetic field) generated outside the coil CL107 due to the current flowing through the coil CL107 acts to cancel the magnetic flux (magnetic field) penetrating through the coil CL108 generated by the current flowing through the coil CL108. Further, the magnetic flux (magnetic field) generated outside the coil CL108 due to the current flowing through the coil CL108 acts to cancel the magnetic flux (magnetic field) penetrating the coil CL107 generated by the induced current flowing through the coil CL107.
  • loss (loss) in transmitting a signal from the transmission circuit to the reception circuit via the coils CL105 to CL108 increases, and the strength of the signal received by the reception circuit from the secondary coils CL105 and CL106 decreases. End up. This leads to a decrease in the performance of the semiconductor device.
  • the semiconductor chip CP1 of the present embodiment is formed on the semiconductor substrate (SB1) via insulating layers (RS, IL), and includes a coil CL5, a coil CL6, a coil CL7, a coil CL8, a pad PD5, a pad PD6, and a pad. It has PD7. Coil CL5 and coil CL6 are electrically connected in series between pad PD5 and pad PD6, and pad PD7 is electrically connected between coil CL5 and coil CL6. Coil CL7 and coil CL8 are electrically connected in series. The coil CL5 is disposed above the coil CL7, and the coil CL5 and the coil CL7 are magnetically coupled without being connected by a conductor.
  • the coil CL6 is disposed above the coil CL8, and the coil CL6 and the coil CL7 are coiled.
  • CL8 is magnetically coupled without being connected by a conductor.
  • the direction of the induced current that flows is opposite between the coil CL5 and the coil CL6. That is, one of the coils CL5 and CL6 is configured such that the induced current flows clockwise (clockwise) and the other counterclockwise (counterclockwise). Therefore, when an induced current flows through the coils CL5 and CL6, the direction of the magnetic flux generated so as to penetrate the coil CL5 by the induced current flowing through the coil CL5 and the induced current flowing through the coil CL6 are generated so as to penetrate the coil CL6. The direction of the magnetic flux is opposite. Thereby, it is possible to suppress or prevent the coils CL5 and CL6 from acting so as to cancel the magnetic flux (magnetic field).
  • the magnetic flux (magnetic field) passing through the coil CL5 and the magnetic flux (magnetic field) passing through the coil CL6 are in opposite directions, the magnetic flux (magnetic field) passing through the coil CL5 and the magnetic flux (magnetic field) passing through the coil CL6 are loop-shaped. Can be connected (ie, closed in a loop). For this reason, it is possible to suppress or prevent the magnetic flux (magnetic field) generated by the induced current flowing in the coil CL5 and the magnetic flux (magnetic field) generated by the induced current flowing in the coil CL6 from canceling each other.
  • the direction of the magnetic flux generated so as to pass through the coil CL105 by the induced current of the coil CL105 and the induced current of the coil CL106 cause the coil CL106.
  • the coils CL105 and CL106 act so as to cancel each other out of the magnetic flux (magnetic field).
  • the direction of the magnetic flux generated so as to penetrate the coil CL5 by the induced current of the coil CL5 and the coil CL6 by the induced current of the coil CL6 when an induced current flows through the coils CL5 and CL6, the direction of the magnetic flux generated so as to penetrate the coil CL5 by the induced current of the coil CL5 and the coil CL6 by the induced current of the coil CL6.
  • the directions of the currents flowing through the coils CL7 and CL8 are opposite to each other. I have to. That is, one of the coils CL7 and CL8 is configured such that a current flows clockwise (clockwise) and a current flows counterclockwise (counterclockwise) on the other side. For this reason, when a current flows through the coils CL7 and CL8, the direction of the magnetic flux generated so as to pass through the coil CL7 by the current flowing through the coil CL7, and the direction of the magnetic flux generated so as to pass through the coil CL8 due to the current flowing through the coil CL8 And the opposite direction. Thereby, it is possible to suppress or prevent the coils CL7 and CL8 from acting so as to cancel the magnetic flux (magnetic field).
  • the pad PD5 is arranged inside the coil CL5 (coil wiring CW5) (inside the spiral), and the pad PD6 is arranged inside (coil inside) the coil CL6 (coil wiring CW6). Has been.
  • a lead wiring (this lead wiring crosses the coil wiring CW5) for connecting the inner end of the coil CL5 and the pad PD5 is coiled. It is necessary to provide it in the lower layer of CL5. However, when such a lead wire is formed, the withstand voltage between the lead wire and the coil CL7 becomes dominant as the withstand voltage of the transformer, and the withstand voltage of the transformer may be reduced.
  • the pad PD5 is arranged inside the coil CL5 (coil wiring CW5), so that the lead wiring (lead wiring for connecting the pad PD5 and the coil CL5) is not formed.
  • the inner end of the coil CL5 can be connected to the pad PD5.
  • it is not necessary to form the lead wiring for the pad PD5 it is not necessary to form a via portion for connecting to the lead wiring, so that the manufacturing cost and the manufacturing time can be suppressed.
  • the pad PD6 is arranged inside the coil CL6 (coil wiring CW6), so that the lead wiring (lead wiring for connecting the pad PD6 and the coil CL6) is not formed, and the coil The inner end of CL6 can be connected to pad PD6. For this reason, since it is not necessary to form a lead wiring for the pad PD6 below the coil CL6 (coil wiring CW6), the withstand voltage between the coil CL6 and the coil CL8 becomes dominant as the withstand voltage of the transformer. Can be improved. Further, since it is not necessary to form the lead wiring for the pad PD6, it is not necessary to form a via portion for connecting to the lead wiring, and therefore the manufacturing cost and the manufacturing time can be suppressed.
  • the coil CL5 and the coil CL6 are formed in the same layer, and the coil CL7 and the coil CL8 are formed in the same layer.
  • the coils CL7 and CL8 are formed below the coils CL5 and CL6.
  • the coils CL5 and CL6 and the coils CL7 and CL8 are arranged on the upper layer side, so that the coils CL5 and CL6 are connected to the pads PD5, PD6 and PD7. It becomes easy.
  • the mutual inductance of the coils CL5 and CL7 and the mutual inductance of the coils CL6 and CL8 can be easily matched. Become. For this reason, it becomes easy to accurately transmit signals through the coils CL5, CL6, CL7, and CL8. Further, the number of layers necessary to form the coils CL5, CL6, CL7, and CL8 can be suppressed. This makes it easier to design a semiconductor chip. Further, it is advantageous for miniaturization of the semiconductor chip.
  • the pad PD7 is disposed in a region other than between the coil CL5 and the coil CL6.
  • a lead wire HW1 for connecting the coil CL5 and the coil CL6 to the pad PD7 is formed, and the lead wire HW1 extends from between the coil CL5 and the coil CL6 to the pad PD7. Thereby, the coil CL5 and the coil CL6 can be accurately connected to the pad PD7.
  • the width W1 of the lead wiring HW1 is preferably larger than the wiring widths of the coils CL5 and CL6 (that is, the width W2 of the coil wiring CW5 and the width W2 of the coil wiring CW6) (W1> W2).
  • W1> W2 the width W2 of the coil wiring CW5 and the width W2 of the coil wiring CW6
  • FIG. 14 and FIG. 15 are main part plan views showing a first modification of the semiconductor chip CP1 of the present embodiment, which correspond to FIG. 5 and FIG. 6, respectively.
  • the first modification shown in FIGS. 14 and 15 is different from the present embodiment shown in FIGS. 5 and 6 in that the pad PD7 is arranged between the coil CL5 and the coil CL6 in plan view. It is that. Therefore, in the first modification of FIGS. 14 and 15, the pads PD5, the pads PD7, and the pads PD6 are arranged in a line (on a straight line) in this order.
  • the pad PD7 is disposed between the coil CL5 and the coil CL6, and therefore, compared with the case of FIGS. The distance (interval) is far away.
  • the pad PD7 is provided between the coil CL5 and the coil CL6.
  • the distance (interval) between the coil CL7 and the coil CL8 is also increased compared to the cases of FIGS.
  • the pad PD7 is disposed between the coil CL5 and the coil CL6, the lead wiring HW1 is not necessary, and the outside of the coil CL5 (outside of the vortex). Is connected directly to the pad PD7, and the outer end (outside of the vortex) of the coil CL6 is directly connected to the pad PD7. Further, in the first modified example of FIGS. 14 and 15, the dimension (width) of the connection wiring HW ⁇ b> 4 is larger by the distance between the coil CL ⁇ b> 7 and the coil CL ⁇ b> 8 than in the case of FIGS. 5 and 6. It is getting bigger.
  • FIGS. 14 and 15 are basically the same as the present embodiment of FIGS. 5 and 6, and therefore, repeated description thereof is omitted here.
  • a secondary coil (CL5, CL6) from a primary coil (CL7, CL8) is compared with the case of the 1st examination example of the said FIG.12 and FIG.13.
  • the signal strength (reception signal strength) detected by the secondary coils (CL5, CL6) can be improved.
  • the layout design of the semiconductor chip becomes difficult to perform if there is a restriction to arrange the pad PD7 between the coils CL5 and CL6. If the arrangement position of the pad PD7 can be freely set in a region other than between the coil CL5 and the coil CL6 without restriction of arranging the pad PD7 between the coil CL5 and the coil CL6, in designing the entire semiconductor chip, The degree of freedom in design is increased and it becomes easier to design a semiconductor chip.
  • the coil CL5 is used as the arrangement area of the coils CL5, CL6 and the pads PD5, PD6, PD7.
  • a long-sized arrangement region is required.
  • the pad PD7 between the coil CL5 and the coil CL6, the pad PD5, the pad PD7, and the pad PD6 are arranged in a line in this order.
  • the connection members such as the bonding wires BW to the pads PD5, PD6, and PD7
  • the pads PD5, PD7, and pad PD6 are arranged in a line in this order in the arrangement of the pads PD5, PD6, and PD7.
  • the present inventor does not arrange the pad PD7 between the coil CL5 and the coil CL6 as in the first modification of FIGS. 14 and 15, but instead uses the pad PD7 as the coil CL5 and the coil CL6. It was considered to place it in an area other than between.
  • the pad PD7 is disposed in a region other than between the coil CL5 and the coil CL6, the pad PD7 is not disposed between the coil CL5 and the coil CL6, so that the pad PD7 is disposed more than in the first modification example of FIGS. It is preferable to shorten the distance between the coil CL5 and the coil CL6.
  • the distance (interval) L2 between the coil CL5 and the coil CL6 is set to the pad PD7. Is equal to or longer than the side length L1 (L2 ⁇ L1).
  • the arrangement positions of the coils CL5 and CL6 and the pads PD5 and PD6 remain the same as in FIG. 14, and the arrangement area of the pad PD7 is necessary when only the position of the pad PD7 is moved to a position other than between the coils CL5 and CL6.
  • the arrangement area of the coils CL5, CL6 and the pads PD5, PD6, PD7 and the required area increase, which is disadvantageous for downsizing (smaller area) of the semiconductor chip. That is, the area between the coil CL5 and the coil CL6 is wasted, which is disadvantageous for downsizing (smaller area) of the semiconductor chip.
  • the coil CL5 and the coil CL6 can be disposed as much as the pad PD7 is not disposed between the coil CL5 and the coil CL6.
  • the distance (interval) between the coil CL5 and the coil CL6 is preferably shorter than in the case of FIG. Accordingly, when the pad PD7 is disposed in a region other than between the coil CL5 and the coil CL6, the distance (interval) L2 between the coil CL5 and the coil CL6 is smaller than the side length L1 of the pad PD7. (L2 ⁇ L1) is preferable. In the case of FIG. 5, this condition is satisfied. Thereby, the area required for the arrangement of the coils CL5, CL6 and the pads PD5, PD6, PD7 can be suppressed, which is advantageous for downsizing (smaller area) of the semiconductor chip.
  • the coil CL5 and the coil CL6 are disposed at a distance close to each other until the pad PD7 cannot be disposed between the coil CL5 and the coil CL6. It is preferable to do. That is, the distance between the coil CL5 and the coil CL6 when viewed in a direction parallel to the direction connecting the center of the coil CL5 and the center of the coil CL6 (L2 is this distance in the case of FIG. 5) is the coil CL5. Is preferably smaller than the dimension of the pad PD7 when viewed in a direction parallel to the direction connecting the center of the coil CL6 and the center of the coil CL6 (L1 is this dimension in the case of FIG. 5).
  • the distance (interval) L2 between the coil CL5 and the coil CL6 is between the coil CL7 and the coil CL8.
  • the distance L2 between the coils CL5 and CL6 and the distance (interval) L3 between the coils CL7 and CL8 correspond to the distance (interval) in plan view, respectively.
  • FIG. 16 is a graph showing the correlation between the distance (interval) between the coils and the coupling coefficient.
  • 17 and 18 are plan views showing coil patterns used in the simulation for obtaining the graph of FIG.
  • the graph of FIG. 16 is obtained by simulation based on the coil patterns of FIG. 17 and FIG.
  • the coil pattern in FIG. 17 simulates the coil pattern in FIG. That is, the coil CL205 in FIG. 17 is similar to the coil CL105 in FIG. 12, the coil CL206 in FIG. 17 is similar to the coil CL106 in FIG. 12, and the pad pattern PD205 in FIG.
  • the pad PD105 of FIG. 12 is imitated, and the pad pattern PD206 of FIG. 17 is imitated of the pad PD106 of FIG.
  • the coil CL205 is right-handed similarly to the coil CL105, and the coil CL206 is left-handed similarly to the coil CL106.
  • two coils imitating the coils CL107 and CL108 are arranged immediately below the coils CL205 and CL206, but the illustration thereof is omitted. .
  • a coil (not shown) immediately below the coil CL205 has the same size and the same number of turns as the coil CL205, and the winding direction is right-handed like the coil CL107.
  • a coil (not shown) immediately below the coil CL206 has the same size and the same number of turns as the coil CL206, and the winding direction is left-handed like the coil CL108.
  • the coil pattern in FIG. 18 simulates the coil pattern in FIG. That is, the coil CL305 in FIG. 18 is similar to the coil CL5 in FIG. 5, the coil CL306 in FIG. 18 is similar to the coil CL6 in FIG. 5, and the pad pattern PD305 in FIG.
  • the pad PD5 of FIG. 5 is imitated, and the pad pattern PD306 of FIG. 18 is imitated of the pad PD6 of FIG.
  • the coil CL305 is right-handed like the coil CL5, and the coil CL306 is right-handed like the coil CL6.
  • two coils imitating the coils CL7 and CL8 are arranged immediately below the coils CL305 and CL306, but the illustration thereof is omitted. .
  • a coil (not shown) immediately below the coil CL305 has the same size and the same number of turns as the coil CL305, and the winding direction is right-handed like the coil CL7.
  • a coil (not shown) immediately below the coil CL306 has the same size and the same number of turns as the coil CL306, and the winding direction is right-handed like the coil CL8.
  • each of the coils CL205, CL206, CL305, and CL306 has an inner diameter of 130 ⁇ m, a coil wiring interval of 11 ⁇ m, a winding number of 3 turns, and the inter-coil distances L201 and L301 are about 0 ⁇ m, about 50 ⁇ m, and about 100 ⁇ m.
  • a coupling coefficient was simulated.
  • the result of simulating and examining the coupling coefficient between the primary coil (coil immediately below the coils CL205 and CL206) and the secondary coil (coils CL205 and CL206) is a black circle ( ⁇ )
  • the distance (interval) L201 between the coil CL205 and the coil CL206 is changed with three types (about 0 ⁇ m, 50 ⁇ m, and 100 ⁇ m)
  • the coupling coefficient between the primary coil and the secondary coil is examined.
  • the distance L201 between the coil CL205 and the coil CL206 is plotted on the horizontal axis of the graph of FIG. 16, and the coupling coefficient is plotted on the vertical axis of the graph of FIG.
  • the result of simulating and examining the coupling coefficient between the primary coil (coil immediately below the coils CL305 and CL306) and the secondary coil (coils CL305 and CL306) is a white circle ( ⁇ )
  • the distance (interval) L301 between the coil CL305 and the coil CL306 is changed with three types (about 0 ⁇ m, 50 ⁇ m, and 100 ⁇ m)
  • the coupling coefficient between the primary coil and the secondary coil is examined.
  • the distance L301 between the coil CL305 and the coil CL306 is plotted on the horizontal axis of the graph of FIG. 16, and the coupling coefficient is plotted on the vertical axis of the graph of FIG.
  • the coil of FIG. 18 when compared with the case where the distance between the coils (L201, L301) is the same, the coil of FIG. 18 is more than the case of the coil pattern of FIG. In the case of the pattern (corresponding to the white circle in the graph of FIG. 16), the coupling coefficient between the primary coil and the secondary coil becomes larger. That is, the direction of the induced current flowing through the coils CL205 and CL206 as in the case of FIG. 17 is the same as the direction of the induced current flowing through the coils CL305 and CL306 as in the case of FIG. The coupling coefficient between the primary coil and the secondary coil increases when the direction of the current is reversed between the coil CL305 and the coil CL306.
  • An increase in the coupling coefficient leads to an increase in signal strength (received signal strength) detected on the secondary coil side when signals are transmitted through the primary coil and the secondary coil. Further, when the number of turns of the coil is increased, the coupling strength increases, but this leads to an increase in the area of the coil, which is disadvantageous for downsizing (smaller area) of the semiconductor chip. Therefore, in the case of the coil pattern of FIG. 18 (the direction of the induced current is the coil CL305 and the coil CL306) than in the case of the coil pattern of FIG. 17 (the direction of the induced current is the same in the coils CL205 and CL206). And the opposite direction) is more advantageous for downsizing (smaller area) of the semiconductor chip because the necessary coupling coefficient can be ensured even if the area of the coil is suppressed as much as the coupling coefficient can be increased.
  • the pad PD107 is moved to a region other than between the coil CL105 and the coil CL106, and the coil CL105 and the coil CL106 are brought close to each other (FIG. 5). And the coupling coefficient of the primary coil and the secondary coil will be even smaller than in the case of FIG. 12 and FIG.
  • the distance L301 between the coil CL305 and the coil CL306 becomes short (that is, the coil CL305). And the coil CL306 are brought close to each other), the coupling coefficient between the primary coil and the secondary coil increases. Therefore, as shown in FIGS. 5 and 6, the pad PD7 is arranged in a region other than between the coil CL5 and the coil CL6 and the coil CL5 and the coil CL6 are brought closer to each other. The coupling coefficient between the primary coil and the secondary coil is further increased as compared with the case of the first modification of FIG. 14 and FIG.
  • the pad PD7 regardless of whether the pad PD7 is disposed between the coils CL5 and CL6, the directions of the induced currents flowing through the coils CL5 and CL6 are made opposite in the coils CL5 and CL6.
  • the coupling coefficient between the primary coil and the secondary coil can be increased.
  • the pad PD7 when the pad PD7 is arranged in a region other than between the coil CL5 and the coil CL6, the distance between the coil CL5 and the coil CL6 can be reduced, but in this case, the direction of the induced current is the same as that of the coil CL5. It is particularly important to secure the coupling coefficient so as to be opposite to the coil CL6.
  • the coupling coefficient can be increased even if the distance between the coils CL5 and CL6 is reduced.
  • the pad PD7 is disposed between the coils CL5 and CL6.
  • the pad PD7 includes the coils CL5 and CL6. It is placed in an area other than between. For this reason, since there is no restriction
  • the distance (interval) between the coil CL5 and the coil CL6 is set to be smaller than the side length L1 of the pad PD7. For this reason, since the area required for arrangement
  • the semiconductor package can also be regarded as a semiconductor device.
  • FIG. 19 is a plan view showing a semiconductor package (semiconductor device) PKG of the present embodiment
  • FIG. 20 is a cross-sectional view of the semiconductor package PKG.
  • the sealing resin portion MR is seen through, and the outer shape (outer periphery) of the sealing resin portion MR is indicated by a two-dot chain line.
  • a cross-sectional view taken along line B1-B1 of FIG. 19 substantially corresponds to FIG.
  • a semiconductor package PKG shown in FIGS. 19 and 20 is a semiconductor package including semiconductor chips CP1 and CP2.
  • the configuration of the semiconductor package PKG will be specifically described.
  • a semiconductor package PKG shown in FIGS. 19 and 20 includes semiconductor chips CP1 and CP2, die pads DP1 and DP2 for mounting the semiconductor chips CP1 and CP2, respectively, a plurality of leads LD made of a conductor, and semiconductor chips CP1 and CP2. And a plurality of bonding wires BW for connecting the semiconductor chips CP1 and CP2 and the plurality of leads LD, and a sealing resin portion MR for sealing them.
  • Sealing resin portion (sealing portion, sealing resin, sealing body) MR is made of, for example, a resin material such as a thermosetting resin material, and may include a filler.
  • the semiconductor chips CP1 and CP2, die pads DP1 and DP2, the plurality of leads LD, and the plurality of bonding wires BW are sealed and electrically and mechanically protected by the sealing resin portion MR.
  • the planar shape (outer shape) intersecting the thickness of the sealing resin portion MR can be, for example, a rectangle (quadrangle).
  • a plurality of pads (pad electrodes, bonding pads) PD are formed on the surface of the semiconductor chip CP1, which is the main surface on the element formation side of the semiconductor chip CP1.
  • Each pad PD of the semiconductor chip CP1 is electrically connected to a semiconductor integrated circuit (eg, the control circuit CC) formed inside the semiconductor chip CP1.
  • pads (pad electrodes, bonding pads) PD5a, PD6a, and PD7a corresponding to the pads PD5, PD6, and PD7 are formed on the surface of the semiconductor chip CP1.
  • the semiconductor chip CP1 includes the transmission circuit TX1, the coils CL7 and CL8 (primary coils) connected to the transmission circuit TX1, and the coils CL5 and CL6 (magnetic coils coupled to the coils CL7 and CL8, respectively). Secondary coil) and the pads PD5, PD6, PD7 connected to the coils CL5, CL6.
  • the pad PD5 included in the semiconductor chip CP1 corresponds to the pad PD5a
  • the pad PD6 included in the semiconductor chip CP1 corresponds to the pad PD6a
  • the pad PD7 included in the semiconductor chip CP1 corresponds to the pad PD7a.
  • the semiconductor chip CP1 further includes the receiving circuit RX2 and a plurality of pads (pad electrodes, bonding pads) PD9 connected to the receiving circuit RX2. Therefore, pads PD, PD5a, PD6a, PD7a, and PD9 are formed on the surface of the semiconductor chip CP1. Of the plurality of pads PD9 of the semiconductor chip CP1, the pad PD9 connected to the pad PD7b of the semiconductor chip CP2 via the bonding wire BW supplies a fixed potential (ground potential, GND potential, power supply potential, etc.). It is.
  • a plurality of pads PD are formed on the surface of the semiconductor chip CP2, which is the main surface on the element formation side of the semiconductor chip CP2.
  • Each pad PD of the semiconductor chip CP2 is electrically connected to a semiconductor integrated circuit (for example, the drive circuit DR) formed inside the semiconductor chip CP2.
  • pads (pad electrodes, bonding pads) PD5b, PD6b, and PD7b corresponding to the pads PD5, PD6, and PD7 are formed on the surface of the semiconductor chip CP2.
  • the semiconductor chip CP2 includes the transmission circuit TX2, the coils CL7 and CL8 (primary coils) connected to the transmission circuit TX2, and the coils CL5 and CL6 (magnetic coils coupled to the coils CL7 and CL8, respectively). Secondary coil) and the pads PD5, PD6, PD7 connected to the coils CL5, CL6.
  • the pad PD5 included in the semiconductor chip CP2 corresponds to the pad PD5b
  • the pad PD6 included in the semiconductor chip CP2 corresponds to the pad PD6b
  • the pad PD7 included in the semiconductor chip CP2 corresponds to the pad PD7b.
  • the semiconductor chip CP2 further includes the receiving circuit RX1 and a plurality of pads (pad electrodes, bonding pads) PD8 connected to the receiving circuit RX1. Therefore, pads PD, PD5b, PD6b, PD7b, and PD8 are formed on the surface of the semiconductor chip CP2. Of the plurality of pads PD8 of the semiconductor chip CP2, the pad PD8 connected to the pad PD7a of the semiconductor chip CP1 via the bonding wire BW supplies a fixed potential (ground potential, GND potential, power supply potential, etc.). It is.
  • the main surface on which the pads PD, PD5a, PD6a, PD7a, and PD9 are formed is called the front surface of the semiconductor chip CP1
  • the main surface on the opposite side is called the back surface of the semiconductor chip CP1.
  • the main surface on the side where the pads PD, PD5b, PD6b, PD7b, PD8 are formed is called the front surface of the semiconductor chip CP2
  • the main surface on the opposite side is called the back surface of the semiconductor chip CP2.
  • the semiconductor chip CP1 is mounted (arranged) on the upper surface of the die pad DP1, which is a chip mounting portion, so that the surface of the semiconductor chip CP1 faces upward, and the back surface of the semiconductor chip CP1 is attached to the upper surface of the die pad DP1 by a die bond material (adhesive). ) It is bonded and fixed via DB.
  • the semiconductor chip CP2 is mounted (arranged) on the upper surface of the die pad DP2, which is a chip mounting portion, so that the surface of the semiconductor chip CP2 faces upward, and the back surface of the semiconductor chip CP2 is bonded to the upper surface of the die pad DP2. ) It is bonded and fixed via DB.
  • the die pad DP1 and the die pad DP2 are separated from each other with a material constituting the sealing resin portion MR interposed therebetween, and are electrically insulated from each other.
  • the lead LD is formed of a conductor and is preferably made of a metal material such as copper (Cu) or a copper alloy.
  • Each lead LD is composed of an inner lead portion which is a portion located in the sealing resin portion MR of the lead LD and an outer lead portion which is a portion located outside the sealing resin portion MR in the lead LD.
  • the outer lead portion of the lead LD protrudes from the side surface of the sealing resin portion MR to the outside of the sealing resin portion MR.
  • the space between the inner lead portions of adjacent leads LD is filled with the material constituting the sealing resin portion MR.
  • the outer lead portion of each lead LD can function as an external connection terminal portion (external terminal) of the semiconductor package PKG.
  • the outer lead portion of each lead LD is bent so that the lower surface near the end of the outer lead portion is positioned slightly below the lower surface of the sealing resin portion MR.
  • the pads PD on the surfaces of the semiconductor chips CP1 and CP2 are electrically connected to the inner lead portions of the leads LD through bonding wires BW that are conductive connection members. That is, the other end of the bonding wire BW whose one end is connected to each pad PD on the surface of the semiconductor chips CP1 and CP2 is connected to the upper surface of the inner lead portion of each lead LD. Further, the pads PD5a, PD6a, PD7a on the surface of the semiconductor chip CP1 are electrically connected to the pads PD8 on the surface of the semiconductor chip CP2 via bonding wires BW, respectively. Further, the pads PD5b, PD6b, PD7b on the surface of the semiconductor chip CP2 are electrically connected to the pads PD9 on the surface of the semiconductor chip CP1 through bonding wires BW, respectively.
  • the bonding wire BW is a conductive connecting member (connecting member), but more specifically is a conductive wire, and is made of a fine metal wire such as a gold (Au) wire or a copper (Cu) wire.
  • the bonding wire BW is sealed in the sealing resin portion MR and is not exposed from the sealing resin portion MR.
  • the bonding wire BW connecting the pads PD5a, PD6a, PD7a of the semiconductor chip CP1 and the pad PD8 of the semiconductor chip CP2 is hereinafter referred to as a bonding wire BW8 with the reference sign BW8.
  • the bonding wire BW connecting the pads PD5b, PD6b, PD7b of the semiconductor chip CP2 and the pad PD9 of the semiconductor chip CP1 will be referred to as a bonding wire BW9 with reference sign BW9.
  • the semiconductor chip CP1 and the semiconductor chip CP2 are connected by bonding wires BW8 and BW9, but are not connected by other bonding wires BW (conductive connecting members). For this reason, electrical signals are transmitted between the semiconductor chip CP1 and the semiconductor chip CP2 from the pads PD5a, PD6a, PD7a of the semiconductor chip CP1 to the pads PD8 of the semiconductor chip CP2 via the bonding wires BW8, and the semiconductor. Only the path from the pads PD5b, PD6b, PD7b of the chip CP2 to the pad PD9 of the semiconductor chip CP2 via the bonding wire BW9.
  • the pads PD5a, PD6a and PD7a of the semiconductor chip CP1 are connected to the coils CL5 and CL6 (secondary coils) formed in the semiconductor chip CP1.
  • the coils CL5 and CL6 are connected to the semiconductor chip CP1.
  • the formed circuit is not connected via a conductor (internal wiring) but is magnetically coupled to the coils CL7 and CL8 (primary coils) in the semiconductor chip CP1. Therefore, an electromagnetic wave is generated from a circuit (such as the transmission circuit TX1) formed in the semiconductor chip CP1 via the coils CL7 and CL8 (primary coils) and the coils CL5 and CL6 (secondary coils) in the semiconductor chip CP1. Only the signal transmitted by induction is input from the pads PD5a, PD6a, and PD7a to the semiconductor chip CP2 (the receiving circuit RX1) via the bonding wire BW8.
  • the pads PD5b, PD6b, and PD7b of the semiconductor chip CP2 are connected to the coils CL5 and CL6 (secondary coils) formed in the semiconductor chip CP2.
  • the coils CL5 and CL6 are connected to the semiconductor chip CP2.
  • the formed circuit is not connected via a conductor (internal wiring) but is magnetically coupled to the coils CL7 and CL8 (primary coils) in the semiconductor chip CP2. Therefore, an electromagnetic wave is generated from a circuit (such as the transmission circuit TX2) formed in the semiconductor chip CP2 via the coils CL7 and CL8 (primary coils) and the coils CL5 and CL6 (secondary coils) in the semiconductor chip CP2. Only the signal transmitted by induction is input from the pads PD5b, PD6b, PD7b to the semiconductor chip CP1 (the receiving circuit RX2) via the bonding wire BW9.
  • the semiconductor chip CP1 and the semiconductor chip CP2 have different voltage levels (reference potentials).
  • the drive circuit DR drives a load LOD such as a motor.
  • the drive circuit DR drives or controls a switch (switching element) of the load LOD such as a motor, and switches the switch.
  • the reference potential (voltage level) of the semiconductor chip CP2 may rise to a voltage that substantially matches the power supply voltage (operating voltage) of the switch to be driven.
  • the voltage is a considerably high voltage (for example, about several hundred volts to several thousand volts). For this reason, a large difference occurs in the voltage level (reference potential) between the semiconductor chip CP1 and the semiconductor chip CP2.
  • the semiconductor chip CP2 when the switch to be driven is turned on, the semiconductor chip CP2 has a voltage (for example, about several hundred V to several thousand V) higher than a power supply voltage (for example, about several V to several tens V) supplied to the semiconductor chip CP1. ) Will be supplied.
  • a voltage for example, about several hundred V to several thousand V
  • a power supply voltage for example, about several V to several tens V
  • the electrical transmission between the semiconductor chip CP1 and the semiconductor chip CP2 is electromagnetic via the primary coils (CL7, CL8) and secondary coils (CL5, CL6) in the semiconductor chip CP1. It is only a signal transmitted by induction or a signal transmitted by electromagnetic induction via the primary coils (CL7, CL8) and secondary coils (CL5, CL6) in the semiconductor chip CP2.
  • the voltage level (reference potential) of the semiconductor chip CP1 and the voltage level (reference potential) of the semiconductor chip CP2 are different, the voltage level (reference potential) of the semiconductor chip CP2 is input to the semiconductor chip CP1, Alternatively, it is possible to accurately prevent the voltage level (reference potential) of the semiconductor chip CP1 from being input to the semiconductor chip CP2. That is, it is assumed that the switch to be driven is turned on and the reference potential (voltage level) of the semiconductor chip CP2 has risen to a voltage that substantially matches the power supply voltage of the switch to be driven (for example, several hundred V to several thousand V) In addition, it is possible to accurately prevent the reference potential of the semiconductor chip CP2 from being input to the semiconductor chip CP1.
  • electrical signals can be accurately transmitted between the semiconductor chips CP1 and CP2 having different voltage levels (reference potentials). Further, the reliability of the semiconductor chip CP1 and the semiconductor chip CP2 can be improved. In addition, the reliability of the semiconductor package PKG can be improved. In addition, the reliability of the electronic device using the semiconductor package PKG can be improved.
  • the semiconductor chip CP1 is a low-voltage chip to which a low-voltage power supply voltage is supplied, and the supply power supply voltage at that time is, for example, about 5V.
  • the power supply voltage of the switch to be driven by the drive circuit DR is, for example, a high voltage of 600 V to 1000 V or more, and this high voltage can be supplied to the semiconductor chip CP2 when the switch is on.
  • SOP Small Outline ⁇ ⁇ ⁇ Package
  • FIGS. 21 to 31 are main part plan views of the semiconductor chip (semiconductor device) of the second embodiment, and correspond to FIG. 5 of the first embodiment.
  • the layout of the secondary coil and the pad connected to the secondary coil will be described, and the illustration and description of the primary coil (coils corresponding to the coils CL7 and CL8) are omitted.
  • the coils (primary coils) magnetically coupled to the coils (secondary coils) are respectively arranged immediately below the coils (secondary coils) shown in FIGS. Since the primary coil is arranged directly under the secondary coil, if the layout of the secondary coil is determined, the layout of the primary coil is inevitably determined. Therefore, here, the layout of the secondary coil will be described so that the primary coil Description of the layout is omitted.
  • the coil and pad layout in the semiconductor chip CP1 will be described. However, the layout described in the second embodiment can be applied to one or both of the semiconductor chips CP1 and CP2. it can.
  • FIG. 21 having the same layout as that of the secondary coils (coils CL5, CL6) and pads (pads PD5, PD6, PD7) connected thereto in FIG. 5 of the first embodiment will be described.
  • the dotted line drawn on each pad indicates the position of the opening OP at which the pad is exposed.
  • the coils CL5 and CL6, which are secondary coils, are arranged along the side SH1 of the semiconductor chip CP1.
  • the side SH1 is one of the four sides that form the outer periphery of the rectangular semiconductor chip CP1.
  • a direction parallel to the side SH1 (that is, a direction along the side SH1) is defined as an X direction
  • a direction orthogonal to the side SH1 is defined as a Y direction.
  • the X direction and the Y direction are directions orthogonal to each other.
  • the coil CL5 and the coil CL6 are disposed along the side SH1 in the vicinity of the side SH1 of the semiconductor chip CP1. For this reason, the coil CL5 and the coil CL6 are arranged in the X direction.
  • the pad PD5 is disposed inside the coil CL5 (inside the spiral) and connected to one end of the coil CL5
  • the pad PD6 is disposed inside the coil CL6 (inside the spiral) and the coil CL6. Connected to one end. Since the coil CL5 and the coil CL6 are arranged in the X direction, the pad PD5 and the pad PD6 are also arranged in the X direction.
  • the pad PD7 is disposed at a position displaced by a predetermined distance in the Y direction (position displaced in a direction away from the side SH1) from the position between the coils CL5 and CL6 arranged in the X direction.
  • the pad PD7 and the coils CL5 and CL6 are connected by a lead wiring HW1.
  • the lead wiring HW1 extends from between the coil CL5 and the coil CL6 to the pad PD7.
  • the pad PD7 is displaced in the Y direction from the position between the coils CL5 and CL6 by a distance that the pad PD7 does not overlap the coils CL5 and CL6, the coils CL5 and CL6 and the pads PD5, PD6 and The area required for laying out the PD 7 can be reduced.
  • the pad PD5 and the pad PD6 are arranged in the X direction, and the pad PD7 is displaced from the position between the pad PD5 and the pad PD6 by a predetermined distance in the Y direction (direction away from the side SH1). (Position shifted to). That is, the distance between the pad PD5 and the side SH1 (the distance in the Y direction) and the distance between the pad PD6 and the side SH1 (the distance in the Y direction) are substantially the same.
  • the distance between the pad PD7 and the side SH1 is the distance between the pad PD5 and the side SH1 (distance in the Y direction) or the distance between the pad PD6 and the side SH1 (Y The distance is greater than the dimension of one side of the pads PD5 and PD6.
  • the dimension in the X direction of the region required for laying out the coils CL5, CL6 and the pads PD5, PD6, PD7 can be reduced.
  • the dimension in the X direction of the coil CL5 and the dimension of the coil CL6 can be reduced. It is possible to make it approximately the same as the sum of the dimensions in the X direction. Therefore, when designing the entire semiconductor chip CP1, it is advantageous when it is desired to reduce the dimension in the X direction of the region required for laying out the coils CL5, CL6 and the pads PD5, PD6, PD7.
  • the bonding wires connected to the pad PD5 and the bonding wires connected to the pad PD6 are arranged.
  • a bonding wire connected to the pad PD7 is located. Since the pad PD7 is displaced in the Y direction from the position where the pads PD5 and PD6 are arranged, the bonding wire connected to the pad PD5, the bonding wire connected to the pad PD7, and the bonding wire connected to the pad PD6 are: It becomes easy to prevent contact with each other.
  • the coils CL5, CL6 and the pads PD5, PD6, PD7 correspond to the set of the coils CL5c, CL6c and the pads PD5c, PD6c, PD7c, and the coils CL5d, CL6d and the pads PD5d, PD6d, PD7d.
  • the coils CL5c and CL5d correspond to the coil CL5, respectively
  • the coils CL6c and CL6d correspond to the coil CL6, respectively.
  • the pads PD5c and PD5d correspond to the pad PD5
  • the pads PD6c and PD6d correspond to the pad PD6
  • the pads PD7c and PD7d correspond to the pad PD7, respectively. It is.
  • One of the two channels is connected via a primary coil (not shown here but corresponding to the coils CL7 and CL8) and secondary coils CL5c and CL6c directly below the coils CL5c and CL6c.
  • This is a path for transmitting a signal from a transmission circuit in the semiconductor chip CP1 to a reception circuit in another semiconductor chip (CP2).
  • the other one of the two channels is connected via a primary coil (not shown here but corresponding to the coils CL7 and CL8) and secondary coils CL5d and CL6d directly below the coils CL5d and CL6d.
  • This is a path for transmitting a signal from a transmission circuit in the semiconductor chip CP1 to a reception circuit in another semiconductor chip (CP2).
  • the set of the coils CL5c and CL6c and the pads PD5c, PD6c and PD7c and the set of the coils CL5d and CL6d and the pads PD5d, PD6d and PD7d are provided independently of each other.
  • FIG. 22 The layout of FIG. 22 will be specifically described below.
  • the coil CL5c and the coil CL6c are arranged along the side SH1 in the vicinity of the side SH1 of the semiconductor chip CP1. For this reason, the coil CL5c and the coil CL6c are arranged in the X direction.
  • the pad PD5c is arranged inside the coil CL5c (inside the spiral) and connected to one end of the coil CL5c, and the pad PD6c is arranged inside the coil CL6c (inside the spiral) and connected to one end of the coil CL6c.
  • the pad PD5c and the pad PD6c are also arranged in the X direction.
  • the pad PD7c is arranged at a position displaced by a predetermined distance in the Y direction (position displaced in a direction away from the side SH1) from the position between the coils CL5c and CL6c arranged in the X direction.
  • the pad PD7c and the coils CL5c and CL6c are connected by a lead wiring HW1c corresponding to the lead wiring HW1.
  • the lead wiring HW1c extends from between the coil CL5c and the coil CL6c to the pad PD7c.
  • the coil CL5d and the coil CL6d are arranged in the X direction.
  • the pad PD5d is disposed inside the coil CL5d (inside the spiral) and connected to one end of the coil CL5d
  • the pad PD6d is disposed inside the coil CL6d (inside the spiral) and connected to one end of the coil CL6d.
  • the pad PD5d and the pad PD6d are also arranged in the X direction.
  • the pad PD7d is disposed at a position shifted by a predetermined distance in the Y direction (position shifted in a direction approaching the side SH1) from a position between the coils CL5d and CL6d arranged in the X direction.
  • the pad PD7d and the coils CL5d and CL6d are connected by a lead wiring HW1d corresponding to the lead wiring HW1.
  • the lead wiring HW1d extends from between the coil CL5d and the coil CL6d to the pad PD7d.
  • the pad PD5c, the pad PD6c, and the pad PD7d are arranged in the X direction, and the pad PD7c, the pad PD5d, and the pad PD6d are arranged in the X direction. That is, the pad PD7d is disposed at the extended position of the coils CL5c and CL6c aligned in the X direction (the extended position in the X direction), and the extended position of the coils CL6d and CL5d aligned in the X direction (the extended position in the X direction). Position), a pad PD7c is arranged. Further, a part of the coil CL6c and a part of the coil CL5d are opposed to each other in the Y direction.
  • the distance between the pad PD5c and the side SH1 (distance in the Y direction), the distance between the pad PD6c and the side SH1 (distance in the Y direction), and the distance between the pad PD7d and the side SH1 ( (Distance in the Y direction) is almost the same. Further, the distance between the pad PD6d and the side SH1 (distance in the Y direction), the distance between the pad PD5d and the side SH1 (distance in the Y direction), and the distance between the pad PD7c and the side SH1 (Y (Distance in direction) is almost the same.
  • the distance between the pads PD5d, PD6d, PD7c and the side SH1 is larger than the distance between the pads PD5c, PD6c, PD7d and the side SH1 (distance in the Y direction).
  • the difference is not less than the dimension of one side of the pads PD5c, PD6c, and PD7d.
  • the pitch (interval) between the pads PD5c, PD6c, PD7d arranged in the X direction and the pitch (interval) between the pads PD7c, PD5d, PD6d arranged in the X direction can be substantially the same.
  • the layout shown in FIG. 22 is applied to the X direction of the region required for laying out the coils and pads.
  • the dimensions of can be reduced. For this reason, when designing the entire semiconductor chip CP1, it is advantageous when it is desired to reduce the dimension in the X direction of the area required for laying out the elements corresponding to the coils CL5, CL6 and the pads PD5, PD6, PD7. .
  • the bonding wires connected to the pad PD5c and the pads PD6c are connected.
  • the bonding wire connected to the pad PD7c is positioned between the bonding wire to be connected.
  • the bonding wire connected to the pad PD6c is positioned between the bonding wire connected to the pad PD7c and the bonding wire connected to the pad PD5d.
  • the bonding wire connected to the pad PD5d is located between the bonding wire connected to the pad PD6c and the bonding wire connected to the pad PD7d.
  • a bonding wire connected to the pad PD7d is positioned between a bonding wire connected to the pad PD5d and a bonding wire connected to the pad PD6d. That is, the bonding wire connected to the pad PD5c, the bonding wire connected to the pad PD7c, the bonding wire connected to the pad PD6c, the bonding wire connected to the pad PD5d, the bonding wire connected to the pad PD7d, and the pad PD6d
  • the bonding wires to be connected are arranged in this order.
  • the pad PD5c, the pad PD7c, the pad PD6c, the pad PD5d, the pad PD7d, and the pad PD6d are arranged in this order in the Y direction, but actually, the pads PD5c, PD7c, PD6c, PD5d, PD7d, and PD6d are alternately arranged in two rows.
  • the pads PD5c, PD6c, and PD7d are arranged in a line, and the pads PD7c, PD5d, and PD6d are arranged in a line while being shifted from the line of the pads PD5c, PD6c, and PD7d in the Y direction. That is, the pad PD5c, the pad PD7c, the pad PD6c, the pad PD5d, the pad PD7d, and the pad PD6d are arranged in a so-called staggered arrangement.
  • a bonding wire connected to the pad PD5c, a bonding wire connected to the pad PD7c, a bonding wire connected to the pad PD6c, a bonding wire connected to the pad PD5d, a bonding wire connected to the pad PD7d, and a pad PD6d It becomes easy to prevent the bonding wires connected to the contact with each other.
  • the coil CL5 and the coil CL6 are arranged in an oblique direction between the X direction and the Y direction.
  • the pad PD5 disposed inside the coil CL5 (inside the spiral) is aligned with the pad PD7 in the X direction
  • the pad PD6 disposed inside the coil CL6 (inside the spiral) is aligned with the pads PD7 and Y. It is lined up in the direction.
  • the pad PD7 and the coils CL5 and CL6 are connected by a lead wire HW1, and the lead wire HW1 extends from between the coil CL5 and the coil CL6 to the pad PD7.
  • the coil 23 is preferably applied when the coils CL5, CL6 and the pads PD5, PD6, PD7 are arranged in the vicinity of the corner of the semiconductor chip CP1 on the main surface of the semiconductor chip CP1. That is, when the coils CL5, CL6 and the pads PD5, PD6, PD7 are disposed in the vicinity of the corner portion SC1 of the semiconductor chip CP1 formed by the sides SH1 and SH2 of the semiconductor chip CP1, the pad PD7 is provided in the vicinity of the corner portion SC1.
  • the pad PD5 and the pad PD7 are arranged along the side SH1, and the pad PD6 and the pad PD7 are arranged along the side SH2.
  • the pad PD7 is made closer to the corner SC1, and among the pads PD6 and pad PD7 arranged along the side SH2, the pad PD7. Is closer to the corner SC1.
  • the coils CL5 and CL6 and the pads PD5, PD6 and PD7 can be efficiently arranged in the vicinity of the corner portion SC1 of the semiconductor chip CP1.
  • the sides SH1 and SH2 are two sides of the four sides constituting the outer periphery of the rectangular semiconductor chip CP1, and the side SH1 and the side SH2 intersect to form a corner SC1.
  • the side SH1 is substantially parallel to the X direction
  • the side SH2 is substantially parallel to the Y direction.
  • the coil CL5 and the coil CL6 are disposed along the side SH1 in the vicinity of the side SH1 of the semiconductor chip CP1. For this reason, the coil CL5 and the coil CL6 are arranged in the X direction.
  • the pad PD5 is disposed inside the coil CL5 (inside the spiral) and connected to one end of the coil CL5
  • the pad PD6 is disposed inside the coil CL6 (inside the spiral) and connected to one end of the coil CL6. Yes. Since the coil CL5 and the coil CL6 are arranged in the X direction, the pad PD5 and the pad PD6 are also arranged in the X direction.
  • the pad PD5, the pad PD6, and the pad PD7 are arranged in the X direction. That is, the pad PD7 is disposed at the extended position (extension position in the X direction) of the coils CL5 and CL6 aligned in the X direction. In FIG. 24, the pad PD7 is disposed at a position adjacent to the coil CL6 in the X direction. However, as another form, the pad PD7 can be disposed at a position adjacent to the coil CL5 in the X direction. .
  • the pad PD7 and the coils CL5 and CL6 are connected by a lead wiring HW1.
  • the lead wiring HW1 extends from between the coil CL5 and the coil CL6 to the pad PD7.
  • bonding wires (BW) when connecting members such as bonding wires (BW) to the pads PD5, PD6, and PD7, respectively, the bonding wires connected to the pad PD5, the bonding wires connected to the pad PD6, and the pads PD7 are connected. Bonding wires to be arranged are arranged in the X direction in this order.
  • the pad PD7 is provided between the pad PD5 and the pad PD6.
  • the pads PD5, PD6, PD7 of the semiconductor chip CP1 and the pads of the other semiconductor chip (CP2) are connected by a connecting member such as a bonding wire. It may be difficult to do. In such a case, as shown in FIG.
  • the pad PD7 is not positioned between the pad PD5 and the pad PD6, so that the pads PD5, PD6, PD7 of the semiconductor chip CP1 and the other semiconductor chip (CP2) It becomes easy to connect the pad with a connecting member such as a bonding wire. Further, by arranging the pads PD5, PD6, and PD7 in a line, it becomes easy to connect the bonding wires to the pads PD5, PD6, and PD7.
  • the coil CL5 and the coil CL6 are arranged in the X direction.
  • the pad PD5 is disposed inside the coil CL5 (inside the spiral) and connected to one end of the coil CL5
  • the pad PD6 is disposed inside the coil CL6 (inside the spiral) and connected to one end of the coil CL6.
  • the pad PD5 and the pad PD6 are also arranged in the X direction.
  • the pad PD7 is arranged at a position adjacent to the coil CL6 in the Y direction. For this reason, the pad PD7 is aligned with the pad PD6 in the Y direction. That is, in the case of FIG.
  • the pad PD7 is arranged at a position shifted in the Y direction from the center between the pad PD5 and the pad PD6 arranged in the X direction. However, in the case of FIG. 25, the position of the pad PD6.
  • the pad PD7 is arranged at a position displaced in the Y direction (position displaced until the pad PD7 does not overlap the coil CL6).
  • the pad PD7 and the coils CL5 and CL6 are connected by a lead wire HW1, and the lead wire HW1 extends from between the coil CL5 and the coil CL6 to the pad PD7.
  • the coils CL5, CL6 and the pads PD5, PD6, PD7 are arranged in the vicinity of the corner of the semiconductor chip CP1 on the main surface of the semiconductor chip CP1. That is, when the coils CL5 and CL6 and the pads PD5, PD6, and PD7 are disposed near the corner SC1 of the semiconductor chip CP1 formed by the sides SH1 and SH2 of the semiconductor chip CP1, the coil CL6 is located near the corner SC1. And the pad PD6 is arranged inside the coil CL6.
  • the coil CL5 is disposed adjacent to the coil CL6 in the X direction
  • the pad PD5 is disposed inside the coil CL5
  • the pad PD7 is disposed adjacent to the coil CL6 in the Y direction.
  • the pad PD6 and the pad PD5 are arranged along the side SH1, and the pad PD6 and the pad PD7 are arranged along the side SH2, and at this time, of the pads PD6 and the pad PD5 arranged along the side SH1,
  • the pad PD6 is closer to the corner portion SC1
  • the pad PD6 is closer to the corner portion SC1 among the pads PD6 and the pad PD7 arranged along the side SH2.
  • the coils CL5 and CL6 and the pads PD5, PD6 and PD7 can be efficiently arranged in the vicinity of the corner portion SC1 of the semiconductor chip CP1.
  • the coil CL5c and the coil CL6c are arranged along the side SH1 in the vicinity of the side SH1 of the semiconductor chip CP1.
  • the pad PD5c is arranged inside the coil CL5c (inside the spiral) and connected to one end of the coil CL5c
  • the pad PD6c is arranged inside the coil CL6c (inside the spiral) and connected to one end of the coil CL6c.
  • the coil CL5d and the coil CL6d are arranged along the side SH1 in the vicinity of the side SH1 of the semiconductor chip CP1.
  • the pad PD5d is disposed inside the coil CL5d (inside the spiral) and connected to one end of the coil CL5d
  • the pad PD6d is disposed inside the coil CL6d (inside the spiral) and connected to one end of the coil CL6d.
  • the pad PD5d and the pad PD6d are also arranged in the X direction.
  • the coil CL5c, the coil CL6c, the coil CL5d, and the coil CL6d are arranged in the X direction, and the pad PD7e is disposed between the coil CL6c and the coil CL5d. For this reason, the pad PD5c, the pad PD6c, the pad PD7e, the pad PD5d, and the pad PD6d are arranged in the X direction.
  • the pitches (intervals) of the pads PD5c, PD6c, PD7e, PD5d, and PD6d arranged in the X direction can be substantially the same.
  • the pad PD7e is connected to the coils CL5c and CL6c (each outer end portion) and connected to the coils CL5d and CL6d (each outer end portion) by the lead wiring HW1e corresponding to the lead wiring HW1.
  • the lead wiring HW1e extends from between the coil CL5c and the coil CL6c to the pad PD7e and from between the coil CL5d and the coil CL6d to the pad PD7e.
  • the pad electrically connected between the coil CL5c and the coil CL6c and the pad electrically connected between the coil CL5d and the coil CL6d are the common pad PD7e.
  • the number of pads can be reduced by one. Thereby, the area required for laying out the coils CL5c, CL6c, CL5d, CL6d and the pads PD5c, PD6c, PD7e, PD5d, PD6d can be reduced.
  • the extension distance of the lead-out wiring HW1e in the portion extending from the space to the pad PD7e can be made substantially the same. Therefore, the resistance component of the lead wiring HW1e until the pad PD7e is electrically connected between the coils CL5c and CL6c, and the lead until the pad PD7e is electrically connected between the coils CL5d and CL6d. Since the resistance component of the wiring HW1e is likely to be approximately the same, the balance between the two channels is improved.
  • the layout of FIG. 27 is a modification of the layout of FIG.
  • the coil CL5c, the coil CL6c, the coil CL5d, and the coil CL6d are arranged in this order in the vicinity of the side SH1 of the semiconductor chip CP1 along the side SH1.
  • the pad PD5c is arranged inside the coil CL5c and connected to one end of the coil CL5c
  • the pad PD6c is arranged inside the coil CL6c and connected to one end of the coil CL6c
  • the pad PD5d is arranged inside the coil CL5d. Is connected to one end of the coil CL5d
  • the pad PD6d is arranged inside the coil CL6d and connected to one end of the coil CL6d.
  • the pad PD5c, the pad PD6c, the pad PD5d, and the pad PD6d are also arranged in the X direction.
  • the pad PD7e is disposed between the coil CL6c and the coil CL5d.
  • the pad PD7e is not disposed between the coil CL6c and the coil CL5d. . That is, in the case of FIG. 27, the coil CL5c, the coil CL6c, the coil CL5d, and the coil CL6d aligned in the X direction are adjacent to the coil CL6d in the X direction at the extension position (extension position in the X direction).
  • the pad PD7e is disposed.
  • the pad PD7e can be arranged at a position adjacent to the coil CL5c in the X direction instead of the coil CL6d.
  • the coil CL6c and the coil CL5d are closer to each other than the case of FIG. 26 because the pad PD7e is not disposed between the coil CL6c and the coil CL5d.
  • the pad PD5c, the pad PD6c, the pad PD5d, the pad PD6d, and the pad PD7e are arranged in the X direction, and the pad PD7e is arranged at the end of the arrangement.
  • the pitches (intervals) of the pads PD5c, PD6c, PD5d, PD6d, and PD7e arranged in the X direction can be substantially the same.
  • the pad PD7e is connected to the coils CL5c and CL6c (each outer end portion) and connected to the coils CL5d and CL6d (each outer end portion) by the lead wiring HW1e corresponding to the lead wiring HW1.
  • the lead wiring HW1e extends from between the coil CL5c and the coil CL6c to the pad PD7e and from between the coil CL5d and the coil CL6d to the pad PD7e.
  • the pad electrically connected between the coil CL5c and the coil CL6c and the pad electrically connected between the coil CL5d and the coil CL6d are the common pad PD7e.
  • the number of pads can be reduced by one. Thereby, the area required for laying out the coils CL5c, CL6c, CL5d, CL6d and the pads PD5c, PD6c, PD7e, PD5d, PD6d can be reduced.
  • the pad PD7e If there is a request (design requirement, etc.) that the pad PD7e is not desired to be placed between the pads PD5c, PD6c, PD5d, and PD6d, the pads PD5c, PD6c, PD5d, and PD6d arranged in the X direction as shown in FIG. This can be dealt with by arranging the pad PD7e at the extended position.
  • the layout of FIG. 28 is a modification of the layout of FIG. 26 or the layout of FIG.
  • the coil CL5c, the coil CL6c, the coil CL5d, and the coil CL6d are arranged in this order in the vicinity of the side SH1 of the semiconductor chip CP1 along the side SH1.
  • the pad PD5c is arranged inside the coil CL5c and connected to one end of the coil CL5c
  • the pad PD6c is arranged inside the coil CL6c and connected to one end of the coil CL6c
  • the pad PD5d is arranged inside the coil CL5d. Is connected to one end of the coil CL5d
  • the pad PD6d is arranged inside the coil CL6d and connected to one end of the coil CL6d.
  • the pad PD5c, the pad PD6c, the pad PD5d, and the pad PD6d are also arranged in the X direction.
  • the pad PD7e is disposed between the coil CL6c and the coil CL5d.
  • the pad PD7e is not disposed between the coil CL6d and the coil CL5d. . That is, in the case of FIG. 28, the pad PD7e is located at a position shifted by a predetermined distance in the Y direction (position shifted in the direction away from the side SH1) from the position between the coils CL6c and CL5d arranged in the X direction. Is arranged.
  • the coil CL6c and the coil CL5d are closer to each other than the case of FIG. 26 because the pad PD7e is not disposed between the coil CL6c and the coil CL5d. ing.
  • the pitches (intervals) of the pads PD5c, PD6c, PD5d, and PD6d arranged in the X direction can be substantially the same.
  • the pad PD7e is connected to the coils CL5c and CL6c (each outer end portion) and connected to the coils CL5d and CL6d (each outer end portion) by the lead wiring HW1e corresponding to the lead wiring HW1.
  • the lead wiring HW1e extends from between the coil CL5c and the coil CL6c to the pad PD7e and from between the coil CL5d and the coil CL6d to the pad PD7e.
  • the pad PD5c, the pad PD6c, the pad PD5d, and the pad PD6d are arranged in the X direction, and the pad PD7e is shifted from the position between the pad PD6c and the pad PD5d by a predetermined distance in the Y direction. (Position shifted in a direction away from the side SH1).
  • the distance between the pad PD5c and the side SH1 (distance in the Y direction), the distance between the pad PD6c and the side SH1 (distance in the Y direction), and the distance between the pad PD5d and the side SH1 (Y (Distance in the direction) and the distance between the pad PD6d and the side SH1 (distance in the Y direction) are substantially the same.
  • the distance (distance in the Y direction) between the pad PD7e and the side SH1 is larger than the distance (distance in the Y direction) between the pad PD5c, PD6c, PD5d, PD6d and the side SH1.
  • the difference is greater than or equal to the dimension of one side of the pads PD5c, PD6c, PD5d, and PD6d.
  • the pad electrically connected between the coil CL5c and the coil CL6c and the pad electrically connected between the coil CL5d and the coil CL6d are the common pad PD7c.
  • the number of pads can be reduced by one. Thereby, the area required for laying out the coils CL5c, CL6c, CL5d, CL6d and the pads PD5c, PD6c, PD7e, PD5d, PD6d can be reduced.
  • the dimension in the X direction of the area required for laying out the coils CL5c, CL6c, CL5d, CL6d and the pads PD5c, PD6c, PD5d, PD6d, PD7e can be reduced. It is possible to make it approximately the same as the sum of the dimensions in the X direction of CL5c, CL6c, CL5d, and CL6d. Therefore, when designing the entire semiconductor chip CP1, it is necessary to reduce the dimension in the X direction of the area required for laying out the coils CL5c, CL6c, CL5d, CL6d and the pads PD5c, PD6c, PD5d, PD6d, PD7e. Is advantageous.
  • the bonding wires connected to the pad PD6c and the bonding wires connected to the pad PD5d A bonding wire connected to the pad PD7e is located between them. Since the pad PD7e is displaced in the Y direction from the position where the pads PD6c and PD5d are arranged, the bonding wire connected to the pad PD6c, the bonding wire connected to the pad PD7e, and the bonding wire connected to the pad PD5d are: It becomes easy to prevent contact with each other.
  • the extension distance of the lead-out wiring HW1e of the portion extending from between the coil CL5c and the coil CL6c to the pad PD7e And the extension distance of the lead-out wiring HW1e in the portion extending from between the coil CL5d and the coil CL6d to the pad PD7e can be made substantially the same. Therefore, the resistance component of the lead wiring HW1e until the pad PD7e is electrically connected between the coils CL5c and CL6c, and the lead until the pad PD7e is electrically connected between the coils CL5d and CL6d. Since the resistance component of the wiring HW1e is likely to be approximately the same, the balance between the two channels is improved.
  • the layout of FIG. 29 is a modification of the layout of FIG.
  • FIG. 29 The layout of FIG. 29 is mainly different from the layout of FIG. 28 in the arrangement position of the pad PD 7e, and therefore, the description other than the pad PD 7e is omitted here.
  • the position is shifted in the Y direction from the position between the coil CL6c and the coil CL5d that are the two coils on the center side.
  • the pad PD7e was disposed at the position. Therefore, in the case of the layout of FIG. 28, if the shift in the Y direction is ignored, the pad PD7e is located at the approximate center of the arrangement of the coils CL5c, CL6c, CL5d, CL6d (actually, the pad PD7e is a coil). (It is shifted in the Y direction from the arrangement of CL5c, CL6c, CL5d, CL6d).
  • the pad PD7e is arranged at a position shifted in the Y direction from the four coils CL5c, CL6c, CL5d, and CL6d arranged in the X direction.
  • the position of the pad PD7e in the X direction is different from the layout of FIG. That is, if the shift in the Y direction is ignored, in the case of the layout shown in FIG. 28, the pad PD7e is located at the approximate center of the arrangement of the coils CL5c, CL6c, CL5d, CL6d.
  • the PD 7e is displaced from the center of the arrangement of the coils CL5c, CL6c, CL5d, and CL6d.
  • a position shifted in the Y direction from any position of the pads PD5c, PD6c, PD5d, and PD6d a position shifted in the Y direction from a position between the coil CL5c and the coil CL6c, or a position between the coil CL5d and the coil CL6d
  • the pad PD7e can be arranged at a position shifted in the Y direction from the position between them.
  • the pad electrically connected between the coil CL5c and the coil CL6c and the pad electrically connected between the coil CL5d and the coil CL6d are set as the common pad PD7e.
  • the number of pads can be reduced by one. Thereby, the area required for laying out the coils CL5c, CL6c, CL5d, CL6d and the pads PD5c, PD6c, PD7e, PD5d, PD6d can be reduced.
  • the dimensions in the X direction of the regions required for laying out the coils CL5c, CL6c, CL5d, CL6d and the pads PD5c, PD6c, PD5d, PD6d, PD7e can be reduced. It is possible to make it approximately the same as the sum of the dimensions in the X direction of CL5c, CL6c, CL5d, and CL6d. Therefore, when designing the entire semiconductor chip CP1, it is necessary to reduce the dimension in the X direction of the area required for laying out the coils CL5c, CL6c, CL5d, CL6d and the pads PD5c, PD6c, PD5d, PD6d, PD7e. Is advantageous.
  • coils CL5, CL5c, CL5d, CL6, CL6c, CL6d, CL7, and CL8 described so far have been illustrated as being formed by coil wiring that circulates in an octagonal shape, as another form, these coils CL5 , CL5c, CL5d, CL6, CL6c, CL6d, CL7, and CL8 (coil wirings constituting them) may be other than octagons.
  • FIG. 30 One example thereof is shown in FIG. 30, and yet another example is shown in FIG.
  • FIG. 30 schematically shows a case where the shape (circular shape) of the coils CL5 and CL6 (coil wirings CW5 and CW6) is other than the octagonal shape in FIG. 14 (first modification).
  • the coil CL5 (coil wiring CW5) and the coil CL6 (coil wiring CW6) can be circular, quadrangular, octagonal or other shapes as long as symmetry can be maintained. Etc. can be used.
  • FIG. 31 schematically shows a case where the shapes of the coils CL5 and CL6 (coil wirings CW5 and CW6) in FIG. 5 are other than octagons.
  • the coil CL5 (coil wiring CW5) and the coil CL6 (coil wiring CW6) can be circular, quadrangular, octagonal or other shapes as long as symmetry can be maintained. Etc. can be used.
  • the coil CL5 and the coil CL6 connected in series preferably have the same self-inductance.
  • the coil CL5 (coil wiring CW5) and the coil CL6 (coil wiring CW6) have a point-symmetric pattern (point symmetry with respect to a central point between the coils CL5 and CL6).
  • the coils CL7 and CL8 connected in series have the same self-inductance.
  • the coil CL7 (coil wiring CW7) and the coil CL8 (coil wiring CW8) have a point-symmetric pattern (point symmetry with respect to a central point between the coils CL7 and CL8). ) Is preferable.
  • the coil CL7 (coil wiring CW7) immediately below the coil CL5 preferably has the same pattern as the coil CL5 (coil wiring CW5), and the coil CL8 (coil wiring CW8) directly below the coil CL6 is coil C6. It is preferable that it is the same pattern as (coil wiring CW6).
  • the pad PD7 is preferably electrically connected to the center between the coil CL5 and the coil CL6 connected in series.
  • a signal can be transmitted through the coils CL5, CL6, CL7, and CL8 by utilizing the fact that induced electromotive force is generated in the secondary coils CL5 and CL6 according to the electrification of the current and the induced current flows. . That is, a signal can be transmitted through the coils CL5, CL6, CL7, and CL8 by using electromagnetic induction. For this reason, it is preferable to design the internal wiring of the semiconductor chip in consideration of the coil generating magnetic flux (magnetic field).
  • the coils CL5, CL6, CL7, and CL8 are viewed in plan view.
  • the internal wiring is affected by this magnetic flux. Specifically, an eddy current is generated in the internal wiring due to the influence of the magnetic flux, and this eddy current inhibits a normal current from flowing through the internal wiring and causes an increase in wiring resistance.
  • the region overlapping the coils CL5, CL6, CL7, and CL8 in plan view is as follows. Since the internal wiring is prohibited, the internal wiring is difficult to be laid out and the area of the semiconductor chip is increased. For this reason, there is a case where it is desired to arrange the internal wiring at a position overlapping with the coils CL5, CL6, CL7, and CL8 in plan view. In such a case, the influence of the magnetic flux by the coils CL5, CL6, CL7, and CL8 is internal. We examined the technology to minimize the wiring.
  • FIG. 32 to 34 are main part plan views of the semiconductor chip (semiconductor device) of the third embodiment, FIG. 35 is a main part cross-sectional view thereof, and FIG. 36 is a main part perspective view thereof.
  • FIG. 32 corresponds to FIG. 5 of the first embodiment
  • FIG. 33 corresponds to FIG. 6 of the first embodiment (however, in FIGS. 32 and 33). (Hatching is not attached.)
  • FIG. 33 shows a lower layer than FIG. 32, and FIG. The lower layer is also shown.
  • FIG. 32 shows secondary coils (coils CL5 and CL6) of the transformer TR1 formed on the semiconductor chip
  • FIG. 33 shows the transformer TR1 formed on the semiconductor chip.
  • Primary coils (coils CL7 and CL8) are shown
  • FIG. 34 shows a wiring WR1 extending so as to overlap the coil for the transformer TR1 formed in the semiconductor chip CP1 in plan view.
  • a cross-sectional view taken along line A1-A1 of FIGS. 32 to 34 corresponds to FIG.
  • FIG. 36 shows an intersection region between the coil wiring CW6 and the wiring WR1.
  • the position of the outer shape (outer periphery) of the wiring WR1 is indicated by a two-dot chain line so that the position of the wiring WR1 can be easily understood.
  • the positions of the outer shapes (outer circumferences) of the coils CL5 and CL6 in FIG. 32 are indicated by dotted lines so that the positions of the coils can be easily understood. Since the positions of the outer shapes (outer circumferences) of the coils CL5 and CL6 and the outer shapes (outer circumferences) of the coils CL7 and CL8 substantially coincide with each other in plan view, the dotted line in FIG. It can also be regarded as the position of the outer shape (outer periphery) of CL8.
  • the drawing wirings HW2 and HW3 are not shown.
  • Coil CL5 (coil wiring CW5), coil CL6 (coil wiring CW6), coil CL7 (coil wiring CW7), coil CL8 (coil wiring CW8), pads PD5, PD6, PD7, lead wiring HW1 shown in FIGS. Since the connection wiring HW4 has been described in the first embodiment, the repeated description thereof is omitted here. That is, the structure of FIGS. 32 to 36 is different from the structure of FIGS. 5 to 10 in that the wiring WR1 is formed. Therefore, the following mainly describes the wiring WR1.
  • the wiring WR1 is formed at a position overlapping the coil CL6 in plan view.
  • the wiring WR1 is formed in a layer different from the coils CL5 and CL6 and in a layer different from the coils CL7 and CL8. That is, the wiring WR1 extends in a layer different from both the coils CL5 and CL6 and the coils CL7 and CL8, and a part of the wiring WR1 overlaps the coil CL6 in plan view.
  • the wiring WR1 is formed in a layer different from both the coils CL5 and CL6 and the coils CL7 and CL8, the coils CL5, CL6, CL7, and CL8 can be formed without the wiring WR1 getting in the way.
  • the wiring WR1 is formed in a layer different from the coil CL1a and the coil CL2a and can be formed of any of the wirings M1 to M5.
  • the wiring WR1 since the primary coil is formed immediately below the secondary coil, when a certain wiring overlaps with the secondary coil in plan view, the wiring also overlaps with the primary coil in plan view. Specifically, since the coil CL7 is formed immediately below the coil CL5, when the wiring WR1 overlaps with the coil CL5 in plan view, the wiring WR1 also overlaps with the coil CL7 in plan view. Become. Further, since the coil CL8 is formed immediately below the coil CL6, when the wiring WR1 overlaps the coil CL6 in plan view, the wiring WR1 also overlaps with the coil CL8 in plan view. For this reason, the wiring WR1 overlapping the coil CL6 in plan view necessarily overlaps the coil CL8 in plan view.
  • the position or region overlapping the coil in plan view means not only the position or region overlapping in plan view in the region around which the coil wiring constituting the coil circulates, but also the region inside the coil vortex in plan view. It also includes positions or regions that overlap. For this reason, for example, the position or region overlapping with the coil CL6 is not only the position or region overlapping in a plan view with the region around which the coil wiring CW6 circulates, but also the region inside the vortex of the coil CL6 (that is, the pad PD6 It also includes a position or a region that overlaps the region in which it is disposed) in plan view.
  • the wiring WR1 extends so as to overlap the coil CL6 in plan view, but has a slit (opening) SL at a position overlapping the coil CL6 in plan view. Yes.
  • the wiring WR1 at least one, preferably a plurality of slits SL are formed, and each slit SL is formed along the extending direction of the wiring WR1. That is, the extending direction of the slit SL in the wiring WR1 coincides with the extending direction of the wiring WR1.
  • the slit SL has a dimension in a direction along the extending direction of the wiring WR1 larger than a dimension in a direction along the wiring width direction of the wiring WR1.
  • the slit SL is an opening penetrating from the upper surface to the lower surface of the wiring WR1.
  • the entire wiring width (width) of the wiring WR1 is W3.
  • the width W4 of the wiring portion WR1a divided (divided) by the slit SL is larger than the wiring width (width) W3. (Ie, W4 ⁇ W3). That is, in a region overlapping with the coil CL6 in plan view, a plurality of wiring portions WR1a extending in the extending direction of the wiring WR1 with a width W4 are arranged with the slit SL therebetween.
  • the wiring portions WR1a are connected to each other at a portion where the slit SL is not formed in the wiring WR1, and thus are electrically connected to each other.
  • the wiring WR1 overlaps the coil CL6 in plan view. Therefore, the wiring WR1 is affected by the magnetic flux generated by the coils CL6 and CL8. Eddy current is likely to occur. When an eddy current is generated in the wiring WR1, there is a possibility that the current normally flows in the wiring WR1 in the extending direction of the wiring WR1.
  • the wiring WR1 extending so as to overlap the coil CL6 in plan view has a slit SL at a position overlapping the coil CL6 in plan view.
  • the wiring WR1 is divided by the slit SL into a wiring portion WR1a having a width W2 smaller than the entire wiring width W1. Since individual eddy currents do not occur across a plurality of wiring parts WR1a sandwiching the slit SL, if eddy currents occur, they must be generated in a single wiring part WR1a.
  • the width of the wiring part WR1a is reduced (narrow) by providing the slit SL in the wiring WR1, even if a magnetic flux passing through the wiring part WR1a is generated, an eddy current is hardly generated in the wiring part WR1a.
  • the wiring WR1 is provided with a slit SL, so that the wiring WR1 is formed in the plurality of wiring portions WR1a by the slit SL.
  • the wiring portion WR1a is divided (divided) and has a reduced width so that eddy currents are less likely to occur.
  • the wiring WR1 when the wiring WR1 extends so as to overlap with the coil CL5 in plan view, the wiring WR1 has a slit SL at a position (region) where it overlaps with the coil CL5 in plan view. Further, when the wiring WR1 extends so as to overlap the coil CL6 in plan view, the wiring WR1 has a slit SL at a position (region) where it overlaps with the coil CL6 in plan view. Further, when the wiring WR1 extends so as to overlap with both the coil CL5 and the coil CL6 in plan view (corresponding to the wiring WR1 of FIG. 37 described later), the wiring WR1 overlaps with the coil CL5 in plan view.
  • the slit SL is provided at (region) and a position (region) overlapping the coil CL6 in plan view. That is, in the semiconductor chip, when the wiring WR1 extending so as to overlap one or both of the coils CL5 and CL6 in plan view is provided, the slit SL is provided in the overlapping area with the coils CL5 and CL6 in the wiring WR1. It is. In addition, since the coils CL7 and CL8 are arranged immediately below the coils CL5 and CL6, the wiring WR1 overlaps with the coil CL5 and CL6 in the plan view and the region (position) overlapping the coils CL7 and CL8 in the plan view. It corresponds to the area (position).
  • the internal wiring extending so as to overlap with any of the coils CL5, CL6, CL7, and CL8 in a plan view (however, a layer different from the coils CL5, CL6, CL7, and CL8).
  • a slit SL is provided in the region (position) overlapping with any one of the coils CL5, CL6, CL7, and CL8 in plan view.
  • the wiring WR1 extends so as to overlap one or both of the coils CL5 and CL6 in plan view, and the magnetic flux generated by the coils CL5, CL6, CL7, and CL8 has affected the wiring WR1.
  • the wiring WR1 by providing the slit SL at a position overlapping the coils CL5 and CL6 in plan view, generation of eddy current in the wiring WR1 can be suppressed or prevented.
  • an increase in wiring resistance or the like can be suppressed or prevented. Therefore, the performance of the semiconductor chip can be improved.
  • the slit SL may be formed in a region (position) overlapping the coils CL5 and CL7 in plan view.
  • the slit SL is not formed in the wiring WR1 in the region overlapping the coil in plan view, but the entire width of the wiring WR1 (width corresponding to the wiring width W3) is reduced. However, in this case, the wiring resistance (impedance) increases as the overall width is reduced.
  • the entire width of the wiring WR1 (width corresponding to the wiring width W3) is not reduced, but the slit SL is provided in the wiring WR1.
  • the width W4 of the wiring part WR1a divided by the slit SL is made smaller than the wiring width W3 of the entire wiring WR1 (that is, W4 ⁇ W3). Since the width W4 of the wiring part WR1a divided by the slit SL is small, even if a magnetic flux penetrates the wiring part WR1a, an eddy current is hardly generated.
  • the width W4 of the wiring part WR1a divided by the slit SL is small, there are a plurality of wiring parts WR1a, and the wiring parts WR1a are connected to each other in a region where the slit SL is not formed. Even if the width W4 is reduced, an increase in the wiring resistance (impedance) of the wiring WR1 can be suppressed.
  • the internal wiring can be arranged in a region overlapping the coils CL5, CL6, CL7, and CL8 in the semiconductor chip in the semiconductor chip, the layout design of the internal wiring can be easily performed.
  • the semiconductor chip can be reduced in size (area reduction).
  • a slit SL is formed in a region (position) overlapping the coils CL5 and CL6 in plan view.
  • this is most likely to be influenced by the magnetic flux (magnetic field) generated by the coils CL5, CL6, CL7, and CL8 because it overlaps the coils CL5 and CL6 in plan view.
  • the region affected by the magnetic flux (magnetic field) generated by the coils CL5, CL6, CL7, and CL8 is affected by the wiring WR1. It is preferable to extend the slit SL.
  • the wiring WR1 it is preferable not to form the slit SL in a region that is not affected by the magnetic flux (magnetic field) generated by the coils CL5, CL6, CL7, and CL8, thereby reducing the wiring resistance (impedance) of the wiring WR1. Can be reduced.
  • the slit SL extends in a region overlapping the coils CL5, CL6, CL7, and CL8 in plan view, and the slit SL overlaps the coils CL5, CL6, CL7, and CL8 in plan view. It is preferable that it terminates in a region slightly apart from the region. That is, in the wiring WR1, it is preferable that the end of the slit SL (the end in the direction in which the slit extends) is located in a region that does not overlap the coils CL5, CL6, CL7, and CL8 in plan view.
  • the wiring WR1 is formed in a layer different from both the primary coil (coils CL7 and CL8) and the secondary coil (coils CL5 and CL6). At this time, when the wiring WR1 is formed in a layer between the primary coil (coils CL7, CL8) and the secondary coil (coils CL5, CL6), the wiring WR1 is formed with the primary coil (coils CL7, CL8) and the secondary coil ( In some cases, the wiring WR1 may be formed in a lower layer than both the primary coils (coils CL7, CL8) and the secondary coil (coils CL5, CL6). . Any of these three cases is possible, but among these, the wiring WR1 is most preferably formed in a lower layer than both the primary coils (coils CL7, CL8) and the secondary coils (coils CL5, CL6).
  • the secondary coil (coils CL5 and CL6) is formed in a lower layer than the wiring WR1. This makes it difficult to connect the secondary coils (coils CL5, CL6) to the pads (PD5, PD6, PD7).
  • the wiring WR1 is formed in a layer between the primary coils (coils CL7 and CL8) and the secondary coils (coils CL5 and CL6), the primary coil (coils CL7 and CL8) and the secondary coil (coils CL5 and CL5) are formed.
  • the withstand voltage between the secondary coils (coils CL5, CL6) and the wiring WR1 is smaller than the withstand voltage between the CL6) and the withstand voltage between the CL6), there is a concern that the withstand voltage may decrease.
  • the wiring WR1 is formed below the primary coils (coils CL7, CL8) and the secondary coils (coils CL5, CL6), the secondary coils (coils CL5, CL6) are provided with pads (PD5). , PD6, PD7), the wiring WR1 is easily laid out, and it is advantageous in terms of improving the breakdown voltage.
  • FIG. 37 is a plan view of an essential part showing another example of internal wiring in the semiconductor chip CP1, and corresponds to FIG. FIG. 37 shows the wirings WR1 and WR2 which are internal wirings arranged in the vicinity of the region where the coils CL5, CL6, CL7, and CL8 are formed, so that the position of the coil can be easily understood.
  • the positions of the outer shapes (outer circumferences) of the coils CL5 and CL6 are indicated by dotted lines.
  • the wirings WR1 and WR2 are formed in a layer different from the coils CL5 and CL6 and in a layer different from the coils CL7 and CL8, but the wiring WR1 extends so as to overlap with the coils CL5 and CL6 in plan view. On the other hand, the wiring WR2 does not overlap any of the coils CL5 and CL6 in plan view.
  • the area overlapping with the coils CL5, CL6, CL7, and CL8 in a plan view is not an installation prohibition area for internal wiring.
  • the wiring WR1 that extends so as to overlap with any one of the coils CL5, CL6, CL7, and CL8 in plan view; Any of the coils CL5, CL6, CL7, and CL8 has a wiring WR2 that does not overlap in plan view.
  • a slit SL is provided at a position (region) overlapping with the coil in the plan view.
  • a slit SL is not formed for the wiring WR2 that does not overlap with any of the coils CL5, CL6, CL7, and CL8 in plan view.
  • the wiring WR1 that is susceptible to the influence of magnetic flux (magnetic field) generated by the coil by overlapping with the coil can prevent the generation of eddy current by providing the slit SL, but does not overlap with the coil. Therefore, the wiring resistance can be reduced by not providing the slit SL for the wiring WR2 which is not easily affected by the magnetic flux (magnetic field) generated by the coil. Further, the area overlapping the coils CL5, CL6, CL7, and CL8 in plan view is not set as an area where the internal wiring is prohibited, so that the semiconductor chip can be reduced in size (smaller in area). Therefore, it is possible to achieve both the performance improvement of the semiconductor chip and the miniaturization (reduction in area) of the semiconductor chip.
  • FIG. 38 is a plan view of the main part of the semiconductor chip, and the lead-out wirings HW2 and HW3 are shown, but the outer shapes of the coils CL5 and CL6 (as in FIGS. The position of the outer periphery is indicated by a dotted line.
  • the lead-out wiring HW2 is a wiring for drawing out the inner end of the coil CL7 (the inner side of the spiral) outside the outer periphery of the coil CL7. For this reason, the lead-out wiring HW2 extends so as to overlap with the coil CL7 in a plan view, and thus extends so as to overlap with the coil CL5 in a plan view.
  • the lead-out wiring HW3 is a wiring for drawing out the inner end (inside the spiral) of the coil CL8 to the outside of the outer periphery of the coil CL8. For this reason, the lead-out wiring HW3 extends so as to overlap with the coil CL8 in plan view, and thus extends so as to overlap with the coil CL6 in plan view.
  • the lead-out wiring HW2 is easily affected by the magnetic flux (magnetic field) generated by the coils CL5 and CL7, and the lead-out wiring HW3 is easily affected by the magnetic flux (magnetic field) generated by the coils CL6 and CL8.
  • slits SL are provided in the lead-out wirings HW2 and HW3. That is, in the lead wiring HW2, a slit SL is provided at a position overlapping the coil CL5 in a plan view (therefore, a position overlapping the coil CL8 in a plan view), and in the lead wiring HW3, a position overlapping the coil CL6 in a plan view (accordingly, the coil CL8). A slit SL is provided at a position overlapping in plan view.
  • each lead-out wiring HW2, HW3 at least one, preferably a plurality of slits SL can be formed, and each slit SL can be formed along the extending direction of each lead-out wiring HW2, HW3.
  • the third embodiment can be applied to any of the coils described so far. That is, in the case of FIGS. 5 to 10, in the case of FIGS. 12 and 13, in the case of FIGS. 14 and 15, in the case of FIG. 21, in the case of FIG. 22, in the case of FIG. 26, FIG. 27, FIG. 28, FIG. 29, FIG. 30, FIG. 31, FIG. 31, FIG. 32 to FIG. 35, FIG. 37, FIG. It can be applied to any of these. That is, in each of these cases, it is possible to provide a wiring extending so as to overlap the coil in plan view, but for the wiring, a slit is provided at a position overlapping the coil in plan view. As an example, a case where the technical idea of the third embodiment is applied to the first examination example of FIGS. 12 and 13 will be described with reference to FIGS. 39 to 41. FIG.
  • FIG. 39 to 41 are plan views in the case where the technical idea of the third embodiment is applied to the first examination example of FIGS.
  • FIG. 39 corresponds to the same pattern as in FIG. 12 and the position of the wiring WR1 indicated by a two-dot chain line
  • FIG. 40 shows the position of the wiring WR1 in the same pattern as in FIG. Corresponds to what is indicated by a two-dot chain line
  • FIG. 41 shows the wiring WR1, but the positions of the outer shapes (outer circumferences) of the coils CL105 and CL106 in FIGS. 12 and 39 are shown by dotted lines in FIG. 41 so that the position of the coil can be easily understood. It is.
  • FIGS. 39 to 41 The coils CL105, CL106, CL107, CL108, the pads PD105, PD106, PD107, and the connection wiring HW104 shown in FIGS. 39 to 41 have been described with reference to FIG. 12 and FIG. Is omitted. That is, the structure shown in FIGS. 39 to 41 is different from the structures shown in FIGS. 12 and 13 in that the wiring WR1 is formed.
  • the third embodiment is applied, and as shown in FIGS. 39 to 41, it extends so as to overlap with one or both of the coils CL105 and CL106 in plan view.
  • the layout of the internal wiring can be easily designed, and the semiconductor chip can be reduced in size (reduced area).
  • a slit SL is provided at a position overlapping with the coils CL105 and CL106 in a plan view, whereby the coils CL105, CL106, Even if the magnetic flux generated by CL 107 and CL 108 affects the wiring WR1, generation of eddy current in the wiring WR1 can be suppressed or prevented. As a result, problems caused by eddy currents can be prevented, and the performance of the semiconductor device can be improved.

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Abstract

　半導体基板上にコイルＣＬ５，ＣＬ６およびパッドＰＤ５，ＰＤ６，ＰＤ７が形成されている。コイルＣＬ５とコイルＣＬ６は、電気的にパッドＰＤ５とパッドＰＤ６の間に直列に接続され、コイルＣＬ５とコイルＣＬ６の間にパッドＰＤ７が電気的に接続されている。コイルＣＬ５の直下にコイルＣＬ５と磁気的に結合したコイルが形成され、コイルＣＬ６の直下にコイルＣＬ６と磁気的に結合したコイルが形成され、それらは直列に接続されている。コイルＣＬ５，ＣＬ６の直下の直列に接続されたコイルに電流を流したときに、コイルＣＬ５，ＣＬ６に流れる誘導電流の向きは、コイルＣＬ５とコイルＣＬ６とで反対向きである。

Description

半導体装置
　本発明は、半導体装置に関し、例えば、コイルを備えた半導体装置に好適に利用できるものである。
　入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達する技術として、フォトカプラを用いた技術がある。フォトカプラは、発光ダイオードなどの発光素子とフォトトランジスタなどの受光素子を有しており、入力された電気信号を発光素子で光に変換し、この光を受光素子で電気信号に戻すことにより、電気信号を伝達している。
　また、２つのインダクタを磁気結合（誘導結合）させることにより、電気信号を伝達する技術が開発されている。
　特開２００８―３００８５１号公報（特許文献１）には、磁気カプラ素子および磁気結合型アイソレータに関する技術が開示されている。
特開２００８―３００８５１号公報
　入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達する技術として、フォトカプラを用いた技術があるが、フォトカプラは、発光素子と受光素子を有しているため、小型化が難しい。また、電気信号の周波数が高い場合には電気信号に追従できなくなるなど、その採用に限界がある。
　一方、磁気結合させたインダクタにより電気信号を伝達する半導体装置においては、インダクタを半導体装置の微細加工技術を用いて形成することができるため、装置の小型化を図ることができ、また、電気的特性も良好である。このため、その開発を進めることが望まれる。
　このため、そのようなインダクタを備えた半導体装置においても、できるだけ性能を向上させることが望まれる。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　一実施の形態によれば、半導体装置は、半導体基板上に形成された第１コイル、第２コイル、第３コイル、第４コイル、第１パッド、第２パッドおよび第３パッドを有している。第１コイルおよび第３コイルは、電気的に第１パッドと第２パッドとの間に直列に接続され、第１コイルと第３コイルとの間に第３パッドが電気的に接続され、第２コイルおよび第４コイルは電気的に直列に接続されている。第１コイルと第２コイルは磁気的に結合され、第３コイルと第４コイルは磁気的に結合され、直列に接続された第２コイルおよび第４コイルに電流を流したときに、第１コイルおよび第３コイルに流れる誘導電流の向きは、第１コイルと第３コイルとで反対向きである。
　また、一実施の形態によれば、半導体装置は、第１コイルと第２コイルと第３コイルと第４コイルと第１パッドと第２パッドと第３パッドとを有する第１半導体チップと、複数の第４パッドを有する第２半導体チップとを含んでいる。第１コイルおよび第３コイルは、電気的に第１パッドと第２パッドとの間に直列に接続され、第１コイルと第３コイルとの間に第３パッドが電気的に接続され、第２コイルおよび第４コイルは電気的に直列に接続されている。第１半導体チップの第１パッド、第２パッドおよび第３パッドは、第２半導体チップの複数の第４パッドにそれぞれ導電性の接続用部材を介して電気的に接続されている。第１コイルと第２コイルは磁気的に結合され、第３コイルと第４コイルは磁気的に結合され、直列に接続された第２コイルおよび第４コイルに電流を流したときに、第１コイルおよび第３コイルに流れる誘導電流の向きは、第１コイルと第３コイルとで反対向きである。
　また、一実施の形態によれば、半導体装置は、半導体基板上に形成された第１コイルおよび第２コイルを有しており、第１コイルと第２コイルは磁気的に結合され、第１コイルおよび第２コイルとは異なる層に第１コイルに平面視で重なるように延在する第１配線が形成されている。そして、第１配線は、第１コイルと平面視で重なる位置にスリットを有している。
　一実施の形態によれば、半導体装置の性能を向上させることができる。
実施の形態１の半導体装置を用いた電子装置の一例を示す回路図である。 信号の伝送例を示す説明図である。 実施の形態１の半導体チップの断面構造を概念的に示す断面図である。 実施の形態１の半導体チップの断面構造を概念的に示す断面図である。 実施の形態１の半導体チップの要部平面図である。 実施の形態１の半導体チップの要部平面図である。 実施の形態１の半導体チップの要部平面図である。 実施の形態１の半導体チップの要部断面図である。 実施の形態１の半導体チップの要部断面図である。 実施の形態１の半導体チップの要部断面図である。 実施の形態１の半導体チップ内に形成されたトランスの回路構成を示す回路図である。 第１検討例の半導体チップの要部平面図である。 第１検討例の半導体チップの要部平面図である。 第１変形例の半導体チップの要部平面図である。 第１変形例の半導体チップの要部平面図である。 コイル間の距離と結合係数との相関を示すグラフである。 図１６のグラフを得るシミュレーションに用いたコイルパターンを示す平面図である。 図１６のグラフを得るシミュレーションに用いたコイルパターンを示す平面図である。 実施の形態１の半導体パッケージを示す平面図である。 実施の形態１の半導体パッケージを示す断面図である。 実施の形態２の半導体チップの要部平面図である。 実施の形態２の半導体チップの要部平面図である。 実施の形態２の半導体チップの要部平面図である。 実施の形態２の半導体チップの要部断面図である。 実施の形態２の半導体チップの要部平面図である。 実施の形態２の半導体チップの要部平面図である。 実施の形態２の半導体チップの要部平面図である。 実施の形態２の半導体チップの要部断面図である。 実施の形態２の半導体チップの要部断面図である。 実施の形態２の半導体チップの要部断面図である。 実施の形態２の半導体チップの要部断面図である。 実施の形態３の半導体チップの要部平面図である。 実施の形態３の半導体チップの要部平面図である。 実施の形態３の半導体チップの要部平面図である。 実施の形態３の半導体チップの要部断面図である。 実施の形態３の半導体チップの要部斜視図である。 実施形態３の半導体チップにおける内部配線の他の例を示す要部平面図である。 実施の形態３の半導体チップの要部平面図である。 第１検討例に実施の形態３の技術思想を適用した場合の平面図である。 第１検討例に実施の形態３の技術思想を適用した場合の平面図である。 第１検討例に実施の形態３の技術思想を適用した場合の平面図である。
　以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
　以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
　また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
　（実施の形態１）
　＜回路構成について＞
　図１は、一実施の形態の半導体装置（半導体チップ）を用いた電子装置（半導体装置）の一例を示す回路図である。なお、図１において、点線で囲まれた部分が、半導体チップＣＰ１内に形成され、一点鎖線で囲まれた部分が半導体チップＣＰ２内に形成され、二点差線で囲まれた部分が半導体パッケージＰＫＧ内に形成されている。
　図１に示される電子装置は、半導体チップＣＰ１，ＣＰ２を内蔵する半導体パッケージＰＫＧを備えている。半導体チップＣＰ１内には、送信回路ＴＸ１および受信回路ＲＸ２と制御回路ＣＣとが形成され、半導体チップＣＰ２内には、受信回路ＲＸ１および送信回路ＴＸ２と駆動回路ＤＲとが形成されている。
　送信回路ＴＸ１および受信回路ＲＸ１は、制御回路ＣＣからの制御信号を駆動回路ＤＲに伝達するための回路である。また、送信回路ＴＸ２および受信回路ＲＸ２は、駆動回路ＤＲからの信号を制御回路ＣＣに伝達するための回路である。制御回路ＣＣは、駆動回路ＤＲを制御または駆動し、駆動回路ＤＲは、負荷ＬＯＤを駆動する。半導体チップＣＰ１，ＣＰ２は半導体パッケージＰＫＧに内蔵され、負荷ＬＯＤは、半導体パッケージＰＫＧの外部に設けられている。
　送信回路ＴＸ１と受信回路ＲＸ1との間には、磁気結合（誘導結合）したコイル（インダクタ）ＣＬ１ａ，ＣＬ２ａからなるトランス（変成器、変換器、磁気結合素子、電磁結合素子）ＴＲ１が介在しており、送信回路ＴＸ１から受信回路ＲＸ１へ、このトランスＴＲ１を介して（すなわち磁気結合したコイルＣＬ１ａ，ＣＬ２ａを介して）信号を伝達することができる。これにより、半導体チップＣＰ２内の受信回路ＲＸ１は、半導体チップＣＰ１内の送信回路ＴＸ１が送信した信号を受信することができる。従って、制御回路ＣＣは、送信回路ＴＸ１、トランスＴＲ１および受信回路ＲＸ１を介して、駆動回路ＤＲに信号（制御信号）を伝達することができる。このトランスＴＲ１（コイルＣＬ１ａ，ＣＬ２ａ）は、半導体チップＣＰ１内に形成されている。コイルＣＬ１ａおよびコイルＣＬ２ａは、それぞれインダクタとみなすこともできる。また、トランスＴＲ１は、磁気結合素子とみなすこともできる。
　また、送信回路ＴＸ２と受信回路ＲＸ２との間には、磁気結合（誘導結合）したコイル（インダクタ）ＣＬ１ｂ，ＣＬ２ｂからなるトランス（変成器、変換器、磁気結合素子、電磁結合素子）ＴＲ２が介在しており、送信回路ＴＸ２から受信回路ＲＸ２へ、このトランスＴＲ２を介して（すなわち磁気結合したコイルＣＬ１ｂ，ＣＬ２ｂを介して）信号を伝達することができる。これにより、半導体チップＣＰ１内の受信回路ＲＸ２は、半導体チップＣＰ２内の送信回路ＴＸ２が送信した信号を受信することができる。従って、駆動回路ＤＲは、送信回路ＴＸ２、トランスＴＲ２および受信回路ＲＸ２を介して、制御回路ＣＣに信号を伝達することができる。このトランスＴＲ２（コイルＣＬ１ｂ，ＣＬ２ｂ）は、半導体チップＣＰ２内に形成されている。コイルＣＬ１ｂおよびコイルＣＬ２ｂは、それぞれインダクタとみなすこともできる。また、トランスＴＲ２は、磁気結合素子とみなすこともできる。
　トランスＴＲ１は、半導体チップＣＰ１内に形成されたコイルＣＬ１ａ，ＣＬ２ａにより形成されているが、コイルＣＬ１ａとコイルＣＬ２ａとは、導体によっては繋がっておらず、磁気的に結合している。このため、コイルＣＬ１ａに電流が流れると、その電流の変化に応じてコイルＣＬ２ａに誘導起電力が発生して誘導電流が流れるようになっている。コイルＣＬ１ａが一次コイルで、コイルＣＬ２ａが二次コイルである。これを利用して、送信回路ＴＸ１からトランスＴＲ１のコイルＣＬ１ａ（一次コイル）に信号を送って電流を流し、それに応じてトランスＴＲ１のコイルＣＬ２ａ（二次コイル）に生じた誘導電流（または誘導起電力）を受信回路ＲＸ１で検知（受信）することで、送信回路ＴＸ１が送った信号に応じた信号を、受信回路ＲＸ１で受け取ることができる。
　また、トランスＴＲ２は、半導体チップＣＰ２内に形成されたコイルＣＬ１ｂ，ＣＬ２ｂにより形成されているが、コイルＣＬ１ｂとコイルＣＬ２ｂとは、導体によっては繋がっておらず、磁気的に結合している。このため、コイルＣＬ１ｂに電流が流れると、その電流の変化に応じてコイルＣＬ２ｂに誘導起電力が発生して誘導電流が流れるようになっている。コイルＣＬ１ｂが一次コイルで、コイルＣＬ２ｂが二次コイルである。これを利用して、送信回路ＴＸ２からトランスＴＲ２のコイルＣＬ１ｂ（一次コイル）に信号を送って電流を流し、それに応じてトランスＴＲ２のコイルＣＬ２ｂ（二次コイル）に生じた誘導電流（または誘導起電力）を受信回路ＲＸ２で検知（受信）することで、送信回路ＴＸ２が送った信号に応じた信号を、受信回路ＲＸ２で受け取ることができる。
　制御回路ＣＣから送信回路ＴＸ１、トランスＴＲ１および受信回路ＲＸ１を経由して駆動回路ＤＲに至る経路と、駆動回路ＤＲから送信回路ＴＸ２、トランスＴＲ２および受信回路ＲＸ２を経由して制御回路ＣＣに至る経路とにより、半導体チップＣＰ１と半導体チップＣＰ２との間で信号の送受信を行う。すなわち、送信回路ＴＸ１が送信した信号を受信回路ＲＸ１が受信し、送信回路ＴＸ２が送信した信号を受信回路ＲＸ２が受信することにより、半導体チップＣＰ１と半導体チップＣＰ２との間で信号の送受信を行うことができる。上述のように、送信回路ＴＸ１から受信回路ＲＸ１への信号の伝達には、トランスＴＲ１（すなわち磁気結合したコイルＣＬ１ａ，ＣＬ２ａ）が介在し、また、送信回路ＴＸ２から受信回路ＲＸ２への信号の伝達には、トランスＴＲ２（すなわち磁気結合したコイルＣＬ１ｂ，ＣＬ２ｂ）が介在する。駆動回路ＤＲは、半導体チップＣＰ１から半導体チップＣＰ２に送信された信号（すなわち送信回路ＴＸ１からトランスＴＲ１を介して受信回路ＲＸ１に送信された信号）に応じて、負荷ＬＯＤを駆動させることができる。負荷ＬＯＤとしては、用途に応じて様々な負荷があるが、例えばモータなどを例示できる。
　半導体チップＣＰ１と半導体チップＣＰ２とは、電圧レベル（基準電位）が異なっている。例えば、半導体チップＣＰ１は、低電圧（例えば数Ｖ～数十Ｖ）で動作または駆動される回路を有する低電圧領域に、後述のワイヤＢＷおよびリードＬＤなどを介して接続される。また、半導体チップＣＰ２は、前記低電圧よりも高電圧（例えば１００Ｖ以上）で動作または駆動される回路（例えば負荷ＬＯＤや負荷ＬＯＤ用のスイッチなど）を有する高電圧領域に、後述のワイヤＢＷおよびリードＬＤなどを介して接続される。しかしながら、半導体チップＣＰ１，ＣＰ２間での信号の伝達はトランスＴＲ１，ＴＲ２を介在しているため、異電圧回路間での信号の伝達が可能である。
　なお、図１では、制御回路ＣＣを半導体チップＣＰ１内に内蔵させる場合について示しているが、他の形態として、制御回路ＣＣを半導体チップＣＰ１，ＣＰ２以外の半導体チップに内蔵させることもできる。また、図１では、駆動回路ＤＲを半導体チップＣＰ２内に内蔵させる場合について示しているが、他の形態として、駆動回路ＤＲは、半導体チップＣＰ１，ＣＰ２以外の半導体チップに内蔵させることもできる。
　＜信号の伝送例について＞
　図２は、信号の伝送例を示す説明図である。
　送信回路ＴＸ１は、送信回路ＴＸ１に入力された方形波の信号ＳＧ１を微分波の信号ＳＧ２に変調して、トランスＴＲ１のコイルＣＬ１ａ（一次コイル）に送る。この微分波の信号ＳＧ２による電流がトランスＴＲ１のコイルＣＬ１ａ（一次コイル）に流れると、それに応じた信号ＳＧ３が誘導起電力によりトランスＴＲ１のコイルＣＬ２ａ（二次コイル）に流れる。この信号ＳＧ３を受信回路ＲＸ２で増幅し、更に方形波に変調することで、方形波の信号ＳＧ４が受信回路ＲＸ２から出力される。これにより、送信回路ＴＸ１に入力された信号ＳＧ１に応じた信号ＳＧ４を、受信回路ＲＸ２から出力することができる。このようにして、送信回路ＴＸ１から、受信回路ＲＸ１に信号が伝達される。送信回路ＴＸ２から受信回路ＲＸ２への信号の伝達も、同様に行うことができる。
　また、図２では、送信回路から受信回路への信号の伝達の一例を挙げたが、これに限定されず、種々変更可能であり、磁気結合されたコイル（一次コイルおよび二次コイル）を介して信号を伝達する手法であればよい。
　＜半導体チップの構造について＞
　図３は、本実施の形態の半導体チップＣＰ１，ＣＰ２の断面構造を概念的に示す断面図である。
　図３を参照して、半導体チップＣＰ１の構造について説明する。なお、半導体チップは半導体装置とみなすこともできる。
　図３に示されるように、半導体チップＣＰ１を構成する単結晶シリコンなどからなる半導体基板ＳＢ１に、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor)などの半導体素子が形成されている。なお、他の形態として、半導体基板ＳＢ１として、ＳＯＩ（Silicon On Insulator）基板などを用いることもできる。
　例えば、半導体基板ＳＢ１にｐ型ウエルＰＷおよびｎ型ウエルＮＷが形成され、ｐ型ウエルＰＷ上にゲート絶縁膜ＧＩを介してｎチャネル型ＭＩＳＦＥＴ用のゲート電極ＧＥ１が形成され、ｎ型ウエルＮＷ上にゲート絶縁膜ＧＩを介してｐチャネル型ＭＩＳＦＥＴ用のゲート電極ＧＥ２が形成されている。ゲート絶縁膜ＧＩは、例えば酸化シリコン膜などからなり、ゲート電極ＧＥ１，ＧＥ２は、例えば、不純物を導入した多結晶シリコン膜（ドープトポリシリコン膜）などからなる。
　ｐ型ウエルＰＷ内には、ｎチャネル型ＭＩＳＦＥＴのソース・ドレイン用のｎ型半導体領域ＳＤ１が形成され、ｎ型ウエルＮＷ内には、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン用のｐ型半導体領域ＳＤ２が形成されている。ゲート電極ＧＥ１と、そのゲート電極ＧＥ１の下のゲート絶縁膜ＧＩと、ゲート電極ＧＥ１の両側のｎ型半導体領域ＳＤ１（ソース・ドレイン領域）とにより、ｎチャネル型ＭＩＳＦＥＴが形成される。また、ゲート電極ＧＥ２と、そのゲート電極ＧＥ２の下のゲート絶縁膜ＧＩと、ゲート電極ＧＥ２の両側のｐ型半導体領域ＳＤ２（ソース・ドレイン領域）とにより、ｐチャネル型ＭＩＳＦＥＴが形成される。
　また、ｐ型ウエルＰＷの上層部（表層部）の一部には、ｐ型ウエルＰＷに接するように、ｐ型ウエルＰＷよりも高不純物濃度のｐ型半導体領域ＰＲが形成されている。配線（Ｍ１～Ｍ５）やプラグＶ１から、このｐ型半導体領域ＰＲを介してｐ型ウエルＰＷに所定の電位（例えばグランド電位または電源電位）を給電することができる。また、ｎ型ウエルＮＷの上層部（表層部）の一部には、ｎ型ウエルＮＷに接するように、ｎ型ウエルＮＷよりも高不純物濃度のｎ型半導体領域ＮＲが形成されている。配線（Ｍ１～Ｍ５）やプラグＶ１から、このｎ型半導体領域ＮＲを介してｎ型ウエルＮＷに所定の電位（例えばグランド電位または電源電位）を給電することができる。
　また、半導体基板ＳＢ１に更に抵抗素子（図示せず）や容量素子（図示せず）などを必要に応じて形成することもできる。
　半導体基板ＳＢ１上には、複数の層間絶縁膜と複数の配線層とにより多層配線構造が形成されている。
　具体的には、半導体基板ＳＢ１上に、複数の層間絶縁膜が形成され、この複数の層間絶縁膜に、プラグＶ１、配線Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５およびビア部Ｖ２，Ｖ３，Ｖ４，Ｖ５がそれぞれ形成されている。
　なお、図３では、図面の簡略化のために、半導体基板ＳＢ１上に形成された複数の層間絶縁膜を、層で分けずに一括して層間絶縁膜ＩＬとして示している。
　配線Ｍ１は、第１配線層（最下層の配線層）の配線である。配線Ｍ２は、第１配線層よりも１つ上層の配線層である第２配線層の配線である。配線Ｍ３は、第２配線層よりも１つ上層の配線層である第３配線層の配線である。配線Ｍ４は、第３配線層よりも１つ上層の配線層である第４配線層の配線である。配線Ｍ５は、第４配線層よりも１つ上層の配線層である第５配線層の配線である。
　プラグＶ１は、導電体からなり、配線Ｍ１の下層に形成され、プラグＶ１の上面が配線Ｍ１の下面に接することで、配線Ｍ１に電気的に接続されている。また、プラグＶ１の底部は、半導体基板ＳＢ１に形成された種々の半導体領域（例えばｎ型半導体領域ＳＤ１、ｐ型半導体領域ＳＤ２、ｎ型半導体領域ＮＲ、ｐ型半導体領域ＰＲなど）や、ゲート電極ＧＥ１，ＧＥ２などに接続されている。これにより、配線Ｍ１は、プラグＶ１を介して、半導体基板ＳＢ１に形成された種々の半導体領域やゲート電極ＧＥ１，ＧＥ２などに電気的に接続される。
　ビア部Ｖ２は、導電体からなり、配線Ｍ２と配線Ｍ１との間に形成されて、配線Ｍ２と配線Ｍ１とを接続している。ビア部Ｖ２は、配線Ｍ２と一体的に形成することもできる。また、ビア部Ｖ３は、導電体からなり、配線Ｍ３と配線Ｍ２との間に形成されて、配線Ｍ３と配線Ｍ２とを接続している。ビア部Ｖ３は、配線Ｍ３と一体的に形成することもできる。また、ビア部Ｖ４は、導電体からなり、配線Ｍ４と配線Ｍ３との間に形成されて、配線Ｍ４と配線Ｍ３とを接続している。ビア部Ｖ４は、配線Ｍ４と一体的に形成することもできる。また、ビア部Ｖ５は、導電体からなり、配線Ｍ５と配線Ｍ４との間に形成されて、配線Ｍ５と配線Ｍ４とを接続している。ビア部Ｖ５は、配線Ｍ５と一体的に形成することもできる。
　各配線Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５は、層間絶縁膜上に形成した導電膜をパターニングする手法や、あるいは、層間絶縁膜に形成した溝に導電膜を埋め込む手法（いわゆるダマシン法）などにより、形成することができる。
　また、図３では、半導体基板ＳＢ１上に形成される配線層の数が５層の場合（配線Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５の計５層の場合）を示しているが、配線層の数は５層に限定されず、種々変更可能である。
　半導体基板ＳＢ１上に、トランスＴＲ１の一次コイル（コイルＣＬ１ａ）と二次コイル（コイルＣＬ２ａ）とが形成されている。コイルＣＬ１ａとコイルＣＬ２ａとは、同層に形成されているのではなく、互いに異なる層に形成されており、コイルＣＬ１ａとコイルＣＬ２ａとの間には、絶縁層が介在している。また、下層側のコイルＣＬ２ａは、半導体基板ＳＢ１に接して形成されているのではなく、半導体基板ＳＢ１上に形成された層間絶縁膜上に、コイルＣＬ１ａが形成されている。
　以下、コイルＣＬ１ａ，ＣＬ２ａについて、図３を参照して更に具体的に説明する。
　コイルＣＬ１ａとコイルＣＬ２ａとは、半導体基板ＳＢ１上に形成された複数の配線層のうちのいずれかの配線層により、それぞれ形成されている。すなわち、コイルＣＬ１ａとコイルＣＬ２ａとは、配線Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５のいずれかと同層に形成されている。但し、コイルＣＬ１ａが形成される配線層と、コイルＣＬ２ａが形成される配線層とは、互いに異なる配線層とされている。コイルＣＬ２ａは、コイルＣＬ１ａの上方に形成されているため、コイルＣＬ１ａが形成される配線層よりも上層の配線層により、コイルＣＬ２ａが形成されている。
　図３の場合は、第５配線層によりコイルＣＬ２ａが形成され（すなわち配線Ｍ５と同層にコイルＣＬ２ａが形成され）、第３配線層によりコイルＣＬ１ａが形成されている（すなわち配線Ｍ３と同層にコイルＣＬ１ａが形成されている）が、これに限定されるものではない。例えば、コイルＣＬ１ａは、コイルＣＬ２ａよりも下層であればよく、第３配線層よりも上層または下層の配線層により形成することもできる。一方、コイルＣＬ２ａは、最上層の配線層（ここでは第５配線層）により形成することが好ましく、これにより、コイルＣＬ２ａをパッド（パッド電極、ボンディングパッド）に接続しやすくなる。
　コイルＣＬ１ａを第３配線層により形成した場合は、コイルＣＬ１ａは、配線Ｍ３と同層の導電層により同工程で形成することができる。例えば、配線Ｍ３をダマシン法を用いて形成する場合には、コイルＣＬ１ａも配線Ｍ２と同工程でダマシン法を用いて形成でき、この場合、配線Ｍ３およびコイルＣＬ１ａは、層間絶縁膜の溝に埋め込まれた導電膜（例えば銅を主体とする導電膜）により形成される。また、例えば、層間絶縁膜上に形成した導電膜をパターニングすることで配線Ｍ３を形成する場合は、その導電膜をパターニングすることで、配線Ｍ３およびコイルＣＬ１ａを形成することができる。
　コイルＣＬ２ａを第５配線層により形成した場合は、コイルＣＬ２ａは、配線Ｍ５と同層の導電層により同工程で形成することができる。例えば、層間絶縁膜上に形成した導電膜をパターニングすることで配線Ｍ５を形成する場合は、その導電膜をパターニングすることで、配線Ｍ５およびコイルＣＬ２ａを形成することができる。また、最上層の配線層（ここでは配線Ｍ５）により、パッド（パッド電極、ボンディングパッド）を形成することができる。
　コイルＣＬ２ａとコイルＣＬ１ａとの間には、絶縁層（層間絶縁膜ＩＬを構成する複数の層間絶縁膜のうちの１層以上の層間絶縁膜に対応）が介在している。例えば、コイルＣＬ２ａを第５配線層により形成し、コイルＣＬ１ａを第３配線層により形成した場合は、第３配線層よりも上層でかつ第５配線層よりも下層の層間絶縁膜（すなわち第３配線層と第５配線層との間の層間絶縁膜）が、コイルＣＬ２ａとコイルＣＬ１ａとの間に介在することになる。このため、コイルＣＬ２ａとコイルＣＬ１ａとは、導体では繋がっておらず、電気的には絶縁された状態となっている。但し、上述のように、コイルＣＬ２ａとコイルＣＬ１ａとは磁気的に結合している。
　半導体チップＣＰ１の最上層には、絶縁性の保護膜（表面保護膜）ＰＡ１が形成されており、この保護膜ＰＡ１により、配線Ｍ５およびコイルＣＬ２ａが覆われて保護されている。保護膜ＰＡ１は、例えば、ポリイミド樹脂などの樹脂膜により形成することができる。
　但し、パッドが、それぞれ保護膜ＰＡ１の開口部から露出されている。半導体チップＣＰ１において、パッドは、配線Ｍ５およびコイルＣＬ２ａと同層の導電層により形成され、コイルＣＬ２ａまたは配線Ｍ５と一体的に形成されている。コイルＣＬ２ａに接続されているパッドは、ボンディングワイヤＢＷなどの導電性の接続部材を介して、半導体チップＣＰ２のパッドに電気的に接続される。
　また、半導体チップＣＰ２についても、半導体チップＣＰ１と類似した構成とすることができる。
　すなわち、図３に示されるように、半導体チップＣＰ２を構成する単結晶シリコンなどからなる半導体基板ＳＢ２に、ＭＩＳＦＥＴなどの半導体素子が形成されている。なお、他の形態として、半導体基板ＳＢ１として、ＳＯＩ基板などを用いることもできる。
　例えば、半導体基板ＳＢ２にｐ型ウエルＰＷおよびｎ型ウエルＮＷが形成され、ｐ型ウエルＰＷ上にゲート絶縁膜ＧＩを介してｎチャネル型ＭＩＳＦＥＴ用のゲート電極ＧＥ１が形成され、ｎ型ウエルＮＷ上にゲート絶縁膜ＧＩを介してｐチャネル型ＭＩＳＦＥＴ用のゲート電極ＧＥ２が形成されている。ｐ型ウエルＰＷ内には、ｎチャネル型ＭＩＳＦＥＴのソース・ドレイン用のｎ型半導体領域ＳＤ１が形成され、ｎ型ウエルＮＷ内には、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン用のｐ型半導体領域ＳＤ２が形成されている。また、ｐ型ウエルＰＷの上層部の一部には、ｐ型ウエルＰＷに接するようにｐ型半導体領域ＰＲが形成され、また、ｎ型ウエルＮＷの上層部の一部には、ｎ型ウエルＮＷに接するようにｎ型半導体領域ＮＲが形成されている。また、半導体基板ＳＢ２に更に抵抗素子（図示せず）や容量素子（図示せず）などを形成することもできる。
　半導体基板ＳＢ２上には、複数の層間絶縁膜と複数の配線層とにより多層配線構造が形成されている。
　具体的には、半導体基板ＳＢ２上に、複数の層間絶縁膜（図３では、複数の層間絶縁膜を一括して層間絶縁膜ＩＬとして示している）が形成され、この複数の層間絶縁膜に、プラグＶ１、配線Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５およびビア部Ｖ２，Ｖ３，Ｖ４，Ｖ５がそれぞれ形成されている。なお、図３では、半導体基板ＳＢ２上に形成される配線層の数が５層の場合（配線Ｍ１～Ｍ５の計５層の場合）を示しているが、配線層の数は５層に限定されるものではない。
　また、図３の断面には示されていないが、半導体基板ＳＢ２上に、上記コイルＣＬ１ｂと上記コイルＣＬ２ｂとが形成されている。半導体チップＣＰ２におけるコイルＣＬ１ｂおよびコイルＣＬ２ｂの構成は、半導体チップＣＰ１におけるコイルＣＬ１ａおよびコイルＣＬ２ａとそれぞれほぼ同様とすることができるため、ここでは、コイルＣＬ１ｂ，ＣＬ２ｂについての図示および説明は省略する。
　半導体チップＣＰ２の最上層には、絶縁性の保護膜ＰＡ１が形成されており、この保護膜ＰＡ１により、配線Ｍ５および上記コイルＣＬ２ｂ（図３では図示せず）が覆われて保護されている。そして、半導体チップＣＰ２において、配線Ｍ５または上記コイルＣＬ２ａに接続されたパッドが保護膜ＰＡ１の開口部から露出されている。
　半導体チップＣＰ１内に上記送信回路ＴＸ１およびコイルＣＬ１ａ，ＣＬ２ａが形成されており、半導体チップＣＰ１内に形成されている送信回路ＴＸ１は、半導体チップＣＰ１内の内部配線（配線Ｍ１～Ｍ５）を介して、コイルＣＬ１ａに電気的に接続されている。これにより、送信回路ＴＸ１から半導体チップＣＰ１内の内部配線（配線Ｍ１～Ｍ５）を介してコイルＣＬ１ａに、送信用の信号を送信することができる。半導体チップＣＰ１におけるコイルＣＬ２ａに接続されているパッドは、ボンディングワイヤＢＷなどの導電性の接続部材を介して、半導体チップＣＰ２のパッドに電気的に接続され、更に半導体チップＣＰ２の内部配線（Ｍ１～Ｍ５）を介して、半導体チップＣＰ２内に形成されている受信回路ＲＸ１に電気的に接続される。これにより、コイルＣＬ１ａから電磁誘導によりコイルＣＬ２ａが受け取った信号（受信信号）を、ボンディングワイヤＢＷ（接続部材）および半導体チップＣＰ２の内部配線（Ｍ１～Ｍ５）を介して、半導体チップＣＰ２内の受信回路ＲＸ１に送信することができる。
　同様に、半導体チップＣＰ１内に上記送信回路ＴＸ２および上記コイルＣＬ１ｂ，ＣＬ２ｂが形成されており、半導体チップＣＰ２内に形成されている送信回路ＴＸ２は、半導体チップＣＰ２内の内部配線（配線Ｍ１～Ｍ５）を介して、半導体チップＣＰ２内の上記コイルＣＬ１ｂに電気的に接続されている。これにより、送信回路ＴＸ２から半導体チップＣＰ２内の内部配線（配線Ｍ１～Ｍ５）を介してコイルＣＬ１ｂに、送信用の信号を送信することができる。半導体チップＣＰ２における上記コイルＣＬ２ｂに接続されているパッドは、ボンディングワイヤＢＷなどの導電性の接続部材を介して、半導体チップＣＰ１のパッドに電気的に接続され、更に半導体チップＣＰ１の内部配線（Ｍ１～Ｍ５）を介して、半導体チップＣＰ１内に形成されている受信回路ＲＸ２に電気的に接続される。これにより、上記コイルＣＬ１ａから電磁誘導により上記コイルＣＬ２ａが受け取った信号（受信信号）を、ボンディングワイヤＢＷ（接続部材）および半導体チップＣＰ１の内部配線（Ｍ１～Ｍ５）を介して、半導体チップＣＰ１内の受信回路ＲＸ１に送信することができる。
　図４は、本実施の形態の半導体チップＣＰ１，ＣＰ２の断面構造の他の例を概念的に示す断面図である。
　図４の場合が図３の場合と主に相違している点は、図４の場合、半導体チップＣＰ１において、保護膜ＰＡ１の一部分上に更に絶縁層として樹脂膜ＲＳが形成されており、この樹脂膜ＲＳ上にコイルＣＬ２ａが形成されていることである。樹脂膜ＲＳ上には、コイルＣＬ２ａを覆うように、保護膜（保護用の樹脂膜）ＰＡ２が形成されている。樹脂膜ＲＳは、例えばポリイミド膜などとすることができる。また、保護膜ＰＡ２は、例えばポリイミド膜などとすることができる。図４の場合、コイルＣＬ２ａは、最上層の内部配線層であった第５層配線（配線Ｍ５）よりも更に上層に形成されており、この場合、コイルＣＬ２ａは、例えば、樹脂膜ＲＳ上に導電膜を形成してから、その導電膜をパターニングすることなどにより、形成することができる。
　保護膜ＰＡ２により、コイルＣＬ２ａが覆われて保護されているが、保護膜ＰＡ２の開口部から、コイルＣＬ２ａに接続されているパッドが露出されている。コイルＣＬ２ａに接続されているパッドは、コイルＣＬ２ａと同層の導電層により形成されており、コイルＣＬ２ａと一体的に形成されている。コイルＣＬ２ａに接続されているパッドは、ボンディングワイヤＢＷなどの導電性の接続部材を介して、半導体チップＣＰ２のパッドに電気的に接続される。
　コイルＣＬ１ａは、コイルＣＬ２ａの下方に形成されるが、樹脂膜ＲＳを設けてこの樹脂膜ＲＳ上にコイルＣＬ２ａを形成した場合は、樹脂膜ＲＳの下方にコイルＣＬ１ａが形成される。図４の場合は、第５層配線によりコイルＣＬ１ａが形成されている（すなわち配線Ｍ５と同層にコイルＣＬ１ａが形成されている）が、これに限定されるものではない。すなわち、コイルＣＬ１ａは、コイルＣＬ２ａおよび樹脂膜ＲＳよりも下層であればよく、第５配線層またはそれよりも下層の配線層により形成することができる。
　また、樹脂膜ＲＳは、層間絶縁膜ＩＬ上（あるいは保護膜ＰＡ１上）において、コイル（ＣＬ２ａ）を形成する領域に局所的に形成することもできる。
　図４の場合は、樹脂膜ＲＳを形成する必要があるが、樹脂膜ＲＳは塗布法で形成できるため、工程時間は短い。
　一方、図３の場合は、コイルＣＬ２ａとコイルＣＬ１ａとの間の耐圧（絶縁耐圧）は、層間絶縁膜（ＩＬ）により確保し、樹脂膜ＲＳおよび保護膜ＰＡ２に相当するものを形成しない分、製造工程数や製造コストを低減することができる。
　また、図４の場合において、半導体チップＣＰ２にも樹脂膜ＲＳおよび保護膜ＰＡ２に相当するものを設け、その樹脂膜ＲＳ上に上記コイルＣＬ２ｂを形成することもできる。
　＜コイルの構成について＞
　次に、半導体チップＣＰ１内に形成されたトランスＴＲ１（を構成するコイル）の詳細構成について説明する。
　図５～図７は、本実施の形態の半導体チップＣＰ１の要部平面図である。図８～図１０は、本実施の形態の半導体チップＣＰ１の要部断面図である。図１１は、半導体チップＣＰ１内に形成されたトランスＴＲ１の回路構成を示す回路図である。
　なお、図５と図６と図７とは、半導体チップＣＰ１における同じ平面領域が示されているが、層が異なっており、図６は図５よりも下層が示され、図７は図６よりも下層が示されている。具体的には、図５には、半導体チップＣＰ１に形成されたトランスＴＲ１の二次側のコイル（コイルＣＬ５，ＣＬ６）が示され、図６には、半導体チップＣＰ１に形成されたトランスＴＲ１の一次側のコイル（コイルＣＬ７，ＣＬ８）が示され、図７には、半導体チップＣＰ１に形成されたトランスＴＲ１の一次側のコイルの引き出し用の配線（引出配線ＨＷ２，ＨＷ３）が示されている。また、一次側のコイル（ＣＬ７，ＣＬ８）とその引き出し用の配線（引出配線ＨＷ２，ＨＷ３）との相対的な位置関係が分かりやすいように、図６では引出配線ＨＷ２，ＨＷ３を点線で示し、図７では図６において実線で示されているパターン（すなわちコイル配線ＣＷ７，ＣＷ８と接続配線ＨＷ４とダミー配線ＤＷ３，ＤＷ４）を点線で示してある。また、図５～図７のＡ１－Ａ１線での断面図が図８に対応し、図５～図７のＡ２－Ａ２線での断面図が図９に対応し、図５～図７のＡ３－Ａ３線での断面図が図１０に対応している。
　上述のように、半導体チップＣＰ１内にトランスＴＲ１用の一次コイルと二次コイルとが形成され、一次コイルと二次コイルのうち、一次コイルが下側に、二次コイルが上側に形成されている。すなわち、一次コイルの上方に二次コイルが配置され、二次コイルの下方に一次コイルが配置されている。
　ここで、一次コイルと二次コイルとをそれぞれ２つのコイルで構成し、すなわち、トランスＴＲ１を２つのトランスで構成し、この２つのトランスを差動で動作させると、ノイズ耐性が高くなる。
　そこで、本実施の形態では、図１１に示されるように、トランスＴＲ１の一次コイル（上記コイルＣＬ１ａに相当するもの）を、直列に接続されたコイルＣＬ７とコイルＣＬ８とで形成し、トランスＴＲ１の二次コイル（上記コイルＣＬ２ａに相当するもの）を、パッドＰＤ５とパッドＰＤ６との間に直列に接続されたコイルＣＬ５とコイルＣＬ６とで形成した構成を採用している。この場合、コイルＣＬ７とコイルＣＬ５とが磁気結合（誘導結合）され、コイルＣＬ８とコイルＣＬ６とが磁気結合（誘導結合）される。直列に接続されたコイルＣＬ７，ＣＬ８は送信回路ＴＸ１に接続されている。また、コイルＣＬ５とコイルＣＬ６との間にパッドＰＤ７が電気的に接続されている。これらコイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８とパッドＰＤ５，ＰＤ６，ＰＤ７と送信回路ＴＸ１とは、半導体チップＣＰ１内に形成されている。半導体チップＣＰ１のパッドＰＤ５，ＰＤ６，ＰＤ７は、上記ボンディングワイヤＢＷのような導電性の接続部材と半導体チップＣＰ２の内部配線（配線Ｍ１～Ｍ５）を介して、半導体チップＣＰ２内の受信回路ＲＸ１に接続される。
　このため、半導体チップＣＰ１において、送信回路ＴＸ１から一次コイルであるコイルＣＬ７とコイルＣＬ８に送信用の信号を送って電流を流すと、コイルＣＬ７とコイルＣＬ８に流れる電流の変化に応じて、二次コイルであるコイルＣＬ５とコイルＣＬ６に誘導起電力が生じて誘導電流が流れる。コイルＣＬ５とコイルＣＬ６に生じる誘導起電力または誘導電流は、パッドＰＤ５，ＰＤ６，ＰＤ７から、上記ボンディングワイヤＢＷのような導電性の接続部材と半導体チップＣＰ２の内部配線（配線Ｍ１～Ｍ５）を介して半導体チップＣＰ２内の受信回路ＲＸ１で検知することができる。これにより、半導体チップＣＰ１の送信回路ＴＸ１からの信号を、電磁誘導により、コイルＣＬ７，ＣＬ８，ＣＬ５，ＣＬ６を介して、半導体チップＣＰ２の受信回路ＲＸ１に伝達することができる。パッドＰＤ７には、半導体チップＣＰ２から固定電位(グランド電位、ＧＮＤ電位、電源電位など）が供給されるため、コイルＣＬ５の誘導起電力または誘導電流と、コイルＣＬ６の誘導起電力または誘導電流とを検出して差動で制御（動作）することができる。
　以下、図５～図１０を参照して、これらコイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８とパッドＰＤ５，ＰＤ６，ＰＤ７の具体的な構成について説明する。
　まず、二次コイルであるコイルＣＬ５，ＣＬ６とそれに接続されたパッド（パッド電極、ボンディングパッド）ＰＤ５，ＰＤ６，ＰＤ７の具体的な構成について説明する。
　図５および図８～図１１に示されるように、パッドＰＤ５とパッドＰＤ６との間に、２つのコイル（インダクタ）ＣＬ５，ＣＬ６が直列に接続されている。そして、コイルＣＬ５とコイルＣＬ６との間に、パッドＰＤ７が電気的に接続されている。
　コイルＣＬ５とコイルＣＬ６とは、半導体チップＣＰ１内において、同層に形成されており、コイルＣＬ５は、渦巻き状（コイル状、ループ状）に周回するコイル配線ＣＷ５により形成され、コイルＣＬ６は、渦巻き状（コイル状、ループ状）に周回するコイル配線ＣＷ６により形成されている。また、コイルＣＬ５およびコイルＣＬ６は、それぞれ平面的に形成されている。コイルＣＬ５およびコイルＣＬ６は、それぞれインダクタとみなすこともできる。
　また、図６および図８～図１１に示されるように、２つのコイル（インダクタ）ＣＬ７，ＣＬ８が直列に接続されている。図６および図８に示されるように、コイルＣＬ７とコイルＣＬ８とは、半導体チップＣＰ１内において、同層に形成されており、コイルＣＬ７は、渦巻き状（コイル状、ループ状）に周回するコイル配線ＣＷ７により形成され、コイルＣＬ８は、渦巻き状（コイル状、ループ状）に周回するコイル配線ＣＷ８により形成されている。また、コイルＣＬ７およびコイルＣＬ８は、それぞれ平面的に形成されている。コイルＣＬ７およびコイルＣＬ８は、それぞれインダクタとみなすこともできる。
　図８～図１０からも分かるように、半導体チップＣＰ１内において、コイルＣＬ７，ＣＬ８は、コイルＣＬ５，ＣＬ６よりも下層に形成されている。つまり、半導体チップＣＰ１内において、コイルＣＬ５とコイルＣＬ６とは、互いに同層に形成され、コイルＣＬ７とコイルＣＬ８とは、互いに同層に形成されているが、コイルＣＬ７，ＣＬ８は、コイルＣＬ５，ＣＬ６よりも下層に配置され、コイルＣＬ５，ＣＬ６は、コイルＣＬ７，ＣＬ８よりも上層に配置されている。
　そして、コイルＣＬ７はコイルＣＬ５の直下に配置され、コイルＣＬ８はコイルＣＬ６の直下に配置されている。すなわち、コイルＣＬ７は、平面視でコイルＣＬ５と重なるように配置され、コイルＣＬ８は、平面視でコイルＣＬ６と重なるように配置されている。換言すれば、コイルＣＬ５はコイルＣＬ７の直上に配置され、コイルＣＬ６はコイルＣＬ８の直上に配置されている。すなわち、コイルＣＬ５は、平面視でコイルＣＬ７と重なるように配置され、コイルＣＬ６は、平面視でコイルＣＬ８と重なるように配置されている。
　コイルＣＬ５およびコイルＣＬ６は、トランスＴＲ１の二次コイルであり、上記コイルＣＬ２ａに対応するものである。また、コイルＣＬ７およびコイルＣＬ８は、トランスＴＲ１の一次コイルであり、上記コイルＣＬ１ａに対応するものである。コイルＣＬ５とコイルＣＬ７とが磁気的に結合し、コイルＣＬ６とコイルＣＬ８とが磁気的に結合している。すなわち、コイルＣＬ５とコイルＣＬ７とは、導体では繋がっていないが、磁気的に結合しており、コイルＣＬ６とコイルＣＬ８とは、導体では繋がっていないが、磁気的に結合している。一方、コイルＣＬ５とコイルＣＬ６とは導体で繋がっており、コイルＣＬ７とコイルＣＬ８とは導体で繋がっている。
　なお、図８～図１０の断面図は、上記図４の構造を適用した場合が示されており、樹脂膜ＲＳ上に二次コイル（コイルＣＬ５，ＣＬ６）が形成され、樹脂膜ＲＳの下に一次コイル（コイルＣＬ７，ＣＬ８）が形成されているが、上記図３の構造を適用することもできる。
　パッドＰＤ５，ＰＤ６，ＰＤ７は、コイルＣＬ５，ＣＬ６（コイル配線ＣＷ５，ＣＷ６）と同層の導電層により形成されている。コイル配線ＣＷ５，ＣＷ６および引出配線ＨＷ１は、半導体チップＣＰ１の最上層の保護膜（図８～図１０の場合は保護膜ＰＡ２）により覆われているが、パッドＰＤ５，ＰＤ６，ＰＤ７は、この保護膜（ＰＡ２）に設けられた開口部ＯＰから露出されている。図５では、この開口部ＯＰを点線で示してある。また、パッドＰＤ５，ＰＤ６，ＰＤ７の表面には、ニッケル（Ｎｉ）膜とニッケル膜上の金（Ａｕ）膜との積層膜などからなる下地金属膜ＵＭを形成することもでき、これにより、ボンディングワイヤＢＷなどの接続部材をパッドＰＤ５，ＰＤ６，ＰＤ７に接続しやすくなっている。
　コイルＣＬ５，ＣＬ６およびパッドＰＤ５，ＰＤ６，ＰＤ７について、図５および図８～図１０を参照して更に説明する。
　図５および図８～図１０に示されるように、パッドＰＤ５は、コイルＣＬ５の渦巻の内側に配置されており、このパッドＰＤ５にコイルＣＬ５の一端が接続されている。すなわち、パッドＰＤ５に接続されたコイル配線ＣＷ５が、このパッドＰＤ５の周囲を複数回、周回することにより、コイルＣＬ５が形成されている。図５の場合は、パッドＰＤ５に接続されたコイル配線ＣＷ５が、このパッドＰＤ５の周囲を右回り（時計回り）に周回して、コイルＣＬ５が形成されている。コイル配線ＣＷ５同士は交差しないため、パッドＰＤ５に接続されたコイル配線ＣＷ５は、パッドＰＤ５の周囲を右回り（時計回り）に周回する度に、パッドＰＤ５から遠い側に徐々にずれていく。
　また、パッドＰＤ６は、コイルＣＬ６の渦巻の内側に配置されており、このパッドＰＤ６にコイルＣＬ６の一端が接続されている。すなわち、パッドＰＤ６に接続されたコイル配線ＣＷ６が、このパッドＰＤ６の周囲を複数回、周回することにより、コイルＣＬ６が形成されている。図５の場合は、パッドＰＤ６に接続されたコイル配線ＣＷ６が、このパッドＰＤ６の周囲を右回り（時計回り）に周回して、コイルＣＬ６が形成されている。コイル配線ＣＷ６同士は交差しないため、パッドＰＤ６に接続されたコイル配線ＣＷ６は、パッドＰＤ６の周囲を右回り（時計回り）に周回する度に、パッドＰＤ６から遠い側に徐々にずれていく。
　ここで、「右回り」は、「時計回り」と同義であり、「左回り」は、「反時計回り」と同義である。また、コイルまたはコイル配線の巻方向（渦巻きの向き）を言うときは、そのコイルまたはコイル配線を上方から見た場合に、渦の内側から外側に向かう際の巻方向を指すものとし、上方から見て、渦の内側から外側に向かう際に時計回りに見えるものを「右巻き」と称し、渦の内側から外側に向かう際に反時計回りに見えるものを「左巻き」と称することとする。例えば、半導体チップＣＰ１のコイルＣＬ５の巻方向を言うときは、半導体チップＣＰ１の上方から半導体チップＣＰ１の表面側（パッドが形成されている側が表面側）を見たときに（図５および図６はこれに対応している）、コイルＣＬ５の渦の内側から外側に向かう際に時計回りに見えるものを「右巻き」、反時計回りに見えるものを「左巻き」と称する。
　図５のコイルＣＬ５は、上方から見て、コイルＣＬ５の渦の内側から外側に向かう際に時計回りに見えるので、コイルＣＬ５（コイル配線ＣＷ５）の巻方向は、右巻きと言うことができる。また、図５のコイルＣＬ６は、上方から見て、コイルＣＬ６の渦の内側から外側に向かう際に時計回りに見えるので、コイルＣＬ６（コイル配線ＣＷ６）の巻方向は、右巻きと言うことができる。
　コイルＣＬ５（コイル配線ＣＷ５）の巻数（ターン数）とコイルＣＬ６（コイル配線ＣＷ６）の巻数（ターン数）とは、必要に応じて変更可能である。但し、コイルＣＬ５（コイル配線ＣＷ５）の巻数と、コイルＣＬ６（コイル配線ＣＷ６）の巻数とは、同じであることが好ましい。また、コイルＣＬ５の大きさ（直径）と、コイルＣＬ６の大きさ（直径）とは、同じであることが好ましい。また、コイルＣＬ５の自己インダクタンスと、コイルＣＬ６の自己インダクタンスとは、同じであることが好ましい。
　コイルＣＬ５とコイルＣＬ６との間において、コイルＣＬ５（コイル配線ＣＷ５）の他端（パッドＰＤ５に接続される側とは反対側の端部）とコイルＣＬ６（コイル配線ＣＷ６）の他端（パッドＰＤ６に接続される側とは反対側の端部）とは、引出配線（引出用配線）ＨＷ１に接続されている。このため、コイルＣＬ５（コイル配線ＣＷ５）の上記他端とコイルＣＬ６（コイル配線ＣＷ６）の上記他端とは、引出配線ＨＷ１を介して電気的に接続されている。
　ここで、コイルＣＬ５（コイル配線ＣＷ５）の上記他端は、コイルＣＬ５（コイル配線ＣＷ５）の外側（渦巻きの外側）の端部に対応しており、コイルＣＬ６（コイル配線ＣＷ６）の上記他端は、コイルＣＬ６（コイル配線ＣＷ６）の外側（渦巻きの外側）の端部に対応している。すなわち、コイルＣＬ５（コイル配線ＣＷ５）は、互いに反対側の端部である内側（渦巻きの内側）の端部と外側（渦巻きの外側）の端部とを有しており、そのうちの内側の端部がパッドＰＤ５に接続され、外側の端部が引出配線ＨＷ１に接続されている。また、コイルＣＬ６（コイル配線ＣＷ６）は、互いに反対側の端部である内側（渦巻きの内側）の端部と外側（渦巻きの外側）の端部とを有しており、そのうちの内側の端部がパッドＰＤ６に接続され、外側の端部が引出配線ＨＷ１に接続されている。
　この引出配線ＨＷ１は、コイルＣＬ５（コイル配線ＣＷ５）およびコイルＣＬ６（コイル配線ＣＷ６）と同層に形成されており、図５に示されるように、平面視において、コイルＣＬ５とコイルＣＬ６との間から、パッドＰＤ７にかけて延在している。図５に示されるように、パッドＰＤ７は、平面視での位置を見ると、コイルＣＬ５とコイルＣＬ６との間には位置しておらず、従って、パッドＰＤ５とパッドＰＤ６との間にも位置していない。
　引出配線ＨＷ１は、コイルＣＬ５（コイル配線ＣＷ５）の外側（渦巻きの外側）の端部とコイルＣＬ６（コイル配線ＣＷ６）の外側（渦巻きの外側）の端部とを、電気的に接続するとともに、これをパッドＰＤ７に引き出すための配線である。もし、パッドＰＤ７がコイルＣＬ５とコイルＣＬ６との間に配置されていたとしたら、この引出配線ＨＷ１は無くともよく、コイルＣＬ５（コイル配線ＣＷ５）の外側の端部とコイルＣＬ６（コイル配線ＣＷ６）の外側の端部とを、パッドＰＤ７に直接繋ぐことができる。しかしながら、図５のように、パッドＰＤ７は、平面視でコイルＣＬ５とコイルＣＬ６との間には位置していないため、コイルＣＬ５とコイルＣＬ６との間に延在する部分の引出配線ＨＷ１にコイルＣＬ５（コイル配線ＣＷ５）の外側の端部とコイルＣＬ６（コイル配線ＣＷ６）の外側の端部とを接続するとともに、この引出配線ＨＷ１をパッドＰＤ７まで引き出している。
　引出配線ＨＷ１は、コイルＣＬ５とコイルＣＬ６との間において、コイルＣＬ５とコイルＣＬ６とを結ぶ方向（この方向はパッドＰＤ５とパッドＰＤ６とを結ぶ方向にも対応する）に対して交差する方向（より特定的には略直交する方向）に延在するとともに、更にパッドＰＤ７に向かってパッドＰＤ７に接続されるまで延在している。また、パッドＰＤ５，ＰＤ６，ＰＤ７のそれぞれの大きさ（辺の長さ）は、ほぼ同じとすることができる。
　引出配線ＨＷ１の幅Ｗ１は、コイル配線ＣＷ５，ＣＷ６の各幅Ｗ２よりも大きい（すなわちＷ１＞Ｗ２）ことが好ましく、また、パッドＰＤ７の辺の長さ（寸法）Ｌ１よりも小さい（すなわちＷ１＜Ｌ１）ことが好ましい。コイル配線ＣＷ５，ＣＷ６は、占有面積を増やさずに巻数（ターン数）をかせぐために配線幅を細くすることが有効であるが、引出配線ＨＷ１は、コイルの巻数とは関係が無いため、引出配線ＨＷ１の配線幅を大きくすることにより、抵抗（配線抵抗）を低減することができる。このため、コイル配線ＣＷ５，ＣＷ６の各幅は、引出配線ＨＷ１の幅よりも小さくすることにより、コイルＣＬ５，ＣＬ６の占有面積の抑制と巻数の増加とを図ることができる。また、引出配線ＨＷ１の幅は、コイル配線ＣＷ５，ＣＷ６の各幅よりも大きくすることにより、引出配線ＨＷ１の抵抗を低減することができる。また、引出配線ＨＷ１の幅を、パッドＰＤ７の辺の長さよりも小さくすることにより、コイルＣＬ５とコイルＣＬ６との間の距離（間隔）Ｌ２を短くすることができる。このコイルＣＬ５とコイルＣＬ６との間の距離（間隔）Ｌ２は、パッドＰＤ７の辺の長さ（寸法）Ｌ１よりも小さい（Ｌ２＜Ｌ１）ことが好ましい。
　また、コイル配線ＣＷ５の最外周の外側と、コイル配線ＣＷ６の最外周の外側とに、ダミー配線ＤＷ１，ＤＷ２をそれぞれ配置することが好ましい。ダミー配線ＤＷ１，ＤＷ２は、コイル配線ＣＷ５，ＣＷ６と同層に形成されているが、コイル配線ＣＷ５，ＣＷ６とは接続されていないダミーの配線であり、孤立パターンとすることができる。コイル配線ＣＷ５，ＣＷ６は、配線としては使用しないダミーの配線であるため、浮遊電位（フローティング電位）とすることができる。
　ダミー配線ＤＷ１は、コイルＣＬ５とコイルＣＬ６とが互いに対向する領域（引出配線ＨＷ１が延在する領域に対応）を除き、コイル配線ＣＷ５の最外周に沿うように、コイル配線ＣＷ５の最外周から離間して形成されている。また、ダミー配線ＤＷ２は、コイルＣＬ５とコイルＣＬ６とが互いに対向する領域（引出配線ＨＷ１が延在する領域に対応）を除き、コイル配線ＣＷ６の最外周に沿うように、コイル配線ＣＷ６の最外周から離間して形成されている。コイル配線ＣＷ５の最外周とダミー配線ＤＷ１との間の間隔は、周回するコイル配線ＣＷ５同士の間隔と概ね同じとすることができ、また、コイル配線ＣＷ６の最外周とダミー配線ＤＷ２との間の間隔は、周回するコイル配線ＣＷ６同士の間隔と概ね同じとすることができる。
　コイル配線ＣＷ５，ＣＷ６は、例えば、絶縁膜上に形成した導電膜をフォトリソグラフィ工程およびエッチング工程を利用してパターニングすることで、形成することができる。しかしながら、フォトリソグラフィ工程でフォトレジストパターンを形成する場合、最外周のフォトレジストパターンは形状が崩れやすい（例えば狙いよりも細いパターンになったりする）ため、このフォトレジストパターンを用いて導電膜をエッチングしてコイルを形成した場合、コイルの最外周の形状も崩れてしまう虞がある。
　それに対して、コイル配線ＣＷ５，ＣＷ６の最外周の外側にダミー配線ＤＷ１，ＤＷ２を設けるようにすれば、フォトレジストパターンの形状が崩れやすいのは、ダミー配線ＤＷ１，ＤＷ２形成用のフォトレジストパターンとなり、コイル配線ＣＷ５，ＣＷ６を形成するためのフォトレジストパターンは、最外周を含めて、形状が崩れることなく的確に形成することができる。このため、コイル配線ＣＷ５，ＣＷ６は、最外周を含め、形状が崩れることなく的確に形成することができる。また、ダミー配線ＤＷ１，ＤＷ２は、形状が崩れたとしても、配線としては使用しないダミーの配線パターンであるため、問題はない。
　また、ダミー配線ＤＷ１，ＤＷ２とそれぞれ同様のダミー配線ＤＷ３，ＤＷ４を、一次コイルであるコイルＣＬ７，ＣＬ８（コイル配線ＣＷ７，ＣＷ８）の最外周の外側に設けることもでき、その場合も、上述したのと同様な効果を得ることができる。すなわち、図６に示されるように、ダミー配線ＤＷ３は、コイルＣＬ７とコイルＣＬ８とが互いに対向する領域（接続配線ＨＷ４が延在する領域に対応）を除き、コイル配線ＣＷ７の最外周に沿うように、コイル配線ＣＷ７の最外周から離間して形成される。また、ダミー配線ＤＷ４は、コイルＣＬ７とコイルＣＬ８とが互いに対向する領域（接続配線ＨＷ４が延在する領域に対応）を除き、コイル配線ＣＷ８の最外周に沿うように、コイル配線ＣＷ８の最外周から離間して形成される。
　また、コイルＣＬ５，ＣＬ６を、樹脂膜ＲＳ上に形成した場合は、図５に示されるように、平面視において、コイルＣＬ５，ＣＬ６（コイル配線ＣＷ５，ＣＷ６）の角を、鈍角（９０°より大きい角）にすることが好ましい。これは、樹脂膜、特にポリイミド膜は、金属パターンの直角や鋭角に弱いためである。コイルＣＬ５，ＣＬ６（コイル配線ＣＷ５，ＣＷ６）の角を、鈍角（９０°より大きい角）にすることで、コイルＣＬ５，ＣＬ６の下地の樹脂膜ＲＳや、コイルＣＬ５，ＣＬ６を覆う樹脂膜（保護膜ＰＡ１または保護膜ＰＡ２）の信頼性を向上させることができる。また、このことは、コイルＣＬ５，ＣＬ６の下地の樹脂膜ＲＳまたはコイルＣＬ５，ＣＬ６を覆う樹脂膜（保護膜ＰＡ１または保護膜ＰＡ２）がポリイミド膜の場合に、特に効果が大きい。図５の場合は、コイルＣＬ５，ＣＬ６（コイル配線ＣＷ５，ＣＷ６）の平面形状は、略八角形であるため、コイルＣＬ５，ＣＬ６（コイル配線ＣＷ５，ＣＷ６）の角は、約１３５°となっている。
　次に、コイルＣＬ７，ＣＬ８について、図６～図１０を参照して更に説明する。
　図６からも分かるように、コイルＣＬ７の渦巻の内側にパッドは配置されていない。コイルＣＬ７（コイル配線ＣＷ７）の内側（渦巻きの内側）の端部は、ビア部を介して、コイル配線ＣＷ７よりも下層に配置された引出配線ＨＷ２に電気的に接続されている。このビア部は、コイル配線ＣＷ７と引出配線ＨＷ２との間に位置して、コイル配線ＣＷ７と引出配線ＨＷ２とを接続するものであり、上記ビア部Ｖ２，Ｖ３，Ｖ４，Ｖ５のいずれかに対応し、図１０の場合はビア部Ｖ５に対応している。このビア部は、コイル配線ＣＷ７とは別工程で形成するか、あるいは、コイル配線ＣＷ７と同工程でコイル配線ＣＷ７と一体的に形成することもできる。
　引出配線ＨＷ２には、引出配線ＨＷ２と同層の配線、または引出配線ＨＷ２よりも上層の配線、あるいは、引出配線ＨＷ２よりも下層の配線が接続され、半導体チップＣＰ１の内部配線を介して、半導体チップＣＰ１内に形成された送信回路ＴＸ１に対応するものに接続される。
　ビア部を介して引出配線ＨＷ２に接続されるコイル配線ＣＷ７が、複数回、周回することにより、コイルＣＬ７が形成されている。なお、パッドＰＤ５の直下の領域（位置）ではコイル配線ＣＷ７は周回していないことが好ましく、パッドＰＤ５の直下の領域（位置）を囲むようにコイル配線ＣＷ７が周回している。
　図６の場合は、ビア部を介して引出配線ＨＷ２に接続されるコイル配線ＣＷ７が、上記パッドＰＤ５の直下の領域（位置）の周囲を右回り（時計回り）に周回して、コイルＣＬ７が形成されている。コイル配線ＣＷ７同士は交差しないため、ビア部を介して引出配線ＨＷ２に接続されるコイル配線ＣＷ７は、上記パッドＰＤ５の直下の領域（位置）の周囲を右回り（時計回り）に周回する度に、渦巻きの中心から遠い側に徐々にずれていく。
　また、コイルＣＬ８の渦巻の内側にパッドは配置されていない。コイルＣＬ８（コイル配線ＣＷ８）の内側（渦巻きの内側）の端部は、ビア部を介して、コイル配線ＣＷ８よりも下層に配置された引出配線ＨＷ３に電気的に接続されている。このビア部は、コイル配線ＣＷ８と引出配線ＨＷ３との間に位置して、コイル配線ＣＷ８と引出配線ＨＷ３とを接続するものであり、上記ビア部Ｖ２，Ｖ３，Ｖ４，Ｖ５のいずれかに対応し、図１０の場合はビア部Ｖ５に対応している。このビア部は、コイル配線ＣＷ８とは別工程で形成するか、あるいは、コイル配線ＣＷ８と同工程でコイル配線ＣＷ８と一体的に形成することもできる。
　引出配線ＨＷ３には、引出配線ＨＷ３と同層の配線、または引出配線ＨＷ３よりも上層の配線、あるいは、引出配線ＨＷ３よりも下層の配線が接続され、半導体チップＣＰ１の内部配線を介して、半導体チップＣＰ１内に形成された送信回路ＴＸ１に接続される。
　ビア部を介して引出配線ＨＷ３に接続されるコイル配線ＣＷ８が、複数回、周回することにより、コイルＣＬ８が形成されている。なお、記パッドＰＤ６の直下の領域（位置）ではコイル配線ＣＷ８は周回していないことが好ましく、パッドＰＤ６の直下の領域（位置）を囲むようにコイル配線ＣＷ８が周回している。
　図６の場合は、ビア部を介して引出配線ＨＷ３に接続されるコイル配線ＣＷ８が、上記パッドＰＤ６の直下の領域（位置）の周囲を右回り（時計回り）に周回して、コイルＣＬ８が形成されている。コイル配線ＣＷ８同士は交差しないため、ビア部を介して引出配線ＨＷ３に接続されるコイル配線ＣＷ８は、上記パッドＰＤ６の直下の領域（位置）の周囲を右回り（時計回り）に周回する度に、渦巻きの中心から遠い側に徐々にずれていく。
　コイルＣＬ７（コイル配線ＣＷ７）の巻数（ターン数）とコイルＣＬ８（コイル配線ＣＷ８）の巻数（ターン数）とは、必要に応じて変更可能である。但し、コイルＣＬ７（コイル配線ＣＷ７）の巻数と、コイルＣＬ８（コイル配線ＣＷ８）の巻数とは、同じであることが好ましい。また、コイルＣＬ７の大きさ（直径）と、コイルＣＬ８の大きさ（直径）とは、同じであることが好ましい。また、コイルＣＬ７の自己インダクタンスと、コイルＣＬ８の自己インダクタンスとは、同じであることが好ましい。また、磁気結合したコイルＣＬ５，ＣＬ７の相互インダクタンスと、磁気結合したコイルＣＬ６，ＣＬ８の相互インダクタンスとは、同じであることが好ましい。
　コイルＣＬ７とコイルＣＬ８との間において、コイルＣＬ７（コイル配線ＣＷ７）の外側の端部と、コイルＣＬ８（コイル配線ＣＷ８）の外側の端部とは、接続配線（接続用配線）ＨＷ４に接続されている。すなわち、コイルＣＬ７（コイル配線ＣＷ７）の内側（渦巻きの内側）の端部と外側（渦巻きの外側）の端部のうち、内側の端部は、ビア部を介してコイル配線ＣＷ７よりも下層の引出配線ＨＷ２に接続され、外側の端部は、コイル配線ＣＷ７と同層の接続配線ＨＷ４に接続されている。また、コイルＣＬ８（コイル配線ＣＷ８）の内側（渦巻きの内側）の端部と外側（渦巻きの外側）の端部のうち、内側の端部は、ビア部を介してコイル配線ＣＷ８よりも下層の引出配線ＨＷ３に接続され、外側の端部は、コイル配線ＣＷ８と同層の接続配線ＨＷ４に接続されている。このため、コイルＣＬ７（コイル配線ＣＷ７）の一方の端部（外側の端部）とコイルＣＬ８（コイル配線ＣＷ８）の一方の端部（外側の端部）とは、接続配線ＨＷ４を介して電気的に接続されている。
　なお、コイルＣＬ７あるいはコイル配線ＣＷ７において、内側（渦巻きの内側）の端部と外側（渦巻きの外側）の端部とは、互いに反対側の端部であり、また、コイルＣＬ８あるいはコイル配線ＣＷ８において、内側（渦巻きの内側）の端部と外側（渦巻きの外側）の端部とは、互いに反対側の端部である。
　接続配線ＨＷ４は、コイルＣＬ７（コイル配線ＣＷ７）およびコイルＣＬ８（コイル配線ＣＷ８）と同層に形成されており、平面視において、コイルＣＬ７（コイル配線ＣＷ７）とコイルＣＬ８（コイル配線ＣＷ８）との間に延在している（位置している）。
　接続配線ＨＷ４は、コイルＣＬ７（コイル配線ＣＷ７）の外側の端部とコイルＣＬ８（コイル配線ＣＷ８）の外側の端部とを、電気的に接続するための配線である。接続配線ＨＷ４は、コイルＣＬ７とコイルＣＬ８との間に、コイルＣＬ７とコイルＣＬ８とを結ぶ方向（コイルＣＬ７の渦巻きの中心とコイルＣＬ８の渦巻きの中心とを結ぶ方向に対応）に対して交差する方向（より特定的には略直交する方向）に延在している。
　接続配線ＨＷ４を設けずに、コイルＣＬ７（コイル配線ＣＷ７）の外側の端部とコイルＣＬ８（コイル配線ＣＷ８）の外側の端部とを、直接繋ぐこともできる。但し、図６のように、平面視でコイルＣＬ７とコイルＣＬ８との間に、コイル配線ＣＷ７，ＣＷ８の各配線幅よりも配線幅が大きい接続配線ＨＷ４を設ければ、配線抵抗を低減することができる。
　接続配線ＨＷ４は、上記引出配線ＨＷ１の直下に設けることが好ましい。但し、上記引出配線ＨＷ１は、上記パッドＰＤ７に接続する必要があるため、コイルＣＬ５とコイルＣＬ６との間に延在する部分だけでなく、コイルＣＬ５とコイルＣＬ６との間から更にパッドＰＤ７に到達するまで延在させる（引き出す）必要があった。一方、接続配線ＨＷ４については、コイルＣＬ７とコイルＣＬ８との間に設ければよく、コイル配線ＣＷ７，ＣＷ８以外の配線を接続配線ＨＷ４から引き出さなくてよい。
　直列に接続されたコイルＣＬ７およびコイルＣＬ８が、トランスＴＲ１の一次側の上記コイルＣＬ１ａに対応し、直列に接続されたコイルＣＬ５およびコイルＣＬ６が、トランスＴＲ１の二次側の上記コイルＣＬ２ａに対応している。引出配線ＨＷ２，ＨＷ３は、半導体チップＣＰ１の内部配線（Ｍ１～Ｍ５）を介して、半導体チップＣＰ１内に形成された送信回路ＴＸ１に接続されている。上記パッドＰＤ５，ＰＤ６，ＰＤ７は、それらのパッドＰＤ５，ＰＤ６，ＰＤ７に接続される上記ボンディングワイヤＢＷのような導電性の接続部材と半導体チップＣＰ２の内部配線（Ｍ１～Ｍ５）を介して、半導体チップＣＰ２内に形成された受信回路ＲＸ１に接続される。
　このため、送信回路ＴＸ１から引出配線ＨＷ２，ＨＷ３に送信用の信号が送られると、引出配線ＨＷ２と引出配線ＨＷ３との間に直列に接続されているコイルＣＬ７およびコイルＣＬ８に電流が流れる。この際、コイルＣＬ７とコイルＣＬ８とは直列に接続されているため、コイルＣＬ７に流れる電流と、コイルＣＬ８に流れる電流とは、実質的に同じ大きさである。コイルＣＬ５とコイルＣＬ７とは、導体によっては繋がっていないが、磁気的に結合しており、また、コイルＣＬ６とコイルＣＬ８とは、導体によっては繋がっていないが、磁気的に結合している。このため、一次側のコイルＣＬ７およびコイルＣＬ８に電流が流れると、その電流の変化に応じて、二次側のコイルＣＬ５およびコイルＣＬ６に誘導起電力が発生して誘導電流が流れるようになっている。
　次に、一次側のコイルＣＬ７，ＣＬ８に流れる電流について更に説明する。
　一次コイルであるコイルＣＬ７，ＣＬ８に電流が流れるには、引出配線ＨＷ２からコイルＣＬ７およびコイルＣＬ８を通って引出配線ＨＷ３に電流が流れる場合と、引出配線ＨＷ３からコイルＣＬ８およびコイルＣＬ７を通って引出配線ＨＷ２に電流が流れる場合の２つのケースがある。
　引出配線ＨＷ２からコイルＣＬ７およびコイルＣＬ８を通って引出配線ＨＷ３に電流が流れる場合は、コイルＣＬ７，ＣＬ８に流れる電流は、次のようになる。すなわち、コイルＣＬ７においては、コイル配線ＣＷ７の内側の端部（ビア部を介して引出配線ＨＷ２に接続された端部）側から、コイル配線ＣＷ７を通って、コイル配線ＣＷ７の外側の端部（接続配線ＨＷ４に接続された端部）側に電流が流れる。つまり、コイルＣＬ７では、渦の内側から外側に向かって電流が流れる。一方、コイルＣＬ８においては、コイル配線ＣＷ８の外側の端部（接続配線ＨＷ４に接続された端部）側から、コイル配線ＣＷ８を通って、コイル配線ＣＷ８の内側の端部（ビア部を介して引出配線ＨＷ３に接続された端部）側に電流が流れる。つまり、コイルＣＬ８では、渦の外側から内側に向かって電流が流れる。
　一方、引出配線ＨＷ３からコイルＣＬ８およびコイルＣＬ７を通って引出配線ＨＷ２に電流が流れる場合は、コイルＣＬ８，ＣＬ７に流れる電流は、次のようになる。すなわち、コイルＣＬ８においては、コイル配線ＣＷ８の内側の端部（ビア部を介して引出配線ＨＷ３に接続された端部）側から、コイル配線ＣＷ８を通って、コイル配線ＣＷ８の外側の端部（接続配線ＨＷ４に接続された端部）側に電流が流れる。つまり、コイルＣＬ８では、渦の内側から外側に向かって電流が流れる。一方、コイルＣＬ７においては、コイル配線ＣＷ７の外側の端部（接続配線ＨＷ４に接続された端部）側から、コイル配線ＣＷ７を通って、コイル配線ＣＷ７の内側の端部（ビア部を介して引出配線ＨＷ２に接続された端部）側に電流が流れる。つまり、コイルＣＬ７では、渦の外側から内側に向かって電流が流れる。
　従って、コイルＣＬ７（コイル配線ＣＷ７）において、内側の端部側から外側の端部側に電流が流れる場合（すなわちコイルＣＬ７において渦の内側から外側に向かって電流が流れる場合）は、コイルＣＬ８（コイル配線ＣＷ８）においては、必然的に、外側の端部側から内側の端部側に電流が流れる（すなわち渦の外側から内側に向かって電流が流れる）ことになる。一方、コイルＣＬ７（コイル配線ＣＷ７）において、外側の端部側から内側の端部側に電流が流れる場合（すなわちコイルＣＬ７において渦の外側から内側に向かって電流が流れる場合）は、コイルＣＬ８（コイル配線ＣＷ８）においては、必然的に、内側の端部側から外側の端部側に電流が流れる（すなわち渦の内側から外側に向かって電流が流れる）ことになる。
　ここで、コイルＣＬ７およびコイルＣＬ８の巻方向（渦巻きの向き）に着目すると、コイルＣＬ７，ＣＬ８はどちらも右巻きであり、コイルＣＬ７，ＣＬ８を上方から見ると、内側の端部（引出配線ＨＷ２，ＨＷ３に接続される側の端部）から外側の端部（接続配線ＨＷ４に接続される側の端部）に向かって右回り（時計回り）に周回している。このため、コイルＣＬ７において、内側の端部側からコイル配線ＣＷ７を通って外側の端部側に電流が流れる場合は、コイルＣＬ７を右回り（時計回り）に電流が流れることになり、一方、外側の端部側からコイル配線ＣＷ７を通って内側の端部側に電流が流れる場合は、コイルＣＬ７を左回り（反時計回り）に電流が流れることになる。また、同様に、コイルＣＬ８においても、内側の端部側からコイル配線ＣＷ８を通って外側の端部側に電流が流れる場合は、コイルＣＬ７を右回り（時計回り）に電流が流れることになり、一方、外側の端部側からコイル配線ＣＷ８を通って内側の端部側に電流が流れる場合は、コイルＣＬ８を左回り（反時計回り）に電流が流れることになる。
　コイルＣＬ７に電流が流れると、コイルＣＬ７の内側（渦巻きの内側）において、コイルＣＬ７を貫くような磁束（図６の紙面に略垂直な方向の磁束）が発生する。また、コイルＣＬ８に電流が流れると、コイルＣＬ８の内側（渦巻きの内側）において、コイルＣＬ８を貫くような磁束（図６の紙面に略垂直な方向の磁束）が発生する。このとき、コイルに右回り（時計回り）に電流が流れる場合と、コイルに左回り（反時計回り）に電流が流れる場合とで、発生する磁束の向きは反対である。
　上述のように、コイルＣＬ７（コイル配線ＣＷ７）において、内側の端部側から外側の端部側に電流が流れる場合は、必然的に、コイルＣＬ８（コイル配線ＣＷ８）においては、外側の端部側から内側の端部側に電流が流れるが、そのときは、コイルＣＬ７では右回り（時計回り）に電流が流れ、コイルＣＬ８では左回り（反時計回り）に電流が流れることになる。この際、コイルＣＬ７の内側を貫く磁束の向きと、コイルＣＬ８の内側を貫く磁束の向きとは、互いに逆向きになる。具体的には、コイルＣＬ７では、右回り（時計回り）に電流が流れることで、コイルＣＬ７の内側（渦巻きの内側）において、図６の紙面を表側から裏側に貫く方向の磁束が発生し、コイルＣＬ８では、左回り（反時計回り）に電流が流れることで、コイルＣＬ８の内側（渦巻きの内側）において、図６の紙面を裏側から表側に貫く方向の磁束が発生する。
　また、上述のように、コイルＣＬ７（コイル配線ＣＷ７）において、外側の端部側から内側の端部側に電流が流れる場合は、必然的に、コイルＣＬ８（コイル配線ＣＷ８）においては、内側の端部側から外側の端部側に電流が流れるが、そのときは、コイルＣＬ７では左回り（反時計回り）に電流が流れ、コイルＣＬ８では右回り（時計回り）に電流が流れることになる。この際、コイルＣＬ７の内側を貫く磁束の向きと、コイルＣＬ８の内側を貫く磁束の向きとは、互いに逆向きになる。具体的には、コイルＣＬ７では、左回り（反時計回り）に電流が流れることで、コイルＣＬ７の内側（渦巻きの内側）において、図６の紙面を裏側から表側に貫く方向の磁束が発生し、コイルＣＬ８では、右回り（時計回り）に電流が流れることで、コイルＣＬ８の内側（渦巻きの内側）において、図６の紙面を表側から裏側に貫く方向に磁束が発生する。
　つまり、直列に接続されたコイルＣＬ７およびコイルＣＬ８に電流が流れると、コイルＣＬ７とコイルＣＬ８とで電流の流れる向きが反対であり、それによって、コイルＣＬ７とコイルＣＬ８とで、互いに反対向きの磁束が発生することになる。
　ここで、コイルの電流の向き（または電流の流れる向き）とは、そのコイル（またはコイル配線）を上方から見て、そのコイルを右回り（時計回り）に電流が流れるか、左回り（反時計回り）に電流が流れるかを指す。このため、２つのコイルについて、コイルの電流の向きが同じ（または電流の流れる向きが同じ）と言う場合は、その２つのコイルを上方から見て、その２つのコイルの両方ともが右回り（時計回り）に電流が流れるか、あるいは、その２つのコイルの両方ともが左回り（反時計回り）に電流が流れることに対応する。また、２つのコイルについて、コイルの電流の向きが反対（または電流の流れる向きが反対）と言う場合は、その２つのコイルを上方から見て、その２つのコイルのうち、一方のコイルは右回り（時計回り）に電流が流れ、他方のコイルは左回り（反時計回り）に電流が流れることに対応する。
　コイルＣＬ５とコイルＣＬ７とは、磁気的に結合しているため、一次側のコイルＣＬ７に流れる電流によって生じる磁束が変化すると、その磁束の変化を打ち消すような誘導起電力が二次側のコイルＣＬ５に発生して、誘導電流が流れる。同様に、コイルＣＬ６とコイルＣＬ８とは、磁気的に結合しているため、一次側のコイルＣＬ８に流れる電流によって生じる磁束が変化すると、その磁束の変化を打ち消すような誘導起電力が二次側のコイルＣＬ６に発生して、誘導電流が流れる。
　上述のように、直列に接続されたコイルＣＬ７およびコイルＣＬ８に電流が流れる場合、コイルＣＬ７とコイルＣＬ８とで電流の流れる向きが反対であり、発生する磁束の向きも、コイルＣＬ７とコイルＣＬ８とで反対である。そして、コイルＣＬ７とコイルＣＬ８とは直列に接続されているため、コイルＣＬ７に流れる電流が減少するときは、コイルＣＬ８に流れる電流も減少し、コイルＣＬ７に流れる電流が増加するときは、コイルＣＬ８に流れる電流も増加する。このため、二次側のコイルＣＬ５，ＣＬ６に誘導電流が流れる場合、コイルＣＬ５に流れる電流の向きと、コイルＣＬ６に流れる電流の向きとは、反対になる。
　まず、引出配線ＨＷ２側からコイルＣＬ７およびコイルＣＬ８を通って引出配線ＨＷ３側に電流を流す場合を仮定する。この場合、一次側のコイルＣＬ７，ＣＬ８においては、コイルＣＬ７に右回りの電流が、コイルＣＬ８に左回りの電流が流れることになる。このとき、一次コイル（ＣＬ７，ＣＬ８）に流れる電流を増加させている間は、二次コイル（ＣＬ５，ＣＬ６）側では、コイルＣＬ５に左回りの誘導電流が、コイルＣＬ６に右回りの誘導電流が流れ、一方、一次コイル（ＣＬ７，ＣＬ８）に流れる電流を減少させている間は、二次コイル（ＣＬ５，ＣＬ６）側では、コイルＣＬ５に右回りの誘導電流が、コイルＣＬ６に左回りの誘導電流が流れる。
　次に、引出配線ＨＷ３側からコイルＣＬ８およびコイルＣＬ７を通って引出配線ＨＷ２側に電流を流す場合を仮定する。この場合、一次側のコイルＣＬ７，ＣＬ８においては、コイルＣＬ８に右回りの電流が、コイルＣＬ７に左回りの電流が流れることになる。このとき、一次コイル（ＣＬ７，ＣＬ８）に流れる電流を増加させている間は、二次コイル（ＣＬ５，ＣＬ６）側では、コイルＣＬ６に左回りの誘導電流が、コイルＣＬ５に右回りの誘導電流が流れ、一方、一次コイル（ＣＬ７，ＣＬ８）に流れる電流を減少させている間は、二次コイル（ＣＬ５，ＣＬ６）側では、コイルＣＬ６に右回りの誘導電流が、コイルＣＬ５に左回りの誘導電流が流れる。
　つまり、二次側のコイルＣＬ５，ＣＬ６に誘導電流が流れる際に、コイルＣＬ５に流れる電流（誘導電流）の向きと、コイルＣＬ６に流れる電流（誘導電流）の向きとは、反対（逆）になる。このため、二次側のコイルＣＬ５，ＣＬ６に誘導電流が流れる際に、コイルＣＬ５に流れる誘導電流によってコイルＣＬ５を貫くように発生する磁束の向きと、コイルＣＬ６に流れる誘導電流によってコイルＣＬ６を貫くように発生する磁束の向きとは、反対（逆）になる。
　コイルＣＬ５とコイルＣＬ６とは、パッドＰＤ５とパッドＰＤ６との間に直列に接続されている。ここで、コイルＣＬ５およびコイルＣＬ６の巻方向（渦巻きの方向）に着目すると、コイルＣＬ５，ＣＬ６のどちらも、内側の端部から外側の端部に向かって右回り（時計回り）に周回している。つまり、コイルＣＬ５とコイルＣＬ６とは、どちらも右巻きである。
　このため、コイルＣＬ５において、コイルＣＬ５を右回り（時計回り）に電流が流れる場合は、内側の端部側（すなわちパッドＰＤ５側）からコイル配線ＣＷ５を通って外側の端部側（すなわち引出配線ＨＷ１側）に電流が流れることになる。一方、コイルＣＬ５において、コイルＣＬ５を左回り（反時計回り）に電流が流れる場合は、外側の端部側（すなわち引出配線ＨＷ１側）からコイル配線ＣＷ５を通って内側の端部側（すなわちパッドＰＤ５側）に電流が流れることになる。また、コイルＣＬ６において、コイルＣＬ６を右回り（時計回り）に電流が流れる場合は、内側の端部側（すなわちパッドＰＤ６側）からコイル配線ＣＷ６を通って外側の端部側（すなわち引出配線ＨＷ１側）に電流が流れることになる。一方、コイルＣＬ６において、コイルＣＬ６を左回り（反時計回り）に電流が流れる場合は、外側の端部側（すなわち引出配線ＨＷ１側）からコイル配線ＣＷ６を通って内側の端部側（すなわちパッドＰＤ６側）に電流が流れることになる。
　従って、二次コイルであるコイルＣＬ５，ＣＬ６に誘導電流が流れるときには、コイルＣＬ５に右回りに電流が流れ、かつコイルＣＬ６に左回りに電流が流れる場合と、コイルＣＬ５に左回りに電流が流れ、かつコイルＣＬ６に右回りに電流が流れる場合との２つのケースがある。そして、コイルＣＬ５に右回りに電流が流れ、かつコイルＣＬ６に左回りに電流が流れる場合は、パッドＰＤ５から、コイルＣＬ５、引出配線ＨＷ１、およびコイルＣＬ６を経てパッドＰＤ６に電流が流れことになる。一方、コイルＣＬ５に左回りに電流が流れ、かつコイルＣＬ６に右回りに電流が流れる場合は、パッドＰＤ６から、コイルＣＬ６、引出配線ＨＷ１、およびコイルＣＬ５を経てパッドＰＤ５に電流が流れることになる。なお、パッドＰＤ７には固定電位(グランド電位、ＧＮＤ電位、電源電位など）が供給されるため、コイルＣＬ５とコイルＣＬ６との間の引出配線ＨＷ１は固定電位(グランド電位、ＧＮＤ電位、電源電位など）となっている。
　つまり、本実施の形態では、直列に接続されたコイルＣＬ７およびコイルＣＬ８に電流が流れるときに、コイルＣＬ７とコイルＣＬ８とで流れる電流の向きが反対になるように、コイルＣＬ７およびコイルＣＬ８の渦巻きの方向を設計している。すなわち、コイルＣＬ７，ＣＬ８は、引出配線ＨＷ２と引出配線ＨＷ２との間に直列に接続されている。そして、引出配線ＨＷ２からコイルＣＬ７，ＣＬ８を経て引出配線ＨＷ３に電流が流れる場合に、コイルＣＬ７とコイルＣＬ８とで流れる電流の向きが反対になり、かつ、引出配線ＨＷ３からコイルＣＬ８，ＣＬ７を経て引出配線ＨＷ２に電流が流れる場合に、コイルＣＬ７とコイルＣＬ８とで流れる電流の向きが反対になるように、コイルＣＬ７，ＣＬ８の渦巻きの方向を設計している。このため、コイルＣＬ７とコイルＣＬ８とで、巻き方向を同じにしている。図６ではコイルＣＬ７とコイルＣＬ８とを両方とも右巻きとしているが、他の形態として、コイルＣＬ７とコイルＣＬ８とを両方とも左巻きとすることもできる。
　また、二次コイルについても同様である。つまり、直列に接続されたコイルＣＬ５およびコイルＣＬ６に電流（誘導電流）が流れるときに、コイルＣＬ５とコイルＣＬ６とで流れる電流（誘導電流）の向きが反対になるように、コイルＣＬ５およびコイルＣＬ６の渦巻きの方向を設計している。すなわち、コイルＣＬ５，ＣＬ６は、パッドＰＤ５とパッドＰＤ６との間に直列に接続されている。そして、パッドＰＤ５からコイルＣＬ５，ＣＬ６を経てパッドＰＤ６側に電流が流れる場合に、コイルＣＬ５とコイルＣＬ６とで流れる電流の向きが反対になり、かつ、パッドＰＤ６からコイルＣＬ６，ＣＬ５を経てパッドＰＤ５側に電流が流れる場合に、コイルＣＬ５とコイルＣＬ６とで流れる電流の向きが反対になるように、コイルＣＬ５，ＣＬ６の渦巻きの方向を設計している。このため、コイルＣＬ５とコイルＣＬ６とで、巻き方向を同じにしている。図５ではコイルＣＬ５とコイルＣＬ６とを両方とも右巻きとしているが、他の形態として、コイルＣＬ５とコイルＣＬ６とを両方とも左巻きとすることもできる。
　このように、コイルＣＬ５とコイルＣＬ６とは、互いに反対方向に電流が流れるように設計され、また、コイルＣＬ７とコイルＣＬ８とは、互いに反対方向に電流が流れるように設計されている。これにより、トランスＴＲ１を介して送信回路ＴＸ１から受信回路ＲＸ１に信号を伝達する際に、一次側では、コイルＣＬ７に流れる電流の向きとコイルＣＬ８に流れる電流の向きとが、互いに反対向きとなり、かつ、二次側では、コイルＣＬ５に流れる電流（誘導電流）の向きとコイルＣＬ６に流れる電流（誘導電流）の向きとが、互いに反対向きとなる。こうすることで、トランスＴＲ１を介して送信回路ＴＸ１から受信回路ＲＸ１に信号を伝達する際に、磁気結合されたコイルＣＬ５およびコイルＣＬ７を貫くように発生する磁束の向きと、磁気結合されたコイルＣＬ６およびコイルＣＬ８を貫くように発生する磁束の向きとを、互いに反対向きとすることができる。
　また、半導体チップＣＰ２の上記トランスＴＲ２についても、半導体チップＣＰ１のトランスＴＲ１と同様に形成することができる。このため、半導体チップＣＰ２においても、上記コイルＣＬ１ｂとして上記コイルＣＬ７，ＣＬ８を形成し、上記コイルＣＬ２ｂとして上記コイルＣＬ５，ＣＬ６を形成し、コイルＣＬ５，ＣＬ６に接続された上記パッドＰＤ５，ＰＤ６，ＰＤ７を形成することができる。
　＜検討例について＞
　図１２および図１３は、第１検討例の半導体チップの要部平面図であり、それぞれ上記図５および図６に相当するものである。
　図１２および図１３に示されるように、第１検討例の半導体チップは、上記コイルＣＬ５に相当するコイルＣＬ１０５と、上記コイルＣＬ６に相当するコイルＣＬ１０６とを同層に有し、それよりも下層において、上記コイルＣＬ７に相当するコイルＣＬ１０７と、上記コイルＣＬ８に相当するコイルＣＬ１０８とを同層に有している。コイルＣＬ１０７は、コイルＣＬ１０５の直下に配置され、コイルＣＬ１０５とコイルＣＬ１０７とは導体では繋がっていないが、磁気的に結合している。また、コイルＣＬ１０８は、コイルＣＬ１０６の直上に配置され、コイルＣＬ１０６とコイルＣＬ１０８とは導体では繋がっていないが、磁気的に結合している。
　第１検討例においては、コイルＣＬ１０５およびコイルＣＬ１０６は、上記パッドＰＤ５に相当するパッドＰＤ１０５と上記パッドＰＤ６に相当するパッドＰＤ１０６との間に直列に接続されている。そして、コイルＣＬ１０５とコイルＣＬ１０６との間に、上記パッドＰＤ７に相当するパッドＰＤ１０７が電気的に接続されている。上記パッドＰＤ５と同様に、パッドＰＤ１０５はコイルＣＬ１０５の渦巻の内側に配置され、上記パッドＰＤ６と同様に、パッドＰＤ１０６はコイルＣＬ１０６の渦巻の内側に配置されている。しかしながら、上記パッドＰＤ７は上記コイルＣＬ５とコイルＣＬ６との間には配置されていないのに対して、パッドＰＤ１０７は、コイルＣＬ１０５とコイルＣＬ１０６との間に配置されている。コイルＣＬ１０５とコイルＣＬ１０６との間にパッドＰＤ１０７が配置されている分、コイルＣＬ１０５とコイルＣＬ１０６との距離（間隔）は離れている。
　コイルＣＬ１０５の内側の端部は、パッドＰＤ１０５に接続され、コイルＣＬ１０５の外側の端部は、パッドＰＤ１０７に接続されている。また、コイルＣＬ１０６の内側の端部は、パッドＰＤ１０６に接続され、コイルＣＬ１０６の外側の端部は、パッドＰＤ１０７に接続されている。
　コイルＣＬ１０５の巻方向は、上記コイルＣＬ５の巻方向と同じ右巻きであるが、コイルＣＬ１０６の巻方向は、上記コイルＣＬ６の巻方向とは反対の左巻きである。
　コイルＣＬ１０７の渦巻の内側にパッドは配置されておらず、コイルＣＬ１０７の内側の端部は、ビア部を介して、上記引出配線ＨＷ２に相当する引出配線ＨＷ１０２に電気的に接続されている。また、コイルＣＬ１０８の渦巻の内側にパッドは配置されておらず、コイルＣＬ１０８の内側の端部は、ビア部を介して、上記引出配線ＨＷ３に相当する引出配線ＨＷ１０３に電気的に接続されている。
　コイルＣＬ１０７の外側の端部と、コイルＣＬ１０８の外側の端部とは、コイルＣＬ１０７とコイルＣＬ１０８との間に設けられた接続配線ＨＷ１０４に接続され、この接続配線ＨＷ１０４を介して電気的に接続されている。
　コイルＣＬ１０７の巻方向は、上記コイルＣＬ７の巻方向と同じ右巻きであるが、コイルＣＬ１０８の巻方向は、上記コイルＣＬ８とは反対の左巻きである。
　このような第１検討例の場合、一次側のコイルＣＬ１０７およびコイルＣＬ１０８に電流が流れると、その電流の変化に応じて、二次側のコイルＣＬ１０５およびコイルＣＬ１０６に誘導起電力が発生して誘導電流が流れる。これを利用して、コイルＣＬ１０７，ＣＬ１０８に接続された送信回路（この送信回路はコイルＣＬ１０５～ＣＬ１０８が形成された半導体チップ内に形成されている）から、パッドＰＤ１０５，ＰＤ１０６，ＰＤ１０７に接続された受信回路（この受信回路はコイルＣＬ１０５～ＣＬ１０８が形成された半導体チップ以外の半導体チップに形成されている）に信号を伝達することができる。
　しかしながら、第１検討例の場合、コイルＣＬ１０５～ＣＬ１０８を介して送信回路から受信回路に信号を伝達する際に、一次側では、コイルＣＬ１０７に流れる電流の向きとコイルＣＬ１０８に流れる電流の向きとが、互いに同じ向きとなり、かつ、二次側では、コイルＣＬ１０５に流れる電流（誘導電流）の向きとコイルＣＬ１０６に流れる電流（誘導電流）の向きとが、互いに同じ向きとなる。これについて、更に説明する。
　一次コイルであるコイルＣＬ１０７，ＣＬ１０８に電流が流れるには、引出配線ＨＷ１０２からコイルＣＬ１０７およびコイルＣＬ１０８を通って引出配線ＨＷ１０３に電流が流れる場合と、引出配線ＨＷ１０３からコイルＣＬ１０８およびコイルＣＬ１０７を通って引出配線ＨＷ１０２に電流が流れる場合の２つのケースがある。そして、コイルＣＬ１０７の巻方向とコイルＣＬ１０８の巻方向は互いに逆向きであり、図１３の場合は、コイルＣＬ１０７は右巻きでコイルＣＬ１０８は左巻きである。このため、引出配線ＨＷ１０２からコイルＣＬ１０７，ＣＬ１０８を通って引出配線ＨＷ１０３に電流が流れる場合は、右巻きのコイルＣＬ１０７では、渦の内側から外側に電流が流れるため、コイルＣＬ１０７を右回り（時計回り）に電流が流れ、左巻きのコイルＣＬ１０８では、渦の外側から内側に電流が流れるため、コイルＣＬ１０８を右回り（時計回り）に電流が流れることになる。また、引出配線ＨＷ１０３からコイルＣＬ１０８，ＣＬ１０７を通って引出配線ＨＷ１０２に電流が流れる場合は、左巻きのコイルＣＬ１０８では、渦の内側から外側に電流が流れるため、コイルＣＬ１０８を左回り（反時計回り）に電流が流れ、右巻きのコイルＣＬ１０７では、渦の外側から内側に電流が流れるため、コイルＣＬ１０７を左回り（反時計回り）に電流が流れることになる。
　従って、直列に接続されたコイルＣＬ１０７およびコイルＣＬ１０８に電流が流れると、コイルＣＬ１０７とコイルＣＬ１０８とで電流の流れる向きは同じになり、それによって、コイルＣＬ１０７とコイルＣＬ１０８とで、互いに同じ向きの磁束が発生することになる。
　コイルＣＬ１０５とコイルＣＬ１０７とは、磁気的に結合しているため、一次側のコイルＣＬ１０７に流れる電流によって生じる磁束が変化すると、その磁束の変化を打ち消すような誘導起電力が二次側のコイルＣＬ１０５に発生して、誘導電流が流れる。同様に、コイルＣＬ１０６とコイルＣＬ１０８とは、磁気的に結合しているため、一次側のコイルＣＬ１０８に流れる電流によって生じる磁束が変化すると、その磁束の変化を打ち消すような誘導起電力が二次側のコイルＣＬ１０６に発生して、誘導電流が流れる。
　このため、コイルＣＬ１０７，コイルＣＬ１０８に電流が流れると、コイルＣＬ１０７とコイルＣＬ１０８とで電流の流れる向きは同じになり、コイルＣＬ１０７とコイルＣＬ１０８とで、互いに同じ向きの磁束が発生することから、コイルＣＬ１０５に生じる誘導電流の向きと、コイルＣＬ１０６に生じる誘導電流の向きとは同じになる。つまり、コイルＣＬ１０５に右回り（時計回り）の誘導電流が流れるときには、コイルＣＬ１０６にも右回り（時計周り）の誘導電流が流れ、コイルＣＬ１０５に左回り（反時計周り）の誘導電流が流れるときには、コイルＣＬ１０６にも左回り（反時計周り）の誘導電流が流れる。コイルＣＬ１０５，ＣＬ１０６に右回り（時計回り）の誘導電流が流れる場合、右巻きのコイルＣＬ１０５では渦の内側（パッドＰＤ１０５側）から外側（パッドＰＤ１０７側）に電流が流れ、左巻のコイルＣＬ１０５では渦の外側（パッドＰＤ１０７側）から内側（パッドＰＤ６側）に電流が流れることになる。また、コイルＣＬ１０５，ＣＬ１０６に左回り（反時計回り）の誘導電流が流れる場合、左巻きのコイルＣＬ１０６では渦の内側（パッドＰＤ１０６側）から外側（パッドＰＤ７側）に電流が流れ、右巻のコイルＣＬ１０５では渦の外側（パッドＰＤ１０７側）から内側（パッドＰＤ１０５側）に電流が流れることになる。
　このように、第１検討例では、コイルＣＬ１０５～ＣＬ１０８を介して送信回路から受信回路に信号を伝達する際に、一次側では、コイルＣＬ１０７に流れる電流の向きとコイルＣＬ１０８に流れる電流の向きとが、互いに同じ向きとなり、かつ、二次側では、コイルＣＬ１０５に流れる電流（誘導電流）の向きとコイルＣＬ１０６に流れる電流（誘導電流）の向きとが、互いに同じ向きとなる。このため、コイルＣＬ１０５～ＣＬ１０８を介して送信回路から受信回路に信号を伝達する際に、磁気結合されたコイルＣＬ１０５およびコイルＣＬ１０７を貫くように発生する磁束の向きと、磁気結合されたコイルＣＬ１０６およびコイルＣＬ１０８を貫くように発生する磁束の向きとが、互いに同じ向きになる。
　このような第１検討例の場合、次のような課題があることが、本発明者の検討により分かった。
　二次コイル側では、コイルＣＬ１０５に流れる電流（誘導電流）の向きとコイルＣＬ１０６に流れる電流（誘導電流）の向きとが、互いに同じ向きとなる。このため、コイルＣＬ１０５に流れる誘導電流によりコイルＣＬ１０５を貫くように発生する磁束の向きと、コイルＣＬ１０６に流れる誘導電流によりコイルＣＬ１０６を貫くように発生する磁束の向きとが同じになる。しかしながら、コイルＣＬ１０５とコイルＣＬ１０６とで、流れる誘導電流の向きが同じであると、コイルＣＬ１０５，ＣＬ１０６同士は、互いに磁束（磁界）を打ち消し合うように作用してしまう。
　すなわち、コイルＣＬ１０５に流れる誘導電流によりコイルＣＬ１０５の外部に生じる磁束（磁界）が、コイルＣＬ１０６に流れる誘導電流により生じるコイルＣＬ１０６を貫く磁束（磁界）を打ち消すように作用してしまう。また、コイルＣＬ１０６に流れる誘導電流によりコイルＣＬ１０６の外部に生じる磁束（磁界）が、コイルＣＬ１０５に流れる誘導電流により生じるコイルＣＬ１０５を貫く磁束（磁界）を打ち消すように作用してしまう。
　また、一次コイル側では、コイルＣＬ１０７に流れる電流の向きとコイルＣＬ１０８に流れる電流の向きとが、互いに同じ向きとなる。このため、コイルＣＬ１０７に流れる電流によりコイルＣＬ１０７を貫くように発生する磁束の向きと、コイルＣＬ１０８に流れる電流によりコイルＣＬ１０８を貫くように発生する磁束の向きとが同じになる。しかしながら、コイルＣＬ１０７とコイルＣＬ１０８とで、流れる電流の向きが同じであると、コイルＣＬ１０７，ＣＬ１０８同士は、互いに磁束（磁界）を打ち消し合うように作用してしまう。
　すなわち、コイルＣＬ１０７に流れる電流によりコイルＣＬ１０７の外部に生じる磁束（磁界）が、コイルＣＬ１０８に流れる電流により生じるコイルＣＬ１０８を貫く磁束（磁界）を打ち消すように作用してしまう。また、コイルＣＬ１０８に流れる電流によりコイルＣＬ１０８の外部に生じる磁束（磁界）が、コイルＣＬ１０７に流れる誘導電流により生じるコイルＣＬ１０７を貫く磁束（磁界）を打ち消すように作用してしまう。
　このため、コイルＣＬ１０５～ＣＬ１０８を介して送信回路から受信回路に信号を伝達する際のロス（損失）が増加し、二次側のコイルＣＬ１０５，ＣＬ１０６から受信回路が受け取る信号の強度が低下してしまう。これは、半導体装置の性能を低下させることにつながる。
　＜本実施の形態の主要な特徴と効果について＞
　本実施の形態の半導体チップＣＰ１は、半導体基板（ＳＢ１）上に絶縁層（ＲＳ，ＩＬ）を介して形成された、コイルＣＬ５、コイルＣＬ６、コイルＣＬ７、コイルＣＬ８、パッドＰＤ５、パッドＰＤ６およびパッドＰＤ７を有している。コイルＣＬ５およびコイルＣＬ６は、電気的にパッドＰＤ５とパッドＰＤ６との間に直列に接続され、コイルＣＬ５とコイルＣＬ６との間にパッドＰＤ７が電気的に接続されている。コイルＣＬ７およびコイルＣＬ８は電気的に直列に接続されている。コイルＣＬ５は、コイルＣＬ７の上方に配置され、コイルＣＬ５とコイルＣＬ７とは、導体では接続されずに磁気的に結合されており、コイルＣＬ６は、コイルＣＬ８の上方に配置され、コイルＣＬ６とコイルＣＬ８とは、導体では接続されずに磁気的に結合されている。そして、直列に接続されたコイルＣＬ７およびコイルＣＬ８に電流を流したときに、コイルＣＬ５およびコイルＣＬ６に流れる誘導電流の向きは、コイルＣＬ５とコイルＣＬ６とで反対向きである。
　本実施の形態では、コイルＣＬ５およびコイルＣＬ６に誘導電流が流れるときに、流れる誘導電流の向きが、コイルＣＬ５とコイルＣＬ６とで反対向きになるようにしている。すなわち、コイルＣＬ５，ＣＬ６のうちの一方で、右回り（時計回り）に誘導電流が流れ、他方で左回り（反時計回り）に誘導電流が流れるようにしている。このため、コイルＣＬ５，ＣＬ６に誘導電流が流れるときに、コイルＣＬ５に流れる誘導電流によりコイルＣＬ５を貫くように発生する磁束の向きと、コイルＣＬ６に流れる誘導電流によりコイルＣＬ６を貫くように発生する磁束の向きとが反対向きになる。これにより、コイルＣＬ５，ＣＬ６同士が、互いに磁束（磁界）を打ち消し合うように作用するのを抑制または防止できる。
　すなわち、コイルＣＬ５を貫く磁束（磁界）とコイルＣＬ６を貫く磁束（磁界）とが逆向きであれば、コイルＣＬ５を貫く磁束（磁界）とコイルＣＬ６を貫く磁束（磁界）とが、ループ状に繋がることができる（すなわちループ状に閉じることができる）。このため、コイルＣＬ５に流れる誘導電流により生じる磁束（磁界）と、コイルＣＬ６に流れる誘導電流により生じる磁束（磁界）とが、互いに打ち消し合うのを抑制または防止することができる。
　つまり、上記第１検討例のように、コイルＣＬ１０５，ＣＬ１０６に誘導電流が流れるときに、コイルＣＬ１０５の誘導電流によりコイルＣＬ１０５を貫くように発生する磁束の向きと、コイルＣＬ１０６の誘導電流によりコイルＣＬ１０６を貫くように発生する磁束の向きとが同じ向きの場合は、コイルＣＬ１０５，ＣＬ１０６同士が、互いに磁束（磁界）を打ち消し合うように作用する。それに対して、本実施の形態では、コイルＣＬ５，ＣＬ６に誘導電流が流れるときに、コイルＣＬ５の誘導電流によりコイルＣＬ５を貫くように発生する磁束の向きと、コイルＣＬ６の誘導電流によりコイルＣＬ６を貫くように発生する磁束の向きとが逆向きになるようにしたことで、コイルＣＬ５，ＣＬ６同士が、互いに磁束（磁界）を打ち消し合うように作用するのを抑制または防止できる。このため、本実施の形態では、一次コイル（ＣＬ７，ＣＬ８）から二次コイル（ＣＬ５，ＣＬ６）に誘導電流を用いて信号を伝達する際に、二次コイル（ＣＬ５，ＣＬ６）によって検知する信号強度（受信信号強度）を向上することができる。従って、半導体チップの性能を向上させることができ、ひいては半導体チップを含む半導体装置の性能を向上させることができる。
　また、本実施の形態では、コイルＣＬ７，ＣＬ８については、直列に接続されたコイルＣＬ７およびコイルＣＬ８に電流を流したときに、コイルＣＬ７とコイルＣＬ８とで流れる電流の向きが反対向きになるようにしている。すなわち、コイルＣＬ７，ＣＬ８のうちの一方で、右回り（時計回り）に電流が流れ、他方で左回り（反時計回り）に電流が流れるようにしている。このため、コイルＣＬ７，ＣＬ８に電流が流れるときに、コイルＣＬ７に流れる電流によりコイルＣＬ７を貫くように発生する磁束の向きと、コイルＣＬ８に流れる電流によりコイルＣＬ８を貫くように発生する磁束の向きとが反対向きとなる。これにより、コイルＣＬ７，ＣＬ８同士が、互いに磁束（磁界）を打ち消し合うように作用するのを抑制または防止できる。
　また、直列に接続されたコイルＣＬ７およびコイルＣＬ８に電流を流したときに、コイルＣＬ７とコイルＣＬ８とで流れる電流の向きが反対向きになるようにしておくと、コイルＣＬ５およびコイルＣＬ６に誘導電流が流れるときに、コイルＣＬ５とコイルＣＬ６とで、流れる誘導電流の向きが反対向きになる。これにより、コイルＣＬ７の電流によりコイルＣＬ７を貫くように発生する磁束の向きと、コイルＣＬ８の電流によりコイルＣＬ８を貫くように発生する磁束の向きとが、互いに逆向きになるとともに、コイルＣＬ５の誘導電流によりコイルＣＬ５を貫くように発生する磁束の向きと、コイルＣＬ６の誘導電流によりコイルＣＬ６を貫くように発生する磁束の向きとが、互いに逆向きになる。こうすることで、コイルＣＬ５，ＣＬ６からなるトランスとコイルＣＬ７，ＣＬ８からなるトランスとが、互いに磁束（磁界）を打ち消し合うように作用するのを抑制または防止することができる。このため、本実施の形態では、一次コイル（ＣＬ７，ＣＬ８）から二次コイル（ＣＬ５，ＣＬ６）に誘導電流を用いて信号を伝達する際に、二次コイル（ＣＬ５，ＣＬ６）によって検知する信号強度（受信信号強度）を的確に向上することができる。従って、半導体チップの性能を的確に向上させることができ、ひいては半導体チップを含む半導体装置の性能を的確に向上させることができる。
　また、本実施の形態では、パッドＰＤ５は、コイルＣＬ５（コイル配線ＣＷ５）の内側（渦巻きの内側）に配置され、パッドＰＤ６は、コイルＣＬ６（コイル配線ＣＷ６）の内側（渦巻きの内側）に配置されている。
　パッドＰＤ５をコイルＣＬ５（コイル配線ＣＷ５）の外側に配置した場合には、コイルＣＬ５の内側の端部とパッドＰＤ５とを接続するための引出配線（この引出配線はコイル配線ＣＷ５を横切る）をコイルＣＬ５の下層に設ける必要が生じる。しかしながら、そのような引出配線を形成すると、その引出配線とコイルＣＬ７との間の絶縁耐圧がトランスの耐圧として支配的となり、トランスの耐圧が小さくなる虞がある。
　それに対して、本実施の形態では、パッドＰＤ５をコイルＣＬ５（コイル配線ＣＷ５）の内側に配置することで、引出配線（パッドＰＤ５とコイルＣＬ５とを接続するための引出配線）を形成せずに、コイルＣＬ５の内側の端部をパッドＰＤ５に接続することができる。このため、コイルＣＬ５（コイル配線ＣＷ５）の下層にパッドＰＤ５用の引出配線を形成しなくてよいため、コイルＣＬ５とコイルＣＬ７との間の絶縁耐圧がトランスの耐圧として支配的となり、トランスの耐圧を向上させることができる。また、パッドＰＤ５用の引出配線を形成しなくてよいことで、引出配線に接続するためのビア部を形成しなくてよいため、製造コストや製造時間も抑制できる。
　また、本実施の形態では、パッドＰＤ６をコイルＣＬ６（コイル配線ＣＷ６）の内側に配置することで、引出配線（パッドＰＤ６とコイルＣＬ６とを接続するための引出配線）を形成せずに、コイルＣＬ６の内側の端部をパッドＰＤ６に接続することができる。このため、コイルＣＬ６（コイル配線ＣＷ６）の下層にパッドＰＤ６用の引出配線を形成しなくてよいため、コイルＣＬ６とコイルＣＬ８との間の絶縁耐圧がトランスの耐圧として支配的となり、トランスの耐圧を向上させることができる。また、パッドＰＤ６用の引出配線を形成しなくてよいことで、引出配線に接続するためのビア部を形成しなくてよいため、製造コストや製造時間も抑制できる。
　また、本実施の形態では、コイルＣＬ５とコイルＣＬ６とは同層に形成され、また、コイルＣＬ７とコイルＣＬ８とは同層に形成されている。そして、コイルＣＬ７，ＣＬ８は、コイルＣＬ５，ＣＬ６よりも下層に形成されている。コイルＣＬ５，ＣＬ６とコイルＣＬ７，ＣＬ８とのうち、パッドＰＤ５，ＰＤ６，ＰＤ７に接続すべきコイルＣＬ５，ＣＬ６を上層側に配置することで、コイルＣＬ５，ＣＬ６をパッドＰＤ５，ＰＤ６，ＰＤ７に接続しやすくなる。また、コイルＣＬ５とコイルＣＬ６とを同層に形成し、コイルＣＬ７とコイルＣＬ８とを同層に形成することで、コイルＣＬ５，ＣＬ７の相互インダクタンスとコイルＣＬ６，ＣＬ８の相互インダクタンスとを一致させやすくなる。このため、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８を介して信号の伝達を的確に行いやすくなる。また、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８を形成するのに必要な層数を抑制することができる。このため、半導体チップを設計しやすくなる。また、半導体チップの小型化にも有利になる。
　また、本実施の形態では、パッドＰＤ７は、コイルＣＬ５とコイルＣＬ６との間以外の領域に配置されている。そして、コイルＣＬ５とコイルＣＬ６とをパッドＰＤ７に接続するための引出配線ＨＷ１が形成されており、引出配線ＨＷ１は、コイルＣＬ５とコイルＣＬ６との間から、パッドＰＤ７まで延在している。これにより、コイルＣＬ５とコイルＣＬ６とをパッドＰＤ７に的確に接続することができる。
　また、引出配線ＨＷ１の幅Ｗ１は、コイルＣＬ５およびコイルＣＬ６の配線幅（すなわちコイル配線ＣＷ５の幅Ｗ２およびコイル配線ＣＷ６の幅Ｗ２）よりも大きくする（Ｗ１＞Ｗ２）ことが好ましい。これにより、コイルＣＬ５，ＣＬ６の巻き数に影響せずに、引出配線ＨＷ１の抵抗を低減することができる。
　図１４および図１５は、本実施の形態の半導体チップＣＰ１の第１変形例を示す要部平面図であり、それぞれ上記図５および図６に相当するものである。
　図１４および図１５に示される第１変形例が、図５および図６の本実施の形態と相違しているのは、平面視において、パッドＰＤ７がコイルＣＬ５とコイルＣＬ６との間に配置されていることである。このため、図１４および図１５の第１変形例では、パッドＰＤ５とパッドＰＤ７とパッドＰＤ６とが、この順で一列に（一直線上に）配置されている。
　図１４および図１５の第１変形例では、コイルＣＬ５とコイルＣＬ６との間にパッドＰＤ７が配置されている分、図５および図６の場合に比べて、コイルＣＬ５とコイルＣＬ６との間の距離（間隔）が離れている。また、コイルＣＬ７はコイルＣＬ５の直下に配置され、コイルＣＬ８はコイルＣＬ６の直下に配置されているため、図１４および図１５の第１変形例では、コイルＣＬ５とコイルＣＬ６との間にパッドＰＤ７が配置されている分、図５および図６の場合に比べて、コイルＣＬ７とコイルＣＬ８との間の距離（間隔）も離れている。また、図１４および図１５の第１変形例では、パッドＰＤ７がコイルＣＬ５とコイルＣＬ６との間に配置されているため、上記引出配線ＨＷ１は不要であり、コイルＣＬ５の外側（渦の外側）の端部は、パッドＰＤ７に直接的に接続され、コイルＣＬ６の外側（渦の外側）の端部は、パッドＰＤ７に直接的に接続されている。また、図１４および図１５の第１変形例では、図５および図６の場合に比べて、コイルＣＬ７とコイルＣＬ８との間の距離が離れている分、接続配線ＨＷ４の寸法（幅）が大きくなっている。
　これ以外については、図１４および図１５の第１変形例は、図５および図６の本実施の形態と基本的には同じであるので、ここではその繰り返しの説明は省略する。
　図５および図６の場合と同様に、図１４および図１５の第１変形例の場合も、コイルＣＬ５およびコイルＣＬ６に誘導電流が流れるときに、流れる誘導電流の向きが、コイルＣＬ５とコイルＣＬ６とで反対向きになる。すなわち、コイルＣＬ５，ＣＬ６のうちの一方で、右回り（時計回り）に誘導電流が流れ、他方で左回り（反時計回り）に誘導電流が流れる。このため、コイルＣＬ５，ＣＬ６に誘導電流が流れるときに、コイルＣＬ５に流れる誘導電流によりコイルＣＬ５を貫くように発生する磁束の向きと、コイルＣＬ６に流れる誘導電流によりコイルＣＬ６を貫くように発生する磁束の向きとが反対向き（逆向き）になる。これにより、コイルＣＬ５，ＣＬ６同士が、互いに磁束（磁界）を打ち消し合うように作用するのを抑制または防止できる。
　また、図５および図６の場合と同様に、図１４および図１５の第１変形例の場合も、コイルＣＬ７，ＣＬ８については、直列に接続されたコイルＣＬ７およびコイルＣＬ８に電流を流したときに、コイルＣＬ７とコイルＣＬ８とで流れる電流の向きが反対向き（逆向き）になる。すなわち、コイルＣＬ７，ＣＬ８のうちの一方で、右回り（時計回り）に電流が流れ、他方で左回り（反時計回り）に電流が流れるようにしている。このため、コイルＣＬ７，ＣＬ８に電流が流れるときに、コイルＣＬ７に流れる電流によりコイルＣＬ７を貫くように発生する磁束の向きと、コイルＣＬ８に流れる電流によりコイルＣＬ８を貫くように発生する磁束の向きとが反対向き（逆向き）となる。これにより、コイルＣＬ７，ＣＬ８同士が、互いに磁束（磁界）を打ち消し合うように作用するのを抑制または防止できる。
　このため、図１４および図１５の第１変形例の場合も、上記図１２および図１３の第１検討例の場合に比べて、一次コイル（ＣＬ７，ＣＬ８）から二次コイル（ＣＬ５，ＣＬ６）に誘導電流を用いて信号を伝達する際に、二次コイル（ＣＬ５，ＣＬ６）によって検知する信号強度（受信信号強度）を向上することができる。
　しかしながら、半導体チップにコイルＣＬ５，ＣＬ６およびパッドＰＤ５，ＰＤ６，ＰＤ７をレイアウトする場合、コイルＣＬ５とコイルＣＬ６との間にパッドＰＤ７を配置する制約があると、半導体チップのレイアウト設計が行いにくくなる。コイルＣＬ５とコイルＣＬ６との間にパッドＰＤ７を配置する制約無しに、パッドＰＤ７の配置位置をコイルＣＬ５とコイルＣＬ６との間以外の領域に自由に設定できれば、半導体チップ全体を設計する上で、設計の自由度が上がり、半導体チップの設計を行いやすくなる。
　例えば、図１４および図１５の第１変形例のように、コイルＣＬ５とコイルＣＬ６との間にパッドＰＤ７を配置する場合、コイルＣＬ５，ＣＬ６およびパッドＰＤ５，ＰＤ６，ＰＤ７の配置領域として、コイルＣＬ５とパッドＰＤ７とコイルＣＬ６とが並んだ方向に、長い寸法の配置領域が必要になる。しかしながら、半導体チップ全体を設計する上で、コイルＣＬ５，ＣＬ６およびパッドＰＤ５，ＰＤ６，ＰＤ７の配置領域として、そのように一方向に長い配置領域を設けることは避けたい場合もある。また、コイルＣＬ５とコイルＣＬ６との間にパッドＰＤ７を配置する制約があると、パッドＰＤ５とパッドＰＤ７とパッドＰＤ６とがこの順に一列に配列することになる。しかしながら、これらパッドＰＤ５，ＰＤ６，ＰＤ７に上記ボンディングワイヤＢＷのような接続部材を接続する上で、パッドＰＤ５，ＰＤ６，ＰＤ７の配列について、パッドＰＤ５とパッドＰＤ７とパッドＰＤ６とがこの順に一列に配列した形態以外の形態にしたい場合もある。
　このため、本発明者は、図１４および図１５の第１変形例のようにコイルＣＬ５とコイルＣＬ６との間にパッドＰＤ７を配置するのではなく、パッドＰＤ７を、コイルＣＬ５とコイルＣＬ６との間以外の領域に配置することを検討した。パッドＰＤ７をコイルＣＬ５とコイルＣＬ６との間以外の領域に配置する場合は、コイルＣＬ５とコイルＣＬ６との間にパッドＰＤ７が配置されない分、図１４および図１５の第１変形例の場合よりも、コイルＣＬ５とコイルＣＬ６との間の距離を短くすることが好ましい。
　図１４および図１５の第１変形例の場合は、コイルＣＬ５とコイルＣＬ６との間にパッドＰＤ７が配置されているため、コイルＣＬ５とコイルＣＬ６との間の距離（間隔）Ｌ２は、パッドＰＤ７の辺の長さＬ１と同じかそれ以上になる（Ｌ２≧Ｌ１）。コイルＣＬ５，ＣＬ６およびパッドＰＤ５，ＰＤ６の配置位置は図１４と同じままで、パッドＰＤ７の位置だけをコイルＣＬ５とコイルＣＬ６との間以外の位置に移した場合は、パッドＰＤ７の配置領域が必要になる分、コイルＣＬ５，ＣＬ６およびパッドＰＤ５，ＰＤ６，ＰＤ７の配置領域と必要な面積が増大するため、半導体チップの小型化（小面積化）に不利となる。すなわち、コイルＣＬ５とコイルＣＬ６との間の領域が無駄になってしまう分、半導体チップの小型化（小面積化）に不利となる。
　このため、パッドＰＤ７を、コイルＣＬ５とコイルＣＬ６との間以外の領域に配置する場合は、コイルＣＬ５とコイルＣＬ６との間にパッドＰＤ７を配置しなくて済んだ分、コイルＣＬ５とコイルＣＬ６とを互いに近づけて配置し、図１４の場合よりも、コイルＣＬ５とコイルＣＬ６との間の距離（間隔）を短くすることが好ましい。従って、パッドＰＤ７を、コイルＣＬ５とコイルＣＬ６との間以外の領域に配置する場合は、コイルＣＬ５とコイルＣＬ６との間の距離（間隔）Ｌ２は、パッドＰＤ７の辺の長さＬ１よりも小さくする（Ｌ２＜Ｌ１）ことが好ましい。図５の場合は、この条件を満たしている。これにより、コイルＣＬ５，ＣＬ６およびパッドＰＤ５，ＰＤ６，ＰＤ７の配置に要する面積を抑制できるため、半導体チップの小型化（小面積化）に有利となる。
　つまり、パッドＰＤ７をコイルＣＬ５とコイルＣＬ６との間以外の領域に配置する場合は、コイルＣＬ５とコイルＣＬ６との間にパッドＰＤ７が配置できなくなるまで近づけた間隔でコイルＣＬ５とコイルＣＬ６とを配置することが好ましい。すなわち、コイルＣＬ５の中心とコイルＣＬ６の中心とを結ぶ方向に平行な方向でみたときのコイルＣＬ５とコイルＣＬ６との間の間隔（図５の場合はＬ２がこの間隔になる）が、コイルＣＬ５の中心とコイルＣＬ６の中心とを結ぶ方向に平行な方向でみたときのパッドＰＤ７の寸法（図５の場合はＬ１がこの寸法になる）よりも小さくなることが好ましい。
　また、コイルＣＬ７はコイルＣＬ５の直下に配置され、コイルＣＬ８はコイルＣＬ６の直下に配置されるため、コイルＣＬ５とコイルＣＬ６との間の距離（間隔）Ｌ２は、コイルＣＬ７とコイルＣＬ８との間の距離（間隔）Ｌ３と実質的に同じである（Ｌ２＝Ｌ３）。なお、コイルＣＬ５，ＣＬ６間の距離Ｌ２とコイルＣＬ７，ＣＬ８間の距離（間隔）Ｌ３は、それぞれ、平面視での距離（間隔）に対応している。
　図１６は、コイル間の距離（間隔）と結合係数との相関を示すグラフである。図１７および図１８は、図１６のグラフを得るシミュレーションに用いたコイルパターンを示す平面図である。図１６のグラフは、図１７および図１８のコイルパターンを基にシミュレーションして得られたものである。
　図１７のコイルパターンは、上記図１２のコイルパターンを模したものである。すなわち、図１７のコイルＣＬ２０５は、上記図１２のコイルＣＬ１０５を模したものであり、図１７のコイルＣＬ２０６は、上記図１２のコイルＣＬ１０６を模したものであり、図１７のパッドパターンＰＤ２０５は、上記図１２のパッドＰＤ１０５を模したものであり、図１７のパッドパターンＰＤ２０６は、上記図１２のパッドＰＤ１０６を模したものである。コイルＣＬ２０５は、上記コイルＣＬ１０５と同様に右巻きであり、コイルＣＬ２０６は、上記コイルＣＬ１０６と同様に左巻である。また、コイルＣＬ２０５およびコイルＣＬ２０６の直下には、上記コイルＣＬ１０７，ＣＬ１０８を模した２つのコイル（直列に接続された２つのコイル）が配置されているが、それについては、図示を省略している。コイルＣＬ２０５の直下のコイル（図示せず）は、コイルＣＬ２０５と同じ大きさで同じ巻き数であり、巻き方向は上記コイルＣＬ１０７と同様に右巻きである。コイルＣＬ２０６の直下のコイル（図示せず）は、コイルＣＬ２０６と同じ大きさで同じ巻き数であり、巻き方向は上記コイルＣＬ１０８と同様に左巻きである。
　図１８のコイルパターンは、上記図５のコイルパターンを模したものである。すなわち、図１８のコイルＣＬ３０５は、上記図５のコイルＣＬ５を模したものであり、図１８のコイルＣＬ３０６は、上記図５のコイルＣＬ６を模したものであり、図１８のパッドパターンＰＤ３０５は、上記図５のパッドＰＤ５を模したものであり、図１８のパッドパターンＰＤ３０６は、上記図５のパッドＰＤ６を模したものである。コイルＣＬ３０５は、上記コイルＣＬ５と同様に右巻きであり、コイルＣＬ３０６は、上記コイルＣＬ６と同様に右巻である。また、コイルＣＬ３０５およびコイルＣＬ３０６の直下には、上記コイルＣＬ７，ＣＬ８を模した２つのコイル（直列に接続された２つのコイル）が配置されているが、それについては、図示を省略している。コイルＣＬ３０５の直下のコイル（図示せず）は、コイルＣＬ３０５と同じ大きさで同じ巻き数であり、巻き方向は上記コイルＣＬ７と同様に右巻きである。コイルＣＬ３０６の直下のコイル（図示せず）は、コイルＣＬ３０６と同じ大きさで同じ巻き数であり、巻き方向は上記コイルＣＬ８と同様に右巻きである。
　なお、図１７のコイルＣＬ２０５，ＣＬ２０６と、図１８のコイルＣＬ３０５，ＣＬ３０６とは、コイルの巻方向以外（コイルの巻き数や寸法など）はほぼ同じである。各コイルＣＬ２０５，ＣＬ２０６，ＣＬ３０５，ＣＬ３０６は、内径を１３０μｍとし、コイル配線の配線間隔を１１μｍとし、巻き数を３巻とし、コイル間距離Ｌ２０１，Ｌ３０１については約０μｍ、約５０μｍ、約１００μｍの３種類として、結合係数のシミュレーションを行った。
　図１７のコイルパターンの場合、コイルＣＬ２０５，ＣＬ２０６の直下の２つのコイルに電流が流れることに伴い、コイルＣＬ２０５，ＣＬ２０６に誘導電流が流れるときに、流れる誘導電流の向きが、コイルＣＬ２０５とコイルＣＬ２０６とで同じ向きになる。すなわち、コイルＣＬ２０５を貫く磁束の向きと、ＣＬ２０６を貫く磁束の向きとが同じになる。これを前提に、一次コイル（コイルＣＬ２０５，ＣＬ２０６の直下のコイル）と二次コイル（コイルＣＬ２０５，ＣＬ２０６）との結合係数をシミュレーションして調べた結果が、図１６のグラフに、黒い丸印（●）で示してある。ここで、コイルＣＬ２０５とコイルＣＬ２０６との間の距離（間隔）Ｌ２０１を、３種類（約０μｍ、５０μｍ、１００μｍ）の値で変えた場合について、それぞれ一次コイルと二次コイルとの結合係数を調べ、図１６のグラフの横軸に、このコイルＣＬ２０５とコイルＣＬ２０６との間の距離Ｌ２０１をとり、図１６のグラフの縦軸に結合係数をとってプロットしてある。
　また、図１８のコイルパターンの場合、コイルＣＬ３０５，ＣＬ３０６の直下の２つのコイルに電流が流れることに伴い、コイルＣＬ３０５，ＣＬ３０６に誘導電流が流れるときに、流れる誘導電流の向きが、コイルＣＬ３０５とコイルＣＬ３０６とで反対向きになる。すなわち、コイルＣＬ３０５を貫く磁束の向きと、ＣＬ３０６を貫く磁束の向きとが反対になる。これを前提に、一次コイル（コイルＣＬ３０５，ＣＬ３０６の直下のコイル）と二次コイル（コイルＣＬ３０５，ＣＬ３０６）との結合係数をシミュレーションして調べた結果が、図１６のグラフに、白い丸印（○）で示してある。ここで、コイルＣＬ３０５とコイルＣＬ３０６との間の距離（間隔）Ｌ３０１を、３種類（約０μｍ、５０μｍ、１００μｍ）の値で変えた場合について、それぞれ一次コイルと二次コイルとの結合係数を調べ、図１６のグラフの横軸に、このコイルＣＬ３０５とコイルＣＬ３０６との間の距離Ｌ３０１をとり、図１６のグラフの縦軸に結合係数をとってプロットしてある。
　図１６のグラフからわかるように、コイル間の距離（Ｌ２０１，Ｌ３０１）が同じ場合で比べると、図１７のコイルパターンの場合（図１６のグラフの黒い丸印に対応）よりも図１８のコイルパターンの場合（図１６のグラフの白い丸印に対応）の方が、一次コイルと二次コイルの結合係数が大きくなる。すなわち、図１７の場合のようにコイルＣＬ２０５，ＣＬ２０６に流れる誘導電流の向きが、コイルＣＬ２０５とコイルＣＬ２０６とで同じ向きになる場合よりも、図１８の場合のようにコイルＣＬ３０５，ＣＬ３０６に流れる誘導電流の向きが、コイルＣＬ３０５とコイルＣＬ３０６とで逆向きになる場合の方が、一次コイルと二次コイルの結合係数が大きくなる。結合係数が大きくなることは、一次コイルと二次コイルとを介して信号を伝達する際に、二次コイル側で検知する信号強度（受信信号強度）を大きくすることにつながる。また、コイルの巻き数を多くすると、結合強度は大きくなるが、これはコイルの面積増大につながり、半導体チップの小型化（小面積化）に不利となる。このため、図１７のコイルパターンの場合（誘導電流の向きがコイルＣＬ２０５とコイルＣＬ２０６とで同じ向きになる場合）よりも、図１８のコイルパターンの場合（誘導電流の向きがコイルＣＬ３０５とコイルＣＬ３０６とで逆向きになる場合）の方が、結合係数が稼げる分、コイルの面積を抑制しても必要な結合係数を確保できるため、半導体チップの小型化（小面積化）に有利である。
　また、図１６のグラフからわかるように、図１７のコイルパターンの場合（誘導電流の向きがコイルＣＬ２０５とコイルＣＬ２０６とで同じ向きになる場合）は、コイルＣＬ２０５とコイルＣＬ２０６との間の距離Ｌ２０１が短くなる（すなわちコイルＣＬ２０５とコイルＣＬ２０６とを近づける）と、一次コイルと二次コイルの結合係数が更に小さくなる。これは、図１７のコイルパターンの場合（誘導電流の向きがコイルＣＬ２０５とコイルＣＬ２０６とで同じ向きになる場合）は、コイルＣＬ２０５とコイルＣＬ２０６とが近づくほど、互いに磁束を打ち消し合う作用が大きくなるためと考えられる。このため、上記図１２および図１３の第１検討例において、上記パッドＰＤ１０７をコイルＣＬ１０５とコイルＣＬ１０６との間以外の領域に移動させ、かつ、コイルＣＬ１０５とコイルＣＬ１０６とを互いに近づけた（図５および図６と同程度に近づけた）場合を仮定すると、一次コイルと二次コイルの結合係数は、上記図１２および図１３の場合よりも、更に小さくなってしまう。
　それに対して、図１８のコイルパターンの場合（誘導電流の向きがコイルＣＬ３０５とコイルＣＬ３０６とで反対向きになる場合）は、コイルＣＬ３０５とコイルＣＬ３０６との間の距離Ｌ３０１が短くなる（すなわちコイルＣＬ３０５とコイルＣＬ３０６とを近づける）と、一次コイルと二次コイルの結合係数が大きくなる。このため、上記図５および図６のように、パッドＰＤ７をコイルＣＬ５とコイルＣＬ６との間以外の領域に配置し、かつ、コイルＣＬ５とコイルＣＬ６とを互いに近づけた場合の方が、上記図１４および図１５の第１変形例の場合よりも、一次コイルと二次コイルの結合係数は、更に大きくなる。
　このため、パッドＰＤ７がコイルＣＬ５とコイルＣＬ６との間に配置されているかどうかにかかわらず、コイルＣＬ５，ＣＬ６に流れる誘導電流の向きが、コイルＣＬ５とコイルＣＬ６とで反対向きになるようにすることで、一次コイルと二次コイルの結合係数を大きくすることができる。しかしながら、パッドＰＤ７をコイルＣＬ５とコイルＣＬ６との間以外の領域に配置した場合は、コイルＣＬ５とコイルＣＬ６との間の距離を近づけることができるが、その場合、誘導電流の向きがコイルＣＬ５とコイルＣＬ６とで反対向きになるようにすることが、結合係数を確保するために特に重要になる。すなわち、もしも誘導電流の向きがコイルＣＬ５とコイルＣＬ６とで同じ向きであれば、コイルＣＬ５とコイルＣＬ６との間の距離を近づけることは、結合係数が更に小さくなることに繋がるのに対して、誘導電流の向きがコイルＣＬ５とコイルＣＬ６とで反対向きになるようにすれば、コイルＣＬ５とコイルＣＬ６との間の距離を近づけても、結合係数を大きくすることができる。
　このため、誘導電流の向きがコイルＣＬ５とコイルＣＬ６とで反対向きになるようにすることは、パッドＰＤ７の配置位置によらずに結合係数増大の効果があるが、パッドＰＤ７をコイルＣＬ５とコイルＣＬ６との間以外の領域に配置した場合に、特に効果が大きいと言える。
　上記図１４の第１変形例では、コイルＣＬ５とコイルＣＬ６との間にパッドＰＤ７を配置しているが、上記図５に示される本実施の形態では、パッドＰＤ７は、コイルＣＬ５とコイルＣＬ６との間以外の領域に配置している。このため、コイルＣＬ５とコイルＣＬ６との間にパッドＰＤ７を配置する制約が無いので、半導体チップの全体を設計する上で、設計の自由度が上がり、半導体チップの設計を行いやすくなる。また、上記図５に示される本実施の形態では、コイルＣＬ５とコイルＣＬ６との間の距離（間隔）は、パッドＰＤ７の辺の長さＬ１よりも小さくしている。このため、コイルＣＬ５，ＣＬ６およびパッドＰＤ５，ＰＤ６，ＰＤ７の配置に要する面積を抑制できるため、半導体チップの小型化（小面積化）に有利となる。
　＜半導体パッケージの構成例について＞
　次に、本実施の形態の半導体パッケージの構成例について説明する。なお、半導体パッケージは半導体装置とみなすこともできる。
　図１９は、本実施の形態の半導体パッケージ（半導体装置）ＰＫＧを示す平面図であり、図２０は、半導体パッケージＰＫＧの断面図である。但し、図１９では、封止樹脂部ＭＲは透視し、封止樹脂部ＭＲの外形（外周）を二点鎖線で示してある。また、図１９のＢ１－Ｂ１線の断面図が図２０にほぼ対応している。
　図１９および図２０に示される半導体パッケージＰＫＧは、半導体チップＣＰ１，ＣＰ２を含む半導体パッケージである。以下、半導体パッケージＰＫＧの構成について、具体的に説明する。
　図１９および図２０に示される半導体パッケージＰＫＧは、半導体チップＣＰ１，ＣＰ２と、半導体チップＣＰ１，ＣＰ２をそれぞれ搭載するダイパッドＤＰ１，ＤＰ２と、導電体からなる複数のリードＬＤと、半導体チップＣＰ１，ＣＰ２間や半導体チップＣＰ１，ＣＰ２と複数のリードＬＤとの間を接続する複数のボンディングワイヤＢＷと、これらを封止する封止樹脂部ＭＲとを有している。
　封止樹脂部（封止部、封止樹脂、封止体）ＭＲは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。封止樹脂部ＭＲにより、半導体チップＣＰ１，ＣＰ２、ダイパッドＤＰ１，ＤＰ２、複数のリードＬＤおよび複数のボンディングワイヤＢＷが封止され、電気的および機械的に保護される。封止樹脂部ＭＲは、その厚さと交差する平面形状（外形形状）は例えば矩形（四角形）とすることができる。
　半導体チップＣＰ１の素子形成側の主面である半導体チップＣＰ１の表面には、複数のパッド（パッド電極、ボンディングパッド）ＰＤが形成されている。半導体チップＣＰ１の各パッドＰＤは、半導体チップＣＰ１の内部に形成された半導体集積回路（例えば上記制御回路ＣＣなど）に電気的に接続されている。
　半導体チップＣＰ１の表面には、更に、上記パッドＰＤ５，ＰＤ６，ＰＤ７にそれぞれ対応するパッド（パッド電極、ボンディングパッド）ＰＤ５ａ，ＰＤ６ａ，ＰＤ７ａが形成されている。
　すなわち、半導体チップＣＰ１は、上記送信回路ＴＸ１とこの送信回路ＴＸ１に接続された上記コイルＣＬ７，ＣＬ８（一次コイル）と、このコイルＣＬ７，ＣＬ８にそれぞれ磁気的に結合された上記コイルＣＬ５，ＣＬ６（二次コイル）と、このコイルＣＬ５，ＣＬ６に接続された上記パッドＰＤ５，ＰＤ６，ＰＤ７とを有している。半導体チップＣＰ１が有するパッドＰＤ５がパッドＰＤ５ａに対応し、半導体チップＣＰ１が有するパッドＰＤ６がパッドＰＤ６ａに対応し、半導体チップＣＰ１が有するパッドＰＤ７がパッドＰＤ７ａに対応している。
　また、半導体チップＣＰ１は、上記受信回路ＲＸ２と、この受信回路ＲＸ２に接続された複数のパッド（パッド電極、ボンディングパッド）ＰＤ９とを更に有している。このため、半導体チップＣＰ１の表面には、パッドＰＤ，ＰＤ５ａ，ＰＤ６ａ，ＰＤ７ａ，ＰＤ９が形成されている。なお、半導体チップＣＰ１の複数のパッドＰＤ９のうち、半導体チップＣＰ２のパッドＰＤ７ｂにボンディングワイヤＢＷを介して接続されるパッドＰＤ９は、固定電位(グランド電位、ＧＮＤ電位、電源電位など）を供給するパッドである。
　半導体チップＣＰ２の素子形成側の主面である半導体チップＣＰ２の表面には、複数のパッドＰＤが形成されている。半導体チップＣＰ２の各パッドＰＤは、半導体チップＣＰ２の内部に形成された半導体集積回路（例えば上記駆動回路ＤＲなど）に電気的に接続されている。
　半導体チップＣＰ２の表面には、更に、上記パッドＰＤ５，ＰＤ６，ＰＤ７にそれぞれ対応するパッド（パッド電極、ボンディングパッド）ＰＤ５ｂ，ＰＤ６ｂ，ＰＤ７ｂが形成されている。
　すなわち、半導体チップＣＰ２は、上記送信回路ＴＸ２とこの送信回路ＴＸ２に接続された上記コイルＣＬ７，ＣＬ８（一次コイル）と、このコイルＣＬ７，ＣＬ８にそれぞれ磁気的に結合された上記コイルＣＬ５，ＣＬ６（二次コイル）と、このコイルＣＬ５，ＣＬ６に接続された上記パッドＰＤ５，ＰＤ６，ＰＤ７とを有している。半導体チップＣＰ２が有するパッドＰＤ５がパッドＰＤ５ｂに対応し、半導体チップＣＰ２が有するパッドＰＤ６がパッドＰＤ６ｂに対応し、半導体チップＣＰ２が有するパッドＰＤ７がパッドＰＤ７ｂに対応している。
　また、半導体チップＣＰ２は、上記受信回路ＲＸ１と、この受信回路ＲＸ１に接続された複数のパッド（パッド電極、ボンディングパッド）ＰＤ８とを更に有している。このため、半導体チップＣＰ２の表面には、パッドＰＤ，ＰＤ５ｂ，ＰＤ６ｂ，ＰＤ７ｂ，ＰＤ８が形成されている。なお、半導体チップＣＰ２の複数のパッドＰＤ８のうち、半導体チップＣＰ１のパッドＰＤ７ａにボンディングワイヤＢＷを介して接続されるパッドＰＤ８は、固定電位(グランド電位、ＧＮＤ電位、電源電位など）を供給するパッドである。
　なお、半導体チップＣＰ１において、パッドＰＤ，ＰＤ５ａ，ＰＤ６ａ，ＰＤ７ａ，ＰＤ９が形成された側の主面を半導体チップＣＰ１の表面と呼び、それとは反対側の主面を、半導体チップＣＰ１の裏面と呼ぶものとする。また、半導体チップＣＰ２において、パッドＰＤ，ＰＤ５ｂ，ＰＤ６ｂ，ＰＤ７ｂ，ＰＤ８が形成された側の主面を半導体チップＣＰ２の表面と呼び、それとは反対側の主面を、半導体チップＣＰ２の裏面と呼ぶものとする。
　半導体チップＣＰ１は、半導体チップＣＰ１の表面が上方を向くように、チップ搭載部であるダイパッドＤＰ１の上面上に搭載（配置）され、半導体チップＣＰ１の裏面がダイパッドＤＰ１の上面にダイボンド材（接着材）ＤＢを介して接着されて固定されている。
　半導体チップＣＰ２は、半導体チップＣＰ２の表面が上方を向くように、チップ搭載部であるダイパッドＤＰ２の上面上に搭載（配置）され、半導体チップＣＰ２の裏面がダイパッドＤＰ２の上面にダイボンド材（接着材）ＤＢを介して接着されて固定されている。
　ダイパッドＤＰ１とダイパッドＤＰ２とは、封止樹脂部ＭＲを構成する材料を間に介して離間しており、互いに電気的に絶縁されている。
　リードＬＤは、導電体で形成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。各リードＬＤは、リードＬＤのうちの封止樹脂部ＭＲ内に位置する部分であるインナリード部と、リードＬＤのうちの封止樹脂部ＭＲ外に位置する部分であるアウタリード部とからなり、リードＬＤのアウタリード部は、封止樹脂部ＭＲの側面から封止樹脂部ＭＲ外に突出している。隣り合うリードＬＤのインナリード部間は、封止樹脂部ＭＲを構成する材料により満たされている。各リードＬＤのアウタリード部は、半導体パッケージＰＫＧの外部接続用端子部（外部端子）として機能することができる。各リードＬＤのアウタリード部は、アウタリード部の端部近傍の下面が封止樹脂部ＭＲの下面よりも若干下に位置するように折り曲げ加工されている。
　半導体チップＣＰ１，ＣＰ２の表面の各パッドＰＤは、各リードＬＤのインナリード部に、導電性接続部材であるボンディングワイヤＢＷを介してそれぞれ電気的に接続されている。すなわち、半導体チップＣＰ１，ＣＰ２の表面の各パッドＰＤに一端が接続されたボンディングワイヤＢＷの他端は、各リードＬＤのインナリード部の上面に接続されている。また、半導体チップＣＰ１の表面のパッドＰＤ５ａ，ＰＤ６ａ，ＰＤ７ａは、半導体チップＣＰ２の表面のパッドＰＤ８にボンディングワイヤＢＷを介してそれぞれ電気的に接続されている。また、半導体チップＣＰ２の表面のパッドＰＤ５ｂ，ＰＤ６ｂ，ＰＤ７ｂは、半導体チップＣＰ１の表面のパッドＰＤ９にボンディングワイヤＢＷを介してそれぞれ電気的に接続されている。
　ボンディングワイヤＢＷは、導電性の接続部材（接続用部材）であるが、より特定的には導電性のワイヤであり、例えば金（Ａｕ）線または銅（Ｃｕ）線などの金属細線からなる。ボンディングワイヤＢＷは、封止樹脂部ＭＲ内に封止されており、封止樹脂部ＭＲから露出されない。
　ここで、半導体チップＣＰ１のパッドＰＤ５ａ，ＰＤ６ａ，ＰＤ７ａと半導体チップＣＰ２のパッドＰＤ８との間を接続するボンディングワイヤＢＷを、以下では、符号ＢＷ８を付してボンディングワイヤＢＷ８と称することとする。また、半導体チップＣＰ２のパッドＰＤ５ｂ，ＰＤ６ｂ，ＰＤ７ｂと半導体チップＣＰ１のパッドＰＤ９との間を接続するボンディングワイヤＢＷを、以下では、符号ＢＷ９を付してボンディングワイヤＢＷ９と称することとする。
　半導体チップＣＰ１と半導体チップＣＰ２との間は、ボンディングワイヤＢＷ８，ＢＷ９で接続されているが、それ以外のボンディングワイヤＢＷ（導電性の接続部材）では接続されていない。このため、半導体チップＣＰ１と半導体チップＣＰ２との間での電気信号の伝送は、半導体チップＣＰ１のパッドＰＤ５ａ，ＰＤ６ａ，ＰＤ７ａからボンディングワイヤＢＷ８を介して半導体チップＣＰ２のパッドＰＤ８に至る経路と、半導体チップＣＰ２のパッドＰＤ５ｂ，ＰＤ６ｂ，ＰＤ７ｂからボンディングワイヤＢＷ９を介して半導体チップＣＰ２のパッドＰＤ９に至る経路だけである。
　そして、半導体チップＣＰ１のパッドＰＤ５ａ，ＰＤ６ａ，ＰＤ７ａは、半導体チップＣＰ１内に形成された上記コイルＣＬ５，ＣＬ６（二次コイル）に接続されているが、このコイルＣＬ５，ＣＬ６は半導体チップＣＰ１内に形成された回路には導体（内部配線）を介しては繋がっておらず、半導体チップＣＰ１内の上記コイルＣＬ７，ＣＬ８（一次コイル）と磁気的に結合したものである。このため、半導体チップＣＰ１内に形成された回路（上記送信回路ＴＸ１など）から、半導体チップＣＰ１内の上記コイルＣＬ７，ＣＬ８（一次コイル）および上記コイルＣＬ５，ＣＬ６（二次コイル）を介して電磁誘導で伝達された信号だけが、パッドＰＤ５ａ，ＰＤ６ａ，ＰＤ７ａからボンディングワイヤＢＷ８を介して半導体チップＣＰ２（上記受信回路ＲＸ１）に入力される。
　また、半導体チップＣＰ２のパッドＰＤ５ｂ，ＰＤ６ｂ，ＰＤ７ｂは、半導体チップＣＰ２内に形成された上記コイルＣＬ５，ＣＬ６（二次コイル）に接続されているが、このコイルＣＬ５，ＣＬ６は半導体チップＣＰ２内に形成された回路には導体（内部配線）を介しては繋がっておらず、半導体チップＣＰ２内の上記コイルＣＬ７，ＣＬ８（一次コイル）と磁気的に結合したものである。このため、半導体チップＣＰ２内に形成された回路（上記送信回路ＴＸ２など）から、半導体チップＣＰ２内の上記コイルＣＬ７，ＣＬ８（一次コイル）および上記コイルＣＬ５，ＣＬ６（二次コイル）を介して電磁誘導で伝達された信号だけが、パッドＰＤ５ｂ，ＰＤ６ｂ，ＰＤ７ｂからボンディングワイヤＢＷ９を介して半導体チップＣＰ１（上記受信回路ＲＸ２）に入力される。
　半導体チップＣＰ１と半導体チップＣＰ２とは、電圧レベル（基準電位）が異なっている。例えば、駆動回路ＤＲは、モータなどの負荷ＬＯＤを駆動するが、具体的には、モータなどの負荷ＬＯＤのスイッチ（スイッチング素子）を駆動または制御し、スイッチの切り換えを行う。このため、この駆動対象のスイッチがオンになると、半導体チップＣＰ２の基準電位（電圧レベル）は、駆動対象のスイッチの電源電圧（動作電圧）にほぼ一致する電圧に上昇する場合があり、この電源電圧は、かなりの高電圧（例えば数百Ｖ～数千Ｖ程度）である。このため、半導体チップＣＰ１と半導体チップＣＰ２とで、電圧レベル（基準電位）に大きな差が生じてしまう。つまり、駆動対象のスイッチのオン時には、半導体チップＣＰ２には、半導体チップＣＰ１に供給されている電源電圧（例えば数Ｖ～数十Ｖ程度）よりも高い電圧（例えば数百Ｖ～数千Ｖ程度）が供給されることになる。
　しかしながら、上述のように、半導体チップＣＰ１と半導体チップＣＰ２との間で電気的に伝わるのは、半導体チップＣＰ１内の一次コイル（ＣＬ７，ＣＬ８）および二次コイル（ＣＬ５，ＣＬ６）を介して電磁誘導で伝達された信号か、あるいは、半導体チップＣＰ２内の一次コイル（ＣＬ７，ＣＬ８）および二次コイル（ＣＬ５，ＣＬ６）を介して電磁誘導で伝達された信号だけである。このため、半導体チップＣＰ１の電圧レベル（基準電位）と半導体チップＣＰ２の電圧レベル（基準電位）が相違していても、半導体チップＣＰ２の電圧レベル（基準電位）が半導体チップＣＰ１に入力されたり、あるいは、半導体チップＣＰ１の電圧レベル（基準電位）が半導体チップＣＰ２に入力されることを、的確に防止することができる。すなわち、駆動対象のスイッチがオンになって半導体チップＣＰ２の基準電位（電圧レベル）が駆動対象のスイッチの電源電圧（例えば数百Ｖ～数千Ｖ程度）にほぼ一致する電圧にまで上昇したとしても、この半導体チップＣＰ２の基準電位が半導体チップＣＰ１に入力されることを的確に防止することができる。このため、電圧レベル（基準電位）が異なる半導体チップＣＰ１，ＣＰ２間で電気信号の伝達を的確に行うことができる。また、半導体チップＣＰ１と半導体チップＣＰ２の信頼性を高めることができる。また、半導体パッケージＰＫＧの信頼性を向上させることができる。また、半導体パッケージＰＫＧを用いた電子装置の信頼性を向上させることができる。
　また、磁気的に結合したコイルを利用して半導体チップ間の信号の伝達を行っていることにより、半導体パッケージＰＫＧの小型化を図りつつ、信頼性を向上させることができる。
　ここで、半導体パッケージＰＫＧが搭載される製品用途例について説明する。例えば、自動車、洗濯機などの家電機器のモータ制御部、スイッチング電源、照明コントローラ、太陽光発電コントローラ、携帯電話器、あるいはモバイル通信機器などがある。
　例えば、自動車用途としては、半導体チップＣＰ１が、低電圧の電源電圧が供給される低圧チップであり、その際の供給電源電圧は、例えば５Ｖ程度である。一方、駆動回路ＤＲの駆動対象のスイッチの電源電圧は、例えば６００Ｖ～１０００Ｖもしくはそれ以上の高電圧であり、スイッチのオン時には、この高電圧が半導体チップＣＰ２に供給され得る。
　なお、ここでは、半導体パッケージＰＫＧのパッケージ形態として、ＳＯＰ（Small Outline Package)の場合を例に挙げて説明したが、ＳＯＰ以外にも適用可能である。
　（実施の形態２）
　本実施の形態２では、半導体チップ（ＣＰ１，ＣＰ２）における、二次コイル（上記コイルＣＬ５，ＣＬ６に対応するコイル）およびそれに接続されたパッド（上記パッドＰＤ５，ＰＤ６，ＰＤ７に対応するパッド）の種々のレイアウト例（配置例）について、図面を参照して説明する。本実施の形態２は、上記実施の形態１の変形例とみなすこともできる。
　図２１～図３１は、本実施の形態２の半導体チップ（半導体装置）の要部平面図であり、上記実施の形態１の上記図５に対応するものである。
　なお、本実施の形態２では、図２１～図３１のそれぞれの場合について、上記図５～図１０の実施の形態１の場合と同様の部分については、その繰り返しの説明は省略し、上記図５～図１０の実施の形態１の場合と相違する部分を中心に説明する。
　また、本実施の形態２では、二次コイルおよびそれに接続されたパッドのレイアウトについて説明することとし、一次コイル（上記コイルＣＬ７，ＣＬ８に対応するコイル）の図示および説明は省略するが、実際には、図２１～図３１に示される各コイル（二次コイル）の直下に、そのコイル（二次コイル）と磁気的に結合されたコイル（一次コイル）が、それぞれ配置されている。一次コイルは二次コイルの直下に配置されるので、二次コイルのレイアウトが決まれば、必然的に一次コイルのレイアウトも決まるため、ここでは、二次コイルのレイアウトを説明することで、一次コイルのレイアウトの説明は省略する。また、本実施の形態２では、半導体チップＣＰ１におけるコイルおよびパッドのレイアウトとして説明するが、本実施の形態２で説明したレイアウトは、半導体チップＣＰ１，ＣＰ２のうちの一方または両方に適用することができる。
　まず、上記実施の形態１の上記図５における二次コイル（コイルＣＬ５，ＣＬ６）およびそれに接続されたパッド（パッドＰＤ５，ＰＤ６，ＰＤ７）のレイアウトと同様のレイアウトを有する図２１のレイアウトについて、説明する。なお、図２１～図３１において、各パッド上に描いた点線は、パッドを露出する上記開口部ＯＰの位置を示したものである。
　図２１の場合、半導体チップＣＰ１において、二次コイルであるコイルＣＬ５，ＣＬ６は、半導体チップＣＰ１の辺ＳＨ１に沿うように配置されている。辺ＳＨ１は、矩形の半導体チップＣＰ１の外周を構成する四辺のうちの一辺である。ここで、辺ＳＨ１に平行な方向（すなわち辺ＳＨ１に沿った方向）をＸ方向とし、辺ＳＨ１に直交する方向をＹ方向とする。Ｘ方向とＹ方向とは、互いに直交する方向である。
　図２１の場合、半導体チップＣＰ１において、コイルＣＬ５およびコイルＣＬ６は、半導体チップＣＰ１の辺ＳＨ１の近傍に、この辺ＳＨ１に沿って配置されている。このため、コイルＣＬ５とコイルＣＬ６とは、Ｘ方向に並んでいる。上述のように、パッドＰＤ５は、コイルＣＬ５の内側（渦巻きの内側）に配置されてコイルＣＬ５の一端に接続され、パッドＰＤ６は、コイルＣＬ６の内側（渦巻きの内側）に配置されてコイルＣＬ６の一端に接続されている。コイルＣＬ５とコイルＣＬ６とがＸ方向に並んでいるため、パッドＰＤ５とパッドＰＤ６も、Ｘ方向に並んでいる。パッドＰＤ７は、Ｘ方向に並んだコイルＣＬ５とコイルＣＬ６との間の位置から、Ｙ方向に所定の距離だけずれた位置（辺ＳＨ１から離れる方向にずれた位置）に配置されている。パッドＰＤ７とコイルＣＬ５，ＣＬ６とは、引出配線ＨＷ１により接続されている。この引出配線ＨＷ１は、コイルＣＬ５とコイルＣＬ６との間からパッドＰＤ７まで延在している。この際、パッドＰＤ７がコイルＣＬ５，ＣＬ６とちょうど重ならなくなる距離だけ、コイルＣＬ５とコイルＣＬ６との間の位置からＹ方向にパッドＰＤ７がずれていれば、コイルＣＬ５，ＣＬ６およびパッドＰＤ５，ＰＤ６，ＰＤ７をレイアウトするのに要する面積を縮小することができる。
　図２１の場合、パッドＰＤ５とパッドＰＤ６とがＸ方向に並んでおり、パッドＰＤ７は、パッドＰＤ５とパッドＰＤ６との間の位置からＹ方向に所定の距離だけずれた位置（辺ＳＨ１から離れる方向にずれた位置）に配置されている。すなわち、パッドＰＤ５と辺ＳＨ１との間の距離（Ｙ方向の距離）と、パッドＰＤ６と辺ＳＨ１との間の距離（Ｙ方向の距離）とは、ほぼ同じである。一方、パッドＰＤ７と辺ＳＨ１との間の距離（Ｙ方向の距離）は、パッドＰＤ５と辺ＳＨ１との間の距離（Ｙ方向の距離）や、パッドＰＤ６と辺ＳＨ１との間の距離（Ｙ方向の距離）よりも大きくなっており、その差は、パッドＰＤ５，ＰＤ６の一辺の寸法以上である。
　図２１のレイアウトでは、コイルＣＬ５，ＣＬ６およびパッドＰＤ５，ＰＤ６，ＰＤ７をレイアウトするのに要する領域のＸ方向の寸法を、小さくすることができ、例えば、コイルＣＬ５のＸ方向の寸法とコイルＣＬ６のＸ方向の寸法との合計と同程度にすることができる。このため、半導体チップＣＰ１全体の設計をするうえで、コイルＣＬ５，ＣＬ６およびパッドＰＤ５，ＰＤ６，ＰＤ７をレイアウトするのに要する領域のＸ方向の寸法を小さくしたい場合に、有利である。
　また、図２１のレイアウトでは、パッドＰＤ５，ＰＤ６，ＰＤ７にそれぞれボンディングワイヤ（ＢＷ）のような接続用部材を接続する場合、パッドＰＤ５に接続するボンディングワイヤとパッドＰＤ６に接続するボンディングワイヤとの間に、パッドＰＤ７に接続するボンディングワイヤが位置することになる。このパッドＰＤ７が、パッドＰＤ５，ＰＤ６が並んだ位置からＹ方向にずれているため、パッドＰＤ５に接続するボンディングワイヤと、パッドＰＤ７に接続するボンディングワイヤと、パッドＰＤ６に接続するボンディングワイヤとが、互いに接触するのを防止しやすくなる。
　次に、図２２のレイアウトについて、説明する。
　図２２の場合、上記コイルＣＬ５，ＣＬ６およびパッドＰＤ５，ＰＤ６，ＰＤ７に相当するものが、コイルＣＬ５ｃ，ＣＬ６ｃおよびパッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ７ｃのセットと、コイルＣＬ５ｄ，ＣＬ６ｄおよびパッドＰＤ５ｄ，ＰＤ６ｄ，ＰＤ７ｄのセットの、合計２セットある。このうち、コイルＣＬ５ｃ，ＣＬ５ｄは、それぞれ上記コイルＣＬ５に相当するものであり、コイルＣＬ６ｃ，ＣＬ６ｄは、それぞれ上記コイルＣＬ６に相当するものである。また、パッドＰＤ５ｃ，ＰＤ５ｄは、それぞれ上記パッドＰＤ５に相当するものであり、パッドＰＤ６ｃ，ＰＤ６ｄは、それぞれ上記パッドＰＤ６に相当するものであり、パッドＰＤ７ｃ，ＰＤ７ｄは、それぞれ上記パッドＰＤ７に相当するものである。
　すなわち、図２２の場合、他の半導体チップ（ＣＰ２）への送信経路が２チャンネルある。２チャンネルのうちの１つは、コイルＣＬ５ｃ，ＣＬ６ｃの直下の一次コイル（ここでは図示しないが、上記コイルＣＬ７，ＣＬ８に相当するもの）と二次コイルであるコイルＣＬ５ｃ，ＣＬ６ｃとを介して、半導体チップＣＰ１内の送信回路から他の半導体チップ（ＣＰ２）内の受信回路へ信号を送信する経路である。２チャンネルのうちの他の１つは、コイルＣＬ５ｄ，ＣＬ６ｄの直下の一次コイル（ここでは図示しないが、上記コイルＣＬ７，ＣＬ８に相当するもの）と二次コイルであるコイルＣＬ５ｄ，ＣＬ６ｄとを介して、半導体チップＣＰ１内の送信回路から他の半導体チップ（ＣＰ２）内の受信回路へ信号を送信する経路である。
　このため、半導体チップＣＰ１において、コイルＣＬ５ｃ，ＣＬ６ｃおよびパッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ７ｃのセットと、コイルＣＬ５ｄ，ＣＬ６ｄおよびパッドＰＤ５ｄ，ＰＤ６ｄ，ＰＤ７ｄのセットとは、互いに独立して設けられている。
　図２２のレイアウトを以下に具体的に説明する。
　図２２の場合、半導体チップＣＰ１において、コイルＣＬ５ｃおよびコイルＣＬ６ｃは、半導体チップＣＰ１の辺ＳＨ１の近傍に、この辺ＳＨ１に沿って配置されている。このため、コイルＣＬ５ｃとコイルＣＬ６ｃとは、Ｘ方向に並んでいる。パッドＰＤ５ｃは、コイルＣＬ５ｃの内側（渦巻きの内側）に配置されてコイルＣＬ５ｃの一端に接続され、パッドＰＤ６ｃは、コイルＣＬ６ｃの内側（渦巻きの内側）に配置されてコイルＣＬ６ｃの一端に接続されている。コイルＣＬ５ｃとコイルＣＬ６ｃとがＸ方向に並んでいるため、パッドＰＤ５ｃとパッドＰＤ６ｃも、Ｘ方向に並んでいる。パッドＰＤ７ｃは、Ｘ方向に並んだコイルＣＬ５ｃとコイルＣＬ６ｃとの間の位置から、Ｙ方向に所定の距離だけずれた位置（辺ＳＨ１から離れる方向にずれた位置）に配置されている。パッドＰＤ７ｃとコイルＣＬ５ｃ，ＣＬ６ｃとは、上記引出配線ＨＷ１に対応する引出配線ＨＷ１ｃにより接続されている。この引出配線ＨＷ１ｃは、コイルＣＬ５ｃとコイルＣＬ６ｃとの間からパッドＰＤ７ｃまで延在している。
　また、コイルＣＬ５ｄ，ＣＬ６ｄおよびパッドＰＤ５ｄ，ＰＤ６ｄ，ＰＤ７ｄのセットに着目すると、コイルＣＬ５ｄとコイルＣＬ６ｄとは、Ｘ方向に並んでいる。パッドＰＤ５ｄは、コイルＣＬ５ｄの内側（渦巻きの内側）に配置されてコイルＣＬ５ｄの一端に接続され、パッドＰＤ６ｄは、コイルＣＬ６ｄの内側（渦巻きの内側）に配置されてコイルＣＬ６ｄの一端に接続されている。コイルＣＬ５ｄとコイルＣＬ６ｄとがＸ方向に並んでいるため、パッドＰＤ５ｄとパッドＰＤ６ｄも、Ｘ方向に並んでいる。パッドＰＤ７ｄは、Ｘ方向に並んだコイルＣＬ５ｄとコイルＣＬ６ｄとの間の位置から、Ｙ方向に所定の距離だけずれた位置（辺ＳＨ１に近づく方向にずれた位置）に配置されている。パッドＰＤ７ｄとコイルＣＬ５ｄ，ＣＬ６ｄとは、上記引出配線ＨＷ１に対応する引出配線ＨＷ１ｄにより接続されている。この引出配線ＨＷ１ｄは、コイルＣＬ５ｄとコイルＣＬ６ｄとの間からパッドＰＤ７ｄまで延在している。
　そして、パッドＰＤ５ｃとパッドＰＤ６ｃとパッドＰＤ７ｄとがＸ方向に並び、パッドＰＤ７ｃとパッドＰＤ５ｄとパッドＰＤ６ｄとがＸ方向に並んでいる。つまり、Ｘ方向に並ぶコイルＣＬ５ｃとコイルＣＬ６ｃの延長の位置（Ｘ方向の延長の位置）に、パッドＰＤ７ｄが配置され、Ｘ方向に並ぶコイルＣＬ６ｄとコイルＣＬ５ｄの延長の位置（Ｘ方向の延長の位置）に、パッドＰＤ７ｃが配置されている。また、コイルＣＬ６ｃの一部とコイルＣＬ５ｄの一部とは、Ｙ方向に対向している。
　このため、パッドＰＤ５ｃと辺ＳＨ１との間の距離（Ｙ方向の距離）と、パッドＰＤ６ｃと辺ＳＨ１との間の距離（Ｙ方向の距離）と、パッドＰＤ７ｄと辺ＳＨ１との間の距離（Ｙ方向の距離）とは、ほぼ同じである。また、パッドＰＤ６ｄと辺ＳＨ１との間の距離（Ｙ方向の距離）と、パッドＰＤ５ｄと辺ＳＨ１との間の距離（Ｙ方向の距離）と、パッドＰＤ７ｃと辺ＳＨ１との間の距離（Ｙ方向の距離）とは、ほぼ同じである。しかしながら、パッドＰＤ５ｄ，ＰＤ６ｄ，ＰＤ７ｃと辺ＳＨ１との間の距離（Ｙ方向の距離）は、パッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ７ｄと辺ＳＨ１との間の距離（Ｙ方向の距離）よりも大きくなっており、その差は、パッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ７ｄの一辺の寸法以上である。この際、コイルＣＬ５ｃ，ＣＬ６ｃとコイルＣＬ５ｄ，ＣＬ６ｄとがちょうど重ならなくなる距離だけ、パッドＰＤ５ｃ，６ｃ，７ｄの列と、パッドＰＤ７ｃ，ＰＤ５ｄ，ＰＤ６ｄの列とが、Ｙ方向にずれていれば、コイルＣＬ５ｃ，ＣＬ６ｃ，ＣＬ５ｄ，ＣＬ６ｄおよびパッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ７ｃ，ＰＤ５ｄ，ＰＤ６ｄ，ＰＤ７ｄをレイアウトするのに要する面積を縮小できる。また、Ｘ方向に並ぶパッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ７ｄのピッチ（間隔）と、Ｘ方向に並ぶパッドＰＤ７ｃ，ＰＤ５ｄ，ＰＤ６ｄのピッチ（間隔）とは、概ね同程度とすることもできる。
　半導体チップＣＰ１に、上記コイルＣＬ５，ＣＬ６およびパッドＰＤ５，ＰＤ６，ＰＤ７のセットを複数セット形成する場合、図２２のレイアウトを適用することで、それらコイルとパッドをレイアウトするのに要する領域のＸ方向の寸法を、小さくすることができる。このため、半導体チップＣＰ１全体の設計をするうえで、コイルＣＬ５，ＣＬ６およびパッドＰＤ５，ＰＤ６，ＰＤ７に相当するものをレイアウトするのに要する領域のＸ方向の寸法を小さくしたい場合に、有利である。
　また、図２２のレイアウトでは、パッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ７ｃ，ＰＤ５ｄ，ＰＤ６ｄ，ＰＤ７ｄにそれぞれボンディングワイヤ（ＢＷ）のような接続用部材を接続する場合、パッドＰＤ５ｃに接続するボンディングワイヤとパッドＰＤ６ｃに接続するボンディングワイヤとの間に、パッドＰＤ７ｃに接続するボンディングワイヤが位置することになる。また、パッドＰＤ７ｃに接続するボンディングワイヤとパッドＰＤ５ｄに接続するボンディングワイヤとの間に、パッドＰＤ６ｃに接続するボンディングワイヤが位置することになる。パッドＰＤ６ｃに接続するボンディングワイヤとパッドＰＤ７ｄに接続するボンディングワイヤとの間に、パッドＰＤ５ｄに接続するボンディングワイヤが位置することになる。パッドＰＤ５ｄに接続するボンディングワイヤとパッドＰＤ６ｄに接続するボンディングワイヤとの間に、パッドＰＤ７ｄに接続するボンディングワイヤが位置することになる。つまり、パッドＰＤ５ｃに接続するボンディングワイヤと、パッドＰＤ７ｃに接続するボンディングワイヤと、パッドＰＤ６ｃに接続するボンディングワイヤと、パッドＰＤ５ｄに接続するボンディングワイヤと、パッドＰＤ７ｄに接続するボンディングワイヤと、パッドＰＤ６ｄに接続するボンディングワイヤとが、この順に並ぶことになる。
　Ｙ方向へのずれを無視すると、パッドＰＤ５ｃとパッドＰＤ７ｃとパッドＰＤ６ｃとパッドＰＤ５ｄとパッドＰＤ７ｄとパッドＰＤ６ｄとが、この順でＹ方向に並ぶが、実際には、これらパッドＰＤ５ｃ，ＰＤ７ｃ，ＰＤ６ｃ，ＰＤ５ｄ，ＰＤ７ｄ，ＰＤ６ｄは２列に交互に並んでいる。すなわち、パッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ７ｄが一列に並び、パッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ７ｄの列からＹ方向にずれて、パッドＰＤ７ｃ，ＰＤ５ｄ，ＰＤ６ｄが一列に並んでいる。つまり、パッドＰＤ５ｃとパッドＰＤ７ｃとパッドＰＤ６ｃとパッドＰＤ５ｄとパッドＰＤ７ｄとパッドＰＤ６ｄとが、いわゆる千鳥配列で並んでいる。このため、パッドＰＤ５ｃに接続するボンディングワイヤと、パッドＰＤ７ｃに接続するボンディングワイヤと、パッドＰＤ６ｃに接続するボンディングワイヤと、パッドＰＤ５ｄに接続するボンディングワイヤと、パッドＰＤ７ｄに接続するボンディングワイヤと、パッドＰＤ６ｄに接続するボンディングワイヤとが、互いに接触するのを防止しやすくなる。
　次に、図２３のレイアウトについて、説明する。
　図２３の場合、コイルＣＬ５とコイルＣＬ６とは、Ｘ方向とＹ方向との間の斜め方向に並んでいる。そして、コイルＣＬ５の内側（渦巻きの内側）に配置されたパッドＰＤ５は、パッドＰＤ７とＸ方向に並んでおり、コイルＣＬ６の内側（渦巻きの内側）に配置されたパッドＰＤ６は、パッドＰＤ７とＹ方向に並んでいる。パッドＰＤ７とコイルＣＬ５，ＣＬ６とは、引出配線ＨＷ１により接続されており、この引出配線ＨＷ１は、コイルＣＬ５とコイルＣＬ６との間からパッドＰＤ７まで延在している。
　このような図２３のレイアウトは、半導体チップＣＰ１の主面において、半導体チップＣＰ１の角部近傍にコイルＣＬ５，ＣＬ６およびパッドＰＤ５，ＰＤ６，ＰＤ７を配置する場合に適用すれば、好ましい。すなわち、半導体チップＣＰ１の辺ＳＨ１と辺ＳＨ２とで形成される半導体チップＣＰ１の角部ＳＣ１の近傍にコイルＣＬ５，ＣＬ６およびパッドＰＤ５，ＰＤ６，ＰＤ７を配置する場合、角部ＳＣ１の近傍にパッドＰＤ７を配置し、辺ＳＨ１に沿ってパッドＰＤ５とパッドＰＤ７とが並ぶようにし、辺ＳＨ２に沿ってパッドＰＤ６とパッドＰＤ７とが並ぶようにする。このとき、辺ＳＨ１に沿って並ぶパッドＰＤ５とパッドＰＤ７とのうち、パッドＰＤ７の方が角部ＳＣ１に近くなるようにし、辺ＳＨ２に沿って並ぶパッドＰＤ６とパッドＰＤ７とのうち、パッドＰＤ７の方が角部ＳＣ１に近くなるようにしている。
　これにより、半導体チップＣＰ１の角部ＳＣ１の近傍にコイルＣＬ５，ＣＬ６およびパッドＰＤ５，ＰＤ６，ＰＤ７を効率的に配置することができる。ここで、辺ＳＨ１，ＳＨ２は、矩形の半導体チップＣＰ１の外周を構成する四辺のうちの二辺であり、辺ＳＨ１と辺ＳＨ２とは交差して角部ＳＣ１を形成している。辺ＳＨ１は、Ｘ方向に略平行であり、辺ＳＨ２は、Ｙ方向に略平行である。
　次に、図２４のレイアウトについて、説明する。
　図２４の場合、半導体チップＣＰ１において、コイルＣＬ５およびコイルＣＬ６は、半導体チップＣＰ１の辺ＳＨ１の近傍に、この辺ＳＨ１に沿って配置されている。このため、コイルＣＬ５とコイルＣＬ６とは、Ｘ方向に並んでいる。パッドＰＤ５は、コイルＣＬ５の内側（渦巻きの内側）に配置されてコイルＣＬ５の一端に接続され、パッドＰＤ６は、コイルＣＬ６の内側（渦巻きの内側）に配置されてコイルＣＬ６の一端に接続されている。コイルＣＬ５とコイルＣＬ６とがＸ方向に並んでいるため、パッドＰＤ５とパッドＰＤ６も、Ｘ方向に並んでいる。
　そして、パッドＰＤ５とパッドＰＤ６とパッドＰＤ７とがＸ方向に並んでいる。つまり、Ｘ方向に並ぶコイルＣＬ５とコイルＣＬ６の延長の位置（Ｘ方向の延長の位置）に、パッドＰＤ７が配置されている。図２４では、コイルＣＬ６に対してＸ方向に隣り合う位置にパッドＰＤ７が配置されているが、他の形態として、コイルＣＬ５に対してＸ方向に隣り合う位置にパッドＰＤ７を配置することもできる。パッドＰＤ７とコイルＣＬ５，ＣＬ６とは、引出配線ＨＷ１により接続されている。この引出配線ＨＷ１は、コイルＣＬ５とコイルＣＬ６との間からパッドＰＤ７まで延在している。
　図２４のレイアウトでは、パッドＰＤ５，ＰＤ６，ＰＤ７にそれぞれボンディングワイヤ（ＢＷ）のような接続用部材を接続する場合、パッドＰＤ５に接続するボンディングワイヤとパッドＰＤ６に接続するボンディングワイヤとパッドＰＤ７に接続するボンディングワイヤとが、この順にＸ方向に並ぶことになる。
　半導体チップＣＰ１のパッドＰＤ５，ＰＤ６，ＰＤ７に一端が接続された複数のボンディングワイヤの他端を接続する他の半導体チップ（ＣＰ２）の回路構成上、パッドＰＤ５とパッドＰＤ６との間にパッドＰＤ７を配置したくない場合もある。例えば、パッドＰＤ５とパッドＰＤ６との間にパッドＰＤ７を配置すると、半導体チップＣＰ１のこれらパッドＰＤ５，ＰＤ６，ＰＤ７と他の半導体チップ（ＣＰ２）のパッドとを、ボンディングワイヤなどの接続用部材で接続しにくくなる場合もある。このような場合、図２４のように、パッドＰＤ５とパッドＰＤ６との間にパッドＰＤ７が位置しないようにすることで、半導体チップＣＰ１のパッドＰＤ５，ＰＤ６，ＰＤ７と他の半導体チップ（ＣＰ２）のパッドとを、ボンディングワイヤなどの接続用部材で接続しやすくなる。また、パッドＰＤ５，ＰＤ６，ＰＤ７が一列に配列することで、パッドＰＤ５，ＰＤ６，ＰＤ７へボンディングワイヤを接続しやすくなる。
　次に、図２５のレイアウトについて、説明する。
　図２５の場合、コイルＣＬ５とコイルＣＬ６とは、Ｘ方向に並んでいる。パッドＰＤ５は、コイルＣＬ５の内側（渦巻きの内側）に配置されてコイルＣＬ５の一端に接続され、パッドＰＤ６は、コイルＣＬ６の内側（渦巻きの内側）に配置されてコイルＣＬ６の一端に接続されている。コイルＣＬ５とコイルＣＬ６とがＸ方向に並んでいるため、パッドＰＤ５とパッドＰＤ６も、Ｘ方向に並んでいる。そして、パッドＰＤ７は、コイルＣＬ６に対してＹ方向に隣り合う位置に配置されている。このため、パッドＰＤ７は、パッドＰＤ６とＹ方向に並んでいる。つまり、上記図２１の場合は、Ｘ方向に並ぶパッドＰＤ５とパッドＰＤ６との間の中央からＹ方向にずれた位置にパッドＰＤ７が配置されていたが、図２５の場合は、パッドＰＤ６の位置からＹ方向にずれた位置（パッドＰＤ７がコイルＣＬ６に重ならなくなるまでずれた位置）に、パッドＰＤ７が配置されている。パッドＰＤ７とコイルＣＬ５，ＣＬ６とは、引出配線ＨＷ１により接続されており、この引出配線ＨＷ１は、コイルＣＬ５とコイルＣＬ６との間からパッドＰＤ７まで延在している。
　このような図２５のレイアウトは、半導体チップＣＰ１の主面において、半導体チップＣＰ１の角部近傍にコイルＣＬ５，ＣＬ６およびパッドＰＤ５，ＰＤ６，ＰＤ７を配置する場合に適用すれば、好ましい。すなわち、半導体チップＣＰ１の辺ＳＨ１と辺ＳＨ２とで形成される半導体チップＣＰ１の角部ＳＣ１の近傍にコイルＣＬ５，ＣＬ６およびパッドＰＤ５，ＰＤ６，ＰＤ７を配置する場合、角部ＳＣ１の近傍にコイルＣＬ６を配置し、そのコイルＣＬ６の内側にパッドＰＤ６を配置する。そして、コイルＣＬ５はコイルＣＬ６とＸ方向に隣り合うように配置し、そのコイルＣＬ５の内側にパッドＰＤ５を配置し、パッドＰＤ７はコイルＣＬ６とＹ方向に隣り合うように配置する。これにより、辺ＳＨ１に沿ってパッドＰＤ６とパッドＰＤ５とが並び、辺ＳＨ２に沿ってパッドＰＤ６とパッドＰＤ７とが並ぶが、このとき、辺ＳＨ１に沿って並ぶパッドＰＤ６とパッドＰＤ５とのうち、パッドＰＤ６の方が角部ＳＣ１に近くなり、辺ＳＨ２に沿って並ぶパッドＰＤ６とパッドＰＤ７とのうち、パッドＰＤ６の方が角部ＳＣ１に近くなる。
　これにより、半導体チップＣＰ１の角部ＳＣ１の近傍にコイルＣＬ５，ＣＬ６およびパッドＰＤ５，ＰＤ６，ＰＤ７を効率的に配置することができる。
　なお、図２５において、コイルＣＬ５およびパッドＰＤ５の位置と、パッドＰＤ７の位置とを、入れ替えることもできる。
　次に、図２６のレイアウトについて、説明する。
　図２６の場合も、上記図２２の場合と同様に、上記コイルＣＬ５，ＣＬ６およびパッドＰＤ５，ＰＤ６，ＰＤ７に相当するのもが２セットあるが、上記図２２のパッドＰＤ７ｃとパッドＰＤ７ｄとが共通化されて、１つのパッドＰＤ７ｅとなっている。
　図２６の場合、半導体チップＣＰ１において、コイルＣＬ５ｃおよびコイルＣＬ６ｃは、半導体チップＣＰ１の辺ＳＨ１の近傍に、この辺ＳＨ１に沿って配置されている。パッドＰＤ５ｃは、コイルＣＬ５ｃの内側（渦巻きの内側）に配置されてコイルＣＬ５ｃの一端に接続され、パッドＰＤ６ｃは、コイルＣＬ６ｃの内側（渦巻きの内側）に配置されてコイルＣＬ６ｃの一端に接続されている。コイルＣＬ５ｃとコイルＣＬ６ｃとがＸ方向に並んでいるため、パッドＰＤ５ｃとパッドＰＤ６ｃも、Ｘ方向に並んでいる。
　また、図２６の場合、半導体チップＣＰ１において、コイルＣＬ５ｄおよびコイルＣＬ６ｄは、半導体チップＣＰ１の辺ＳＨ１の近傍に、この辺ＳＨ１に沿って配置されている。パッドＰＤ５ｄは、コイルＣＬ５ｄの内側（渦巻きの内側）に配置されてコイルＣＬ５ｄの一端に接続され、パッドＰＤ６ｄは、コイルＣＬ６ｄの内側（渦巻きの内側）に配置されてコイルＣＬ６ｄの一端に接続されている。コイルＣＬ５ｄとコイルＣＬ６ｄとがＸ方向に並んでいるため、パッドＰＤ５ｄとパッドＰＤ６ｄも、Ｘ方向に並んでいる。
　そして、コイルＣＬ５ｃとコイルＣＬ６ｃとコイルＣＬ５ｄとコイルＣＬ６ｄとがＸ方向に並んでおり、コイルＣＬ６ｃとコイルＣＬ５ｄとの間に、パッドＰＤ７ｅが配置されている。このため、パッドＰＤ５ｃとパッドＰＤ６ｃとパッドＰＤ７ｅとパッドＰＤ５ｄとパッドＰＤ６ｄとが、Ｘ方向に並んでいる。Ｘ方向に並ぶパッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ７ｅ，ＰＤ５ｄ，ＰＤ６ｄのピッチ（間隔）は、概ね同程度とすることもできる。
　パッドＰＤ７ｅは、上記引出配線ＨＷ１に対応する引出配線ＨＷ１ｅにより、コイルＣＬ５ｃ，ＣＬ６ｃ（のそれぞれの外側の端部）と接続され、また、コイルＣＬ５ｄ，ＣＬ６ｄ（のそれぞれの外側の端部）と接続されている。この引出配線ＨＷ１ｅは、コイルＣＬ５ｃとコイルＣＬ６ｃとの間からパッドＰＤ７ｅまでと、コイルＣＬ５ｄとコイルＣＬ６ｄとの間からパッドＰＤ７ｅまでとに、延在している。
　図２６の場合、コイルＣＬ５ｃとコイルＣＬ６ｃとの間に電気的に接続するパッドと、コイルＣＬ５ｄとコイルＣＬ６ｄとの間に電気的に接続するパッドとを、共通のパッドＰＤ７ｅとしたことで、上記図２２の場合のようにパッドＰＤ７ｃとパッドＰＤ７ｄとを別々に設けた場合と比べて、パッドの数を１つ減らすことができる。これにより、コイルＣＬ５ｃ，ＣＬ６ｃ，ＣＬ５ｄ，ＣＬ６ｄおよびパッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ７ｅ，ＰＤ５ｄ，ＰＤ６ｄをレイアウトするのに要する面積を縮小することができる。また、パッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ７ｅ，ＰＤ５ｄ，ＰＤ６ｄが一列に配列することで、これらのパッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ７ｅ，ＰＤ５ｄ，ＰＤ６ｄに、ボンディングワイヤなどの接続用部材を接続しやすくなる。
　また、パッドＰＤ７ｅをコイルＣＬ６ｃとコイルＣＬ５ｄとの間に配置したことにより、コイルＣＬ５ｃとコイルＣＬ６ｃとの間からパッドＰＤ７ｅまで延在する部分の引出配線ＨＷ１ｅの延在距離と、コイルＣＬ５ｄとコイルＣＬ６ｄとの間からパッドＰＤ７ｅまで延在する部分の引出配線ＨＷ１ｅの延在距離とを、ほぼ同じにすることができる。このため、パッドＰＤ７ｅをコイルＣＬ５ｃとコイルＣＬ６ｃとの間に電気的に接続するまでの引出配線ＨＷ１ｅの抵抗成分と、パッドＰＤ７ｅをコイルＣＬ５ｄとコイルＣＬ６ｄとの間に電気的に接続するまでの引出配線ＨＷ１ｅの抵抗成分とを、概ね同程度としやすいため、２つのチャンネルのバランスがよくなる。
　次に、図２７のレイアウトについて、説明する。
　図２７のレイアウトは、図２６のレイアウトの変形例である。
　図２７の場合、半導体チップＣＰ１において、コイルＣＬ５ｃとコイルＣＬ６ｃとコイルＣＬ５ｄとコイルＣＬ６ｄとがこの順序で、半導体チップＣＰ１の辺ＳＨ１の近傍に、この辺ＳＨ１に沿って配置されている。パッドＰＤ５ｃは、コイルＣＬ５ｃの内側に配置されてコイルＣＬ５ｃの一端に接続され、パッドＰＤ６ｃは、コイルＣＬ６ｃの内側に配置されてコイルＣＬ６ｃの一端に接続され、パッドＰＤ５ｄは、コイルＣＬ５ｄの内側に配置されてコイルＣＬ５ｄの一端に接続され、パッドＰＤ６ｄは、コイルＣＬ６ｄの内側に配置されてコイルＣＬ６ｄの一端に接続されている。コイルＣＬ５ｃとコイルＣＬ６ｃとコイルＣＬ５ｄとコイルＣＬ６ｄとがＸ方向に並んでいるため、パッドＰＤ５ｃとパッドＰＤ６ｃとパッドＰＤ５ｄとパッドＰＤ６ｄも、Ｘ方向に並んでいる。
　上記図２６の場合は、パッドＰＤ７ｅを、コイルＣＬ６ｃとコイルＣＬ５ｄとの間に配置していたが、図２７の場合は、パッドＰＤ７ｅを、コイルＣＬ６ｃとコイルＣＬ５ｄとの間には配置していない。すなわち、図２７の場合は、Ｘ方向に並ぶコイルＣＬ５ｃとコイルＣＬ６ｃとコイルＣＬ５ｄとコイルＣＬ６ｄとの延長の位置（Ｘ方向の延長の位置）に、コイルＣＬ６ｄに対してＸ方向に隣り合うように、パッドＰＤ７ｅが配置されている。なお、他の形態として、パッドＰＤ７ｅを、コイルＣＬ６ｄではなくコイルＣＬ５ｃに対してＸ方向に隣り合う位置に配置することもできる。
　図２７の場合は、コイルＣＬ６ｃとコイルＣＬ５ｄとの間にパッドＰＤ７ｅを配置していない分、上記図２６の場合に比べて、コイルＣＬ６ｃとコイルＣＬ５ｄとが互いに近づいている。図２７の場合は、パッドＰＤ５ｃとパッドＰＤ６ｃとパッドＰＤ５ｄとパッドＰＤ６ｄとパッドＰＤ７ｅとがＸ方向に並び、パッドＰＤ７ｅはその並びの端に配置されている。Ｘ方向に並ぶパッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ５ｄ，ＰＤ６ｄ，ＰＤ７ｅのピッチ（間隔）は、概ね同程度とすることもできる。
　パッドＰＤ７ｅは、上記引出配線ＨＷ１に対応する引出配線ＨＷ１ｅにより、コイルＣＬ５ｃ，ＣＬ６ｃ（のそれぞれの外側の端部）と接続され、また、コイルＣＬ５ｄ，ＣＬ６ｄ（のそれぞれの外側の端部）と接続されている。この引出配線ＨＷ１ｅは、コイルＣＬ５ｃとコイルＣＬ６ｃとの間からパッドＰＤ７ｅまでと、コイルＣＬ５ｄとコイルＣＬ６ｄとの間からパッドＰＤ７ｅまでとに、延在している。
　図２７の場合、コイルＣＬ５ｃとコイルＣＬ６ｃとの間に電気的に接続するパッドと、コイルＣＬ５ｄとコイルＣＬ６ｄとの間に電気的に接続するパッドとを、共通のパッドＰＤ７ｅとしたことで、上記図２２の場合のようにパッドＰＤ７ｃとパッドＰＤ７ｄとを別々に設けた場合と比べて、パッドの数を１つ減らすことができる。これにより、コイルＣＬ５ｃ，ＣＬ６ｃ，ＣＬ５ｄ，ＣＬ６ｄおよびパッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ７ｅ，ＰＤ５ｄ，ＰＤ６ｄをレイアウトするのに要する面積を縮小することができる。また、パッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ５ｄ，ＰＤ６ｄ，ＰＤ７ｅが一列に配列することで、これらのパッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ５ｄ，ＰＤ６ｄ，ＰＤ７ｅに、ボンディングワイヤなどの接続用部材を接続しやすくなる。
　また、パッドＰＤ７ｅを、パッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ５ｄ，ＰＤ６ｄの間に配置したくない要求（設計上要求など）がある場合、図２７のように、Ｘ方向に並ぶパッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ５ｄ，ＰＤ６ｄの延長の位置にパッドＰＤ７ｅを配置することで、対応することができる。
　次に、図２８のレイアウトについて、説明する。
　図２８のレイアウトは、図２６のレイアウトや図２７のレイアウトの変形例である。
　図２８の場合、半導体チップＣＰ１において、コイルＣＬ５ｃとコイルＣＬ６ｃとコイルＣＬ５ｄとコイルＣＬ６ｄとがこの順序で、半導体チップＣＰ１の辺ＳＨ１の近傍に、この辺ＳＨ１に沿って配置されている。パッドＰＤ５ｃは、コイルＣＬ５ｃの内側に配置されてコイルＣＬ５ｃの一端に接続され、パッドＰＤ６ｃは、コイルＣＬ６ｃの内側に配置されてコイルＣＬ６ｃの一端に接続され、パッドＰＤ５ｄは、コイルＣＬ５ｄの内側に配置されてコイルＣＬ５ｄの一端に接続され、パッドＰＤ６ｄは、コイルＣＬ６ｄの内側に配置されてコイルＣＬ６ｄの一端に接続されている。コイルＣＬ５ｃとコイルＣＬ６ｃとコイルＣＬ５ｄとコイルＣＬ６ｄとがＸ方向に並んでいるため、パッドＰＤ５ｃとパッドＰＤ６ｃとパッドＰＤ５ｄとパッドＰＤ６ｄも、Ｘ方向に並んでいる。
　上記図２６の場合は、パッドＰＤ７ｅを、コイルＣＬ６ｃとコイルＣＬ５ｄとの間に配置していたが、図２８の場合は、パッドＰＤ７ｅを、コイルＣＬ６ｄとコイルＣＬ５ｄとの間には配置していない。すなわち、図２８の場合は、Ｘ方向に並んだコイルＣＬ６ｃとコイルＣＬ５ｄとの間の位置から、Ｙ方向に所定の距離だけずれた位置（辺ＳＨ１から離れる方向にずれた位置）に、パッドＰＤ７ｅが配置されている。
　上記図２７の場合と同様に図２８の場合も、コイルＣＬ６ｃとコイルＣＬ５ｄとの間にパッドＰＤ７ｅを配置していない分、上記図２６の場合に比べて、コイルＣＬ６ｃとコイルＣＬ５ｄとが互いに近づいている。Ｘ方向に並ぶパッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ５ｄ，ＰＤ６ｄのピッチ（間隔）は、概ね同程度とすることもできる。
　パッドＰＤ７ｅは、上記引出配線ＨＷ１に対応する引出配線ＨＷ１ｅにより、コイルＣＬ５ｃ，ＣＬ６ｃ（のそれぞれの外側の端部）と接続され、また、コイルＣＬ５ｄ，ＣＬ６ｄ（のそれぞれの外側の端部）と接続されている。この引出配線ＨＷ１ｅは、コイルＣＬ５ｃとコイルＣＬ６ｃとの間からパッドＰＤ７ｅまでと、コイルＣＬ５ｄとコイルＣＬ６ｄとの間からパッドＰＤ７ｅまでとに、延在している。
　図２８の場合、パッドＰＤ５ｃとパッドＰＤ６ｃとパッドＰＤ５ｄとパッドＰＤ６ｄとがＸ方向に並んでおり、パッドＰＤ７ｅは、パッドＰＤ６ｃとパッドＰＤ５ｄとの間の位置からＹ方向に所定の距離だけずれた位置（辺ＳＨ１から離れる方向にずれた位置）に配置されている。すなわち、パッドＰＤ５ｃと辺ＳＨ１との間の距離（Ｙ方向の距離）と、パッドＰＤ６ｃと辺ＳＨ１との間の距離（Ｙ方向の距離）と、パッドＰＤ５ｄと辺ＳＨ１との間の距離（Ｙ方向の距離）と、パッドＰＤ６ｄと辺ＳＨ１との間の距離（Ｙ方向の距離）とは、ほぼ同じである。一方、パッドＰＤ７ｅと辺ＳＨ１との間の距離（Ｙ方向の距離）は、パッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ５ｄ，ＰＤ６ｄと辺ＳＨ１との間の距離（Ｙ方向の距離）よりも大きくなっており、その差は、パッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ５ｄ，ＰＤ６ｄの一辺の寸法以上である。
　図２８の場合、コイルＣＬ５ｃとコイルＣＬ６ｃとの間に電気的に接続するパッドと、コイルＣＬ５ｄとコイルＣＬ６ｄとの間に電気的に接続するパッドとを、共通のパッドＰＤ７ｃとしたことで、上記図２２の場合のようにパッドＰＤ７ｃとパッドＰＤ７ｄとを別々に設けた場合と比べて、パッドの数を１つ減らすことができる。これにより、コイルＣＬ５ｃ，ＣＬ６ｃ，ＣＬ５ｄ，ＣＬ６ｄおよびパッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ７ｅ，ＰＤ５ｄ，ＰＤ６ｄをレイアウトするのに要する面積を縮小することができる。
　また、図２８のレイアウトでは、コイルＣＬ５ｃ，ＣＬ６ｃ，ＣＬ５ｄ，ＣＬ６ｄおよびパッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ５ｄ，ＰＤ６ｄ，ＰＤ７ｅをレイアウトするのに要する領域のＸ方向の寸法を、小さくすることができ、例えば、コイルＣＬ５ｃ，ＣＬ６ｃ，ＣＬ５ｄ，ＣＬ６ｄのそれぞれのＸ方向の寸法の合計と同程度にすることができる。このため、半導体チップＣＰ１全体の設計をするうえで、コイルＣＬ５ｃ，ＣＬ６ｃ，ＣＬ５ｄ，ＣＬ６ｄおよびパッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ５ｄ，ＰＤ６ｄ，ＰＤ７ｅをレイアウトするのに要する領域のＸ方向の寸法を小さくしたい場合に、有利である。
　また、図２８のレイアウトでは、パッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ５ｄ，ＰＤ６ｄ，ＰＤ７ｅにそれぞれボンディングワイヤのような接続用部材を接続する場合、パッドＰＤ６ｃに接続するボンディングワイヤとパッドＰＤ５ｄに接続するボンディングワイヤとの間に、パッドＰＤ７ｅに接続するボンディングワイヤが位置することになる。このパッドＰＤ７ｅが、パッドＰＤ６ｃ，ＰＤ５ｄが並んだ位置からＹ方向にずれているため、パッドＰＤ６ｃに接続するボンディングワイヤと、パッドＰＤ７ｅに接続するボンディングワイヤと、パッドＰＤ５ｄに接続するボンディングワイヤとが、互いに接触するのを防止しやすくなる。
　また、パッドＰＤ７ｅをコイルＣＬ６ｃとコイルＣＬ５ｄとの間からＹ方向にずれた位置に配置したことにより、コイルＣＬ５ｃとコイルＣＬ６ｃとの間からパッドＰＤ７ｅまで延在する部分の引出配線ＨＷ１ｅの延在距離と、コイルＣＬ５ｄとコイルＣＬ６ｄとの間からパッドＰＤ７ｅまで延在する部分の引出配線ＨＷ１ｅの延在距離とを、ほぼ同じにすることができる。このため、パッドＰＤ７ｅをコイルＣＬ５ｃとコイルＣＬ６ｃとの間に電気的に接続するまでの引出配線ＨＷ１ｅの抵抗成分と、パッドＰＤ７ｅをコイルＣＬ５ｄとコイルＣＬ６ｄとの間に電気的に接続するまでの引出配線ＨＷ１ｅの抵抗成分とを、概ね同程度としやすいため、２つのチャンネルのバランスがよくなる。
　次に、図２９のレイアウトについて、説明する。
　図２９のレイアウトは、図２８のレイアウトの変形例である。
　図２９のレイアウトが上記図２８のレイアウトと主として相違しているのは、パッドＰＤ７ｅの配置位置であるので、ここでは、パッドＰＤ７ｅ以外についての説明は省略する。
　上記図２８の場合は、Ｘ方向に４つ並んだコイルＣＬ５ｃ，ＣＬ６ｃ，ＣＬ５ｄ，ＣＬ６ｄのうち、中央側の２つのコイルであるコイルＣＬ６ｃとコイルＣＬ５ｄとの間の位置から、Ｙ方向にずれた位置にパッドＰＤ７ｅを配置していた。このため、上記図２８のレイアウトの場合、Ｙ方向へのずれを無視すると、コイルＣＬ５ｃ，ＣＬ６ｃ，ＣＬ５ｄ，ＣＬ６ｄの並びのほぼ中央にパッドＰＤ７ｅが位置することになる（実際にはパッドＰＤ７ｅはコイルＣＬ５ｃ，ＣＬ６ｃ，ＣＬ５ｄ，ＣＬ６ｄの並びからＹ方向にずれている）。
　一方、図２９のレイアウトの場合は、Ｘ方向に４つ並んだコイルＣＬ５ｃ，ＣＬ６ｃ，ＣＬ５ｄ，ＣＬ６ｄからＹ方向にずれた位置にパッドＰＤ７ｅが配置されている点は、上記図２８のレイアウトと共通であるが、パッドＰＤ７ｅのＸ方向の位置が上記図２８のレイアウトと相違している。すなわち、Ｙ方向へのずれを無視すると、上記図２８のレイアウトの場合、パッドＰＤ７ｅは、コイルＣＬ５ｃ，ＣＬ６ｃ，ＣＬ５ｄ，ＣＬ６ｄの並びのほぼ中央に位置していたが、図２９の場合は、パッドＰＤ７ｅは、コイルＣＬ５ｃ，ＣＬ６ｃ，ＣＬ５ｄ，ＣＬ６ｄの並びの中央からずれている。例えば、パッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ５ｄ，ＰＤ６ｄのいずれかの位置からＹ方向にずれた位置、コイルＣＬ５ｃとコイルＣＬ６ｃとの間の位置からＹ方向にずれた位置、あるいは、コイルＣＬ５ｄとコイルＣＬ６ｄとの間の位置からＹ方向にずれた位置などに、パッドＰＤ７ｅを配置することができる。
　図２９の場合、コイルＣＬ５ｃとコイルＣＬ６ｃとの間に電気的に接続するパッドと、コイルＣＬ５ｄとコイルＣＬ６ｄとの間に電気的に接続するパッドとを、共通のパッドＰＤ７ｅとしたことで、上記図２２の場合のようにパッドＰＤ７ｃとパッドＰＤ７ｄとを別々に設けた場合と比べて、パッドの数を１つ減らすことができる。これにより、コイルＣＬ５ｃ，ＣＬ６ｃ，ＣＬ５ｄ，ＣＬ６ｄおよびパッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ７ｅ，ＰＤ５ｄ，ＰＤ６ｄをレイアウトするのに要する面積を縮小することができる。
　また、図２９のレイアウトでは、コイルＣＬ５ｃ，ＣＬ６ｃ，ＣＬ５ｄ，ＣＬ６ｄおよびパッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ５ｄ，ＰＤ６ｄ，ＰＤ７ｅをレイアウトするのに要する領域のＸ方向の寸法を、小さくすることができ、例えば、コイルＣＬ５ｃ，ＣＬ６ｃ，ＣＬ５ｄ，ＣＬ６ｄのそれぞれのＸ方向の寸法の合計と同程度にすることができる。このため、半導体チップＣＰ１全体の設計をするうえで、コイルＣＬ５ｃ，ＣＬ６ｃ，ＣＬ５ｄ，ＣＬ６ｄおよびパッドＰＤ５ｃ，ＰＤ６ｃ，ＰＤ５ｄ，ＰＤ６ｄ，ＰＤ７ｅをレイアウトするのに要する領域のＸ方向の寸法を小さくしたい場合に、有利である。
　次に、図３０のレイアウトについて、説明する。
　これまでに説明したコイルＣＬ５，ＣＬ５ｃ，ＣＬ５ｄ，ＣＬ６，ＣＬ６ｃ，ＣＬ６ｄ，ＣＬ７，ＣＬ８は、八角形に周回するコイル配線により形成した場合を図示していたが、他の形態として、これらのコイルＣＬ５，ＣＬ５ｃ，ＣＬ５ｄ，ＣＬ６，ＣＬ６ｃ，ＣＬ６ｄ，ＣＬ７，ＣＬ８（を構成するコイル配線）の形状は、八角形以外とすることもできる。その一例を図３０に、更に他の一例を図３１に示している。
　図３０は、上記図１４（第１変形例）において、コイルＣＬ５，ＣＬ６（コイル配線ＣＷ５，ＣＷ６）の形状（周回形状）を八角形以外とした場合を模式的に示したものである。図３０にも示されるように、コイルＣＬ５（コイル配線ＣＷ５）とコイルＣＬ６（コイル配線ＣＷ６）とは、対称性を保つことができるのであれば、円形、四角形、八角形、あるいはそれ以外の形状などを用いることができる。
　図３１は、上記図５において、コイルＣＬ５，ＣＬ６（コイル配線ＣＷ５，ＣＷ６）の形状を八角形以外とした場合を模式的に示したものである。図３１にも示されるように、コイルＣＬ５（コイル配線ＣＷ５）とコイルＣＬ６（コイル配線ＣＷ６）とは、対称性を保つことができるのであれば、円形、四角形、八角形、あるいはそれ以外の形状などを用いることができる。
　なお、直列に接続されたコイルＣＬ５とコイルＣＬ６とは、自己インダクタンスが互いに同じであることが好ましい。このため、平面視において、コイルＣＬ５（コイル配線ＣＷ５）とコイルＣＬ６（コイル配線ＣＷ６）とは、点対称（コイルＣＬ５とコイルＣＬ６との間の中央の点に対して点対称）のパターン（形状）であることが好ましい。また、直列に接続されたコイルＣＬ７とコイルＣＬ８とは、自己インダクタンスが互いに同じであることが好ましい。このため、平面視において、コイルＣＬ７（コイル配線ＣＷ７）とコイルＣＬ８（コイル配線ＣＷ８）とは、点対称（コイルＣＬ７とコイルＣＬ８との間の中央の点に対して点対称）のパターン（形状）であることが好ましい。また、コイルＣＬ５の直下の上記コイルＣＬ７（コイル配線ＣＷ７）は、コイルＣＬ５（コイル配線ＣＷ５）と同パターンであることが好ましく、コイルＣＬ６の直下の上記コイルＣＬ８（コイル配線ＣＷ８）は、コイルＣＬ６（コイル配線ＣＷ６）と同パターンであることが好ましい。また、パッドＰＤ７は、直列に接続されたコイルＣＬ５とコイルＣＬ６との間の中央に電気的に接続されていることが、好ましい。
　（実施の形態３）
　本実施の形態３は、上述のような電磁誘導を用いた信号伝達用のコイル（ＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８に相当するコイル）を形成した半導体チップにおける内部配線について工夫したものである。
　上記実施の形態１で説明したように、上記図５～図９のコイルＣＬ５，ＣＬ６とコイルＣＬ７，ＣＬ８とがそれぞれ磁気的に結合し、一次側のコイルＣＬ７，ＣＬ８に電流を流すと、その電流の電化に応じて二次側のコイルＣＬ５，ＣＬ６に誘導起電力が発生して誘導電流が流れることを利用して、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８を介して信号を伝達することができる。つまり、電磁誘導を利用することで、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８を介して信号を伝達することができる。このため、コイルが磁束（磁界）を発生させることを考慮して、半導体チップの内部配線を設計することが好ましい。
　コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８を内蔵する半導体チップについて、半導体チップＣＰ１の内部配線（上記配線Ｍ１～Ｍ５に相当する配線）のレイアウトを設計する場合、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８と平面視で重なる位置には内部配線を配置しないことが、特性上は望ましい。これは、一次側のコイルＣＬ７，ＣＬ８に電流を流したり、二次側のコイルＣＬ５，ＣＬ６に誘導電流が流れたりすると、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８を貫くように磁束が発生するが、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８と平面視で重なる位置に内部配線があると、その内部配線はこの磁束の影響を受けてしまうためである。具体的には、磁束の影響で内部配線に渦電流が発生してしまい、この渦電流が、内部配線に正常に電流が流れることを阻害し、配線抵抗の増大などを招いてしまう。
　このため、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８と平面視で重なる位置には内部配線を配置しないように半導体チップの設計を行おうとすると、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８と平面視で重なる領域は、内部配線の設置禁止領域となってしまうため、内部配線のレイアウトが行いにくくなり、また、半導体チップの面積の増大を招いてしまう。このため、設計上、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８と平面視で重なる位置に内部配線を配置したい場合があり、そのような場合に、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８による磁束の影響が内部配線でできるだけ生じないようにする技術について検討を行った。
　その結果、半導体チップにおいて、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８と平面視で重なる位置に内部配線を配置する場合には、その内部配線にスリットを設けておくことが有効であることが分かった。スリットを設けることにより、全体の配線幅は変わらずに、スリットに挟まれた部分の配線幅が小さくなることで、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８により生じた磁束による渦電流が発生しにくくなる。これは、配線を磁束が貫くとその配線に渦電流が発生するが、渦電流が発生しやすいのは配線の幅が大きい（広い）場合であり、配線の幅を小さく（狭く）するほど渦電流は発生しにくくなるためである。
　以下、図面を参照して具体的に説明する。
　図３２～図３４は、本実施の形態３の半導体チップ（半導体装置）の要部平面図であり、図３５はその要部断面図であり、図３６は、その要部斜視図である。このうち、図３２は、上記実施の形態１の上記図５に対応するものであり、図３３は、上記実施の形態１の上記図６に対応するものである（但し図３２および図３３ではハッチングは付していない）。
　なお、図３２と図３３と図３４とは、半導体チップにおける同じ平面領域が示されているが、層が異なっており、図３３は図３２よりも下層が示され、図３４は図３３よりも下層が示されている。具体的には、図３２には、半導体チップに形成された上記トランスＴＲ１の二次側のコイル（コイルＣＬ５，ＣＬ６）が示され、図３３には、半導体チップに形成された上記トランスＴＲ１の一次側のコイル（コイルＣＬ７，ＣＬ８）が示され、図３４には、半導体チップＣＰ１に形成された上記トランスＴＲ１用のコイルに平面視で重なるように延在する配線ＷＲ１が示されている。また、図３２～図３４のＡ１－Ａ１線での断面図が図３５に対応している。また、図３６には、コイル配線ＣＷ６と配線ＷＲ１との交差領域が示されている。
　また、図３２および図３３では、配線ＷＲ１の位置が分かりやすいように、配線ＷＲ１の外形（外周）の位置を二点鎖線で示してある。また、図３４では、コイルの位置が分かりやすいように、図３２のコイルＣＬ５，ＣＬ６の外形（外周）の位置を点線で示してある。平面視において、コイルＣＬ５，ＣＬ６の外形（外周）の位置とコイルＣＬ７，ＣＬ８の外形（外周）の位置とは実質的に一致しているため、図３４の点線は、図３３のコイルＣＬ７，ＣＬ８の外形（外周）の位置とみなすこともできる。また、図３３において、上記引出配線ＨＷ２，ＨＷ３については図示を省略してある。
　図３２～図３６に示されるコイルＣＬ５（コイル配線ＣＷ５）、コイルＣＬ６（コイル配線ＣＷ６）、コイルＣＬ７（コイル配線ＣＷ７）、コイルＣＬ８（コイル配線ＣＷ８）、パッドＰＤ５，ＰＤ６，ＰＤ７、引出配線ＨＷ１および接続配線ＨＷ４については、上記実施の形態１で説明したので、ここではその繰り返しの説明は省略する。つまり、図３２～図３６の構造が上記図５～図１０の構造と相違しているのは、配線ＷＲ１が形成されていることであるため、以下では、主としての配線ＷＲ１について説明する。
　図３２～図３６に示されるように、配線ＷＲ１が、コイルＣＬ６と平面視で重なる位置に形成されている。この配線ＷＲ１は、コイルＣＬ５，ＣＬ６とは異なる層で、かつコイルＣＬ７，ＣＬ８とも異なる層に、形成されている。すなわち、コイルＣＬ５，ＣＬ６とコイルＣＬ７，ＣＬ８のどちらとも異なる層に配線ＷＲ１が延在しており、この配線ＷＲ１の一部が、コイルＣＬ６と平面視で重なっている。
　配線ＷＲ１は、コイルＣＬ５，ＣＬ６とコイルＣＬ７，ＣＬ８のどちらとも異なる層に形成されているため、配線ＷＲ１が邪魔になることなく、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８を形成することができる。また、上記図３または上記図４の構造を適用する場合、配線ＷＲ１は、コイルＣＬ１ａおよびコイルＣＬ２ａとは異なる層に形成され、かつ、上記配線Ｍ１～Ｍ５のいずれかにより形成することができる。
　なお、一次コイルは二次コイルの直下に形成されているため、ある配線が二次コイルと平面視で重なっている場合は、その配線は一次コイルとも平面視で重なっている。具体的には、コイルＣＬ７は、コイルＣＬ５の直下に形成されているため、配線ＷＲ１がコイルＣＬ５と平面視で重なっている場合は、その配線ＷＲ１はコイルＣＬ７とも平面視で重なっていることになる。また、コイルＣＬ８は、コイルＣＬ６の直下に形成されているため、配線ＷＲ１がコイルＣＬ６と平面視で重なっている場合は、その配線ＷＲ１はコイルＣＬ８とも平面視で重なっていることになる。このため、コイルＣＬ６と平面視で重なる配線ＷＲ１は、必然的に、コイルＣＬ８と平面視で重なっていることになる。
　なお、コイルと平面視で重なる位置または領域とは、そのコイルを構成するコイル配線が周回している領域に平面視で重なる位置または領域だけでなく、そのコイルの渦の内側の領域と平面視で重なる位置または領域も含むものとする。このため、例えば、コイルＣＬ６に重なる位置または領域とは、コイル配線ＣＷ６が周回している領域に平面視で重なる位置または領域だけでなく、そのコイルＣＬ６の渦の内側の領域（すなわちパッドＰＤ６が配置されている領域）と平面視で重なる位置または領域も含んでいる。
　図３２～図３６に示されるように、配線ＷＲ１は、コイルＣＬ６に平面視で重なるように延在しているが、コイルＣＬ６と平面視で重なる位置にスリット（開口部）ＳＬを有している。配線ＷＲ１において、スリットＳＬは、少なくとも１つ、好ましくは複数形成されており、各スリットＳＬは、配線ＷＲ１の延在方向に沿って形成されている。すなわち、配線ＷＲ１におけるスリットＳＬの延在方向は、その配線ＷＲ１の延在方向と一致している。スリットＳＬは、配線ＷＲ１の延在方向に沿った方向の寸法が、配線ＷＲ１の配線幅方向に沿った方向の寸法よりも大きい。スリットＳＬは、配線ＷＲ１の上面から下面まで貫通している開口部である。
　配線ＷＲ１は、全体の配線幅（幅）はＷ３であるが、スリットＳＬを形成したことで、スリットＳＬで区分け（分割）された配線部ＷＲ１ａの幅Ｗ４は、配線幅（幅）Ｗ３よりも小さくなる（すなわちＷ４＜Ｗ３）。すなわち、コイルＣＬ６と平面視で重なる領域では、配線ＷＲ１の延在方向に幅Ｗ４で延在する配線部ＷＲ１ａが、スリットＳＬを間に介して複数並んだ状態になっている。この配線部ＷＲ１ａ同士は、配線ＷＲ１におけるスリットＳＬが形成されていない箇所で連結されるため、互いに電気的に接続されている。
　本実施の形態とは異なり、もしも配線ＷＲ１にスリットＳＬが形成されていない場合、配線ＷＲ１がコイルＣＬ６に平面視で重なっていることから、コイルＣＬ６，ＣＬ８によって生じる磁束の影響で、配線ＷＲ１に渦電流が発生しやすくなる。渦電流が配線ＷＲ１に発生すると、配線ＷＲ１において、配線ＷＲ１の延在方向に正常に電流が流れることが阻害される虞がある。
　それに対して、本実施の形態３では、コイルＣＬ６に平面視で重なるように延在している配線ＷＲ１は、コイルＣＬ６と平面視で重なる位置にスリットＳＬを有している。このため、コイルＣＬ６と平面視で重なる位置において、配線ＷＲ１は、全体の配線幅Ｗ１よりも小さな幅Ｗ２を有する配線部ＷＲ１ａにスリットＳＬで区分けされている。個々の渦電流はスリットＳＬを挟んだ複数の配線部ＷＲ１ａに跨っては発生しないため、もしも渦電流が生じるのであれば、単独の配線部ＷＲ１ａ内に発生しなければならない。しかしながら、配線ＷＲ１にスリットＳＬを設けたことで、配線部ＷＲ１ａの幅が小さく（狭く）なっているため、配線部ＷＲ１ａを貫く磁束が発生しても、配線部ＷＲ１ａに渦電流は発生しにくくなる。すなわち、コイルＣＬ６に平面視で重なるように延在する配線ＷＲ１において、コイルＣＬ６と平面視で重なる領域では、配線ＷＲ１にスリットＳＬを設けることで、配線ＷＲ１をスリットＳＬで複数の配線部ＷＲ１ａに区分け（分割）し、幅が小さくなった配線部ＷＲ１ａで渦電流が発生しにくくなるようにしている。
　なお、ここでは、配線ＷＲ１がコイルＣＬ６と平面視で重なる場合について図示および説明したが、配線ＷＲ１がコイルＣＬ５と平面視で重なる場合や、コイルＣＬ５とコイルＣＬ６の両方と平面視で重なる場合も同様である。
　すなわち、配線ＷＲ１がコイルＣＬ５に平面視で重なるように延在している場合は、配線ＷＲ１は、コイルＣＬ５と平面視で重なる位置（領域）にスリットＳＬを有したものとされる。また、配線ＷＲ１がコイルＣＬ６に平面視で重なるように延在している場合は、配線ＷＲ１は、コイルＣＬ６と平面視で重なる位置（領域）にスリットＳＬを有したものとされる。また、配線ＷＲ１がコイルＣＬ５とコイルＣＬ６の両方に平面視で重なるように延在している場合（後述の図３７の配線ＷＲ１に対応）は、配線ＷＲ１は、コイルＣＬ５に平面視で重なる位置（領域）とコイルＣＬ６に平面視で重なる位置（領域）とにスリットＳＬを有したものとされる。つまり、半導体チップにおいて、コイルＣＬ５，ＣＬ６の一方または両方に平面視で重なるように延在する配線ＷＲ１を設ける場合、この配線ＷＲ１において、コイルＣＬ５，ＣＬ６との重なり領域にスリットＳＬを設けておくのである。なお、コイルＣＬ５，ＣＬ６の直下にコイルＣＬ７，ＣＬ８が配置されているため、配線ＷＲ１において、コイルＣＬ５，ＣＬ６に平面視で重なっている領域（位置）と、コイルＣＬ７，ＣＬ８に平面視で重なっている領域（位置）とは一致している。
　従って、本実施の形態３では、半導体チップにおいて、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８のいずれかに平面視で重なるように延在する内部配線（但しコイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８とは異なる層の内部配線）について、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８のいずれかに平面視で重なっている領域（位置）には、スリットＳＬを設けるのである。
　このため、本実施の形態３では、配線ＷＲ１がコイルＣＬ５，ＣＬ６の一方または両方に平面視で重なるように延在し、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８によって生じる磁束がこの配線ＷＲ１に影響したとしても、配線ＷＲ１において、コイルＣＬ５，ＣＬ６と平面視で重なる位置にスリットＳＬを設けたことで、配線ＷＲ１に渦電流が発生するのを抑制または防止できる。これにより、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８による磁束に起因した渦電流が配線ＷＲ１に正常に電流が流れることを阻害するのを抑制または防止することができる。このため、配線抵抗の増大などを抑制または防止することができる。従って、半導体チップの性能を向上させることができる。
　また、半導体チップにおいて、磁気結合したコイルＣＬ５，コイルＣＬ７は設けるが、コイルＣＬ６，ＣＬ８は設けない場合は、そのコイルＣＬ５，ＣＬ７に平面視で重なる配線（但しコイルＣＬ５，ＣＬ７とは異なる層の配線）において、コイルＣＬ５，ＣＬ７に平面視で重なっている領域（位置）にスリットＳＬを形成すればよい。
　また、本実施の形態３とは異なり、コイルと平面視で重なる領域において、配線ＷＲ１にスリットＳＬを形成するのではなく、配線ＷＲ１の全体の幅（配線幅Ｗ３に相当する幅）を小さくすることも考えられるが、この場合、全体の幅を小さくしたことに伴う配線抵抗（インピーダンス）の増大につながってしまう。
　それに対して、本実施の形態３では、コイルと平面視で重なる領域において、配線ＷＲ１の全体の幅（配線幅Ｗ３に相当する幅）を小さくするのではなく、配線ＷＲ１にスリットＳＬを設けることにより、スリットＳＬで区分けされた配線部ＷＲ１ａの幅Ｗ４を配線ＷＲ１全体の配線幅Ｗ３よりも小さくする（すなわちＷ４＜Ｗ３）。スリットＳＬで区分けされた配線部ＷＲ１ａの幅Ｗ４が小さいことで、その配線部ＷＲ１ａを磁束が貫いたとしても、渦電流は発生しにくくなる。また、スリットＳＬで区分けされた配線部ＷＲ１ａの幅Ｗ４は小さくとも、その配線部ＷＲ１ａが複数あり、スリットＳＬが形成されていない領域で複数の配線部ＷＲ１ａ同士が繋がっているため、配線部ＷＲ１ａの幅Ｗ４を小さくしても、配線ＷＲ１の配線抵抗（インピーダンス）の増大を抑制することができる。
　また、本実施の形態３では、半導体チップにおいて、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８と平面視で重なる領域にも、内部配線を配置できるため、内部配線のレイアウト設計が行いやすくなる。また、半導体チップの小型化（小面積化）を図ることができる。
　また、本実施の形態３では、コイルＣＬ５，ＣＬ６に平面視で重なるように延在する配線ＷＲ１において、コイルＣＬ５，ＣＬ６に平面視で重なっている領域（位置）には、スリットＳＬを形成しているが、これは、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８により生じた磁束（磁界）による影響を最も受けやすいのは、コイルＣＬ５，ＣＬ６に平面視で重なる領域だからである。しかしながら、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８に平面視で重なっている領域から離れていても、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８により生じた磁束（磁界）による影響を受ける領域までは、配線ＷＲ１においてスリットＳＬを延在させておくことが好ましい。これにより、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８により生じた磁束（磁界）により配線ＷＲ１に渦電流が生じるのを、より的確に抑制または防止できる。一方、配線ＷＲ１において、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８により生じた磁束（磁界）による影響を受けない領域には、スリットＳＬを形成しないことが好ましく、これにより配線ＷＲ１の配線抵抗（インピーダンス）を低減することができる。このため、配線ＷＲ１において、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８に平面視で重なっている領域にスリットＳＬが延在し、そのスリットＳＬは、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８に平面視で重なっている領域から若干離れた領域で終端していることが好ましい。つまり、配線ＷＲ１において、スリットＳＬの端部（スリットが延在する方向の端部）は、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８に平面視で重なっていない領域に位置していることが好ましい。
　また、配線ＷＲ１は、一次コイル（コイルＣＬ７，ＣＬ８）と二次コイル（コイルＣＬ５，ＣＬ６）のどちらとも異なる層に形成する。このとき、配線ＷＲ１を一次コイル（コイルＣＬ７，ＣＬ８）と二次コイル（コイルＣＬ５，ＣＬ６）の間の層に形成する場合と、配線ＷＲ１を一次コイル（コイルＣＬ７，ＣＬ８）と二次コイル（コイルＣＬ５，ＣＬ６）の両方よりも下層に形成する場合と、配線ＷＲ１を一次コイル（コイルＣＬ７，ＣＬ８）と二次コイル（コイルＣＬ５，ＣＬ６）の両方よりも上層に形成する場合とがあり得る。これら３つの場合のいずれも可能であるが、このうち、配線ＷＲ１を一次コイル（コイルＣＬ７，ＣＬ８）と二次コイル（コイルＣＬ５，ＣＬ６）の両方よりも下層に形成する場合が最も好ましい。
　配線ＷＲ１を一次コイル（コイルＣＬ７，ＣＬ８）と二次コイル（コイルＣＬ５，ＣＬ６）の両方よりも上層に形成する場合は、二次コイル（コイルＣＬ５，ＣＬ６）を配線ＷＲ１よりも下層に形成することになり、二次コイル（コイルＣＬ５，ＣＬ６）をパッド（ＰＤ５、ＰＤ６，ＰＤ７）に接続しにくくなる。また、配線ＷＲ１を一次コイル（コイルＣＬ７，ＣＬ８）と二次コイル（コイルＣＬ５，ＣＬ６）との間の層に形成する場合は、一次コイル（コイルＣＬ７，ＣＬ８）と二次コイル（コイルＣＬ５，ＣＬ６）との間の耐圧よりも、二次コイル（コイルＣＬ５，ＣＬ６）と配線ＷＲ１との間の耐圧が小さくなるため、耐圧低下の懸念がある。それに対して、配線ＷＲ１を、一次コイル（コイルＣＬ７，ＣＬ８）と二次コイル（コイルＣＬ５，ＣＬ６）の両方よりも下層に形成する場合は、二次コイル（コイルＣＬ５，ＣＬ６）をパッド（ＰＤ５、ＰＤ６，ＰＤ７）に接続しやすく、配線ＷＲ１もレイアウトしやすく、また、耐圧向上の点でも有利である。
　図３７は、半導体チップＣＰ１における内部配線の他の例を示す要部平面図であり、上記図３４に対応するものである。図３７には、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８を形成した領域の近傍に配置された内部配線である配線ＷＲ１および配線ＷＲ２が示されており、コイルの位置が分かりやすいように、上記図３２のコイルＣＬ５，ＣＬ６の外形（外周）の位置を点線で示してある。
　配線ＷＲ１，ＷＲ２は、コイルＣＬ５，ＣＬ６とは異なる層で、かつコイルＣＬ７，ＣＬ８とも異なる層に形成されているが、配線ＷＲ１はコイルＣＬ５，ＣＬ６と平面視で重なるように延在しており、一方、配線ＷＲ２は、平面視でコイルＣＬ５，ＣＬ６のどちらにも重なっていない。
　本実施の形態３では、半導体チップにおいて、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８と平面視で重なる領域は、内部配線の設置禁止領域とはしていない。このため、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８を含む半導体チップにおいては、図３７に示されるように、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８のいずれかと平面視で重なるように延在する配線ＷＲ１と、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８のいずれとも平面視で重ならない配線ＷＲ２とがある。このうち、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８のいずれかと平面視で重なるように延在する配線ＷＲ１については、そのコイルと平面視で重なる位置（領域）にスリットＳＬを設ける。一方、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８のいずれとも平面視で重ならない配線ＷＲ２については、そのようなスリットＳＬは形成しない。
　これにより、コイルに重なっていることでそのコイルにより生じた磁束（磁界）の影響を受けやすい配線ＷＲ１については、スリットＳＬを設けたことで渦電流の発生を防止でき、一方、コイルに重ならないためコイルにより生じた磁束（磁界）の影響を受けにくい配線ＷＲ２については、スリットＳＬを設けないことで、配線抵抗を低減することができる。また、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８と平面視で重なる領域を、内部配線の設置禁止領域にしないことで、半導体チップの小型化（小面積化）を図ることができる。従って、半導体チップの性能向上と半導体チップの小型化（小面積化）を両立させることができる。
　本実施の形態３の思想は、上記引出配線ＨＷ２，ＨＷ３に適用することもでき、これについて図３８を参照して説明する。
　図３８は、半導体チップの要部平面図であり、引出配線ＨＷ２，ＨＷ３が示されているが、コイルの位置が分かりやすいように、図３４や図３７と同様にコイルＣＬ５，ＣＬ６の外形（外周）の位置を点線で示してある。
　引出配線ＨＷ２は、コイルＣＬ７の内側（渦巻きの内側）の端部をコイルＣＬ７の外周よりも外側に引き出すための配線である。このため、引出配線ＨＷ２は、コイルＣＬ７と平面視で重なるように延在し、従って、コイルＣＬ５と平面視で重なるように延在している。また、引出配線ＨＷ３は、コイルＣＬ８の内側（渦巻きの内側）の端部をコイルＣＬ８の外周よりも外側に引き出すための配線である。このため、引出配線ＨＷ３は、コイルＣＬ８と平面視で重なるように延在し、従って、コイルＣＬ６と平面視で重なるように延在している。このため、引出配線ＨＷ２は、コイルＣＬ５，ＣＬ７により生じた磁束（磁界）の影響を受けやすく、引出配線ＨＷ３は、コイルＣＬ６，ＣＬ８により生じた磁束（磁界）の影響を受けやすい。
　そこで、本実施の形態３では、図３８に示されるように、引出配線ＨＷ２，ＨＷ３にスリットＳＬを設けている。すなわち、引出配線ＨＷ２において、コイルＣＬ５と平面視で重なる位置（従ってコイルＣＬ８と平面視で重なる位置）にスリットＳＬを設け、引出配線ＨＷ３において、コイルＣＬ６と平面視で重なる位置（従ってコイルＣＬ８と平面視で重なる位置）にスリットＳＬを設けている。これにより、コイルＣＬ５，ＣＬ６，ＣＬ７，ＣＬ８によって生じる磁束が引出配線ＨＷ２，ＨＷ３に影響したとしても、引出配線ＨＷ２，ＨＷ３に渦電流が発生するのを抑制または防止できる。各引出配線ＨＷ２，ＨＷ３において、スリットＳＬは、少なくとも１つ、好ましくは複数形成することができ、各スリットＳＬは各引出配線ＨＷ２，ＨＷ３の延在方向に沿って形成することができる。
　また、本実施の形態３は、これまで説明したコイルのいずれにも適用することができる。すなわち、図５～図１０の場合、図１２および図１３の場合、図１４および図１５の場合、図２１の場合、図２２の場合、図２３の場合、図２４の場合、図２５の場合、図２６の場合、図２７の場合、図２８の場合、図２９の場合、図３０の場合、図３１の場合、図３２～図３５の場合、図３７の場合、および図３８の場合などの、いずれに対しても適用することができる。つまり、これら各場合において、コイルに平面視で重なるように延在する配線を設けることができるが、その配線については、コイルと平面視で重なる位置にスリットを設けておくのである。一例として、上記図１２および図１３の第１検討例に本実施の形態３の技術思想を適用した場合を、図３９～図４１を参照して説明する。
　図３９～図４１は、図１２および図１３の第１検討例に本実施の形態３の技術思想を適用した場合の平面図である。このうち、図３９は、上記図１２と同様のパターンに、配線ＷＲ１の位置を二点鎖線で示したものに対応し、図４０は、上記図１３と同様のパターンに、配線ＷＲ１の位置を二点鎖線で示したものに対応している。また、図４１は、配線ＷＲ１が示されているが、コイルの位置が分かりやすいように、上記図１２や図３９のコイルＣＬ１０５，ＣＬ１０６の外形（外周）の位置を、図４１では点線で示してある。
　図３９～図４１に示されるコイルＣＬ１０５，ＣＬ１０６，ＣＬ１０７，ＣＬ１０８、パッドＰＤ１０５，ＰＤ１０６，ＰＤ１０７および接続配線ＨＷ１０４については、上記図１２および図１３を参照して説明したので、ここではその繰り返しの説明は省略する。つまり、図３９～図４１の構造が上記図１２および図１３の構造と相違しているのは、配線ＷＲ１が形成されていることである。
　図１２および図１３の第１検討例の場合も、本実施の形態３を適用し、図３９～図４１に示されるように、コイルＣＬ１０５，ＣＬ１０６の一方または両方と平面視で重なるように延在する配線ＷＲ１を設けることで、内部配線のレイアウト設計が行いやすくなり、また、半導体チップの小型化（小面積化）を図ることができる。そして、コイルＣＬ１０５，ＣＬ１０６の一方または両方と平面視で重なるように延在する配線ＷＲ１において、そのコイルＣＬ１０５，ＣＬ１０６と平面視で重なる位置にスリットＳＬを設けておくことで、コイルＣＬ１０５，ＣＬ１０６，ＣＬ１０７，ＣＬ１０８によって生じる磁束が配線ＷＲ１に影響したとしても、配線ＷＲ１に渦電流が発生するのを抑制または防止することができる。これにより、渦電流に起因した不具合を防止でき、半導体装置の性能向上を図ることができる。
　以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＢＷ，ＢＷ８，ＢＷ９　ボンディングワイヤ
ＣＣ　制御回路
ＣＬ１ａ，ＣＬ１ｂ，ＣＬ２ａ，ＣＬ２ｂ　コイル
ＣＬ５，ＣＬ５ｃ，ＣＬ５ｄ，ＣＬ６，ＣＬ６ｃ，ＣＬ６ｄ，ＣＬ７，ＣＬ８　コイル
ＣＬ１０５，ＣＬ１０６，ＣＬ１０７，ＣＬ１０８　コイル
ＣＬ２０５，ＣＬ２０６，ＣＬ３０５，ＣＬ３０６　コイル
ＣＰ１，ＣＰ２　半導体チップ
ＣＷ５，ＣＷ６，ＣＷ７，ＣＷ８　コイル配線
ＤＢ　ダイボンド材
ＤＰ１，ＤＰ２　ダイパッド
ＤＲ　駆動回路
ＤＷ１，ＤＷ２，ＤＷ３，ＤＷ４　ダミー配線
ＧＥ１，ＧＥ２　ゲート電極
ＧＩ　ゲート絶縁膜
ＨＷ１，ＨＷ１ｃ，ＨＷ１ｄ，ＨＷ１ｅ，ＨＷ２，ＨＷ３　引出配線
ＨＷ４，ＨＷ１０４　接続配線
ＨＷ１０２，ＨＷ１０３　引出配線
ＩＬ　層間絶縁膜
Ｌ１　長さ
Ｌ２，Ｌ３，Ｌ２０１，Ｌ３０１　距離
ＬＤ　リード
ＬＯＤ　負荷
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５　配線
ＭＲ　封止樹脂部
ＮＲ　ｎ型半導体領域ＮＲ
ＮＷ　ｎ型ウエル
ＯＰ　開口部
ＰＡ１，ＰＡ２　保護膜
ＰＤ，ＰＤ５，ＰＤ５ａ，ＰＤ５ｂ，ＰＤ５ｃ，ＰＤ５ｄ　パッド
ＰＤ６，ＰＤ６ａ，ＰＤ６ｂ，６ｃ，６ｄ　パッド
ＰＤ７，ＰＤ７ａ，ＰＤ７ｂ，７ｃ，７ｄ，ＰＤ７ｅ　パッド
ＰＤ８，ＰＤ９，ＰＤ１０５，ＰＤ１０６，ＰＤ１０７　パッド
ＰＤ２０５，ＰＤ２０６，ＰＤ３０５，ＰＤ３０６　パッドパターン
ＰＫＧ　半導体パッケージ
ＰＲ　ｐ型半導体領域
ＰＷ　ｐ型ウエル
ＲＳ　樹脂膜
ＲＸ１，ＲＸ２　受信回路
ＳＢ１，ＳＢ２　半導体基板
ＳＣ１　角部
ＳＤ１　ｎ型半導体領域
ＳＤ２　ｐ型半導体領域
ＳＧ１，ＳＧ２，ＳＧ３，ＳＧ４　信号
ＳＨ１，ＳＨ２　辺
ＳＬ　スリット
ＴＲ１，ＴＲ２　トランス
ＴＸ１，ＴＸ２　送信回路
ＵＭ　下地金属膜
Ｖ１　プラグ
Ｖ２，Ｖ３，Ｖ４，Ｖ５　ビア部
Ｗ１，Ｗ３　配線幅
Ｗ２，Ｗ４　幅
ＷＲ１，ＷＲ２　配線
ＷＲ１ａ　配線部

Claims (20)

  1. 　半導体基板と、
    　前記半導体基板上に絶縁層を介して形成された、第１コイル、第２コイル、第３コイル、第４コイル、第１パッド、第２パッドおよび第３パッドと、
    　を有する半導体装置であって、
    　前記第１コイルおよび前記第３コイルは、電気的に前記第１パッドと前記第２パッドとの間に直列に接続され、
    　前記第１コイルと前記第３コイルとの間に前記第３パッドが電気的に接続され、
    　前記第２コイルおよび前記第４コイルは、電気的に直列に接続され、
    　前記第１コイルは、前記第２コイルの上方に配置され、
    　前記第３コイルは、前記第４コイルの上方に配置され、
    　前記第１コイルと前記第２コイルとは、導体では接続されずに磁気的に結合され、
    　前記第３コイルと前記第４コイルとは、導体では接続されずに磁気的に結合され、
    　直列に接続された前記第２コイルおよび前記第４コイルに電流を流したときに、前記第１コイルおよび前記第３コイルに流れる誘導電流の向きは、前記第１コイルと前記第３コイルとで反対向きである、半導体装置。
  2. 　請求項１記載の半導体装置において、
    　直列に接続された前記第２コイルおよび前記４コイルに電流を流したときに、前記第２コイルと前記第４コイルとで流れる電流の向きは反対向きである、半導体装置。
  3. 　請求項２記載の半導体装置において、
    　前記第１パッドは、前記第１コイルの内側に配置され、
    　前記第２パッドは、前記第３コイルの内側に配置されている、半導体装置。
  4. 　請求項３記載の半導体装置において、
    　前記第３パッドは、前記第１コイルと前記第３コイルとの間以外の領域に配置されている、半導体装置。
  5. 　請求項４記載の半導体装置において、
    　前記第１コイルと前記第３コイルとの間の距離は、前記第３パッドの辺よりも小さい、半導体装置。
  6. 　請求項５記載の半導体装置において、
    　前記第１コイルの巻き方向と前記第３コイルの巻き方向とは同じである、半導体装置。
  7. 　請求項６記載の半導体装置において、
    　前記第２コイルの巻き方向と前記第４コイルの巻き方向とは同じである、半導体装置。
  8. 　請求項７記載の半導体装置において、
    　前記第１コイルと前記第３コイルとを前記第３パッドに接続するための引出配線を更に有し、
    　前記引出配線は、前記第１コイルと前記第３コイルとの間から、前記第３パッドまで延在している、半導体装置。
  9. 　請求項８記載の半導体装置において、
    　前記引出配線の幅は、前記第１コイルおよび前記第３コイルの配線幅よりも大きい、半導体装置。
  10. 　請求項１記載の半導体装置において、
    　前記第１コイルと前記第３コイルとは同層に形成され、
    　前記第２コイルと前記第４コイルとは同層に形成されている、半導体装置。
  11. 　請求項１記載の半導体装置において、
    　前記第１コイル、前記第２コイル、前記第３コイルおよび前記第４コイルとは異なる層に、前記第１コイルおよび前記第３コイルの一方または両方と平面視で重なるように延在する第１配線が形成されており、
    　前記第１配線は、前記第１コイルおよび前記第３コイルの一方または両方と平面視で重なる位置にスリットを有している、半導体装置。
  12. 　請求項１１記載の半導体装置において、
    　前記第１配線は、前記第２コイルおよび前記第４コイルよりも下層に形成されている、半導体装置。
  13. 　第１半導体チップと第２半導体チップとを含む半導体装置であって、
    　前記第１半導体チップは、第１コイル、第２コイル、第３コイル、第４コイル、第１パッド、第２パッドおよび第３パッドを有し、
    　前記第２半導体チップは、複数の第４パッドを有し、
    　前記第１コイルおよび前記第３コイルは、電気的に前記第１パッドと前記第２パッドとの間に直列に接続され、
    　前記第１コイルと前記第３コイルとの間に前記第３パッドが電気的に接続され、
    　前記第２コイルおよび前記第４コイルは、電気的に直列に接続され、
    　前記第１半導体チップ内において、前記第１コイルは前記第２コイルの上方に配置され、かつ、前記第３コイルは前記第４コイルの上方に配置され、
    　前記第１コイルと前記第２コイルとは、導体では接続されずに磁気的に結合され、
    　前記第３コイルと前記第４コイルとは、導体では接続されずに磁気的に結合され、
    　前記第１半導体チップの前記第１パッド、前記第２パッドおよび前記第３パッドは、前記第２半導体チップの前記複数の第４パッドにそれぞれ導電性の接続用部材を介して電気的に接続され、
    　直列に接続された前記第２コイルおよび前記第４コイルに電流を流したときに、前記第１コイルおよび前記第３コイルに流れる誘導電流の向きは、前記第１コイルと前記第３コイルとで反対向きである、半導体装置。
  14. 　請求項１３記載の半導体装置において、
    　前記第１半導体チップは、送信回路を有し、
    　前記第２半導体チップは、受信回路を有し、
    　前記第１半導体チップの前記送信回路から送信した信号を、前記第１コイル、前記第２コイル、前記第３コイルおよび前記第４コイルを介して、前記第２半導体チップの受信回路に伝達する、半導体装置。
  15. 　請求項１４記載の半導体装置において、
    　直列に接続された前記第２コイルおよび前記４コイルに電流を流したときに、前記第２コイルと前記第４コイルとで流れる電流の向きは反対向きである、半導体装置。
  16. 　請求項１５記載の半導体装置において、
    　前記第１パッドは、前記第１コイルの内側に配置され、
    　前記第２パッドは、前記第３コイルの内側に配置されている、半導体装置。
  17. 　請求項１６記載の半導体装置において、
    　前記第３パッドは、前記第１コイルと前記第３コイルとの間以外の領域に配置されている、半導体装置。
  18. 　半導体基板と、
    　前記半導体基板上に絶縁層を介して形成された、第１コイルおよび第２コイルと、
    　を有する半導体装置であって、
    　前記第１コイルは、前記第２コイルの上方に配置され、
    　前記第１コイルと前記第２コイルとは、導体では接続されずに磁気的に結合され、
    　前記第１コイルおよび前記第２コイルとは異なる層に、前記第１コイルに平面視で重なるように延在する第１配線が形成されており、
    　前記第１配線は、前記第１コイルと平面視で重なる位置にスリットを有している、半導体装置。
  19. 　請求項１８記載の半導体装置において、
    　前記第１コイルおよび前記第２コイルとは異なる層に、前記第１コイルに平面視で重ならないように延在する第２配線が形成されており、
    　前記第２配線にはスリットが形成されていない、半導体装置。
  20. 　請求項１８記載の半導体装置において、
    　前記第１配線は、前記第２コイルよりも下層に形成されている、半導体装置。
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