JP2024087303A - 半導体装置 - Google Patents

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嵩道 細川
龍明 佃
好博 桝村
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Abstract

Figure 2024087303000001
【課題】半導体装置の性能を向上させる。
【解決手段】半導体装置は、Ｙ方向に隣り合う２つのダイパッドＤＰＬ，ＤＰＨと、一方のダイパッドＤＰＨ上に配置され、かつ、Ｘ方向に隣り合う第１の半導体チップＣＰＬおよび第３の半導体チップＣＰＣと、他方のダイパッドＤＰＬ上に配置された第２の半導体チップＣＰＨとを有する。第３の半導体チップＣＰＣは、第１の半導体チップＣＰＬから第２の半導体チップＣＰＨに信号を伝達するための１つ以上の送信用トランスＴＲ１と、第２の半導体チップＣＰＨから第１の半導体チップＣＰＬに信号を伝達するための１つ以上の受信用トランスＴＲ２、ＴＲ３とを有する。複数のトランスＴＲ１、ＴＲ２、ＴＲ３は、平面視において第２の半導体チップＣＰＨに対向する辺ＣＰＣｂに沿って配置され、かつ、送信用トランスＴＲ１は、受信用トランスＴＲ２，ＴＲ３よりも第１の半導体チップＣＰＬの近くに配置されている。
【選択図】図１７

Description

本発明は、半導体装置に関し、例えば、複数の半導体チップを内蔵する半導体装置に好適に利用できるものである。
ダイパッド上に半導体チップを搭載し、半導体チップのパッド電極とリードとをワイヤを介して電気的に接続し、それらを樹脂封止することにより、半導体パッケージ形態の半導体装置を製造することができる。
国際公開第２０１５－１１４７５８号（特許文献１）には、半導体チップ内の２つのコイルを誘導結合させて電気信号を伝達する技術が記載されている。
国際公開第２０１５－１１４７５８号
３つの半導体チップを内蔵し、そのうちの２つの半導体チップ間で信号を伝達するために、他の１つの半導体チップ内の磁気的に結合されたコイルを利用する半導体装置において、性能を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、第１チップ搭載部と、第２チップ搭載部と、前記第１チップ搭載部上に搭載された第１半導体チップと、前記第２チップ搭載部上に搭載された第２半導体チップと、前記第１チップ搭載部上に搭載され、かつ、複数のトランスを有する第３半導体チップと、それらを封止する封止体と、を備えている。前記第１チップ搭載部と前記第２チップ搭載部とは、第１方向において互いに隣り合い、かつ、前記第１半導体チップと前記第３半導体チップとは、前記第１方向と直交する第２方向において互いに隣り合っている。前記複数のトランスは、平面視において前記第２半導体チップと対向する辺に沿って配置されている。前記第１半導体チップは、前記第１半導体チップ内に形成された第１送信回路と電気的に接続された複数の第１送信用パッドと、前記第１半導体チップ内に形成された第１受信回路と電気的に接続された複数の第１受信用パッドと、を有する。前記第２半導体チップは、前記第２半導体チップ内に形成された第２送信回路と電気的に接続された複数の第２送信用パッドと、前記第２半導体チップ内に形成された第２受信回路と電気的に接続された複数の第２受信用パッドと、を含む。前記第３半導体チップの前記複数のトランスは、前記第１半導体チップから前記第２半導体チップへの信号の伝達に用いられる１つ以上の第１トランスと、前記第２半導体チップから前記第１半導体チップへの信号の伝達に用いられる１つ以上の第２トランスとを有する。前記１つ以上の第１トランスの一次コイルは、前記第１半導体チップの前記複数の第１送信用パッドと電気的に接続され、かつ、前記１つ以上の第１トランスの二次コイルは、前記第２半導体チップの前記複数の第２受信用パッドと電気的に接続されている。前記１つ以上の第２トランスの一次コイルは、前記第２半導体チップの前記複数の第２送信用パッドと電気的に接続され、かつ、前記１つ以上の第２トランスの二次コイルは、前記第１半導体チップの前記複数の第１受信用パッドと電気的に接続されている。前記１つ以上の第１トランスは、平面視において、前記１つ以上の第２トランスよりも前記第１半導体チップの近くに配置されている。前記複数の第１送信用パッドは、平面視において、前記複数の第１受信用パッドよりも前記第２半導体チップの近くに配置されている。
一実施の形態によれば、半導体装置の性能を向上させることができる。また、半導体装置の小型化を図ることができる。
一実施の形態の半導体装置を用いたインバータ回路を示す回路図である。 一実施の形態の半導体装置の上面図である。 一実施の形態の半導体装置の平面透視図である。 一実施の形態の半導体装置の平面透視図である。 一実施の形態の半導体装置の平面透視図である。 一実施の形態の半導体装置の下面図である。 一実施の形態の半導体装置の断面図である。 一実施の形態の半導体装置の断面図である。 一実施の形態の半導体装置の断面図である。 一実施の形態の半導体装置の製造工程中の平面図である。 図１０に続く半導体装置の製造工程中の平面図である。 図１１に続く半導体装置の製造工程中の平面図である。 図１２に続く半導体装置の製造工程中の平面図である。 図１３と同じ半導体装置の製造工程中の断面図である。 図１３と同じ半導体装置の製造工程中の断面図である。 一実施の形態の半導体装置の一部を拡大した平面透視図である。 一実施の形態の半導体装置の一部を拡大した平面透視図である。 一実施の形態の半導体装置内の半導体チップを模式的に示す断面図である。 一実施の形態の半導体装置内の半導体チップを模式的に示す断面図である。 一実施の形態の半導体装置内の半導体チップを模式的に示す断面図である。 検討例の半導体装置の平面透視図である。 第１変形例の半導体装置の説明図である。 第２変形例の半導体装置の説明図である。 第２変形例の半導体装置の説明図である。 第２変形例の半導体装置の説明図である。 他の実施の形態の半導体装置を用いたインバータ回路を示す回路図である。 他の実施の形態の半導体装置の一部を拡大した平面透視図である。 他の実施の形態の半導体装置の一部を拡大した平面透視図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜回路構成について＞
図１は、本実施の形態の半導体装置ＰＫＧを用いたインバータ回路を示す回路図である。なお、図１において、符号ＣＰＨを付した点線で囲まれた部分が、半導体チップＣＰＨ内に形成され、符号ＣＰＬを付した点線で囲まれた部分が、半導体チップＣＰＬ内に形成され、符号ＣＰＣを付した点線で囲まれた部分が、半導体チップＣＰＣ内に形成され、符号ＰＫＧを付した一点鎖線で囲まれた部分が、半導体装置ＰＫＧ内に形成されている。図１に示されるインバータ回路では、半導体装置ＰＫＧは２つ用いられている。図１においては、図面の簡略化のために、パワートランジスタＴＳ２に接続された半導体装置ＰＫＧの回路構成は省略してあるが、パワートランジスタＴＳ２に接続された半導体装置ＰＫＧの回路構成は、パワートランジスタＴＳ１に接続された半導体装置ＰＫＧの回路構成と基本的には同じである。
図１に示されるインバータ回路に用いられている半導体装置ＰＫＧは、半導体チップＣＰＣ，ＣＰＬ，ＣＰＨを備えている。半導体チップＣＰＬ内には、送信回路ＴＸ１と受信回路ＲＸ２と受信回路ＲＸ３とが形成されている。半導体チップＣＰＨ内には、受信回路ＲＸ１と送信回路ＴＸ２と送信回路ＴＸ３と駆動回路（制御回路）ＤＲとが形成されている。半導体チップＣＰＣ内には、互いに磁気的に結合されたコイルＬ１ａ，Ｌ１ｂからなるトランスＴＲ１と、互いに磁気的に結合されたコイルＬ２ａ，Ｌ２ｂからなるトランスＴＲ２と、互いに磁気的に結合されたコイルＬ３ａ，Ｌ３ｂからなるトランスＴＲ３とが形成されている。受信回路ＲＸ２と受信回路ＲＸ３とは、同じ半導体チップＣＰＬに形成されているため、受信回路ＲＸ２と受信回路ＲＸ３とを合わせたもの全体を、受信回路とみなすこともできる。また、送信回路ＴＸ２と送信回路ＴＸ３とは、同じ半導体チップＣＰＨに形成されているため、送信回路ＴＸ２と送信回路ＴＸ３とを合わせたもの全体を、送信回路とみなすこともできる。また、図１に示されるインバータ回路は、制御回路ＣＣも有しており、この制御回路ＣＣは、半導体パッケージＰＫＧの外部に設けられた別の半導体チップ内に形成されている。
送信回路ＴＸ１および受信回路ＲＸ１は、制御回路ＣＣからの信号を駆動回路ＤＲに伝達するための回路である。送信回路ＴＸ１は、制御回路ＣＣから送信回路ＴＸ１に送られた信号を変換して、トランスＴＲ１を介して受信回路ＲＸ１に送信する。受信回路ＲＸ１は、送信回路ＴＸ１からトランスＴＲ１を介して受信した信号を変換して、駆動回路ＤＲに伝達する。また、送信回路ＴＸ２および受信回路ＲＸ２は、駆動回路ＤＲからの信号を制御回路ＣＣに伝達するための回路である。送信回路ＴＸ２は、駆動回路ＤＲから送信回路ＴＸ２に送られた信号を変換して、トランスＴＲ２を介して受信回路ＲＸ２に送信する。受信回路ＲＸ２は、送信回路ＴＸ２からトランスＴＲ２を介して受信した信号を変換して、制御回路ＣＣに伝達する。また、送信回路ＴＸ３および受信回路ＲＸ３は、駆動回路ＤＲからの信号を制御回路ＣＣに伝達するための回路である。送信回路ＴＸ３は、駆動回路ＤＲから送信回路ＴＸ３に送られた信号を変換して、トランスＴＲ３を介して受信回路ＲＸ３に送信する。受信回路ＲＸ３は、送信回路ＴＸ３からトランスＴＲ３を介して受信した信号を変換して、制御回路ＣＣに伝達する。
図１に示されるインバータ回路は、パワートランジスタＴＳ１，ＴＳ２を有している。パワートランジスタＴＳ１は、ハイサイドスイッチ（高電位側スイッチ）用のトランジスタであり、パワートランジスタＴＳ２は、ロウサイドスイッチ（低電位側スイッチ）用のトランジスタである。パワートランジスタＴＳ１とパワートランジスタＴＳ２とは、それぞれ、半導体パッケージＰＫＧの外部に設けられた別々の半導体チップ内に形成されている。
以下では、パワートランジスタＴＳ１，ＴＳ２がパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である場合について説明する。パワートランジスタＴＳ１，ＴＳ２として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を適用することもでき、その場合は、以下のパワートランジスタＴＳ１，ＴＳ２に関する説明において、「ソース」を「エミッタ」と読み替え、「ドレイン」を「コレクタ」と読み替えればよい。
また、本願において、ＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）だけでなく、酸化膜以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。
パワートランジスタＴＳ１とパワートランジスタＴＳ２は直列に接続されており、パワートランジスタＴＳ１のソース（Ｓ１）がパワートランジスタＴＳ２のドレイン（Ｄ２）に接続されている。パワートランジスタＴＳ１のドレイン（Ｄ１）には、電源（バッテリ）ＢＴ１から電源電位（電源電圧）Ｖ１が供給される。また、制御回路ＣＣには、電源（バッテリ）ＢＴ２から電源電位（電源電圧）Ｖ２が供給される。パワートランジスタＴＳ１のドレイン（Ｄ１）に供給される電源電位Ｖ１は、制御回路ＣＣに供給される電源電位Ｖ２（例えば数Ｖ～数十Ｖ）よりもかなり高く、例えば１００Ｖ以上（数百Ｖ）である。パワートランジスタＴＳ２のソース（Ｓ２）には、電源電位Ｖ１よりも低い基準電位、例えばグランド電位（ＧＮＤ）が供給される。パワートランジスタＴＳ１のゲート（Ｇ１）とパワートランジスタＴＳ２のゲート（Ｇ２）は、それぞれ、駆動回路ＤＲに接続されている。
なお、本実施の形態では、パワートランジスタＴＳ１，ＴＳ２の数と同じ数の半導体装置ＰＫＧを使用している。この場合、パワートランジスタＴＳ１に対して設けた半導体装置ＰＫＧが有する駆動回路ＤＲが、パワートランジスタＴＳ１のゲート（Ｇ１）の電圧を制御し、パワートランジスタＴＳ２に対して設けた半導体装置ＰＫＧが有する駆動回路ＤＲが、パワートランジスタＴＳ２のゲート（Ｇ２）の電圧を制御する。他の形態として、２つのパワートランジスタＴＳ１，ＴＳ２に対して１つの半導体装置ＰＫＧを使用する場合もあり得るが、その場合は、共通の半導体装置ＰＫＧが有する駆動回路ＤＲが、２つのパワートランジスタＴＳ１，ＴＳ２のゲート（Ｇ１，Ｇ２）の電圧を制御する。
制御回路ＣＣから送信回路ＴＸ１とトランスＴＲ１と受信回路ＲＸ１とを介して駆動回路に供給された信号（制御信号）に応じて、駆動電圧ＤＲから各パワートランジスタＴＳ１，ＴＳ２のゲート（Ｇ１，Ｇ２）に供給されるゲート電圧を制御することで、パワートランジスタＴＲ１，ＴＲ２の動作を制御することができる。
パワートランジスタＴＳ１のソース（Ｓ１）とパワートランジスタＴＳ２のドレイン（Ｄ２）との間に設けられた端子Ｔ１は、インバータ回路の出力用の端子である。端子Ｔ１は、負荷ＬＯＤに接続される。負荷ＬＯＤは、例えばモータのコイルである。インバータ回路に供給された直流電力は、インバータ回路で交流電力に変換されて、負荷ＬＯＤに供給される。
送信回路ＴＸ１と受信回路ＲＸ１との間にはトランスＴＲ１が介在し、送信回路ＴＸ２と受信回路ＲＸ２との間にはトランスＴＲ２が介在し、送信回路ＴＸ３と受信回路ＲＸ３との間にはトランスＴＲ３が介在している。制御回路ＣＣは、送信回路ＴＸ１、トランスＴＲ１および受信回路ＲＸ１を経由して、駆動回路ＤＲに信号（制御信号）を伝達することができる。また、駆動回路ＤＲは、送信回路ＴＸ２、トランスＴＲ２および受信回路ＲＸ２を経由して、制御回路ＣＣに信号を伝達することができ、また、駆動回路ＤＲは、送信回路ＴＸ３、トランスＴＲ３および受信回路ＲＸ３を経由して、制御回路ＣＣに信号を伝達することができる。コイルＬ１ａ，Ｌ１ｂ，Ｌ２ａ，Ｌ２ｂ，Ｌ３ａ，Ｌ３ｂは、それぞれインダクタとみなすこともできる。
トランスＴＲ１は、半導体チップＣＰＣ内に形成されたコイルＬ１ａ，Ｌ１ｂにより形成されているが、コイルＬ１ａとコイルＬ１ｂとは、導体によっては繋がっておらず、互いに磁気的に結合している。このため、コイルＬ１ａに電流が流れると、その電流の変化に応じてコイルＬ１ｂに誘導起電力が発生して誘導電流が流れる。コイルＬ１ａが一次コイルで、コイルＬ１ｂが二次コイルである。これを利用して、送信回路ＴＸ１からトランスＴＲ１のコイルＬ１ａ（一次コイル）に信号を送って電流を流し、それに応じてトランスＴＲ１のコイルＬ１ｂ（二次コイル）に生じた誘導電流（または誘導起電力）を受信回路ＲＸ１で検知（受信）することで、送信回路ＴＸ１が送った信号に応じた信号を、受信回路ＲＸ１で受け取ることができる。
また、トランスＴＲ２は、半導体チップＣＰＣ内に形成されたコイルＬ２ａ，Ｌ２ｂにより形成されているが、コイルＬ２ｂとコイルＬ２ａとは、導体によっては繋がっておらず、互いに磁気的に結合している。このため、コイルＬ２ｂに電流が流れると、その電流の変化に応じてコイルＬ２ａに誘導起電力が発生して誘導電流が流れる。コイルＬ２ｂが一次コイルで、コイルＬ２ａが二次コイルである。これを利用して、送信回路ＴＸ２からトランスＴＲ２のコイルＬ２ｂ（一次コイル）に信号を送って電流を流し、それに応じてトランスＴＲ２のコイルＬ２ａ（二次コイル）に生じた誘導電流（または誘導起電力）を受信回路ＲＸ２で検知（受信）することで、送信回路ＴＸ２が送った信号に応じた信号を、受信回路ＲＸ２で受け取ることができる。
また、トランスＴＲ３は、半導体チップＣＰＣ内に形成されたコイルＬ３ａ，Ｌ３ｂにより形成されているが、コイルＬ３ｂとコイルＬ３ａとは、導体によっては繋がっておらず、互いに磁気的に結合している。このため、コイルＬ３ｂに電流が流れると、その電流の変化に応じてコイルＬ３ａに誘導起電力が発生して誘導電流が流れる。コイルＬ３ｂが一次コイルで、コイルＬ３ａが二次コイルである。これを利用して、送信回路ＴＸ３からトランスＴＲ３のコイルＬ３ｂ（一次コイル）に信号を送って電流を流し、それに応じてトランスＴＲ３のコイルＬ３ａ（二次コイル）に生じた誘導電流（または誘導起電力）を受信回路ＲＸ３で検知（受信）することで、送信回路ＴＸ３が送った信号に応じた信号を、受信回路ＲＸ３で受け取ることができる。
送信回路ＴＸ１からトランスＴＲ１を経由して受信回路ＲＸ１に至る経路と、送信回路ＴＸ２からトランスＴＲ２を経由して受信回路ＲＸ２に至る経路と、送信回路ＴＸ３からトランスＴＲ３を経由して受信回路ＲＸ３に至る経路により、半導体チップＣＰＬと半導体チップＣＰＨとの間で信号の伝達を行うことができる。
半導体チップＣＰＬと半導体チップＣＰＨとは、電圧レベルが異なっている。例えば、半導体チップＣＰＬは、低電圧（例えば数Ｖ～数十Ｖ）で動作または駆動される回路（例えば制御回路ＣＣ）を有する低電圧領域に、後述のワイヤＢＷおよびリードＬＤ（具体的にはリードＬＤ２）などを介して電気的に接続される。また、半導体チップＣＰＨは、前記低電圧よりも高電圧（例えば１００Ｖ以上）で動作または駆動される回路（例えばパワートランジスタＴＳ１，ＴＳ２）を有する高電圧領域に、後述のワイヤＢＷおよびリードＬＤ（具体的にはリードＬＤ１）などを介して電気的に接続される。しかしながら、半導体チップＣＰＬ，ＣＰＨ間での信号の伝達はトランスＴＲ１，ＴＲ２，ＴＲ３を介在しているため、異電圧回路間での信号の伝達が可能である。
なお、図１では、制御回路ＣＣを半導体チップＣＰＣ，ＣＰＨ，ＣＰＬ以外の半導体チップに内蔵させる場合について示しているが、他の形態として、制御回路ＣＣを半導体チップＣＰＬ内に内蔵させることもできる。
＜半導体装置の構造について＞
図２は、本実施の形態の半導体装置ＰＫＧの上面図であり、図３～図５は、半導体装置ＰＫＧの平面透視図であり、図６は、半導体装置ＰＫＧの下面図（裏面図）であり、図７～図９は、半導体装置ＰＫＧの断面図である。図３には、封止部ＭＲを透視したときの半導体装置ＰＫＧの上面側の平面透視図が示されている。また、図４は、図３において、更にワイヤＢＷを透視（省略）したときの半導体装置ＰＫＧの上面側の平面透視図が示されている。また、図５は、図４において、更に半導体チップＣＰＣ，ＣＰＨ，ＣＰＬを透視（省略）したときの半導体装置ＰＫＧの上面側の平面透視図が示されている。図３～図５では、封止部ＭＲの外周の位置を点線で示してある。また、図２および図３のＡ１－Ａ１線の位置での半導体装置ＰＫＧの断面図が、図７にほぼ対応し、図２および図３のＡ２－Ａ２線の位置での半導体装置ＰＫＧの断面図が、図８にほぼ対応し、図２および図３のＡ３－Ａ３線の位置での半導体装置ＰＫＧの断面図が、図９にほぼ対応している。また、図２～図６には、Ｘ方向およびＹ方向が示されている。ここで、Ｘ方向とＹ方向とは、互いに交差する方向であり、より特定的には、互いに直交する方向である。
図２～図９に示される本実施の形態の半導体装置（半導体パッケージ）ＰＫＧは、樹脂封止型の半導体パッケージ形態の半導体装置であり、ここではＳＯＰ（Small Outline Package）形態の半導体装置である。以下、図２～図９を参照しながら、半導体装置ＰＫＧの構成について説明する。
図２～図９に示される本実施の形態の半導体装置ＰＫＧは、３つの半導体チップＣＰＣ，ＣＰＨ，ＣＰＬと、その上に２つの半導体チップＣＰＣ，ＣＰＬを搭載するダイパッドＤＰＬと、その上に１つの半導体チップＣＰＨを搭載するダイパッドＤＰＨと、複数のワイヤ（ボンディングワイヤ）ＢＷと、複数のリードＬＤと、これらを封止する封止部ＭＲと、を有している。
封止体としての封止部ＭＲは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止部ＭＲを形成することができる。
封止部ＭＲは、一方の主面である上面ＭＲａと、上面ＭＲａの反対側の主面である下面（裏面、底面）ＭＲｂと、上面ＭＲａおよび下面ＭＲｂに交差する側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４と、を有している。側面ＭＲｃ１，ＭＲｃ３は、Ｘ方向に略平行であり、側面ＭＲｃ２，ＭＲｃ４は、Ｙ方向に略平行である。封止部ＭＲにおいて、側面ＭＲｃ１と側面ＭＲｃ３とは互いに反対側に位置し、側面ＭＲｃ２と側面ＭＲｃ４とは互いに反対側に位置し、側面ＭＲｃ１は側面ＭＲｃ２，ＭＲｃ４と交差し、側面ＭＲｃ３は側面ＭＲｃ２，ＭＲｃ４と交差している。また、上面ＭＲａおよび下面ＭＲｂのそれぞれは、Ｘ方向およびＹ方向の両方に平行な面である。封止部ＭＲの平面形状、すなわち、封止部ＭＲの上面ＭＲａおよび下面ＭＲｂの平面形状は、例えば矩形状（長方形状）である。封止部ＭＲは、封止部ＭＲの側面ＭＲｃ１と側面ＭＲｃ２とが交差する角部ＫＤ１と、封止部ＭＲの側面ＭＲｃ２と側面ＭＲｃ３とが交差する角部ＫＤ２と、封止部ＭＲの側面ＭＲｃ３と側面ＭＲｃ４とが交差する角部ＫＤ３と、封止部ＭＲの側面ＭＲｃ４と側面ＭＲｃ１とが交差する角部ＫＤ４と、を有している。
半導体装置ＰＫＧが有する複数のリードＬＤのそれぞれは、一部が封止部ＭＲ内に封止され、他の一部が封止部ＭＲの側面から封止部ＭＲの外部に突出している。以下では、リードＬＤのうちの封止部ＭＲ内に位置する部分をインナリード部と呼び、リードＬＤのうちの封止部ＭＲ外に位置する部分をアウタリード部と呼ぶものとする。リードＬＤのアウタリード部には、半田メッキ層などのメッキ層（図示せず）を形成することもできる。
なお、本実施の形態の半導体装置ＰＫＧは、各リードＬＤの一部（アウタリード部）が封止部ＭＲの側面から突出した構造であり、以下ではこの構造に基づいて説明するが、この構造に限定されるものではない。例えば、封止部ＭＲの側面から各リードＬＤがほとんど突出せず、かつ封止部ＭＲの下面ＭＲｂで各リードＬＤの一部が露出した構成（ＳＯＮ（Small Outline Nonleaded Package）型の構成）などを採用することもできる。
半導体装置ＰＫＧが有する複数のリードＬＤは、封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤと、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤとで構成されている。図２～図９の場合は、封止部ＭＲの側面ＭＲｃ２，ＭＲｃ４側には、リードＬＤは配置されていない。以下では、封止部ＭＲの側面ＭＲｃ１側に配置されたリードＬＤを、符号ＬＤ１を付してリードＬＤ１と称することとする。また、封止部ＭＲの側面ＭＲｃ３側に配置されたリードＬＤを、符号ＬＤ２を付してリードＬＤ２と称することとする。
封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤの各アウタリード部は、封止部ＭＲの側面ＭＲｃ１から封止部ＭＲ外に突出している。また、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤの各アウタリード部は、封止部ＭＲの側面ＭＲｃ３から封止部ＭＲ外に突出している。各リードＬＤのアウタリード部は、アウタリード部の端部近傍の下面が封止部ＭＲの下面ＭＲｂとほぼ同一平面上に位置するように、折り曲げ加工されている。リードＬＤのアウタリード部は、半導体装置ＰＫＧの外部接続用端子部（外部端子）として機能する。
ダイパッドＤＰＬは、その上に２つの半導体チップＣＰＣ，ＣＰＬを搭載するチップ搭載部であり、ダイパッドＤＰＨは、その上に半導体チップＣＰＨを搭載するチップ搭載部である。ダイパッドＤＰＨとダイパッドＤＰＬとはＹ方向に離間しており、ダイパッドＤＰＨとダイパッドＤＰＬとの間には封止部ＭＲの一部が介在している。ダイパッドＤＰＨ，ＤＰＬのうち、ダイパッドＤＰＨが封止部ＭＲの側面ＭＲｃ１に近い側に配置され、ダイパッドＤＰＬが封止部ＭＲの側面ＭＲｃ３に近い側に配置されている。すなわち、Ｙ方向において、ダイパッドＤＰＬと封止部ＭＲの側面ＭＲｃ１との間にダイパッドＤＰＨが配置され、ダイパッドＤＰＨと封止部ＭＲの側面ＭＲｃ３との間にダイパッドＤＰＬが配置されている。各ダイパッドＤＰＨ，ＤＰＬは、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。すなわち、封止部ＭＲの上面ＭＲａおよび下面ＭＲｂにおいて、各ダイパッドＤＰＨ，ＤＰＬは露出していない。
ダイパッドＤＰＨ，ＤＰＬおよび複数のリードＬＤは、導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。また、ダイパッドＤＰＨ，ＤＰＬと複数のリードＬＤとは、同じ材料（同じ金属材料）で形成されていることが好ましく、これにより、ダイパッドＤＰＨ，ＤＰＬおよび複数のリードＬＤが連結された後述のリードフレームＬＦを作製しやすくなり、リードフレームＬＦを用いた半導体装置ＰＫＧの製造が容易になる。
ダイパッドＤＰＨは、半導体チップＣＰＣ，ＣＰＨを搭載する側の主面である上面ＤＰＨａと、それとは反対側の主面である下面（裏面）ＤＰＨｂと、上面ＤＰＨａおよび下面ＤＰＨｂに交差する側面ＤＰＨｃ１，ＤＰＨｃ２，ＤＰＨｃ３，ＤＰＨｃ４と、を有している。ダイパッドＤＰＨにおいて、側面ＤＰＨｃ１は、封止部ＭＲの側面ＭＲｃ１側に位置する側面であり、側面ＤＰＨｃ２は、封止部ＭＲの側面ＭＲｃ２側に位置する側面であり、側面ＤＰＨｃ３は、封止部ＭＲの側面ＭＲｃ３側に位置する側面であり、側面ＤＰＨｃ４は、封止部ＭＲの側面ＭＲｃ４側に位置する側面である。ダイパッドＤＰＨにおいて、側面ＤＰＨｃ１と側面ＤＰＨｃ３とは互いに反対側に位置し、側面ＤＰＨｃ２と側面ＤＰＨｃ４とは互いに反対側に位置し、側面ＤＰＨｃ１は側面ＤＰＨｃ２，ＤＰＨｃ４と交差し、側面ＤＰＨｃ３は側面ＤＰＨｃ２，ＤＰＨｃ４と交差している。
また、ダイパッドＤＰＬは、半導体チップＣＰＬを搭載する側の主面である上面ＤＰＬａと、それとは反対側の主面である下面（裏面）ＤＰＬｂと、上面ＤＰＬａおよび下面ＤＰＬｂに交差する側面ＤＰＬｃ１，ＤＰＬｃ２，ＤＰＬｃ３，ＤＰＬｃ４と、を有している。ダイパッドＤＰＬにおいて、側面ＤＰＬｃ１は、封止部ＭＲの側面ＭＲｃ１側に位置する側面であり、側面ＤＰＬｃ２は、封止部ＭＲの側面ＭＲｃ２側に位置する側面であり、側面ＤＰＬｃ３は、封止部ＭＲの側面ＭＲｃ３側に位置する側面であり、側面ＤＰＬｃ４は、封止部ＭＲの側面ＭＲｃ４側に位置する側面である。ダイパッドＤＰＬにおいて、側面ＤＰＬｃ１と側面ＤＰＬｃ３とは互いに反対側に位置し、側面ＤＰＬｃ２と側面ＤＰＬｃ４とは互いに反対側に位置し、側面ＤＰＬｃ１は側面ＤＰＬｃ２，ＤＰＬｃ４と交差し、側面ＤＰＬｃ３は側面ＤＰＬｃ２，ＤＰＬｃ４と交差している。ダイパッドＤＰＨの側面ＤＰＨｃ３とダイパッドＤＰＬの側面ＤＰＬｃ１とが、封止部ＭＲの一部を介して互いに対向している。
ダイパッドＤＰＨの側面ＤＰＨｃ１，ＤＰＨｃ３とダイパッドＤＰＬの側面ＤＰＬｃ１，ＤＰＬｃ３はＸ方向に略平行であり、ダイパッドＤＰＨの側面ＤＰＨｃ２，ＤＰＨｃ４とダイパッドＤＰＬの側面ＤＰＬｃ２，ＤＰＬｃ４はＹ方向に略平行である。ダイパッドＤＰＨの上面ＤＰＨａおよび下面ＤＰＨｂとダイパッドＤＰＬの上面ＤＰＬａおよび下面ＤＰＬｂのそれぞれは、Ｘ方向およびＹ方向の両方に略平行な面である。ダイパッドＤＰＨ，ＤＰＬのそれぞれの平面形状は、例えば矩形状である。
封止部ＭＲの側面ＭＲｃ１側に配置された複数のリードＬＤのうち、リードＬＤ１ａのインナリード部は、ダイパッドＤＰＨの側面ＤＰＨｃ２に一体的に連結され、リードＬＤ１ｂのインナリード部は、ダイパッドＤＰＨの側面ＤＰＨｃ４に一体的に連結されている。リードＬＤ１ａ，ＬＤ１ｂは、半導体装置ＰＫＧの製造時にダイパッドＤＰＨをリードフレームのフレーム枠に支持する吊りリードとして機能する。また、封止部ＭＲの側面ＭＲｃ３側に配置された複数のリードＬＤのうち、リードＬＤ２ａのインナリード部は、ダイパッドＤＰＬの側面ＤＰＬｃ２に一体的に連結され、リードＬＤ２ｂのインナリード部は、ダイパッドＤＰＬの側面ＤＰＬｃ４に一体的に連結されている。リードＬＤ２ａ，ＬＤ２ｂは、半導体装置ＰＫＧの製造時にダイパッドＤＰＬをリードフレームのフレーム枠に支持する吊りリードとして機能する。封止部ＭＲの側面ＭＲｃ１側では、複数のリードＬＤ（ＬＤ１）がＸ方向に並んでいるが、それらの配列において、リードＬＤ１ａとリードＬＤ１ｂとが両端に位置している。また、封止部ＭＲの側面ＭＲｃ３側では、複数のリードＬＤ（ＬＤ２）がＸ方向に並んでいるが、それらの配列において、リードＬＤ２ａとリードＬＤ２ｂとが両端に位置している。
半導体チップＣＰＣ，ＣＰＨ，ＣＰＬのそれぞれは、一方の主面である表面と、それとは反対側の主面である裏面とを有している。半導体チップＣＰＨは、半導体チップＣＰＨの裏面をダイパッドＤＰＨに向けた状態で、ダイパッドＤＰＨの上面ＤＰＨａ上に接合材ＢＤＨを介して搭載されている。また、半導体チップＣＰＣは、半導体チップＣＰＣの裏面をダイパッドＤＰＬに向けた状態で、ダイパッドＤＰＬの上面ＤＰＬａ上に接合材ＢＤＣを介して搭載されている。また、半導体チップＣＰＬは、半導体チップＣＰＬの裏面をダイパッドＤＰＬに向けた状態で、ダイパッドＤＰＬの上面ＤＰＬａ上に接合材ＢＤＬを介して搭載されている。すなわち、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬのうち、半導体チップＣＰＨはダイパッドＤＰＨ上に搭載され、半導体チップＣＰＣ，ＣＰＬはダイパッドＤＰＬ上に搭載されている。
ダイパッドＤＰＬの上面ＤＰＬａにおいて、半導体チップＣＰＣが搭載された領域と半導体チップＣＰＬが搭載された領域とは、互いに離間（具体的にはＸ方向に離間）している。つまり、半導体チップＣＰＣと半導体チップＣＰＬとは、互いに積み重ねられてはおらず、ダイパッドＤＰＬの上面ＤＰＬａ上に互いに離間してＸ方向に並んで配置されている。すなわち、ダイパッドＤＰＬの上面ＤＰＬａ上に配置された半導体チップＣＰＣと半導体チップＣＰＬとは、Ｘ方向において互いに隣り合っている。
平面視において、ダイパッドＤＰＬとダイパッドＤＰＨとは、Ｙ方向において互いに隣り合っている。このため、平面視において、半導体チップＣＰＬと半導体チップＣＰＨとは、Ｙ方向において互いに隣り合っている。また、平面視において、半導体チップＣＰＣと半導体チップＣＰＨとは、Ｙ方向において互いに隣り合っている。平面視において、半導体チップＣＰＣおよび半導体チップＣＰＬは、ダイパッドＤＰＬの上面ＤＰＬａに内包されている。また、平面視において、半導体チップＣＰＨは、ダイパッドＤＰＨの上面ＤＰＨａに内包されている。半導体チップＣＰＣ，ＣＰＨ，ＣＰＬのそれぞれの平面形状は、例えば矩形状である。半導体チップＣＰＣ，ＣＰＨ，ＣＰＬの平面形状を構成する矩形は、Ｘ方向に略平行な二辺と、Ｙ方向に略平行な二辺を有している。
接合材ＢＤＣ，ＢＤＨ，ＢＤＬとしては、銀ペーストなどの導電性接合材を用いることができる。半導体チップＣＰＨの裏面が接合材ＢＤＨを介してダイパッドＤＰＨに接合されて固定され、半導体チップＣＰＣの裏面が接合材ＢＤＣを介してダイパッドＤＰＨに接合されて固定され、半導体チップＣＰＬの裏面が接合材ＢＤＬを介してダイパッドＤＰＬに接合されて固定されている。半導体チップＣＰＣ，ＣＰＨ，ＣＰＬは、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。
接合材ＢＤＣ，ＢＤＨ，ＢＤＬとして、絶縁性の接合材を用いることもできる。但し、接合材ＢＤＣ，ＢＤＨ，ＢＤＬとして導電性の接合材を用いた場合は、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬで生じた熱を接合材ＢＤＣ，ＢＤＨ，ＢＤＬを介してダイパッドＤＰＨ，ＤＰＬに伝導させやすくなるという利点を得られる。
半導体チップＣＰＨの表面には、複数のパッドＰＨ１，ＰＨ２，ＰＨ３，ＰＨ４が形成されている。半導体チップＣＰＬの表面には、複数のパッドＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４が形成されている。半導体チップＣＰＣの表面には、複数のパッドＰＣ１，ＰＣ２，ＰＣ３，ＰＣ４，ＰＣ５，ＰＣ６が形成されている。なお、「ボンディングパッド」、「ボンディングパッド電極」、「パッド電極」あるいは「電極」を、単に「パッド」と称することとする。
半導体チップＣＰＬの各パッドＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４は、半導体チップＣＰＬの内部配線を通じて、半導体チップＣＰＬ内に形成された回路（上記送信回路ＴＸ１、受信回路ＲＸ２、受信回路ＲＸ３など）に電気的に接続されている。
ここで、半導体チップＣＰＬのパッドＰＬ１は、ワイヤＢＷを介して半導体チップＣＰＣのパッドＰＣ１と電気的に接続されるパッドである。半導体チップＣＰＬのパッドＰＬ１は、半導体チップＣＰＬの内部配線を通じて半導体チップＣＰＬ内の送信回路ＴＸ１に電気的に接続されている。また、半導体チップＣＰＬのパッドＰＬ２は、ワイヤＢＷを介して半導体チップＣＰＣのパッドＰＣ２と電気的に接続されるパッドである。半導体チップＣＰＬのパッドＰＬ２は、半導体チップＣＰＬの内部配線を通じて半導体チップＣＰＬ内の受信回路ＲＸ２に電気的に接続されている。また、半導体チップＣＰＬのパッドＰＬ３は、ワイヤＢＷを介して半導体チップＣＰＣのパッドＰＣ３と電気的に接続されるパッドである。半導体チップＣＰＬのパッドＰＬ３は、半導体チップＣＰＬの内部配線を通じて半導体チップＣＰＬ内の受信回路ＲＸ３に電気的に接続されている。また、半導体チップＣＰＬのパッドＰＬ４は、ワイヤＢＷを介してリードＬＤ２と電気的に接続されるパッドである。
半導体チップＣＰＨの各パッドＰＨ１，ＰＨ２，ＰＨ３，ＰＨ４は、半導体チップＣＰＨの内部配線を通じて、半導体チップＣＰＨ内に形成された回路（上記受信回路ＲＸ１、送信回路ＴＸ２、送信回路ＴＸ３、駆動回路ＤＲなど）に電気的に接続されている。
ここで、半導体チップＣＰＨのパッドＰＨ１は、ワイヤＢＷを介して半導体チップＣＰＣのパッドＰＣ４と電気的に接続されるパッドである。半導体チップＣＰＨのパッドＰＨ１は、半導体チップＣＰＨの内部配線を通じて半導体チップＣＰＨ内の受信回路ＲＸ１に電気的に接続されている。また、半導体チップＣＰＨのパッドＰＨ２は、ワイヤＢＷを介して半導体チップＣＰＣのパッドＰＣ５と電気的に接続されるパッドである。半導体チップＣＰＨのパッドＰＨ２は、半導体チップＣＰＨの内部配線を通じて半導体チップＣＰＨ内の送信回路ＴＸ２に電気的に接続されている。また、半導体チップＣＰＨのパッドＰＨ３は、ワイヤＢＷを介して半導体チップＣＰＣのパッドＰＣ６と電気的に接続されるパッドである。半導体チップＣＰＨのパッドＰＨ３は、半導体チップＣＰＨの内部配線を通じて半導体チップＣＰＨ内の送信回路ＴＸ３に電気的に接続されている。また、半導体チップＣＰＨのパッドＰＨ４は、ワイヤＢＷを介してリードＬＤ１と電気的に接続されるパッドである。
半導体チップＣＰＣのパッドＰＣ１は、半導体チップＣＰＣ内に形成された上記コイルＬ１ａに電気的に接続されたパッドである。また、半導体チップＣＰＣのパッドＰＣ２は、半導体チップＣＰＣ内に形成された上記コイルＬ２ａに電気的に接続されたパッドである。また、半導体チップＣＰＣのパッドＰＣ３は、半導体チップＣＰＣ内に形成された上記コイルＬ３ａに電気的に接続されたパッドである。また、半導体チップＣＰＣのパッドＰＣ４は、半導体チップＣＰＣ内に形成された上記コイルＬ１ｂに電気的に接続されたパッドである。また、半導体チップＣＰＣのパッドＰＣ５は、半導体チップＣＰＣ内に形成された上記コイルＬ２ｂに電気的に接続されたパッドである。また、半導体チップＣＰＣのパッドＰＣ６は、半導体チップＣＰＣ内に形成された上記コイルＬ３ｂに電気的に接続されたパッドである。
半導体チップＣＰＬの複数（ここでは２つ）のパッドＰＬ１と半導体チップＣＰＣの複数（ここでは２つ）のパッドＰＣ１とが、それぞれ、ワイヤＢＷを介して電気的に接続されている。すなわち、半導体チップＣＰＬのパッドＰＬ１のそれぞれにワイヤＢＷの一端が接続され、そのワイヤＢＷの他端は、半導体チップＣＰＣのパッドＰＣ１に接続されている。また、半導体チップＣＰＬの複数（ここでは２つ）のパッドＰＬ２と半導体チップＣＰＣの複数（ここでは２つ）のパッドＰＣ２とが、それぞれ、ワイヤＢＷを介して電気的に接続されている。すなわち、半導体チップＣＰＬのパッドＰＬ２のそれぞれにワイヤＢＷの一端が接続され、そのワイヤＢＷの他端は、半導体チップＣＰＣのパッドＰＣ２に接続されている。また、半導体チップＣＰＬの複数（ここでは２つ）のパッドＰＬ３と半導体チップＣＰＣの複数（ここでは２つ）のパッドＰＣ３とが、それぞれ、ワイヤＢＷを介して電気的に接続されている。すなわち、半導体チップＣＰＬのパッドＰＬ３のそれぞれにワイヤＢＷの一端が接続され、そのワイヤＢＷの他端は、半導体チップＣＰＣのパッドＰＣ３に接続されている。
半導体チップＣＰＨの複数（ここでは２つ）のパッドＰＨ１と半導体チップＣＰＣの複数（ここでは２つ）のパッドＰＣ４とが、それぞれ、ワイヤＢＷを介して電気的に接続されている。すなわち、半導体チップＣＰＨのパッドＰＨ１のそれぞれにワイヤＢＷの一端が接続され、そのワイヤＢＷの他端は、半導体チップＣＰＣのパッドＰＣ４に接続されている。また、半導体チップＣＰＨの複数（ここでは２つ）のパッドＰＨ２と半導体チップＣＰＣの複数（ここでは２つ）のパッドＰＣ５とが、それぞれ、ワイヤＢＷを介して電気的に接続されている。すなわち、半導体チップＣＰＨのパッドＰＨ２のそれぞれにワイヤＢＷの一端が接続され、そのワイヤＢＷの他端は、半導体チップＣＰＣのパッドＰＣ５に接続されている。また、半導体チップＣＰＨの複数（ここでは２つ）のパッドＰＨ３と半導体チップＣＰＣの複数（ここでは２つ）のパッドＰＣ６とが、それぞれ、ワイヤＢＷを介して電気的に接続されている。すなわち、半導体チップＣＰＨのパッドＰＨ３のそれぞれにワイヤＢＷの一端が接続され、そのワイヤＢＷの他端は、半導体チップＣＰＣのパッドＰＣ６に接続されている。
また、半導体チップＣＰＬの複数のパッドＰＬ４と複数のリードＬＤ２とが、それぞれ、ワイヤＢＷを介して電気的に接続されている。すなわち、半導体チップＣＰＬのパッドＰＬ４のそれぞれにワイヤＢＷの一端が接続され、そのワイヤＢＷの他端は、リードＬＤ２のインナリード部に接続されている。
また、半導体チップＣＰＨの複数のパッドＰＨ４と複数のリードＬＤ１とが、それぞれ、ワイヤＢＷを介して電気的に接続されている。すなわち、半導体チップＣＰＨのパッドＰＨ４のそれぞれにワイヤＢＷの一端が接続され、そのワイヤＢＷの他端は、リードＬＤ１のインナリード部に接続されている。
ワイヤ（ボンディングワイヤ）ＢＷは、導電性のワイヤである。ワイヤＢＷは、具体的には金属からなるが、金（Ａｕ）ワイヤ、銅（Ｃｕ）ワイヤ、あるいはアルミニウム（Ａｌ）ワイヤなどを好適に用いることができる。ワイヤＢＷは、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。各リードＬＤにおいて、ワイヤＢＷの接続箇所は、封止部ＭＲ内に位置するインナリード部である。
半導体装置ＰＫＧの使用時には、半導体装置ＰＫＧ内の半導体チップＣＰＬは、ワイヤＢＷ（具体的にはパッドＰＬ４とリードＬＤ２とを電気的に接続するワイヤＢＷ）およびリードＬＤ２などを介して、半導体装置ＰＫＧの外部の回路（具体的には上記制御回路ＣＣ）と電気的に接続される。また、半導体装置ＰＫＧの使用時には、半導体装置ＰＫＧ内の半導体チップＣＰＨは、ワイヤＢＷ（具体的にはパッドＰＨ４とリードＬＤ１とを電気的に接続するワイヤＢＷ）およびリードＬＤ１などを介して、半導体装置ＰＫＧの外部の回路（具体的にはパワートランジスタＴＳ１，ＴＳ２で構成されるインバータ回路）と電気的に接続される。半導体チップＣＰＨ内に形成された上記駆動回路ＤＲは、半導体チップＣＰＨの内部配線などを介して、半導体チップＣＰＨ内に形成された上記受信回路ＲＸ１、送信回路ＴＸ２および送信回路ＴＸ３と電気的に接続されている。また、半導体装置ＰＫＧの使用時には、半導体チップＣＰＨ内に形成された上記駆動回路ＤＲは、ワイヤＢＷ（具体的にはパッドＰＨ４とリードＬＤ１とを電気的に接続するワイヤＢＷ）およびリードＬＤ１などを介して、半導体装置ＰＫＧの外部の回路（具体的にはパワートランジスタＴＳ１，ＴＳ２で構成されるインバータ回路）と電気的に接続される。パワートランジスタＴＳ１，ＴＳ２で構成されるインバータ回路に供給される電源電位Ｖ１は、制御回路ＣＣに供給される電源電位Ｖ２よりも高い。
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置ＰＫＧの製造工程（組立工程）について図１０～図１５を参照して説明する。図１０～図１５は、本実施の形態の半導体装置ＰＫＧの製造工程中の平面図または断面図である。このうち、図１０～図１３は平面図であり、図１４は上記図７に対応する断面図であり、図１５は上記図８に対応する断面図である。
半導体装置ＰＫＧを製造するには、まず、リードフレームＬＦを準備（用意）し、また、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬを準備（用意）する。リードフレームＬＦと半導体チップＣＰＣ，ＣＰＨ，ＣＰＬとは、どちらを先に準備してもよく、また、同時に準備してもよい。
図１０に示されるように、リードフレームＬＦは、フレーム枠ＬＦ１と、ダイパッドＤＰＨ，ＤＰＬと、複数のリードＬＤと、を一体的に有している。リードフレームＬＦは、例えば、銅（Ｃｕ）を主成分とする金属材料からなり、具体的には、銅（Ｃｕ）または銅（Ｃｕ）合金からなる。図１０には、リードフレームＬＦのうち、そこから１つの半導体装置ＰＫＧが製造される領域が示されている。各リードＬＤの一方の端部は、フレーム枠ＬＦ１と一体的に連結されている。ダイパッドＤＰＨは、リードＬＤ１ａ，ＬＤ１ｂを介してフレーム枠ＬＦ１に連結され、ダイパッドＤＰＬは、リードＬＤ２ａ，ＬＤ２ｂを介してフレーム枠ＬＦ１に連結されている。
次に、図１１に示されるように、リードフレームＬＦのダイパッドＤＰＨの上面ＤＰＨａ上に接合材ＢＤＨ（図１４および図１５参照）を介して半導体チップＣＰＨを搭載し、ダイパッドＤＰＬの上面ＤＰＬａ上に接合材ＢＤＣ（図１５参照）を介して半導体チップＣＰＣを搭載し、ダイパッドＤＰＬの上面ＤＰＬａ上に接合材ＢＤＬ（図１４参照）を介して半導体チップＣＰＬを搭載する。この際、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬのそれぞれは、裏面がダイパッドに対向する向きで、搭載される。その後、熱処理などにより、接合材ＢＤＣ，ＢＤＨ，ＢＤＬを硬化させる。
次に、図１２に示されるように、ワイヤボンディング工程を行う。ワイヤボンディング工程では、半導体チップＣＰＬのパッドＰＬ１と半導体チップＣＰＣのパッドＰＣ１との間、半導体チップＣＰＬのパッドＰＬ２と半導体チップＣＰＣのパッドＰＣ２との間、および、半導体チップＣＰＬのパッドＰＬ３と半導体チップＣＰＣのパッドＰＣ３との間を、それぞれワイヤＢＷを介して電気的に接続する。また、半導体チップＣＰＨのパッドＰＨ１と半導体チップＣＰＣのパッドＰＣ４との間、半導体チップＣＰＨのパッドＰＨ２と半導体チップＣＰＣのパッドＰＣ５との間、および、半導体チップＣＰＨのパッドＰＨ３と半導体チップＣＰＣのパッドＰＣ６との間を、それぞれワイヤＢＷを介して電気的に接続する。また、半導体チップＣＰＨのパッドＰＨ４とリードＬＤ１との間、および、半導体チップＣＰＬのパッドＰＬ４とリードＬＤ２との間を、それぞれワイヤＢＷを介して電気的に接続する。
次に、モールド工程（樹脂成形工程）による樹脂封止を行って、図１３～図１５に示されるように、ダイパッドＤＰＨ，ＤＰＬと半導体チップＣＰＣ，ＣＰＨ，ＣＰＬと複数のワイヤＢＷと複数のリードＬＤのインナリード部とを封止する封止部ＭＲを形成する。
次に、封止部ＭＲから露出しているリードＬＤのアウタリード部に必要に応じてめっき層（図示せず）を形成する。その後、封止部ＭＲの外部において、リードＬＤを所定の位置で切断して、リードフレームＬＦのフレーム枠ＬＦ１から分離する。
次に、封止部ＭＲから突出するリードＬＤのアウタリード部を折り曲げ加工（リード加工、リード成形）する。
このようにして、上記図２～図９に示される半導体装置ＰＫＧが製造される。
＜半導体チップについて＞
図１６および図１７は、図３に示す半導体装置ＰＫＧの一部を拡大した平面透視図である。図１６には、封止部ＭＲを透視したときの半導体装置ＰＫＧ内の半導体チップＣＰＣと、半導体チップＣＰＨの一部と、半導体チップＣＰＬの一部が示されている。また、図１７は、図１６において更にワイヤＢＷを透視（省略）したときの半導体装置ＰＫＧ内の半導体チップＣＰＣと、半導体チップＣＰＨの一部と、半導体チップＣＰＬの一部が示されている。
図１８～図２０は、半導体装置ＰＫＧ内の半導体チップＣＰＣ，ＣＰＨ，ＣＰＬを模式的に示す断面図である。図１８は、図１６におけるパッドＰＬ１、パッドＰＣ１、パッドＰＣ４およびパッドＰＨ１を通過する断面図に対応し、図１９は、図１７におけるパッドＰＬ２、パッドＰＣ２、パッドＰＣ５およびパッドＰＨ２を通過する断面図に対応し、図２０は、図１６におけるパッドＰＬ３、パッドＰＣ３、パッドＰＣ６およびパッドＰＨ３を通過する断面図に対応している。図１８～図２０においては、各ダイパッドＤＰＨ，ＤＰＬと各半導体チップＣＰＣ，ＣＰＨ，ＣＰＬと各ワイヤＢＷとが示されているが、封止部ＭＲについては、図示を省略している。
図１８～図２０に示されるように、半導体チップＣＰＣは、半導体基板ＳＢ１と、その上に形成された多層配線構造ＭＷ１と、その上に形成された保護膜ＰＡ１とを有している。多層配線構造ＭＷ１は、複数の層間絶縁膜と複数の配線層とを含んでいる。保護膜ＰＡ１は、半導体チップＣＰＣの最上層に位置する保護膜である。
半導体チップＣＰＣは、コイルＬ１ａ，Ｌ１ｂ，Ｌ２ａ，Ｌ２ｂ，Ｌ３ａ，Ｌ３ｂも含んでおり、多層配線構造ＭＷ１を構成する配線層によりコイルＬ１ａ，Ｌ１ｂ，Ｌ２ａ，Ｌ２ｂ，Ｌ３ａ，Ｌ３ｂが形成されている。コイルＬ１ａ，Ｌ１ｂは図１８に示され、コイルＬ２ａ，Ｌ２ｂは図１９に示され、コイルＬ３ａ，Ｌ３ｂは図２０に示されている。なお、図１６および図１７には、半導体チップＣＰＣ内の各トランスＴＲ１，ＴＲ２，ＴＲ３の形成位置（形成領域）を一点鎖線で示してある。図１６および図１７において、トランスＴＲ１として示された位置（領域）には、トランスＴＲ１を構成するコイルＬ１ａ，Ｌ１ｂが形成され、トランスＴＲ２として示された位置（領域）には、トランスＴＲ２を構成するコイルＬ２ａ，Ｌ２ｂが形成され、トランスＴＲ３として示された位置（領域）には、トランスＴＲ３を構成するコイルＬ３ａ，Ｌ３ｂが形成されている。また、図１６および図１７には、半導体チップＣＰＣ内の配線ＷＲ１，ＷＲ２，ＷＥ３を透視して模式的に示してある。
トランスＴＲ１を構成するコイルＬ１ａ，Ｌ１ｂのうち、コイルＬ１ａは、半導体チップＣＰＣのパッドＰＣ１とワイヤＢＷとを介して、半導体チップＣＰＬのパッドＰＬ１に電気的に接続され、コイルＬ１ｂは、半導体チップＣＰＣのパッドＰＣ４とワイヤＢＷとを介して、半導体チップＣＰＨのパッドＰＨ１に電気的に接続される（図１８参照）。また、トランスＴＲ２を構成するコイルＬ２ａ，Ｌ２ｂのうち、コイルＬ２ａは、半導体チップＣＰＣのパッドＰＣ２とワイヤＢＷとを介して、半導体チップＣＰＬのパッドＰＬ２に電気的に接続され、コイルＬ２ｂは、半導体チップＣＰＣのパッドＰＣ５とワイヤＢＷとを介して、半導体チップＣＰＨのパッドＰＨ２に電気的に接続される（図１９参照）。また、トランスＴＲ３を構成するコイルＬ３ａ，Ｌ３ｂのうち、コイルＬ３ａは、半導体チップＣＰＣのパッドＰＣ３とワイヤＢＷとを介して、半導体チップＣＰＬのパッドＰＬ３に電気的に接続され、コイルＬ３ｂは、半導体チップＣＰＣのパッドＰＣ６とワイヤＢＷとを介して、半導体チップＣＰＨのパッドＰＨ３に電気的に接続される（図２０参照）。
半導体チップＣＰＣにおいて、コイルＬ１ａとコイルＬ１ｂとは平面視で重なる位置に形成されており、コイルＬ１ａはコイルＬ１ｂの下方に形成されている。また、半導体チップＣＰＣにおいて、コイルＬ２ａとコイルＬ２ｂとは平面視で重なる位置に形成されており、コイルＬ２ａはコイルＬ２ｂの下方に形成されている。また、半導体チップＣＰＣにおいて、コイルＬ３ａとコイルＬ３ｂとは平面視で重なる位置に形成されており、コイルＬ３ａはコイルＬ３ｂの下方に形成されている。また、半導体チップＣＰＣ内において、コイルＬ１ａとコイルＬ２ａとコイルＬ３ａとは、同層に形成されていることが好ましく、また、コイルＬ１ｂとコイルＬ２ｂとコイルＬ３ｂとは、同層に形成されていることが好ましい。コイルＬ１ａ，Ｌ１ｂ，Ｌ２ａ，Ｌ２ｂ，Ｌ３ａ，Ｌ３ｂのそれぞれは、渦巻き状の導体パターン（配線パターン）により形成されている。
コイルＬ１ｂ，Ｌ２ｂ，Ｌ３ｂは、多層配線構造ＭＷ１を構成する複数の配線層のうち、最上層の配線層に形成されていることが好ましい。この場合、多層配線構造ＭＷ１を構成する複数の層間絶縁膜のうちの最上層の層間絶縁膜上にコイルＬ１ｂ，Ｌ２ｂ，Ｌ３ｂが形成されることになる。コイルＬ１ｂ，Ｌ２ｂ，Ｌ３ｂは保護膜ＰＡ１で覆われるが、コイルＬ１ｂの両端部にはそれぞれパッドＰＣ１が接続され、また、コイルＬ２ｂの両端部にはそれぞれパッドＰＣ２が接続され、また、コイルＬ３ｂの両端部にはそれぞれパッドＰＣ３が接続されている。
コイルＬ１ａ，Ｌ２ａ，Ｌ３ａは、多層配線構造ＭＷ１を構成する複数の配線層のうち、コイルＬ１ｂ，Ｌ２ｂ，Ｌ３ｂが形成された配線層よりも下層の配線層に形成されている。コイルＬ１ａの両端部は、それぞれ、多層配線構造ＭＷ１が有する配線（例えば図１６、図１７および図１８の配線ＷＲ１）を通じてパッドＰＣ１に接続されている。また、コイルＬ２ａの両端部は、それぞれ、多層配線構造ＭＷ１が有する配線（例えば図１６、図１７および図１９の配線ＷＲ２）を通じてパッドＰＣ２に接続されている。また、コイルＬ３ａの両端部は、それぞれ、多層配線構造ＭＷ１が有する配線（例えば図１６、図１７および図２０の配線ＷＲ３）を通じてパッドＰＣ３に接続されている。
半導体チップＣＰＣのパッドＰＣ１，ＰＣ２，ＰＣ３，ＰＣ４，ＰＣ５，ＰＣ６は、多層配線構造ＭＷ１を構成する複数の配線層のうち、最上層の配線層に形成されており、それぞれ保護膜ＰＡ１の開口部から露出されている。保護膜ＰＡ１の開口部から露出するパッドＰＣ１，ＰＣ２，ＰＣ３，ＰＣ４，ＰＣ５，ＰＣ６に、それぞれワイヤＢＷが接続される。
半導体チップＣＰＣ内に半導体素子（すなわち、前述したＭＯＳＦＥＴのようなトランジスタ）は形成されていない。つまり、半導体チップＣＰＣを構成する半導体基板ＳＢ１には、半導体素子（すなわち、前述したＭＯＳＦＥＴのようなトランジスタ）は形成されていない。
半導体チップＣＰＨは、半導体基板ＳＢ２と、その上に形成された多層配線構造ＭＷ２と、その上に形成された保護膜ＰＡ２とを有している。多層配線構造ＭＷ２は、複数の層間絶縁膜と複数の配線層とを含んでいる。保護膜ＰＡ２は、半導体チップＣＰＨの最上層に位置する保護膜である。
半導体チップＣＰＨを構成する半導体基板ＳＢ２には、トランジスタなどの半導体素子（図示せず）が複数形成されている。半導体チップＣＰＨのパッドＰＨ１，ＰＨ２，ＰＨ３，ＰＨ４は、多層配線構造ＭＷ２を構成する複数の配線層のうち、最上層の配線層に形成されており、それぞれ保護膜ＰＡ２の開口部から露出されている。保護膜ＰＡ２の開口部から露出するパッドＰＨ１，ＰＨ２，ＰＨ３，ＰＨ４に、それぞれワイヤＢＷが接続される。
半導体チップＣＰＬは、半導体基板ＳＢ３と、その上に形成された多層配線構造ＭＷ３と、その上に形成された保護膜ＰＡ３とを有している。多層配線構造ＭＷ３は、複数の層間絶縁膜と複数の配線層とを含んでいる。保護膜ＰＡ３は、半導体チップＣＰＬの最上層に位置する保護膜である。
半導体チップＣＰＬを構成する半導体基板ＳＢ３には、トランジスタなどの半導体素子（図示せず）が複数形成されている。半導体チップＣＰＬのパッドＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４は、多層配線構造ＭＷ３を構成する複数の配線層のうち、最上層の配線層に形成されており、それぞれ保護膜ＰＡ３の開口部から露出されている。保護膜ＰＡ３の開口部から露出するパッドＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４に、それぞれワイヤＢＷが接続される。
次に、半導体装置ＰＫＧ内におけるダイパッドＤＰＨ，ＤＰＬと半導体チップＣＰＣ，ＣＰＬ，ＣＰＨの平面視における位置関係について説明する。
上記図３～図５からも分かるように、ダイパッドＤＰＨとダイパッドＤＰＬとは、Ｙ方向において互いに隣り合っている。すなわち、ダイパッドＤＰＬは、Ｙ方向においてダイパッドＤＰＨの隣に位置している。そして、ダイパッドＤＰＨ上に半導体チップＣＰＨが配置され、ダイパッドＤＰＬ上に半導体チップＣＰＣ，ＣＰＬが配置されている。上記図３、図５、図１６および図１７からも分かるように、半導体チップＣＰＣと半導体チップＣＰＬとは、Ｘ方向において互いに隣り合っている。すなわち、半導体チップＣＰＣは、Ｘ方向において半導体チップＣＰＬの隣に位置している。ダイパッドＤＰＨとダイパッドＤＰＬとがＹ方向において互いに隣り合っていることを反映して、半導体チップＣＰＬと半導体チップＣＰＨとは、Ｘ方向において互いに隣り合っており、また、半導体チップＣＰＣと半導体チップＣＰＨとは、Ｘ方向において互いに隣り合っている。
平面視において、半導体チップＣＰＣは、半導体チップＣＰＬの辺ＣＰＬａと対向する辺ＣＰＣａと、半導体チップＣＰＨの辺ＣＰＨａと対向する辺ＣＰＣｂとを有している。すなわち、半導体チップＣＰＬの辺ＣＰＬａと半導体チップＣＰＣの辺ＣＰＣａとは、Ｘ方向において互いに対向しており、また、半導体チップＣＰＣの辺ＣＰＣｂと半導体チップＣＰＨの辺ＣＰＨａとは、Ｙ方向において互いに対向している。また、半導体チップＣＰＬの辺ＣＰＬｂと半導体チップＣＰＨの辺ＣＰＨａとは、Ｙ方向において互いに対向している。半導体チップＣＰＬの辺ＣＰＬａと半導体チップＣＰＣの辺ＣＰＣａは、Ｙ方向に略平行であり、半導体チップＣＰＨの辺ＣＰＨａと半導体チップＣＰＣの辺ＣＰＣｂと半導体チップＣＰＬの辺ＣＰＬｂは、Ｘ方向に略平行である。
ここで、半導体チップＣＰＬ，ＣＰＨのそれぞれにおいて、その半導体チップ内の送信回路に電気的に接続されたパッドを送信用パッドと称し、また、その半導体チップ内の受信回路に電気的に接続されたパッドを受信用パッドと称することとする。半導体チップＣＰＬのパッドＰＬ１は送信用パッドであり、半導体チップＣＰＬのパッドＰＬ２は受信用パッドであり、半導体チップＣＰＬのパッドＰＬ３は受信用パッドである。また、半導体チップＣＰＨのパッドＰＨ１は受信用パッドであり、半導体チップＣＰＨのパッドＰＨ２は送信用パッドであり、半導体チップＣＰＨのパッドＰＨ３は送信用パッドである。このため、以下では、パッドＰＬ１を送信用パッドＰＬ１と称し、パッドＰＬ２を受信用パッドＰＬ２と称し、パッドＰＬ３を受信用パッドＰＬ３と称し、パッドＰＨ１を受信用パッドＰＨ１と称し、パッドＰＨ２を送信用パッドＰＨ２と称し、パッドＰＨ３を送信用パッドＰＨ３と称する場合がある。
また、半導体チップＣＰＬが送信した信号を半導体チップＣＰＨへ伝達するために用いられるトランスを、送信用トランスと称し、また、半導体チップＣＰＨが送信した信号を半導体チップＣＰＬへ伝達するために用いられるトランスを、受信用トランスと称することとする。本実施の形態では、半導体チップＣＰＣ内のトランスＴＲ１は、半導体チップＣＰＬが送信した信号を半導体チップＣＰＨへ伝達するために用いられるため、以下では、送信用トランスＴＲ１と称する場合がある。また、本実施の形態では、半導体チップＣＰＣ内のトランスＴＲ２およびトランスＴＲ３は、半導体チップＣＰＨが送信した信号を半導体チップＣＰＬへ伝達して半導体チップＣＰＬで受信するために用いられるため、以下では、受信用トランスＴＲ２および受信用トランスＴＲ３とそれぞれ称する場合がある。
送信用トランスの一次コイルは、半導体チップＣＰＬの複数の送信用パッドと電気的に接続され、かつ、送信用トランスの二次コイルは、半導体チップＣＰＨの複数の受信用パッドと電気的に接続される。また、受信用トランスの一次コイルは、半導体チップＣＰＨの複数の送信用パッドと電気的に接続され、かつ、受信用トランスの二次コイルは、半導体チップＣＰＬの複数の受信用パッドと電気的に接続される。
また、半導体チップＣＰＣのパッドＰＣ１と半導体チップＣＰＬのパッドＰＬ１とを電気的に接続するワイヤＢＷをワイヤＢＷ１と称する。また、半導体チップＣＰＣのパッドＰＣ２と半導体チップＣＰＬのパッドＰＬ２とを電気的に接続するワイヤＢＷをワイヤＢＷ２と称する。また、半導体チップＣＰＣのパッドＰＣ３と半導体チップＣＰＬのパッドＰＬ３とを電気的に接続するワイヤＢＷをワイヤＢＷ３と称する。また、半導体チップＣＰＣのパッドＰＣ４と半導体チップＣＰＨのパッドＰＨ１とを電気的に接続するワイヤＢＷをワイヤＢＷ４と称する。また、半導体チップＣＰＣのパッドＰＣ５と半導体チップＣＰＨのパッドＰＨ２とを電気的に接続するワイヤＢＷをワイヤＢＷ５と称する。また、半導体チップＣＰＣのパッドＰＣ６と半導体チップＣＰＨのパッドＰＨ３とを電気的に接続するワイヤＢＷをワイヤＢＷ６と称する。
図１６および図１７からも分かるように、半導体チップＣＰＣにおいて、トランスＴＲ１，ＴＲ２，ＴＲ３は、平面視において半導体チップＣＰＣの辺ＣＰＣｂに沿って配置（配列）されている。トランスＴＲ１，ＴＲ２，ＴＲ３同士は、平面視において重なっておらず、平面視において互いに離間している。
図１６および図１７からも分かるように、半導体チップＣＰＣにおいて、送信用トランスＴＲ１は、平面視において受信用トランスＴＲ２，ＴＲ３よりも半導体チップＣＰＬの近くに配置されている。すなわち、Ｘ方向における送信用トランスＴＲ１と半導体チップＣＰＬとの間の距離（間隔）は、Ｘ方向における受信用トランスＴＲ２と半導体チップＣＰＬとの間の距離（間隔）よりも小さく、かつ、Ｘ方向における受信用トランスＴＲ３と半導体チップＣＰＬとの間の距離（間隔）よりも小さい。図１６および図１７の場合は、トランスＴＲ１，ＴＲ２，ＴＲ３のうち、送信用トランスＴＲ１が半導体チップＣＰＬの最も近くに位置し、受信用トランスＴＲ３が半導体チップＣＰＬから最も遠くに位置し、送信用トランスＴＲ１と受信用トランスＴＲ３との間に受信用トランスＴＲ２が位置している。他の形態として、半導体チップＣＰＣにおいて、受信用トランスＴＲ２の位置と受信用トランスＴＲ３の位置とを入れ替えることもできることもできるが、その場合でも、トランスＴＲ１，ＴＲ２，ＴＲ３のうち、送信用トランスＴＲ１が半導体チップＣＰＬの最も近くに位置する。
図１６および図１７からも分かるように、半導体チップＣＰＣにおいて、パッドＰＣ４，ＰＣ５，ＰＣ６は、平面視において半導体チップＣＰＣの辺ＣＰＣｂに沿って配置（配列）されている。半導体チップＣＰＣにおいて、パッドＰＣ４は、平面視においてパッドＰＣ５，ＰＣ６よりも半導体チップＣＰＬの近くに配置されている。すなわち、Ｘ方向におけるパッドＰＣ４と半導体チップＣＰＬとの間の距離（間隔）は、Ｘ方向におけるパッドＰＣ５と半導体チップＣＰＬとの間の距離（間隔）よりも小さく、かつ、Ｘ方向におけるパッドＰＣ６と半導体チップＣＰＬとの間の距離（間隔）よりも小さい。図１６および図１７の場合は、パッドＰＣ４，ＰＣ５，ＰＣ６のうち、パッドＰＣ４が半導体チップＣＰＬの最も近くに位置し、パッドＰＣ６が半導体チップＣＰＬから最も遠くに位置し、パッドＰＣ４とパッドＰＣ６との間にパッドＰＣ５が位置している。他の形態として、半導体チップＣＰＣにおいて、受信用トランスＴＲ２の位置と受信用トランスＴＲ３の位置とを入れ替えた場合には、半導体チップＣＰＣにおいて、パッドＰＣ５の位置とパッドＰＣ６の位置とを入れ替えることが好ましい。
図１６および図１７からも分かるように、半導体チップＣＰＬにおいて、パッドＰＬ１，ＰＬ２，ＰＬ３は、平面視において半導体チップＣＰＬの辺ＣＰＬａに沿って配置（配列）されている。半導体チップＣＰＬにおいて、送信用パッドＰＬ１は、平面視において受信用パッドＰＬ２，ＰＬ３よりも半導体チップＣＰＨの近くに配置されている。すなわち、Ｙ方向における送信用パッドＰＬ１と半導体チップＣＰＨとの間の距離（間隔）は、Ｙ方向における受信用パッドＰＬ２と半導体チップＣＰＨとの間の距離（間隔）よりも小さく、かつ、Ｙ方向における受信用パッドＰＬ３と半導体チップＣＰＨとの間の距離（間隔）よりも小さい。図１６および図１７の場合は、パッドＰＬ１，ＰＬ２，ＰＬ３のうち、送信用パッドＰＬ１が半導体チップＣＰＨの最も近くに位置し、受信用パッドＰＬ３が半導体チップＣＰＨから最も遠くに位置し、送信用パッドＰＬ１と受信用パッドＰＬ３との間に受信用パッドＰＬ２が位置している。他の形態として、半導体チップＣＰＣにおいて、受信用トランスＴＲ２の位置と受信用トランスＴＲ３の位置とを入れ替えた場合には、半導体チップＣＰＬにおいて、受信用パッドＰＬ２の位置と受信用パッドＰＬ３の位置とを入れ替えることが好ましい。
図１６および図１７からも分かるように、半導体チップＣＰＨにおいて、パッドＰＨ１，ＰＨ２，ＰＨ３は、平面視において半導体チップＣＰＨの辺ＣＰＨａに沿って配置（配列）されている。半導体チップＣＰＨにおいて、受信用パッドＰＨ１は、平面視において送信用パッドＰＨ２，ＰＨ３よりも半導体チップＣＰＬの近くに配置されている。すなわち、平面視において、Ｘ方向における受信用パッドＰＨ１と半導体チップＣＰＬとの間の距離（間隔）は、Ｘ方向における送信用パッドＰＨ２と半導体チップＣＰＬとの間の距離（間隔）よりも小さく、かつ、Ｘ方向における送信用パッドＰＨ３と半導体チップＣＰＬとの間の距離（間隔）よりも小さい。図１６および図１７の場合は、パッドＰＨ１，ＰＨ２，ＰＨ３のうち、受信用パッドＰＨ１が半導体チップＣＰＬの最も近くに位置し、送信用パッドＰＨ３が半導体チップＣＰＬから最も遠くに位置し、受信用パッドＰＨ１と送信用パッドＰＨ３との間に送信用パッドＰＨ２が位置している。他の形態として、半導体チップＣＰＣにおいて、受信用トランスＴＲ２の位置と受信用トランスＴＲ３の位置とを入れ替えた場合には、半導体チップＣＰＨにおいて、送信用パッドＰＨ２の位置と送信用パッドＰＨ３の位置とを入れ替えることが好ましい。
＜検討の経緯について＞
図２１は、本発明者が検討した検討例の半導体装置ＰＫＧ１０１の平面透視図であり、上記図２に相当するものである。
図２１に示される検討例の半導体装置ＰＫＧ１０１は、上記ダイパッドＤＰＨ，ＤＰＬの代わりに、ダイパッドＤＰＨ１０１，ＤＰＬ１０１を有している。そして、ダイパッドＤＰＨ１０１上に上記半導体チップＣＰＨに相当する半導体チップＣＰＨ１０１が搭載され、かつ、ダイパッドＤＰＬ１０１上に上記半導体チップＣＰＬに相当する半導体チップＣＰＬ１０１と上記半導体チップＣＰＣに相当する半導体チップＣＰＣ１０１とが搭載されている。
図２１に示される検討例の半導体装置ＰＫＧ１０１の場合は、３つの半導体チップＣＰＬ１０１，ＣＰＣ１０１，ＣＰＨ１０１がＹ方向に並んでいる。この場合、次のような課題が生じる虞があることが、本発明者の検討により分かった。
近年、半導体装置の高機能化や、使用する回路（インバータ回路など）に流れる電流の増大などに伴い、低電圧用の半導体チップＣＰＬ，ＣＰＬ１０１の平面寸法（平面積）に比べて、高電圧用の半導体チップＣＰＨ，ＣＰＨ１０１の平面寸法（平面積）は増大する傾向にある。
図２１に示される検討例の半導体装置ＰＫＧ１０１のように、３つの半導体チップＣＰＬ１０１，ＣＰＣ１０１，ＣＰＨ１０１がＹ方向に並んでいる場合には、半導体装置ＰＫＧ１０１のＹ方向の寸法が大きくなる。これは、半導体装置ＰＫＧ１０１の大型化を招いてしまう。半導体装置ＰＫＧ１０１のＹ方向の寸法を小さくするには、各半導体チップＣＰＬ１０１，ＣＰＣ１０１，ＣＰＨ１０１のＹ方向の寸法を小さくすることが有効である。しかしながら、各半導体チップＣＰＬ１０１，ＣＰＣ１０１，ＣＰＨ１０１のＹ方向の寸法を小さくすると、それに伴い各半導体チップＣＰＬ１０１，ＣＰＣ１０１，ＣＰＨ１０１のＸ方向の寸法を大きくする必要があるため、各半導体チップＣＰＬ１０１，ＣＰＣ１０１，ＣＰＨ１０１の縦横比（Ｙ方向の寸法に対するＸ方向の寸法の比）が大きくなる。半導体チップの縦横比が大きくなると、例えば半導体ウエハを切断して半導体チップを取得する際や、半導体チップの搬送時などになどに、半導体チップにクラックが発生しやすくなる。これは、半導体チップの製造歩留まりや、半導体チップを内蔵する半導体装置の製造歩留まりを低下させる。
また、半導体チップＣＰＨ１０１の平面寸法に比べて半導体チップＣＰＬ１０１，ＣＰＣ１０１のそれぞれの平面寸法が小さいことから、半導体チップＣＰＬ１０１，ＣＰＣ１０１，ＣＰＨ１０１のそれぞれのＸ方向の寸法を同じにした場合には、半導体チップＣＰＨ１０１の縦横比に比べて、半導体チップＣＰＬ１０１，ＣＰＣ１０１のそれぞれの縦横比はかなり大きくなる。このため、縦横比が大きな半導体チップＣＰＬ１０１，ＣＰＣ１０１について、上記クラックの問題が特に懸念される。かといって、半導体装置ＰＫＧ１０１において、半導体チップＣＰＬ１０１，ＣＰＣ１０１のそれぞれのＸ方向の寸法を半導体チップＣＰＨ１０１のＸ方向の寸法よりも小さくすると、半導体チップＣＰＨ１０１の周囲に位置する封止樹脂の量（体積）と、半導体チップＣＰＬ１０１の周囲に位置する封止樹脂の量（体積）との差が大きくなる。その結果、半導体装置ＰＫＧ１０１の平坦性が低下する（すなわち半導体装置ＰＫＧ１０１が反る）虞がある。
＜主要な特徴と効果について＞
本実施の形態の半導体装置ＰＫＧの主要な特徴のうちの一つは、ダイパッドＤＰＨ上に半導体チップＣＰＨを配置し、Ｙ方向においてダイパッドＤＰＨの隣に位置するダイパッドＤＰＬ上に半導体チップＣＰＣ，ＣＰＬを配置するとともに、半導体チップＣＰＣと半導体チップＣＰＬとがＹ方向と直交するＸ方向において互いに隣り合うようにしたことである。これにより、半導体チップＣＰＣ，ＣＰＬのそれぞれの縦横比（Ｙ方向の寸法に対するＸ方向の寸法の比）を大きくしなくとも、本実施の形態の半導体装置ＰＫＧのＹ方向の寸法を小さくすることができる。このため、半導体装置の小型化を図ることができる。また、半導体チップＣＰＣ，ＣＰＬのそれぞれの縦横比を抑制できるため、例えば半導体ウエハを切断して半導体チップを取得する際や、半導体チップの搬送時などになどに、半導体チップＣＰＬ，ＣＰＣにクラックが発生するリスクを抑制できる。このため、半導体チップＣＰＬ，ＣＰＣの製造歩留まりや、半導体装置ＰＫＧの製造歩留まりを向上させることができる。また、半導体装置ＰＫＧにおいては、封止部ＭＲ内に半導体チップＣＰＨ，ＣＰＬ，ＣＰＣをバランスよく配置することができるため、半導体チップＣＰＨの周囲に位置する封止樹脂の量（体積）と、半導体チップＣＰＬの周囲に位置する封止樹脂の量（体積）と、半導体チップＣＰＣの周囲に位置する封止樹脂の量（体積）との差を小さくすることができる。その結果、半導体装置ＰＫＧの反りを抑制または防止することができ、半導体装置ＰＫＧの平坦性を向上させることができる。
このような半導体チップＣＰＬ，ＣＰＣ，ＣＰＨのレイアウトを採用した場合、半導体チップＣＰＣ内の複数のトランス（ＴＲ１，ＴＲ２，ＴＲ３）を半導体チップＣＰＬから等距離に配置することと、半導体チップＣＰＣ内の複数のトランス（ＴＲ１，ＴＲ２，ＴＲ３）を半導体チップＣＰＨから等距離に配置することとを両立させることはできない。このため、半導体チップＣＰＣ内の複数のトランス（ＴＲ１，ＴＲ２，ＴＲ３）の配置位置と、半導体チップＣＰＬにおけるパッドＰＬ１，ＰＬ２，ＰＬ３の配置位置と、半導体チップＣＰＨにおけるパッドＰＨ１，ＰＨ２，ＰＨ３の配置位置とを工夫することが、半導体装置ＰＫＧの性能を向上させるためには重要であることが、本発明者の検討により分かった。
すなわち、送信回路からトランスの一次コイルに信号を送ってその一次コイルに電流を流し、それに応じてトランスの二次コイルに生じた誘導電流（または誘導起電力）を受信回路で検知（受信）することで、送信回路からトランスを経由して受信回路に信号を伝達することができる。ここで、送信回路からトランスの一次コイルに至る導電経路の電気抵抗と、トランスの二次コイルから受信回路に至る導電経路の電気抵抗のうち、送信回路からトランスを経由して受信回路に信号を伝達する際の信号の品質に影響を与えやすいのは、送信回路からトランスの一次コイルに至る導電経路の電気抵抗である。すなわち、送信回路からトランスの一次コイルに至るまでの抵抗損失が大きいと、トランスの二次コイルに誘導電流が上手く流れなくなり、その結果、送信回路からトランスを経由して受信回路に的確に信号を伝達できなくなる。このため、送信回路からトランスを経由して受信回路に信号を伝達する際に、信号の劣化をできるだけ防ぐためには、送信回路からトランスの一次コイルに至る導電経路の電気抵抗を低くし、送信回路からトランスの一次コイルに至るまでの抵抗損失を抑制することが重要である。送信回路からトランスの一次コイルに至る導電経路の電気抵抗を低くことの重要さに比べれば、トランスの二次コイルから受信回路に至る導電経路の電気抵抗がある程度高くなることは許容できる。
そこで、送信回路からトランスの一次コイルに至る導電経路の電気抵抗を低くするために、以下のように工夫している。
本実施の形態の半導体装置ＰＫＧは、半導体チップＣＰＣ，ＣＰＬ，ＣＰＨを内蔵しており、半導体チップＣＰＣは、１つ以上の送信用トランス（ここではトランスＴＲ１）と、１つ以上の受信用トランス（ここではトランスＴＲ２，ＴＲ３）とを有している。上述のように、送信用トランスは、半導体チップＣＰＬから半導体チップＣＰＨへの信号の伝達に用いられ、また、受信用トランスは、半導体チップＣＰＨから半導体チップＣＰＬへの信号の伝達に用いられる。そして、半導体チップＣＰＬは、複数の送信用パッドＰＬ１と複数の受信用パッドＰＬ２，ＰＬ３とを含み、半導体チップＣＰＨは、複数の送信用パッドＰＨ２，ＰＨ３と複数の受信用パッドＰＨ１とを含んでいる。なお、半導体チップＣＰＬ，ＣＰＨのそれぞれにおいて、送信用パッドは、その半導体チップ内の送信回路に電気的に接続され、また、受信用パッドは、その半導体チップ内の受信回路に電気的に接続されている。
本実施の形態の半導体装置ＰＫＧの主要な特徴のうちの他の一つは、半導体チップＣＰＣにおいて、複数のトランスＴＲ１，ＴＲ２，ＴＲ３は、平面視において半導体チップＣＰＣの辺ＣＰＣｂ（半導体チップＣＰＨの辺ＣＰＨａに対向する辺ＣＰＣｂ）に沿って配置され、かつ、送信用トランスＴＲ１は、平面視において受信用トランスＴＲ２，ＴＲ３よりも半導体チップＣＰＬの近くに配置されていることである。そして、半導体チップＣＰＬにおいて、複数の送信用パッドＰＬ１は、平面視において複数の受信用パッドＰＬ２，ＰＬ３よりも半導体チップＣＰＨの近くに配置されている。
これにより、平面視において、半導体チップＣＰＣの送信用トランスＴＲ１と半導体チップＣＰＬの複数の送信用パッドＰＬ１との間の距離を小さくすることができる。このため、半導体チップＣＰＬの複数の送信用パッドＰＬ１と半導体チップＣＰＣの送信用トランスＴＲ１の一次コイル（Ｌ１ａ）とを接続する導電経路の電気抵抗を小さくすることができる。具体的には、半導体チップＣＰＬの送信用パッドＰＬ１と半導体チップＣＰＣの送信用トランスＴＲ１の一次コイル（Ｌ１ａ）とを接続する導電経路は、ワイヤＢＷ１と配線ＷＲ１とを含むが、半導体チップＣＰＣの送信用トランスＴＲ１と半導体チップＣＰＬの複数の送信用パッドＰＬ１との間の距離を小さくすることにより、ワイヤＢＷ１の長さと配線ＷＲ１の長さを小さくすることができる。これにより、半導体チップＣＰＬの送信回路ＴＸ１から半導体チップＣＰＣのトランスＴＲ１を経由して半導体チップＣＰＨの受信回路ＲＸ１に信号を伝達する場合に、信号の劣化を抑制することができ、信号を的確に伝達することができる。
また、半導体チップＣＰＣの送信用トランスＴＲ１と半導体チップＣＰＬの送信用パッドＰＬ１との間の距離に比べると、半導体チップＣＰＣの受信用トランスＴＲ２と半導体チップＣＰＬの受信用パッドＰＬ２との間の距離や、半導体チップＣＰＣの受信用トランスＴＲ３と半導体チップＣＰＬの受信用パッドＰＬ２との間の距離は大きい。このため、ワイヤＢＷ１および配線ＷＲ１の各長さに比べると、ワイヤＢＷ２および配線ＷＲ２の一方または両方の長さが大きくなり、また、ワイヤＢＷ３および配線ＷＲ３の一方または両方の長さが大きくなる。このため、送信用パッドＰＬ１と送信用トランスＴＲ１の一次コイル（Ｌ１ａ）とを接続する導電経路の電気抵抗に比べると、受信用パッドＰＬ２と受信用トランスＴＲ２の二次コイル（Ｌ２ａ）とを接続する導電経路の電気抵抗や、受信用パッドＰＬ３と受信用トランスＴＲ３の二次コイル（Ｌ３ａ）とを接続する導電経路の電気抵抗は大きくなるが、それが信号伝達の品質に及ぼす影響は少ない。
従って、本実施の形態では、半導体チップＣＰＣの送信用トランスＴＲ１と半導体チップＣＰＬの複数の送信用パッドＰＬ１との間の距離を小さくすることにより、半導体チップＣＰＬと半導体チップＣＰＨとの間で、より的確に信号を伝達することができるため、半導体装置の性能を向上させることができる。
また、半導体チップＣＰＬにおいて、パッドＰＬ１，ＰＬ２，ＰＬ３は、平面視において半導体チップＣＰＬの辺ＣＰＬａ（半導体チップＣＰＣの辺ＣＰＣａに対向する辺ＣＰＬａ）に沿って配置されていることが好ましい。これにより、半導体チップＣＰＬの各パッドＰＬ１，ＰＬ２，ＰＬ３を、半導体チップＣＰＣの各パッドＰＣ１，ＰＣ２，ＰＣ３とワイヤＢＷで接続しやすくなり、また、半導体チップＣＰＬの各パッドＰＬ１，ＰＬ２，ＰＬ３と半導体チップＣＰＣの各パッドＰＣ１，ＰＣ２，ＰＣ３とを接続するワイヤＢＷ（ＢＷ１，ＢＷ２，ＢＷ３）の長さを抑制することができる。このため、半導体装置ＰＫＧの製造工程の管理が容易となる。また、半導体装置の性能を、より向上させることができる。
また、半導体チップＣＰＨにおいて、パッドＰＨ１，ＰＨ２，ＰＨ３は、平面視において半導体チップＣＰＨの辺ＣＰＨａ（半導体チップＣＰＣの辺ＣＰＣｂに対向する辺ＣＰＨａ）に沿って配置されていることが好ましい。これにより、半導体チップＣＰＨの各パッドＰＨ１，ＰＨ２，ＰＨ３を、半導体チップＣＰＣの各パッドＰＣ４，ＰＣ５，ＰＣ６とワイヤＢＷで接続しやすくなり、また、半導体チップＣＰＨの各パッドＰＨ１，ＰＨ２，ＰＨ３と半導体チップＣＰＣの各パッドＰＣ４，ＰＣ５，ＰＣ６とを接続するワイヤＢＷ（ＢＷ４，ＢＷ５，ＢＷ６）の長さを抑制することができる。このため、半導体装置ＰＫＧの製造工程の管理が容易となる。また、半導体装置の性能を、より向上させることができる。
また、半導体チップＣＰＨにおいて、複数の受信用パッドＰＨ１は、平面視において複数の送信用パッドＰＨ２，ＰＨ３よりも半導体チップＣＰＬの近くに配置されていることが好ましい。これにより、半導体チップＣＰＨの受信用パッドＰＨ１と半導体チップＣＰＣのトランスＴＲ１との間の距離と、半導体チップＣＰＨの送信用パッドＰＨ２と半導体チップＣＰＣのトランスＴＲ２との間の距離と、半導体チップＣＰＨの送信用パッドＰＨ３と半導体チップＣＰＣのトランスＴＲ３との間の距離とを、それぞれ小さくすることができる。このため、半導体チップＣＰＨの各パッドＰＨ１，ＰＨ２，ＰＨ３と半導体チップＣＰＣの各パッドＰＣ４，ＰＣ５，ＰＣ６とを接続するワイヤＢＷ（ＢＷ４，ＢＷ５，ＢＷ６）の長さを抑制することができる。これにより、半導体装置の性能を、より向上させることができる。
本実施の形態では、半導体チップＣＰＬの各パッドＰＬ１，ＰＬ２，ＰＬ３と半導体チップＣＰＣの各トランスＴＲ１，ＴＲ２，ＴＲ３との接続経路については、半導体チップＣＰＬのパッドＰＬ１と半導体チップＣＰＣのトランスＴＲ１との距離を優先的に小さくすることにより、半導体チップＣＰＬのパッドＰＬ１と半導体チップＣＰＣのトランスＴＲ１とを接続する導電経路の電気抵抗を優先的に低減している。
一方、半導体チップＣＰＨのパッドＰＨ１と半導体チップＣＰＣのトランスＴＲ１とを接続する導電経路の電気抵抗と、半導体チップＣＰＨのパッドＰＨ２と半導体チップＣＰＣのトランスＴＲ２とを接続する導電経路の電気抵抗と、半導体チップＣＰＨのパッドＰＨ３と半導体チップＣＰＣのトランスＴＲ３とを接続する導電経路の電気抵抗とは、同程度とすることができる。その理由は、以下のようなものである。すなわち、半導体チップＣＰＣにおいて、トランスＴＲ１，ＴＲ２，ＴＲ３は、平面視において半導体チップＣＰＣの辺ＣＰＣｂに沿って配置され、かつ、半導体チップＣＰＨにおいて、パッドＰＨ１，ＰＨ２，ＰＨ３は、平面視において半導体チップＣＰＨの辺ＣＰＨａに沿って配置されている。これにより、パッドＰＨ１とトランスＴＲ１との間の距離と、パッドＰＨ２とトランスＴＲ２との間の距離と、パッドＰＨ３とトランスＴＲ３との間の距離を、同程度することができるからである。
従って、半導体チップＣＰＬの送信用パッドＰＬ１とトランスＴＲ１の一次コイル（Ｌ１ａを接続する導電経路の電気抵抗と、半導体チップＣＰＨの送信用パッドＰＨ２とトランスＴＲ２の一次コイル（Ｌ２ｂ）を接続する導電経路の電気抵抗と、半導体チップＣＰＨの送信用パッドＰＨ３とトランスＴＲ３の一次コイル（Ｌ３ｂ）を接続する導電経路の電気抵抗とを、抑制することができる。その結果、半導体チップＣＰＬの送信回路ＴＸ１とトランスＴＲ１の一次コイル（Ｌ１ａ）とを接続する導電経路の電気抵抗と、半導体チップＣＰＨの送信回路ＴＸ２とトランスＴＲ２の一次コイル（Ｌ２ｂ）とを接続する導電経路の電気抵抗と、半導体チップＣＰＨの送信回路ＴＸ３とトランスＴＲ３の一次コイル（Ｌ３ｂ）とを接続する導電経路の電気抵抗とを、抑制することができる。これにより、半導体チップＣＰＬと半導体チップＣＰＨとの間でトランスＴＲ１，ＴＲ２，ＴＲ３を介して、的確に信号を伝達することができるため、半導体装置の性能を向上させることができる。
＜第１変形例＞
次に、本実施の形態の半導体装置ＰＫＧの第１変形例について説明する。
図２２は、第１変形例の半導体装置ＰＫＧを示す説明図であり、上記図１８に相当する断面図が示されている。以下では、第１変形例の半導体装置ＰＫＧを半導体装置ＰＫＧ１と称する。
図２２に示される第１変形例の半導体装置ＰＫＧ１においては、半導体チップＣＰＣをダイパッドＤＰＬに搭載するための接合材ＢＤＣとして、接着材（接着層）だけでなく基材（テープ層）も有するダイアタッチフィルム（Die Attach Film：ＤＡＦ）ＢＤＣ１のような、絶縁性の接合材を用いている。ダイパッドＤＰＬと半導体チップＣＰＣとの間にダイアタッチフィルムＢＤＣ１のような絶縁性の接合材が介在することにより、基材を有さない銀ペーストなどの導電性接合材と比較して、ダイパッドＤＰＬと半導体チップＣＰＣとの間の耐圧を高めることができる。
＜第２変形例＞
次に、本実施の形態の半導体装置ＰＫＧの第２変形例について説明する。
図２３～図２５は、第２変形例の半導体装置ＰＫＧを示す説明図である。図２３には、上記図１８に相当する断面図が示され、図２４には、上記図１９に相当する断面図が示され、図２５には、上記図２０に相当する断面図が示されている。以下では、第２変形例の半導体装置ＰＫＧを半導体装置ＰＫＧ２と称する。
図２３～図２５に示される第２変形例の半導体装置ＰＫＧ２は、半導体チップＣＰＣ内のトランスＴＲ１，ＴＲ２，ＴＲ３の構成が、上記図１８～図２０に示される半導体装置ＰＫＧと相違している。以下、図２３～図２５に示される第２変形例の半導体装置ＰＫＧ２が上記図１８～図２０の半導体装置ＰＫＧと相違している点について、具体的に説明する。
第２変形例の半導体装置ＰＫＧ２の場合は、半導体チップＣＰＣの多層配線構造ＭＷ１において、トランスＴＲ１を構成するコイルＬ１ａとコイルＬ１ｂとは、平面視において重なっておらず、同じ配線層に形成されている（図２３参照）。そして、半導体チップＣＰＣの多層配線構造ＭＷ１において、コイルＬ１ａの下方にコイルＬ１ｃが設けられ、かつ、コイルＬ１ａの下方にコイルＬ１ｄが設けられている（図２３参照）。コイルＬ１ａとその下のコイルＬ１ｃとは、導体によっては繋がっておらず、互いに磁気的に結合されている。また、コイルＬ１ｂとその下のコイルＬ１ｄとは、導体によっては繋がっておらず、互いに磁気的に結合されている。一方、コイルＬ１ｃとコイルＬ１ｄとは、導体によっては繋がっているため、電気的に接続されている。このため、コイルＬ１ａとコイルＬ１ｄとは互いに磁気的に結合される。
また、半導体チップＣＰＣの多層配線構造ＭＷ１において、トランスＴＲ２を構成するコイルＬ２ａとコイルＬ２ｂとは、平面視において重なっておらず、同じ配線層に形成されている（図２４参照）。そして、半導体チップＣＰＣの多層配線構造ＭＷ１において、コイルＬ２ａの下方にコイルＬ２ｃが設けられ、かつ、コイルＬ２ａの下方にコイルＬ２ｄが設けられている（図２４参照）。コイルＬ２ａとその下のコイルＬ２ｃとは、導体によっては繋がっておらず、互いに磁気的に結合されている。また、コイルＬ２ｂとその下のコイルＬ２ｄとは、導体によっては繋がっておらず、互いに磁気的に結合されている。一方、コイルＬ２ｃとコイルＬ２ｄとは、導体によっては繋がっているため、電気的に接続されている。このため、コイルＬ２ａとコイルＬ２ｄとは互いに磁気的に結合される。
また、半導体チップＣＰＣの多層配線構造ＭＷ１において、トランスＴＲ３を構成するコイルＬ３ａとコイルＬ３ｂとは、平面視において重なっておらず、同じ配線層に形成されている（図２５参照）。そして、半導体チップＣＰＣの多層配線構造ＭＷ１において、コイルＬ３ａの下方にコイルＬ３ｃが設けられ、かつ、コイルＬ３ａの下方にコイルＬ３ｄが設けられている（図２５参照）。コイルＬ３ａとその下のコイルＬ３ｃとは、導体によっては繋がっておらず、互いに磁気的に結合されている。また、コイルＬ３ｂとその下のコイルＬ３ｄとは、導体によっては繋がっておらず、互いに磁気的に結合されている。一方、コイルＬ３ｃとコイルＬ３ｄとは、導体によっては繋がっているため、電気的に接続されている。このため、コイルＬ３ａとコイルＬ３ｄとは互いに磁気的に結合される。
トランスＴＲ１は、半導体チップＣＰＣ内に形成されたコイルＬ１ａ，Ｌ１ｂ，Ｌ１ｃ，Ｌ１ｄにより形成され、トランスＴＲ２は、半導体チップＣＰＣ内に形成されたコイルＬ２ａ，Ｌ２ｂ，Ｌ２ｃ，Ｌ２ｄにより形成され、トランスＴＲ３は、半導体チップＣＰＣ内に形成されたコイルＬ３ａ，Ｌ３ｂ，Ｌ３ｃ，Ｌ３ｄにより形成される。コイルＬ１ａ，Ｌ１ｂ，Ｌ１ｃ，Ｌ１ｄ，Ｌ２ａ，Ｌ２ｂ，Ｌ２ｃ，Ｌ２ｄ，Ｌ３ａ，Ｌ３ｂ，Ｌ３ｃ，Ｌ３ｄのそれぞれは、渦巻き状の導体パターン（配線パターン）により形成されている。
送信回路ＴＸ１からトランスＴＲ１のコイルＬ１ａに信号を送ってコイルＬ１ａに電流が流れると、その電流の変化に応じてコイルＬ１ｃに誘導起電力が発生して誘導電流が流れる。コイルＬ１ｃとコイルＬ１ｄとが電気的に接続されていることから、コイルＬ１ｃに誘導電流が流れると、必然的にコイルＬ１ｄにも電流が流れる。コイルＬ１ｄに電流が流れると、その電流の変化に応じてコイルＬ１ｂに誘導起電力が発生して誘導電流が流れる。つまり、コイルＬ１ａ（一次コイル）に電流が流れると、その電流の変化に応じてコイルＬ１ｂ（二次コイル）に誘導起電力が発生して誘導電流が流れる。このため、第２変形例の半導体装置ＰＫＧ２の場合も、コイルＬ１ａが一次コイルとして機能し、コイルＬ１ｂが二次コイルとして機能する。トランスＴＲ２，ＴＲ３についても同様であるが、トランスＴＲ２の場合は、コイルＬ２ｂが一次コイルとして機能し、コイルＬ２ａが二次コイルとして機能し、また、トランスＴＲ３の場合は、コイルＬ３ｂが一次コイルとして機能し、コイルＬ３ａが二次コイルとして機能する。なお、半導体チップＣＰＣの多層配線構造ＭＷ１において、コイルＬ１ａとコイルＬ１ｂとコイルＬ２ａとコイルＬ２ｂとコイルＬ３ａとコイルＬ３ｂとは、同層に形成されていることが好ましい。また、半導体チップＣＰＣの多層配線構造ＭＷ１において、コイルＬ１ｃとコイルＬ１ｄとコイルＬ２ｃとコイルＬ２ｄとコイルＬ３ｃとコイルＬ３ｄとは、同層に形成されていることが好ましい。
従って、第２変形例の半導体装置ＰＫＧ２の場合も、送信回路ＴＸ１からトランスＴＲ１のコイルＬ１ａ（一次コイル）に信号を送って電流を流し、それに応じてトランスＴＲ１のコイルＬ１ｂ（二次コイル）に生じた誘導電流（または誘導起電力）を受信回路ＲＸ１で検知（受信）することで、送信回路ＴＸ１からトランスＴＲ１を経由して受信回路ＲＸ１に信号を伝達することができる。また、送信回路ＴＸ２からトランスＴＲ２を経由して受信回路ＲＸ２に信号を伝達することができる。また、送信回路ＴＸ３からトランスＴＲ３を経由して受信回路ＲＸ３に信号を伝達することができる。
また、図２３～図２５に示される第２変形例の半導体装置ＰＫＧ２においては、半導体チップＣＰＣをダイパッドＤＰＬに搭載するための接合材ＢＤＣとして、ダイアタッチフィルムＢＤＣ１のような絶縁性の接合材を用いている。これにより、ダイパッドＤＰＬと半導体チップＣＰＣとの間の耐圧を高めることができる。
また、図２３～図２５に示される第２変形例の半導体装置ＰＫＧ２の場合は、図１８～図２０に示される半導体装置ＰＫＧの場合に比べて、半導体チップＣＰＣの多層配線構造ＭＷ１を構成する層間絶縁膜の厚さ（従って多層配線構造ＭＷ１の厚さ）を薄くすることが可能である。その理由は、次のようなものである。すなわち、図１８～図２０に示される半導体装置ＰＫＧの場合は、半導体チップＣＰＣ内の各コイルＬ１ｂ，Ｌ２ｂ，Ｌ３ｂと各コイルＬ１ａ，Ｌ２ａ，Ｌ３ａとの間に介在する層間絶縁膜の厚さを厚くして、半導体チップＣＰＨに接続される各コイルＬ１ｂ，Ｌ２ｂ，Ｌ３ｂと半導体チップＣＰＬに接続される各コイルＬ１ａ，Ｌ２ａ，Ｌ３ａとの間の耐圧を確保する必要がある。それに比べて、図２３～図２５に示される半導体装置ＰＫＧの場合は、半導体チップＣＰＣ内の各コイルＬ１ａ，Ｌ１ｂ，Ｌ２ａ，Ｌ２ｂ，Ｌ３ａ，Ｌ３ｂと各コイルＬ１ｃ，Ｌ１ｄ，Ｌ２ｃ，Ｌ２ｄ，Ｌ３ｃ，Ｌ３ｄとの間に介在する層間絶縁膜の厚さをそれほど厚くしなくとも、半導体チップＣＰＨに接続される各コイルＬ１ｂ，Ｌ２ｂ，Ｌ３ｂと半導体チップＣＰＬに接続される各コイルＬ１ａ，Ｌ２ａ，Ｌ３ａとの間の耐圧を確保することができる。このため、図２３～図２５に示される第２変形例の半導体装置ＰＫＧ２の場合は、半導体チップＣＰＣの多層配線構造ＭＷ１を構成する層間絶縁膜の厚さ（従って多層配線構造ＭＷ１の厚さ）を薄くすることが可能となる。半導体チップＣＰＣとダイパッドＤＰＬとの間の耐圧は、ダイアタッチフィルムＢＤＣ１によって確保することができる。
このため、図１８～図２０に示される半導体装置ＰＫＧの場合に比べて、図２３～図２５に示される第２変形例の半導体装置ＰＫＧ２の場合は、半導体チップＣＰＣの厚さを薄くすることが可能である。また、半導体チップＣＰＣの厚さを薄くしたことに合わせて、半導体チップＣＰＬ，ＣＰＨの各厚さを薄くすることもできる。従って、図２３～図２５に示される第２変形例の半導体装置ＰＫＧ２の場合は、半導体装置ＰＫＧ２の厚さを薄くすることができる。
また、図２３～図２５に示される第２変形例の半導体装置ＰＫＧ２の場合は、半導体チップＣＰＣの多層配線構造ＭＷ１を構成する層間絶縁膜の厚さを薄くすることができるため、半導体チップＣＰＣを製造しやすくなり、また、半導体チップＣＰＣの製造歩留まりを向上させることができる。なぜなら、半導体ウエハ上に形成された層間絶縁膜が厚いと、半導体ウエハが反りやすくなるが、層間絶縁膜を薄くすることができれば、半導体ウエハの反りを抑制できるからである。
（実施の形態２）
図２６は、本実施の形態２の半導体装置ＰＫＧを用いたインバータ回路を示す回路図であり、上記図１に相当するものである。以下では、本実施の形態２の半導体装置ＰＫＧを半導体装置ＰＫＧ３と称する。また、以下では、本実施の形態２の半導体装置ＰＫＧ３が上記実施の形態１の半導体装置ＰＫＧと相違する点を主として説明し、本実施の形態２の半導体装置ＰＫＧ３が上記実施の形態１の半導体装置ＰＫＧと共通する点については、その繰り返しの説明は省略している。
図２６に示される本実施の形態２の半導体装置ＰＫＧ３の回路構成が、上記図１に示される上記実施の形態１の半導体装置ＰＫＧの回路構成と相違しているのは、以下の点である。すなわち、上記実施の形態１の半導体装置ＰＫＧの場合は、図１からも分かるように、受信回路ＲＸ２は半導体チップＣＰＬに形成され、かつ、送信回路ＴＸ２は半導体チップＣＰＨに形成されていた。それに対して、本実施の形態２の半導体装置ＰＫＧ３の場合は、図２６からも分かるように、受信回路ＲＸ２は、半導体チップＣＰＬではなく半導体チップＣＰＨに形成され、かつ、送信回路ＴＸ２は、半導体チップＣＰＨではなく半導体チップＣＰＬに形成されている。このため、本実施の形態２の半導体装置ＰＫＧ３の場合は、半導体チップＣＰＬのパッドＰＬ２は、半導体チップＣＰＬの内部配線を通じて半導体チップＣＰＬ内の送信回路ＴＸ１に電気的に接続され、また、半導体チップＣＰＨのパッドＰＨ２は、半導体チップＣＰＨの内部配線を通じて半導体チップＣＰＨ内の受信回路ＲＸ２に電気的に接続されている。
このため、上記実施の形態１では、トランスＴＲ２は、半導体チップＣＰＨが送信した信号を半導体チップＣＰＬへ伝達して半導体チップＣＰＬで受信するために用いられる受信用トランスであったが、本実施の形態２では、トランスＴＲ２は、半導体チップＣＰＬが送信した信号を半導体チップＣＰＨへ伝達するために用いられる送信用トランスである。また、上記実施の形態１では、トランスＴＲ２のコイルＬ２ｂが一次コイルであり、かつ、トランスＴＲ２のコイルＬ２ａが二次コイルであったが、本実施の形態２では、トランスＴＲ２のコイルＬ２ａが一次コイルであり、かつ、トランスＴＲ２のコイルＬ２ｂが二次コイルである。また、上記実施の形態１では、半導体チップＣＰＬのパッドＰＬ２は受信用パッドであり、かつ、半導体チップＣＰＨのパッドＰＨ２は送信用パッドであったが、本実施の形態２では、半導体チップＣＰＬのパッドＰＬ２は、送信回路ＴＸ２に接続された送信用パッドであり、かつ、半導体チップＣＰＨのパッドＰＨ２は、受信回路ＲＸ２に接続された受信用パッドである。
図２７および図２８は、本実施の形態２の半導体装置ＰＫＧ３の一部を拡大した平面透視図である。図２７は、上記図１６に相当するものであり、封止部ＭＲを透視したときの半導体装置ＰＫＧ３内の半導体チップＣＰＣと、半導体チップＣＰＨの一部と、半導体チップＣＰＬの一部が示されている。また、図２８は、上記図１７に相当するものであり、図２７において更にワイヤＢＷを透視（省略）したときの半導体装置ＰＫＧ３内の半導体チップＣＰＣと、半導体チップＣＰＨの一部と、半導体チップＣＰＬの一部が示されている。
図２７および図２８に示される配線ＷＲ１ａ，ＷＲ２ａ，ＷＲ３ａは、半導体チップＣＰＣの多層配線構造ＭＷ１が有する配線である。トランスＴＲ１を構成するコイルＬ１ｂの両端部は、それぞれ、配線ＷＲ１ａを通じてパッドＰＣ４に接続され、また、トランスＴＲ２を構成するコイルＬ２ｂの両端部は、それぞれ、配線ＷＲ２ａを通じてパッドＰＣ５に接続され、また、トランスＴＲ３を構成するコイルＬ３ｂの両端部は、それぞれ、配線ＷＲ３ａを通じてパッドＰＣ６に接続されている。
本実施の形態２では、図２７および図２８からも分かるように、半導体チップＣＰＣにおいて、トランスＴＲ１，ＴＲ２，ＴＲ３は、平面視において半導体チップＣＰＣの辺ＣＰＣａ（半導体チップＣＰＬの辺ＣＰＬａに対向する辺ＣＰＣａ）に沿って配置（配列）されている。トランスＴＲ１，ＴＲ２，ＴＲ３同士は、平面視において重なっておらず、平面視において互いに離間している。
また、本実施の形態２では、図２７および図２８からも分かるように、半導体チップＣＰＣにおいて、受信用トランスＴＲ３は、平面視において送信用トランスＴＲ１，ＴＲ２よりも半導体チップＣＰＨの近くに配置されている。すなわち、Ｙ方向における受信用トランスＴＲ３と半導体チップＣＰＨとの間の距離（間隔）は、Ｙ方向における送信用トランスＴＲ１と半導体チップＣＰＨとの間の距離（間隔）よりも小さく、かつ、Ｙ方向における受信用トランスＴＲ２と半導体チップＣＰＨとの間の距離（間隔）よりも小さい。図２７および図２８の場合は、トランスＴＲ１，ＴＲ２，ＴＲ３のうち、受信用トランスＴＲ３が半導体チップＣＰＨの最も近くに位置し、送信用トランスＴＲ１が半導体チップＣＰＨから最も遠くに位置し、送信用トランスＴＲ１と受信用トランスＴＲ３との間に送信用トランスＴＲ２が位置している。他の形態として、半導体チップＣＰＣにおいて、送信用トランスＴＲ２の位置と送信用トランスＴＲ１の位置とを入れ替えることもできることもできるが、その場合でも、トランスＴＲ１，ＴＲ２，ＴＲ３のうち、受信用トランスＴＲ３が半導体チップＣＰＨの最も近くに位置する。
また、本実施の形態２では、図２７および図２８からも分かるように、半導体チップＣＰＣにおいて、パッドＰＣ１，ＰＣ２，ＰＣ３は、平面視において半導体チップＣＰＣの辺ＣＰＣａに沿って配置（配列）されている。半導体チップＣＰＣにおいて、パッドＰＣ３は、平面視においてパッドＰＣ１，ＰＣ２よりも半導体チップＣＰＨの近くに配置されている。すなわち、Ｙ方向におけるパッドＰＣ３と半導体チップＣＰＨとの間の距離（間隔）は、Ｙ方向におけるパッドＰＣ２と半導体チップＣＰＨとの間の距離（間隔）よりも小さく、かつ、Ｙ方向におけるパッドＰＣ１と半導体チップＣＰＨとの間の距離（間隔）よりも小さい。図２７および図２８の場合は、パッドＰＣ１，ＰＣ２，ＰＣ３のうち、パッドＰＣ３が半導体チップＣＰＨの最も近くに位置し、パッドＰＣ１が半導体チップＣＰＨから最も遠くに位置し、パッドＰＣ１とパッドＰＣ３との間にパッドＰＣ２が位置している。他の形態として、半導体チップＣＰＣにおいて、送信用トランスＴＲ１の位置と送信用トランスＴＲ２の位置とを入れ替えた場合には、半導体チップＣＰＣにおいて、パッドＰＣ１の位置とパッドＰＣ２の位置とを入れ替えることが好ましい。
また、本実施の形態２では、図２７および図２８からも分かるように、半導体チップＣＰＨにおいて、パッドＰＨ１，ＰＨ２，ＰＨ３は、平面視において半導体チップＣＰＨの辺ＣＰＨａに沿って配置（配列）されている。そして、半導体チップＣＰＨにおいて、送信用パッドＰＨ３は、平面視において受信用パッドＰＨ１，ＰＨ２よりも半導体チップＣＰＬの近くに配置されている。すなわち、Ｘ方向における送信用パッドＰＨ３と半導体チップＣＰＬとの間の距離（間隔）は、Ｘ方向における受信用パッドＰＨ１と半導体チップＣＰＬとの間の距離（間隔）よりも小さく、かつ、Ｘ方向における受信用パッドＰＬ２と半導体チップＣＰＬとの間の距離（間隔）よりも小さい。図２７および図２８の場合は、パッドＰＨ１，ＰＨ２，ＰＨ３のうち、送信用パッドＰＨ３が半導体チップＣＰＬの最も近くに位置し、受信用パッドＰＨ１が半導体チップＣＰＬから最も遠くに位置し、送信用パッドＰＨ３と受信用パッドＰＨ１との間に受信用パッドＰＨ２が位置している。他の形態として、半導体チップＣＰＣにおいて、送信用トランスＴＲ１の位置と送信用トランスＴＲ２の位置とを入れ替えた場合には、半導体チップＣＰＨにおいて、受信用パッドＰＨ１の位置と受信用パッドＰＨ２の位置とを入れ替えることが好ましい。
また、本実施の形態２では、図２７および図２８からも分かるように、半導体チップＣＰＬにおいて、パッドＰＬ１，ＰＬ２，ＰＬ３は、平面視において半導体チップＣＰＬの辺ＣＰＬａに沿って配置（配列）されている。半導体チップＣＰＬにおいて、受信用パッドＰＬ３は、平面視において送信用パッドＰＬ１，ＰＬ２よりも半導体チップＣＰＨの近くに配置されている。すなわち、平面視において、Ｙ方向における受信用パッドＰＬ３と半導体チップＣＰＨとの間の距離（間隔）は、Ｙ方向における送信用パッドＰＬ１と半導体チップＣＰＨとの間の距離（間隔）よりも小さく、かつ、Ｙ方向における送信用パッドＰＬ２と半導体チップＣＰＨとの間の距離（間隔）よりも小さい。図２７および図２８の場合は、パッドＰＬ１，ＰＬ２，ＰＬ３のうち、受信用パッドＰＬ３が半導体チップＣＰＨの最も近くに位置し、送信用パッドＰＬ１が半導体チップＣＰＨから最も遠くに位置し、受信用パッドＰＬ３と送信用パッドＰＬ１との間に送信用パッドＰＬ２が位置している。他の形態として、半導体チップＣＰＣにおいて、送信用トランスＴＲ１の位置と送信用トランスＴＲ２の位置とを入れ替えた場合には、半導体チップＣＰＬにおいて、送信用パッドＰＬ１の位置と送信用パッドＰＬ２の位置とを入れ替えることが好ましい。
次に、本実施の形態２の主要な特徴と効果について説明する。
ダイパッドＤＰＬ，ＤＰＨおよび半導体チップＣＰＣ，ＣＰＬ，ＣＰＨの配置状況については、本実施の形態２の半導体装置ＰＫＧ３も上記実施の形態１の半導体装置ＰＫＧと同様である。
このため、上記実施の形態１と同様に、本実施の形態２においても、半導体チップＣＰＣ，ＣＰＬのそれぞれの縦横比（Ｙ方向の寸法に対するＸ方向の寸法の比）を大きくしなくとも、半導体装置ＰＫＧ３のＹ方向の寸法を小さくすることができる。このため、半導体装置の小型化を図ることができる。また、半導体チップＣＰＣ，ＣＰＬのそれぞれの縦横比を抑制できるため、例えば半導体ウエハを切断して半導体チップを取得する際や、半導体チップの搬送時などになどに、半導体チップＣＰＬ，ＣＰＣにクラックが発生するリスクを抑制できる。このため、半導体チップＣＰＬ，ＣＰＣの製造歩留まりや、半導体装置ＰＫＧ３の製造歩留まりを向上させることができる。また、半導体装置ＰＫＧ３においても、封止部ＭＲ内に半導体チップＣＰＨ，ＣＰＬ，ＣＰＣをバランスよく配置することができるため、半導体チップＣＰＨの周囲に位置する封止樹脂の量（体積）と、半導体チップＣＰＬの周囲に位置する封止樹脂の量（体積）と、半導体チップＣＰＣの周囲に位置する封止樹脂の量（体積）との差を小さくすることができる。その結果、半導体装置ＰＫＧ３の反りを抑制または防止することができ、半導体装置ＰＫＧ３の平坦性を向上させることができる。
本実施の形態２の半導体装置ＰＫＧ３は、半導体チップＣＰＣ，ＣＰＬ，ＣＰＨを内蔵しており、半導体チップＣＰＣは、１つ以上の送信用トランス（ここではトランスＴＲ１，ＴＲ２）と、１つ以上の受信用トランス（ここではトランスＴＲ３）とを有している。そして、半導体チップＣＰＬは、複数の送信用パッドＰＬ１，ＰＬ２と複数の受信用パッドＰＬ３とを含み、半導体チップＣＰＨは、複数の送信用パッドＰＨ３と複数の受信用パッドＰＨ１，ＰＨ２とを含んでいる。
本実施の形態２の半導体装置ＰＫＧ３では、半導体チップＣＰＣにおいて、複数のトランスＴＲ１，ＴＲ２，ＴＲ３は、平面視において半導体チップＣＰＣの辺ＣＰＣａ（半導体チップＣＰＬの辺ＣＰＬａに対向する辺ＣＰＣａ）に沿って配置され、かつ、受信用トランスＴＲ３は、平面視において送信用トランスＴＲ１，ＴＲ２よりも半導体チップＣＰＨの近くに配置されている。そして、半導体チップＣＰＨにおいて、複数の送信用パッドＰＬ３は、平面視において複数の受信用パッドＰＬ１，ＰＬ２よりも半導体チップＣＰＬの近くに配置されている。
これにより、平面視において、半導体チップＣＰＣの受信用トランスＴＲ３と半導体チップＣＰＨの複数の送信用パッドＰＨ３との間の距離を小さくすることができる。このため、半導体チップＣＰＨの複数の送信用パッドＰＨ３と半導体チップＣＰＣの受信用トランスＴＲ３の一次コイル（Ｌ３ｂ）とを接続する導電経路の電気抵抗を小さくすることができる。具体的には、半導体チップＣＰＨの送信用パッドＰＨ３と半導体チップＣＰＣの受信用トランスＴＲ３の一次コイル（Ｌ３ｂ）を接続する導電経路は、ワイヤＢＷ６と配線ＷＲ３ａを含むが、半導体チップＣＰＣの受信用トランスＴＲ３と半導体チップＣＰＨの複数の送信用パッドＰＨ３との間の距離を小さくすることにより、ワイヤＢＷ６の長さと配線ＷＲ３ａの長さを小さくすることができる。これにより、半導体チップＣＰＨの送信回路ＴＸ３から半導体チップＣＰＣのトランスＴＲ３を経由して半導体チップＣＰＬの受信回路ＲＸ３に信号を伝達する場合に、信号の劣化を抑制することができ、信号を的確に伝達することができる。
また、半導体チップＣＰＣの受信用トランスＴＲ３と半導体チップＣＰＨの送信用パッドＰＬ３との間の距離に比べると、半導体チップＣＰＣの送信用トランスＴＲ２と半導体チップＣＰＨの受信用パッドＰＬ２との間の距離や、半導体チップＣＰＣの送信用トランスＴＲ１と半導体チップＣＰＬの受信用パッドＰＬ１との間の距離は大きい。このため、ワイヤＢＷ６および配線ＷＲ３ａの各長さに比べると、ワイヤＢＷ５および配線ＷＲ２ａの一方または両方の長さが大きくなり、また、ワイヤＢＷ４および配線ＷＲ１ａの一方または両方の長さが大きくなる。このため、送信用パッドＰＨ３と受信用トランスＴＲ３の一次コイル（Ｌ３ｂ）とを接続する導電経路の電気抵抗に比べると、受信用パッドＰＨ２と送信用トランスＴＲ２の二次コイル（Ｌ２ｂ）とを接続する導電経路の電気抵抗や、受信用パッドＰＨ１と送信用トランスＴＲ１の二次コイル（Ｌ１ｂ）とを接続する導電経路の電気抵抗は大きくなるが、それが信号伝達の品質に及ぼす影響は少ない。
従って、本実施の形態２では、半導体チップＣＰＣの受信用トランスＴＲ３と半導体チップＣＰＨの複数の送信用パッドＰＨ３との間の距離を小さくすることにより、半導体チップＣＰＨと半導体チップＣＰＬとの間で、より的確に信号を伝達することができるため、半導体装置の性能を向上させることができる。
また、半導体チップＣＰＨにおいて、パッドＰＨ１，ＰＨ２，ＰＨ３は、平面視において半導体チップＣＰＨの辺ＣＰＨａ（半導体チップＣＰＣの辺ＣＰＣｂに対向する辺ＣＰＬａ）に沿って配置されていることが好ましい。これにより、半導体チップＣＰＨの各パッドＰＨ１，ＰＨ２，ＰＨ３を、半導体チップＣＰＣの各パッドＰＣ４，ＰＣ５，ＰＣ６とワイヤＢＷで接続しやすくなり、また、半導体チップＣＰＨの各パッドＰＨ１，ＰＨ２，ＰＨ３と半導体チップＣＰＣの各パッドＰＣ４，ＰＣ５，ＰＣ６とを接続するワイヤＢＷ（ＢＷ４，ＢＷ５，ＢＷ６）の長さを抑制することができる。このため、半導体装置の製造工程の管理が容易となる。また、半導体装置の性能を、より向上させることができる。
また、半導体チップＣＰＬにおいて、パッドＰＬ１，ＰＬ２，ＰＬ３は、平面視において半導体チップＣＰＬの辺ＣＰＬａ（半導体チップＣＰＣの辺ＣＰＣａに対向する辺ＣＰＬａ）に沿って配置されていることが好ましい。これにより、半導体チップＣＰＬの各パッドＰＬ１，ＰＬ２，ＰＬ３を、半導体チップＣＰＣの各パッドＰＣ１，ＰＣ２，ＰＣ３とワイヤＢＷで接続しやすくなり、また、半導体チップＣＰＬの各パッドＰＬ１，ＰＬ２，ＰＬ３と半導体チップＣＰＣの各パッドＰＣ１，ＰＣ２，ＰＣ３とを接続するワイヤＢＷ（ＢＷ１，ＢＷ２，ＢＷ３）の長さを抑制することができる。このため、半導体装置の製造工程の管理が容易となる。また、半導体装置の性能を、より向上させることができる。
また、半導体チップＣＰＬにおいて、複数の受信用パッドＰＬ３は、平面視において複数の送信用パッドＰＬ１，ＰＬ２よりも半導体チップＣＰＨの近くに配置されていることが好ましい。これにより、半導体チップＣＰＬの受信用パッドＰＬ３と半導体チップＣＰＣのトランスＴＲ３との間の距離と、半導体チップＣＰＬの送信用パッドＰＬ２と半導体チップＣＰＣのトランスＴＲ２との間の距離と、半導体チップＣＰＬの送信用パッドＰＬ１と半導体チップＣＰＣのトランスＴＲ１との間の距離とを、それぞれ小さくすることができる。このため、半導体チップＣＰＬの各パッドＰＬ１，ＰＬ２，ＰＬ３と半導体チップＣＰＣの各パッドＰＣ１，ＰＣ２，ＰＣ３とを接続するワイヤＢＷ（ＢＷ１，ＢＷ２，ＢＷ３）の長さを抑制することができる。これにより、半導体装置の性能を、より向上させることができる。
本実施の形態２では、半導体チップＣＰＨの各パッドＰＨ１，ＰＨ２，ＰＨ３と半導体チップＣＰＣの各トランスＴＲ１，ＴＲ２，ＴＲ３との接続経路については、半導体チップＣＰＨのパッドＰＨ３と半導体チップＣＰＣのトランスＴＲ３との距離を優先的に小さくすることにより、半導体チップＣＰＨのパッドＰＨ３と半導体チップＣＰＣのトランスＴＲ３とを接続する導電経路の電気抵抗を優先的に低減している。
一方、半導体チップＣＰＬのパッドＰＬ１と半導体チップＣＰＣのトランスＴＲ１とを接続する導電経路の電気抵抗と、半導体チップＣＰＬのパッドＰＬ２と半導体チップＣＰＣのトランスＴＲ２とを接続する導電経路の電気抵抗と、半導体チップＣＰＬのパッドＰＬ３と半導体チップＣＰＣのトランスＴＲ３とを接続する導電経路の電気抵抗とは、同程度とすることができる。その理由は、以下のようなものである。すなわち、半導体チップＣＰＣにおいて、トランスＴＲ１，ＴＲ２，ＴＲ３は、平面視において半導体チップＣＰＣの辺ＣＰＣａに沿って配置され、かつ、半導体チップＣＰＬにおいて、パッドＰＬ１，ＰＬ２，ＰＬ３は、平面視において半導体チップＣＰＬの辺ＣＰＬａに沿って配置されている。これにより、パッドＰＬ１とトランスＴＲ１との間の距離と、パッドＰＬ２とトランスＴＲ２との間の距離と、パッドＰＬ３とトランスＴＲ３との間の距離を、同程度することができるからである。
従って、半導体チップＣＰＬの送信用パッドＰＬ１とトランスＴＲ１の一次コイル（Ｌ１ａ）を接続する導電経路の電気抵抗と、半導体チップＣＰＬの送信用パッドＰＬ２とトランスＴＲ２の一次コイル（Ｌ２ａ）を接続する導電経路の電気抵抗と、半導体チップＣＰＨの送信用パッドＰＨ３とトランスＴＲ３の一次コイル（Ｌ３ｂ）を接続する導電経路の電気抵抗とを、抑制することができる。その結果、半導体チップＣＰＬの送信回路ＴＸ１とトランスＴＲ１の一次コイル（Ｌ１ａ）とを接続する導電経路の電気抵抗と、半導体チップＣＰＬの送信回路ＴＸ２とトランスＴＲ２の一次コイル（Ｌ２ａ）とを接続する導電経路の電気抵抗と、半導体チップＣＰＨの送信回路ＴＸ３とトランスＴＲ３の一次コイル（Ｌ３ｂ）とを接続する導電経路の電気抵抗とを、抑制することができる。これにより、半導体チップＣＰＬと半導体チップＣＰＨとの間でトランスＴＲ１，ＴＲ２，ＴＲ３を介して、的確に信号を伝達することができるため、半導体装置の性能を向上させることができる。
上記実施の形態１は、半導体チップＣＰＣが有する複数のトランスにおいて、受信用トランスの数が送信用トランスの数よりも多い場合に適用すれば、特に好適である。上記実施の形態１の場合は、トランスＴＲ１が送信用トランスに対応し、トランスＴＲ２，ＴＲ３が受信用トランスに対応している。
本実施の形態２は、半導体チップＣＰＣが有する複数のトランスにおいて、送信用トランスの数が受信用トランスの数よりも多い場合に適用すれば、特に好適である。本実施の形態２の場合は、トランスＴＲ１，ＴＲ２が送信用トランスに対応し、トランスＴＲ３が受信用トランスに対応している。
また、上記実施の形態１の第１変形例および第２変形例を、本実施の形態２に適用することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＢＤＣ，ＢＤＨ，ＢＤＬ 接合材
ＢＤＣ１ ダイアタッチフィルム
ＢＴ１，ＢＴ２ 電源
ＢＷ，ＢＷ１，ＢＷ２，ＢＷ３，ＢＷ４，ＢＷ５，ＢＷ６ ワイヤ
ＣＣ 制御回路
ＣＰＣ，ＣＰＣ１０１，ＣＰＬ，ＣＰＬ１０１，ＣＰＨ，ＣＰＨ１０１ 半導体チップ
ＣＰＣａ，ＣＰＣｂ，ＣＰＬａ，ＣＰＨａ 辺
ＤＰＨ，ＤＰＨ１０１，ＤＰＬ，ＤＰＬ１０１ ダイパッド
ＤＰＨａ，ＤＰＬａ 上面
ＤＰＨｂ，ＤＰＬｂ 下面
ＤＰＨｃ１，ＤＰＨｃ２，ＤＰＨｃ３，ＤＰＨｃ４ 側面
ＤＰＬｃ１，ＤＰＬｃ２，ＤＰＬｃ３，ＤＰＬｃ４ 側面
ＤＲ 駆動回路
Ｌ１ａ，Ｌ１ｂ，Ｌ２ａ，Ｌ２ｂ，Ｌ３ａ，Ｌ３ｂ コイル
ＬＤ，ＬＤ１，ＬＤ１ａ，ＬＤ１ｂ，ＬＤ２，ＬＤ２ａ，ＬＤ２ｂ リード
ＬＯＤ 負荷
ＭＲ 封止部
ＭＲａ 上面
ＭＲｂ 下面
ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４ 側面
ＭＷ１，ＭＷ２，ＭＷ３ 多層配線構造
ＰＡ，ＰＡ２，ＰＡ３ 保護膜
ＰＣ１，ＰＣ２，ＰＣ３，ＰＣ４，ＰＣ５，ＰＣ６ パッド
ＰＨ１，ＰＨ２，ＰＨ３，ＰＨ４ パッド
ＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４ パッド
ＰＫＧ，ＰＫＧ１，ＰＫＧ２，ＰＫＧ３，ＰＫＧ１０１ 半導体装置
ＲＸ１，ＲＸ２，ＲＸ３ 受信回路
ＳＢ１，ＳＢ２，ＳＢ３ 半導体基板
ＴＳ１，ＴＳ２ パワートランジスタ
ＴＸ１，ＴＸ２，ＴＸ３ 送信回路
ＷＲ１，ＷＲ１ａ，ＷＲ２，ＷＲ２ａ，ＷＲ３，ＷＲ３ａ 配線

Claims (18)

  1. 第１チップ搭載部と、
    第２チップ搭載部と、
    前記第１チップ搭載部上に搭載された第１半導体チップと、
    前記第２チップ搭載部上に搭載された第２半導体チップと、
    前記第１チップ搭載部上に搭載され、かつ、複数のトランスを有する第３半導体チップと、
    前記第１半導体チップ、前記第２半導体チップ、前記第３半導体チップ、前記第１チップ搭載部および前記第２チップ搭載部を封止する封止体と、
    を備え、
    前記複数のトランスのそれぞれは、互いに磁気的に結合された一次コイルおよび二次コイルを有し、
    前記第１チップ搭載部と前記第２チップ搭載部とは、第１方向において互いに隣り合い、
    前記第１半導体チップと前記第３半導体チップとは、前記第１方向と直交する第２方向において互いに隣り合い、
    平面視において、前記第３半導体チップは、前記第１半導体チップの第１辺と対向する第３辺と、前記第２半導体チップの第２辺と対向する第４辺とを有し、
    前記複数のトランスは、平面視において、前記第３半導体チップの前記第４辺に沿って配置され、
    前記第１半導体チップは、
    前記第１半導体チップ内に形成された第１送信回路と電気的に接続された複数の第１送信用パッドと、
    前記第１半導体チップ内に形成された第１受信回路と電気的に接続された複数の第１受信用パッドと、
    を有し、
    前記第２半導体チップは、
    前記第２半導体チップ内に形成された第２送信回路と電気的に接続された複数の第２送信用パッドと、
    前記第２半導体チップ内に形成された第２受信回路と電気的に接続された複数の第２受信用パッドと、
    を有し、
    前記第３半導体チップの前記複数のトランスは、
    前記第１半導体チップから前記第２半導体チップへの信号の伝達に用いられる１つ以上の第１トランスと、
    前記第２半導体チップから前記第１半導体チップへの信号の伝達に用いられる１つ以上の第２トランスと、
    を有し、
    前記１つ以上の第１トランスの一次コイルは、前記第１半導体チップの前記複数の第１送信用パッドと電気的に接続され、
    前記１つ以上の第１トランスの二次コイルは、前記第２半導体チップの前記複数の第２受信用パッドと電気的に接続され、
    前記１つ以上の第２トランスの一次コイルは、前記第２半導体チップの前記複数の第２送信用パッドと電気的に接続され、
    前記１つ以上の第２トランスの二次コイルは、前記第１半導体チップの前記複数の第１受信用パッドと電気的に接続され、
    前記１つ以上の第１トランスは、平面視において、前記１つ以上の第２トランスよりも前記第１半導体チップの近くに配置され、
    前記複数の第１送信用パッドは、平面視において、前記複数の第１受信用パッドよりも前記第２半導体チップの近くに配置されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１半導体チップにおいて、前記複数の第１送信用パッドおよび前記複数の第１受信用パッドは、平面視において前記第１半導体チップの前記第１辺に沿って配置されている、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第２半導体チップにおいて、前記複数の第２送信用パッドおよび前記複数の第２受信用パッドは、平面視において前記第２半導体チップの前記第２辺に沿って配置されている、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第２半導体チップにおいて、前記複数の第２受信用パッドは、平面視において前記複数の第２送信用パッドよりも前記第１半導体チップの近くに配置されている、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記複数のトランスを構成する前記第２トランスの数は、前記複数のトランスを構成する前記第１トランスの数よりも多い、半導体装置。
  6. 請求項１記載の半導体装置において、
    複数のリードと、
    複数のワイヤと、
    を更に備え、
    前記封止体は、前記複数のリードのそれぞれの一部と、前記複数のワイヤとを封止している、半導体装置。
  7. 請求項６記載の半導体装置において、
    前記第３半導体チップは、前記１つ以上の第１トランスの一次コイルと電気的に接続された複数の第１パッドと、前記１つ以上の第１トランスの二次コイルと電気的に接続された複数の第２パッドと、前記１つ以上の第２トランスの一次コイルと電気的に接続された複数の第３パッドと、前記１つ以上の第２トランスの二次コイルと電気的に接続された複数の第４パッドと、を含み、
    前記複数のワイヤは、前記第１半導体チップの前記複数の第１送信用パッドと前記第３半導体チップの前記複数の第１パッドとを電気的に接続する複数の第１ワイヤと、前記第２半導体チップの前記複数の第２受信用パッドと前記第３半導体チップの前記複数の第２パッドとを電気的に接続する複数の第２ワイヤと、前記第２半導体チップの前記複数の第２送信用パッドと前記第３半導体チップの前記複数の第３パッドとを電気的に接続する複数の第３ワイヤと、前記第１半導体チップの前記複数の第１受信用パッドと前記第３半導体チップの前記複数の第４パッドとを電気的に接続する複数の第４ワイヤと、を含む、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記第１半導体チップは、複数の第５パッドを更に有し、
    前記第２半導体チップは、複数の第６パッドを更に有し、
    前記複数のワイヤは、前記第１半導体チップの前記複数の第５パッドと前記複数のリードのうちの複数の第１リードとを電気的に接続する複数の第５ワイヤと、前記第２半導体チップの前記複数の第６パッドと前記複数のリードのうちの複数の第２リードとを電気的に接続する複数の第６ワイヤと、を更に含む、半導体装置。
  9. 請求項１記載の半導体装置において、
    前記複数の第２送信用パッドは、前記複数の第２トランスの各一次コイルとそれぞれ電気的に接続され、
    前記複数の第１受信用パッドは、前記複数の第２トランスの各二次コイルとそれぞれ電気的に接続されている、半導体装置。
  10. 第１チップ搭載部と、
    第２チップ搭載部と、
    前記第１チップ搭載部上に搭載された第１半導体チップと、
    前記第２チップ搭載部上に搭載された第２半導体チップと、
    前記第１チップ搭載部上に搭載され、かつ、複数のトランスを有する第３半導体チップと、
    前記第１半導体チップ、前記第２半導体チップ、前記第３半導体チップ、前記第１チップ搭載部および前記第２チップ搭載部を封止する封止体と、
    を備え、
    前記複数のトランスのそれぞれは、互いに磁気的に結合された一次コイルおよび二次コイルを有し、
    前記第１チップ搭載部と前記第２チップ搭載部とは、第１方向において互いに隣り合い、
    前記第１半導体チップと前記第３半導体チップとは、前記第１方向と直交する第２方向において互いに隣り合い、
    平面視において、前記第３半導体チップは、前記第１半導体チップの第１辺と対向する第３辺と、前記第２半導体チップの第２辺と対向する第４辺とを有し、
    前記複数のトランスは、平面視において、前記第３半導体チップの前記第３辺に沿って配置され、
    前記第１半導体チップは、
    前記第１半導体チップ内に形成された第１送信回路と電気的に接続された複数の第１送信用パッドと、
    前記第１半導体チップ内に形成された第１受信回路と電気的に接続された複数の第１受信用パッドと、
    を有し、
    前記第２半導体チップは、
    前記第２半導体チップ内に形成された第２送信回路と電気的に接続された複数の第２送信用パッドと、
    前記第２半導体チップ内に形成された第２受信回路と電気的に接続された複数の第２受信用パッドと、
    を有し、
    前記第３半導体チップの前記複数のトランスは、
    前記第１半導体チップから前記第２半導体チップへの信号の伝達に用いられる１つ以上の第１トランスと、
    前記第２半導体チップから前記第１半導体チップへの信号の伝達に用いられる１つ以上の第２トランスと、
    を有し、
    前記１つ以上の第１トランスの一次コイルは、前記第１半導体チップの前記複数の第１送信用パッドと電気的に接続され、
    前記１つ以上の第１トランスの二次コイルは、前記第２半導体チップの前記複数の第２受信用パッドと電気的に接続され、
    前記１つ以上の第２トランスの一次コイルは、前記第２半導体チップの前記複数の第２送信用パッドと電気的に接続され、
    前記１つ以上の第２トランスの二次コイルは、前記第１半導体チップの前記複数の第１受信用パッドと電気的に接続され、
    前記１つ以上の第２トランスは、平面視において、前記１つ以上の第１トランスよりも前記第２半導体チップの近くに配置され、
    前記複数の第２送信用パッドは、平面視において、前記複数の第２受信用パッドよりも前記第１半導体チップの近くに配置されている、半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記第２半導体チップにおいて、前記複数の第２送信用パッドおよび前記複数の第２受信用パッドは、平面視において前記第２半導体チップの前記第２辺に沿って配置されている、半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記第１半導体チップにおいて、前記複数の第１送信用パッドおよび前記複数の第１受信用パッドは、平面視において前記第１半導体チップの前記第１辺に沿って配置されている、半導体装置。
  13. 請求項１２記載の半導体装置において、
    前記第１半導体チップにおいて、前記複数の第１受信用パッドは、平面視において前記複数の第１送信用パッドよりも前記第２半導体チップの近くに配置されている、半導体装置。
  14. 請求項１０記載の半導体装置において、
    前記複数のトランスを構成する前記第１トランスの数は、前記複数のトランスを構成する前記第２トランスの数よりも多い、半導体装置。
  15. 請求項１０記載の半導体装置において、
    複数のリードと、
    複数のワイヤと、
    を更に備え、
    前記封止体は、前記複数のリードのそれぞれの一部と、前記複数のワイヤとを封止している、半導体装置。
  16. 請求項１５記載の半導体装置において、
    前記第３半導体チップは、前記１つ以上の第１トランスの一次コイルと電気的に接続された複数の第１パッドと、前記１つ以上の第１トランスの二次コイルと電気的に接続された複数の第２パッドと、前記１つ以上の第２トランスの一次コイルと電気的に接続された複数の第３パッドと、前記１つ以上の第２トランスの二次コイルと電気的に接続された複数の第４パッドと、を含み、
    前記複数のワイヤは、前記第１半導体チップの前記複数の第１送信用パッドと前記第３半導体チップの前記複数の第１パッドとを電気的に接続する複数の第１ワイヤと、前記第２半導体チップの前記複数の第２受信用パッドと前記第３半導体チップの前記複数の第２パッドとを電気的に接続する複数の第２ワイヤと、前記第２半導体チップの前記複数の第２送信用パッドと前記第３半導体チップの前記複数の第３パッドとを電気的に接続する複数の第３ワイヤと、前記第１半導体チップの前記複数の第１受信用パッドと前記第３半導体チップの前記複数の第４パッドとを電気的に接続する複数の第４ワイヤと、を含む、半導体装置。
  17. 請求項１６記載の半導体装置において、
    前記第１半導体チップは、複数の第５パッドを更に有し、
    前記第２半導体チップは、複数の第６パッドを更に有し、
    前記複数のワイヤは、前記第１半導体チップの前記複数の第５パッドと前記複数のリードのうちの複数の第１リードとを電気的に接続する複数の第５ワイヤと、前記第２半導体チップの前記複数の第６パッドと前記複数のリードのうちの複数の第２リードとを電気的に接続する複数の第６ワイヤと、を更に含む、半導体装置。
  18. 請求項１０記載の半導体装置において、
    前記複数の第１送信用パッドは、前記複数の第１トランスの各一次コイルとそれぞれ電気的に接続され、
    前記複数の第２受信用パッドは、前記複数の第１トランスの各二次コイルとそれぞれ電気的に接続されている、半導体装置。
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