WO2011089949A1 - 化合物半導体受光素子アレイ - Google Patents

化合物半導体受光素子アレイ Download PDF

Info

Publication number
WO2011089949A1
WO2011089949A1 PCT/JP2011/050269 JP2011050269W WO2011089949A1 WO 2011089949 A1 WO2011089949 A1 WO 2011089949A1 JP 2011050269 W JP2011050269 W JP 2011050269W WO 2011089949 A1 WO2011089949 A1 WO 2011089949A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
type
compound semiconductor
photosensitive layer
receiving element
Prior art date
Application number
PCT/JP2011/050269
Other languages
English (en)
French (fr)
Inventor
西田克彦
小倉睦郎
Original Assignee
アイアールスペック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by アイアールスペック株式会社 filed Critical アイアールスペック株式会社
Priority to US13/574,487 priority Critical patent/US8610170B2/en
Priority to JP2011550879A priority patent/JP5942068B2/ja
Publication of WO2011089949A1 publication Critical patent/WO2011089949A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
    • H01L31/103—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier being of the PN homojunction type
    • H01L31/1035—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier being of the PN homojunction type the devices comprising active layers formed only by AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14649—Infrared imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14694—The active layers comprising only AIIIBV compounds, e.g. GaAs, InP

Definitions

  • the present invention relates to a compound semiconductor photodiode array having a small dark current, a wide wavelength range, and extremely little crosstalk between elements.
  • Compound semiconductor photodetectors are widely used as the most sensitive detectors in the wavelength region where silicon photodetectors cannot receive light, particularly in the infrared region.
  • compound semiconductor photodiode arrays are used for various industrial measurements such as sensors for infrared spectrometers, monitors for wavelength multiplexing optical communication, infrared image sensors, and the like.
  • As the compound semiconductor array used in the most fields there is a photodiode array having an InGaAs layer formed on an InP substrate by an epitaxial growth method as a light receiving portion. Photodiode arrays such as InAs and HgCdTe are used. *
  • the dark current that determines the detection limit of a semiconductor photodetector can be attributed to the semiconductor interior or the semiconductor surface.
  • it is effective to reduce carrier generation due to thermal excitation in a semiconductor layer other than the photosensitive layer which is a photosensitive layer.
  • the carrier generation rate by thermal excitation is generally proportional to the square of the intrinsic carrier concentration, sandwiching the photosensitive layer with a semiconductor layer with a low intrinsic carrier concentration and a large forbidden band width is effective in reducing dark current. is there.
  • it is desirable that the PN junction end exposed on the surface is on a semiconductor layer having a large forbidden band.
  • the surface of a device having a high crystal defect density is covered with an InP layer having a relatively large forbidden band, and becomes a photosensitive layer.
  • the PN junction of the InGaAs layer having a small forbidden band width is not exposed on the surface.
  • a PN junction is formed by selectively diffusing impurities from the surface, and then the PDs are arranged one-dimensionally or two-dimensionally to form an array.
  • This structure has a drawback that the process is simple but the crosstalk is large.
  • This crosstalk occurs because carriers generated in the photosensitive layer easily flow to adjacent elements by diffusion and generate an output. Therefore, as shown in Patent Document 1, a method of improving the crosstalk by providing a light shielding mask between the elements is employed.
  • this method has the effect of preventing the generation of photoexcitation current in the gap between the elements, but it cannot completely prevent the carriers generated immediately below the element from flowing into the adjacent elements, and also prevent light incidence from the substrate side.
  • the shading mask is invalid in such usage. In the case of an array with a narrow pitch of several tens of ⁇ m or less, providing a light shielding mask tends to cause a problem in manufacturing yield.
  • Patent Documents 2, 3, 4, and 5 In order to improve the drawbacks of such a planar type PD array, a method of separating elements in a mesa type as shown in Patent Documents 2, 3, 4, and 5 is used. Both have a structure composed of an InGaAs photosensitive layer and a P-type InP window layer mesa-isolated on an N-type InP substrate. With this structure, crosstalk can be greatly improved as compared with the planar type, and an advantage that a light-shielding mask is not always required is brought about.
  • the PN junction is exposed on the surface of the side surface, so that a large surface leakage current is generated, which becomes a noise source and deteriorates the minimum light receiving sensitivity. Therefore, a method of protecting the mesa surface with a dielectric film such as a silicon nitride film has been taken.
  • the InGaAs photosensitive layer is an I layer having a carrier concentration as low as 10 14 cm ⁇ 3 in order to obtain high quantum efficiency at zero bias or low voltage bias, defects and contamination at the surface dielectric film and the semiconductor interface
  • the phenomenon of electrically unstable phenomena such as inversion of the mesa surface region of the I layer due to the phenomenon that electrons are induced on the mesa surface due to ions contained in the dielectric film or the polarization of the dielectric, etc. Easy to wake up.
  • Patent Document 6 proposes a PIN diode composed of an InGaAs photosensitive layer and an N-type InP formed on a P-type InP layer for the purpose of obtaining a high-speed response when incident on the back side of a mesa-type PD array having a PIN structure. Yes.
  • the PN junction of the photosensitive layer is protected by an insulating film formed on the side surface of the semiconductor or a high-resistance buried layer.
  • the crystal surface or the regrowth interface is depleted, crystal defects near the surface are detected. The problem of surface leakage due to the problem remains.
  • Patent Documents 7 and 8 describe a PD having a mesa structure without exposing a PN junction having a narrow forbidden band width to the surface.
  • the surface of the PN junction exposed at the end face of the mesa structure is highly doped by impurity diffusion, thereby eliminating the depletion layer near the surface and suppressing dark current.
  • the photosensitive layer is removed, the buffer layer having a large forbidden band width is exposed, and then the bottom portion Therefore, it is necessary to form a PNP structure for interrupting current.
  • the process is complicated and the allowable range of process conditions is narrow, such as the need to keep the front of the impurity diffusion layer inside the buffer layer having a large forbidden band.
  • Patent Document 7 since the PN junction of the photosensitive layer is formed by impurity diffusion, there is a problem that the junction is formed at a relatively deep position and the sensitivity on the short wavelength side is lowered.
  • the InGaAs / InP-based planar PD normally uses In 0.53 Ga 0.47 As lattice-matched to InP, but in this case, the cutoff wavelength is about 1.6 ⁇ m.
  • the wavelength range is increased from 1.6 ⁇ m by increasing the In composition from 0.53 to 0.77. Although it can be expanded to 2.4 ⁇ m, a lattice shift of about 1.6% occurs.
  • the crystal defects caused by this lattice mismatch can be suppressed to some extent inside the photosensitive layer by the gradient composition or the superlattice buffer layer, but the crystal defects remain at a high density at the epitaxial layer interface.
  • the generated dark current flows and increases shot noise.
  • a band structure mismatch that is, a band offset occurs at the interface between the window layer having a wide forbidden band and the photosensitive layer having a narrow forbidden band, and a potential barrier is generated in the conduction band or the valence band.
  • the band offset on the conduction band side is reduced, and when holes are injected into the window layer, the band offset in the valence band is reduced. It is necessary to design band alignment. This is because the retention of carriers at the interface causes deterioration of the time response of the PD and a decrease in sensitivity when the bias voltage is zero volts.
  • PD arrays are typically used as photodetector modules, usually in combination with a silicon readout IC (ROIC). Since the ROIC is driven with a power supply voltage of 3 to 5 V, it is desirable that the bias voltage applied to the PD is in the range of zero V to the power supply voltage. In order to operate the PD at such a low voltage, it is necessary to appropriately design the band offset described above.
  • ROIC silicon readout IC
  • an array structure that simultaneously solves problems such as a large crosstalk, a large surface leakage, a large stray capacitance, a narrow detection wavelength range, and a low manufacturing yield, which are included in a conventional compound semiconductor PD array.
  • a photosensitive layer made of a compound semiconductor having a small forbidden band width formed on a barrier layer made of a compound semiconductor having a large forbidden band width and a first conductive type formed on the photosensitive layer have a large forbidden band width.
  • a compound having a window layer made of a compound semiconductor, and at least a photosensitive layer and a window layer around each element are doped with a second conductivity type impurity so as to be electrically separated from adjacent elements.
  • a semiconductor light receiving element array is provided.
  • ⁇ Ec 23 is smaller than ⁇ Ev 23 when the photosensitive layer and the window layer are N-type.
  • ⁇ Ec 23 is larger than ⁇ Ev 23 when the photosensitive layer and the window layer are P-type.
  • the photosensitive layer is completely separated from the adjacent element by the potential barrier formed by the PN junction formed in the lateral direction, it is possible to prevent the photoexcited carriers from diffusing and flowing into the adjacent element. Further, since the photosensitive layer is separated from the surface by the window layer, it is not affected by the film quality of the dielectric surface protective film and is stable against changes with time. Further, since a crosstalk can be suppressed without providing a light shielding mask between mesa structures and elements, an array with a narrow pitch can be easily manufactured. Furthermore, since the PN junction for forming the photosensitive region of the PD is not formed by the thermal diffusion method but is formed by epitaxial growth, the characteristics are uniform and the yield is high. This point is particularly important from the viewpoint of productivity in forming a large-scale array.
  • the window layer formed by epitaxial growth can be formed thinner than the PN junction formed by the thermal diffusion method by making it 0.2 ⁇ m or less.
  • the short wavelength on the short wavelength side that can be detected by InP / InGaAsPD using InP as a window layer was about 900 nm, but according to the present invention, the limit wavelength can be extended to about 500 nm, and a wider wavelength range than before can be obtained.
  • a photodetector capable of receiving light can be obtained.
  • electrodes corresponding to the first conductive type and the second conductive type can be formed only on the surface side, and the substrate and the buffer layer for epitaxial growth need not be used as a current path. In this case, even if there is a crystal defect due to lattice mismatch between the substrate and the buffer layer or in the buffer layer, the influence on the dark current can be avoided. Therefore, by using a compound semiconductor mixed crystal having a lattice constant significantly different from that of the substrate as the light absorption layer, the photosensitive wavelength range of the light absorption layer can be greatly expanded.
  • the common electrode is N-type and the electrode corresponding to the individual array element is P-type, so it is necessary to bias the common electrode to a positive potential. Therefore, it is necessary to insulate the PD substrate from the package.
  • a signal extraction electrode that is, a positive potential side electrode can be provided on the N-type layer of each PD, and the P-type layer can be on the common electrode side. Since the virtual ground voltage of the ROIC is usually about 1 ⁇ 2 of the bias voltage, it is possible to apply an appropriate bias voltage simply by setting the common electrode to zero potential and connecting each array element to the current input of the ROIC. Become.
  • FIG. 1 is an explanatory view showing a method of implementing a compound semiconductor light receiving element array according to the present invention.
  • Example 1 FIG. 2 is an explanatory view showing a method of implementing a compound semiconductor light receiving element array according to the present invention.
  • Example 2 is an explanatory view showing a method of implementing a compound semiconductor light receiving element array according to the present invention.
  • FIG. 3 is an explanatory view showing a method of implementing a compound semiconductor light receiving element array according to the present invention.
  • FIG. 4 is an explanatory view showing a method of implementing a compound semiconductor light receiving element array according to the present invention.
  • Example 4 FIG. 5 is an explanatory view showing a method of implementing a compound semiconductor light receiving element array according to a conventional method.
  • FIG. 1 FIG. 2 is an explanatory view showing a method of implementing a compound semiconductor light receiving element array according to the present invention.
  • Example 2 is an explanatory view showing a method of implementing a compound semiconductor light receiving element array
  • FIG. 6 is an explanatory view showing the conduction potential profile in the lateral direction and the element separation performance of adjacent compound semiconductor light receiving elements according to the present invention.
  • FIG. 7 is an explanatory view showing a conduction charge level profile in the lateral direction and element isolation performance of adjacent compound semiconductor light receiving elements in a conventional structure.
  • FIG. 8 is a diagram comparing the spectral sensitivity characteristics of the compound semiconductor light receiving element of the present invention and a conventional structure.
  • FIG. 9 is an explanatory diagram showing a wiring method that enables individual addresses in the compound semiconductor light receiving element array according to the present invention. (Example 5) FIG.
  • FIG. 10 is an explanatory diagram when the wavelength range is expanded using an InGaSb-based light absorption layer in the method of implementing the compound semiconductor light-receiving element array.
  • FIG. 11 is an explanatory diagram when the wavelength range is expanded using an InGaAs-based light absorption layer in the method of implementing the compound semiconductor light-receiving element array.
  • FIG. 12 is an explanatory diagram of a case where an InGaAs / InP-based PD is configured on a GaAs substrate in the method for implementing a compound semiconductor light receiving element array.
  • FIG. 13 is an explanatory diagram when the wavelength range is expanded using an InAsSb-based light absorption layer in the method for implementing the compound semiconductor light-receiving element array.
  • Example 9 is an explanatory diagram when the wavelength range is expanded using an InAsSb-based light absorption layer in the method for implementing the compound semiconductor light-receiving element array.
  • FIG. 1 shows an example of a planar PD array formed by deep zinc diffusion.
  • 1A is a plan view
  • FIG. 1B is a cross-sectional view of the element at the position of the arrow BB.
  • the carrier concentration of the P-type InP substrate 1 is set to a concentration of 10 18 to 10 19 cm ⁇ 3 that can easily obtain ohmic characteristics by forming the P-side electrode 7.
  • the InGaAs photosensitive layer 2 may be an undoped I-type layer or a low-concentration N-type having a carrier concentration of 10 14 to 10 15 cm ⁇ 3 .
  • the InGaAs photosensitive layer 2 is used as a light absorption layer, and is made of In x Ga 1-x As y P 1-y having an arbitrary composition to extend the detection wavelength in order to provide selectivity of the detection wavelength. Therefore, an InAlAs composition may be used.
  • the thickness of the photosensitive layer 2 is determined by the conditions for optimizing the quantum efficiency and the response speed. The thickness is about 1 ⁇ m for high speed and about 2 to 6 ⁇ m for applications in which quantum efficiency is prioritized.
  • the N-type InP window layer 3 is usually 1 ⁇ m or less, but 0.2 ⁇ m or less is desirable in applications where sensitivity is also given to the visible light region.
  • the carrier concentration of the N-type InP window layer 3 is set to 10 17 cm ⁇ 3 or more. The carrier concentration of the N-type InP window layer 3 may be lower than this, and the high-concentration N-type InGaAs contact layer 9 may be provided under the electrode.
  • the P-type layer 4 is formed by selectively diffusing zinc from the opening 10 of the dielectric film 5 to the buffer layer 8 to separate the elements.
  • the photosensitive layer 2 is a low density N type
  • the window layer 3 is an N type
  • the buffer layer 8 is a P type.
  • the buffer layer 8 may be P-type, or may be N-type or semi-insulating when the P-side electrode 10 is provided on the zinc diffusion surface. However, when the buffer layer 8 is N-type, it is desirable to invert the periphery to P-type.
  • the P-type layer 4 may be formed by burying growth of a semiconductor having a larger forbidden band than the photosensitive layer, for example, InP, but in order to avoid the influence of crystal defects at the regrowth interface, It is desirable to increase the mold dope concentration and form a PN junction inside the photosensitive layer by solid phase diffusion.
  • adjacent PD elements are electrically separated by NPN junctions, so that crosstalk between elements can be greatly reduced as compared with a conventional planar PD array.
  • FIG. 2 shows an embodiment in which the present invention is applied to a mesa separation type PD, and shows a plan view (A) and a cross-sectional view (B) at an arrow B.
  • FIG. The wafer comprising the InGaAs photosensitive layer 2 and the N-type InP window layer 3 laminated on the P-type InP substrate 1 is mesa-etched in an island shape, and only the mesa side surface and the mesa bottom are selectively zinc-diffused to diffuse the P-type layer.
  • the P-type InP barrier layer 8 is a buffer layer formed between the epitaxial layers laminated with the substrate in order to improve the quality of the epitaxial crystal layer, and also functions as an etching blocking film utilizing etching selectivity during mesa etching. .
  • the P-type layer 4 formed on the mesa surface is obtained by doping with zinc by a normal thermal diffusion method, and the depth may be about 1 ⁇ m or less.
  • an acceptor type impurity such as beryllium can be formed by ion implantation.
  • the P type layer 4 does not become a depletion layer when a reverse bias is applied to the element.
  • it is easy to control the carrier concentration of the P-type layer 4 with high precision so that a tunnel current does not flow due to reverse bias.
  • this light receiving element array normally functions with a reverse bias of 0 bias or a low voltage of 2 V or less, there is no problem even if it is formed by a normal zinc diffusion method.
  • the N-side electrode 6 is on the surface, so that a positive voltage can be applied to the N electrode and the substrate can be used as a common ground. is there. Further, in order to improve the crystallinity and to reduce the step of the heterobarrier to improve the carrier flow, an intermediate forbidden band width of one layer or a plurality of layers is provided at the boundary between the photosensitive layer 2 and the window layer 3 or the buffer layer 8. It is also effective to insert a semiconductor layer.
  • Patent Document 7 zinc is diffused in the top, side, and bottom of the mesa to improve the exposure of the PN junction to the end surface of the mesa.
  • the PN junction formed by zinc diffusion extends to the bottom of the N-type mesa.
  • the buffer layer 8 forming the mesa bottom is P-type, the PN junction remains in the mesa region. Therefore, compared with the structure of Patent Document 7, the structure of the present invention has a small junction capacitance and excellent high speed, and the dark current can be reduced by the difference in the PN junction area, thereby obtaining a more excellent minimum light receiving sensitivity.
  • this difference is based on whether the mesa surface is doped with a conductivity type different from the conductivity type of the semiconductor layer under the substrate or the light absorption layer as in Patent Document 7, or the same conductivity type as in the present invention. ing.
  • the PN junction is formed by zinc diffusion that is difficult to control to 0.2 ⁇ m or less, so that the light transmission window becomes slightly thicker, the detection wavelength range is narrowed, and the characteristics are uniform due to the thermal diffusion method. And disadvantageous in terms of yield.
  • the structure of Patent Document 7 is disadvantageous in forming a fine element array because an electrode is formed on the bottom of the mesa.
  • a mesa structure is formed in a double hetero type epitaxial layer and the side surface thereof is diffused with zinc to thereby form a planar structure. Achieves low leakage characteristics equivalent to the type photodiode.
  • the PN junction of the light absorption layer having a narrow forbidden band width is prevented from being exposed to the crystal surface with many crystal defects and the increase in dark current due to the surface current is suppressed, Since there is a zinc diffusion front in the N-type buffer layer, the PN junction is also formed in the N-type buffer layer, so that the stray capacitance is large.
  • the PN junction surface is limited to only the light absorption layer surface, so that the junction capacitance is small and the structure is advantageous for speeding up.
  • adjacent PD elements are separated by mesa grooves and electrically separated by an NPN junction, so that crosstalk between elements can be greatly reduced as compared with a conventional planar PD array.
  • the tip of the P-type layer 4 formed by Zn diffusion may stay in the buffer layer 8 or may penetrate the buffer layer 8 and reach the P-type substrate 1. Further, a P-type electrode can be formed on the P-type layer 4 from the element surface side.
  • the buffer layer 8 may be N-type
  • the substrate 1 may be semi-insulating. Further, by performing mesa etching using a dry process and performing shallow impurity diffusion from the etching end face, a PD array with a narrow pitch can be realized while removing the influence of processing damage due to the dry process.
  • FIG. 3 shows an example in which a one-dimensional array or a two-dimensional array is formed and light is incident from the substrate side.
  • the P-side surface electrode 11 is formed in contact with the P-type diffusion layer surface 4, and is bonded to the readout integrated circuit (ROIC) or the wiring substrate 12 via the metal bumps 13.
  • ROIC readout integrated circuit
  • FIG. 4 shows an example in which a large number of the elements shown in FIG. 1 are arranged in a matrix.
  • the P-type layer 4 formed by zinc diffusion reaches the buffer layer 8 in a lattice pattern, thereby separating the photosensitive layer 2 into pixels.
  • FIG. 5 shows an example in which conventional planar PDs are arranged in a matrix, and a P-type layer 4 formed by shallow zinc diffusion is arranged corresponding to each pixel.
  • FIG. 6 shows the potential profile of the conduction band in the direction of the arrow along the line AA ′ across the boundary of adjacent PDs in the PD array arranged with a 10 ⁇ m gap according to the present invention of FIG.
  • the calculation results of the photoexcitation currents induced in the left and right PDs when the luminous flux having a width of 1 ⁇ m is swept are shown.
  • FIG. 7 shows the potential profile of the conduction band in the arrow direction along the line BB ′ across the boundary of adjacent PDs in the conventional planar PD shown in FIG.
  • the calculation result of photoexcitation current along is shown.
  • the thickness of the InGaAs photosensitive layer 2 is 2 ⁇ m, and the potential of the conduction band at the center is displayed.
  • the dark current when no light was irradiated was 0 dB.
  • the P-type layer formed by deep zinc diffusion raises the potential of the conduction band by about 0.3 eV in a region sandwiched between adjacent elements. For this reason, the electrons excited on the left element side of the point A cannot move out of the single element surrounded by the zinc diffusion layer, and signal separation between elements of about 60 dB can be achieved.
  • FIG. 7 since the photosensitive layers of the respective elements are continuously connected, there is no potential barrier. For this reason, signal separation between elements remains below about 20 dB. In order to improve this separation characteristic, it is necessary to increase the distance between elements or to use mesa separation.
  • FIG. 8 shows a comparative comparison between the simulated spectral sensitivity characteristics of the InGaAs / InP-based PD according to the present invention and the typical value of the PD having the conventional planar structure.
  • the conventional type since it enters the photosensitive layer through a zinc diffusion layer having a depth of about 1 ⁇ m, the light absorption loss in the InP window layer is large, and the sensitivity rapidly decreases at a short wavelength of 900 nm or less.
  • the sensitivity at a short wavelength is greatly improved by forming an N-type InP window layer by crystal growth to a thickness of 0.2 ⁇ m or less. It is possible to further improve the sensitivity on the short wavelength side by growing the window layer thinner.
  • FIG. 9 shows that after forming the structure shown in FIG. 1 using a semi-insulating substrate, a trench 14 is dug in the zinc diffusion region to a depth reaching the substrate for column separation of the two-dimensional array, and element rows are arranged as adjacent device rows. An embodiment electrically separated from the above is shown.
  • the grooves 14 can be filled with an insulator such as polyimide, and a two-dimensional array wiring pattern can be formed thereon.
  • the principle of the present invention is that it is composed of a compound semiconductor material made of In, Al, Ga, As, Sb, etc. Needless to say, can be applied to the opposite conductivity type.
  • the substrate may be an insulating substrate or an N-type substrate.
  • FIG. 10A shows a band profile when an InGaSb ternary mixed crystal that is not lattice-matched with a binary compound semiconductor is used as the photosensitive layer 2 and the wavelength sensitivity is extended to 2.4 ⁇ m.
  • FIG. A cross-sectional view is shown.
  • an InAs 0.68 Sb 0.32 lattice matching relaxation layer 16 lattice-matched to the In 0.25 Ga 0.75 Sb light absorption layer 2 having a lattice constant of 6.19 ⁇ was formed on the GaSb relaxation layer 15. Since GaSb and InAs 0.68 Sb 0.32 have a small critical stress, residual strain due to lattice mismatch with the GaAs substrate 1 is effectively reduced.
  • the substrate side barrier layer 8 In 0.22 Al 0.23 Ga 0.55 Sb having a large band offset on the conduction band side with respect to the anode contact layer 17 and the surface side window layer 3 as the layer 9 In 0.67 Al 0.33 As 0.41 Sb 0.59 having a large band offset in the valence band is used as an electron barrier and a hole barrier, respectively, to prevent dark current from flowing into the photosensitive layer.
  • the window layer 3 is N-type, and the band offset ⁇ Ec 23 of the conduction band is 0.10 eV and the band offset ⁇ Ev 23 of the valence band is 0.26 eV at the joint surface with the photosensitive layer 2.
  • the band offset of the conduction band is smaller than the band offset of the valence band.
  • the forbidden band width of the In 0.25 Ga 0.75 Sb photosensitive layer 2 is 0.51 eV, In 0.22 Al 0.23 Ga 0.55 Sb substrate side barrier layer 8, and In 0.67 Al 0. .33 As 0.41 Sb 0.59
  • the forbidden band widths of the surface-side window layer 3 are each 0.87 eV.
  • FIG. 11A shows a band profile when the In composition ratio of the InGaAs photosensitive layer 2 is increased and the absorption edge wavelength is extended to 2.4 ⁇ m
  • FIG. 11B shows a device cross-sectional view.
  • the band offset barrier generated between the anode contact layer 17 and the cathode contact layer 9 prevents inflow of electrons and holes generated outside the photosensitive layer 2 into the photosensitive layer and holes generated in the photosensitive layer 2. And electrons can be selectively output to the outside.
  • GaAs 0.31 Sb 0.69 lattice-matched to the In 0.77 Ga 0.23 As photosensitive layer 2 is formed on the GaSb layer as the lattice matching relaxation layer 16, and residual strain due to lattice mismatch with the GaAs substrate 1 is reduced. It is relaxed. There is a large potential barrier between the valence band of the GaAsSb relaxation layer 16 and the valence band of the In 0.76 Al 0.24 As electron barrier layer 8, and crystal defects such as misfit dislocations are concentrated at the interface. Although it is difficult to take out the holes to the substrate side, in FIG. 11B according to the configuration of the present invention, the P-side surface is formed through the anode contact layer 17 doped in the P-type and the high-concentration Zn diffusion layer 4.
  • a hole current can be extracted from the electrode 11.
  • the N-type doped cathode contact layer 9 remains only under the N-side electrode 6 and the window layer 3 is exposed to the surface by removing the portion on the photosensitive layer. It is effective in obtaining efficiency.
  • the forbidden band width of the In 0.77 Ga 0.23 As photosensitive layer 2 is 0.51 eV, In 0.76 Al 0.24 As substrate side barrier layer 8, and InAs 0.5 P 0.5 window layer.
  • the forbidden bandwidths of 3 are 0.86 eV and 0.83 eV, respectively.
  • the window layer 3 is N-type, and the conduction band band offset ⁇ Ec 23 is 0.07 eV and the valence band offset ⁇ Ev 23 is 0.24 eV at the joint surface with the photosensitive layer 2.
  • the band offset of the band is smaller than the band offset of the valence band.
  • FIG. 10 the use of Sb-based materials facilitates the design of forbidden bandwidth and band offset, and can be applied to a wider wavelength range.
  • FIG. 11 has an advantage that InGaAs whose process and performance are established can be used as the photosensitive layer.
  • FIG. 12 is an explanatory diagram in the case where an InGaAs / InP-based PD is configured on the GaAs substrate 1 in the method for implementing the compound semiconductor light receiving element array.
  • a GaSb relaxation layer 15 is grown on the GaAs substrate 1
  • a GaAs 0.5 Sb 0.5 lattice matching relaxation layer 16 lattice-matched with InP is grown, and an InP barrier layer 8 and In 0.53 Ga 0 are grown thereon.
  • InP window layer 3, and In 0.53 Ga 0.47 As cathode contact layer 9 are grown sequentially. Since the InP window layer 3 has a low barrier to electrons, it does not inhibit electron conduction even at a low concentration heterointerface.
  • the layer serves as a barrier against holes, but as shown in FIG. 12B, high-concentration zinc diffusion is performed so as to penetrate the photosensitive layer 2 from the surface and reach the P-type barrier layer 8. Therefore, holes can be transferred to the anode side with low resistance.
  • FIG. 13A shows a band profile of an infrared detector having a detection wavelength of 2 to 10 ⁇ m
  • FIG. 13B shows a cross-sectional view thereof.
  • the In 0.82 Al 0.18 Sb barrier layer 8 is lattice-matched to the InAs 0.15 Sb 0.85 photosensitive layer 2 having a lattice constant of 6.42 ⁇ , it does not cause crystal defects due to lattice distortion.
  • the In 0.82 Al 0.18 Sb barrier layer 8 and the In 0.82 Al 0.18 Sb window layer 3 serve as a barrier only to the conduction band with respect to the InAs 0.15 Sb 0.85 photosensitive layer 2. Therefore, when extracting holes from the P-type layer, the InAsSb / InAlSb heterointerface does not become a current barrier. Therefore, in FIG. 13, the photosensitive layer 2 and the window layer 3 are P-type, and Sn that is an N-type impurity is selectively diffused.
  • the window layer 3 is P-type, and ⁇ Ec 23 is 0.38 eV and ⁇ Ev 23 is almost zero eV at the joint surface with the photosensitive layer 2, and the band offset of the valence band is the band offset of the conduction band. Is smaller than Therefore, at the interface between the InAsSb photosensitive layer 2 made of a P-type epitaxial layer having a relatively low doping concentration and the InAlSb window layer 3, photoinduced holes pass through the anode contact layer 17 and the P-side surface electrode 11 without a potential barrier. And can be recovered.
  • the forbidden band width of the InAs 0.15 Sb 0.85 photosensitive layer 2 is 0.12 eV, In 0.82 Al 0.18 Sb substrate side barrier layer 8, and In 0.82 Al 0.18 Sb surface side
  • the forbidden bandwidths of the window layer 3 are each 0.49 eV.
  • the structure shown in FIGS. 10 to 13 can provide an inexpensive PD.
  • GaAs is wet etched with a mixed solution of phosphoric acid, sulfuric acid and hydrogen peroxide, while InP acts as an etch stop layer for the etchant. Therefore, when this composition is used, thinning required for the infrared camera is facilitated.
  • the substrate 1 Si is also possible to make the substrate 1 Si less expensive than GaAs and having higher mechanical strength.
  • the InSb layer having low mechanical strength is formed as a buffer layer, the influence of thermal strain before and after crystal growth can be avoided. Furthermore, threading dislocations associated with lattice mismatch can be effectively terminated by forming InSb quantum dots on the InAlSb buffer layer.

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Light Receiving Elements (AREA)

Abstract

【課題】従来の化合物半導体フォトダイオードアレイが有していたクロストークが大きい、表面リークが大きい、浮遊容量大きい、検出波長域が狭い、製造歩留まりが悪い等の問題を同時に解決するアレイ構造を提供する。 【解決手段】　半導体基板上に少なくとも禁制帯幅が大きなバッファ層８、禁制帯幅の狭いI型（低濃度）感光層２及び禁制帯幅が大きなＮ型半導体窓層３を積層したフォトダイオードアレイにおいて、各素子の感光層２および窓層３の周辺をＰ型不純物でドープすることにより、各フォトダイオード素子を隣接素子から電気的に分離し、また感光層２上のＮ型窓層３を結晶成長により薄層化することにより検出波長域を拡大する。

Description

化合物半導体受光素子アレイ
　本発明は、暗電流が小さく、波長範囲が広く、かつ素子間のクロストークが極めて少ない化合物半導体フォトダイオードアレイに関するものである。
　化合物半導体光検出器はシリコン光検出器が受光できない波長域、特に赤外線領域で最も高感度な検出器として広く使われている。また化合物半導体フォトダイオードアレイは赤外分光器用センサ、波長多重光通信用モニター、赤外イメージセンサほか種々の工業計測などに重用されている。最も多方面で使われている化合物半導体アレイとしてはＩｎＰ基板上にエピタキシャル成長法により形成したＩｎＧａＡｓ層を受光部とするフォトダイオードアレイがあり、更に波長の長い近中赤外検出用としてはＩｎＳｂ系、ＩｎＡｓ系、ＨｇＣｄＴｅなどのフォトダイオードアレイが用いられている。　
　半導体光検出器の検出限界を決める暗電流は、半導体内部に起因するものと、半導体表面に起因するものがある。半導体内部に起因する暗電流を抑制するには、感光層である感光層以外の半導体層での熱励起によるキャリア生成を軽減することが有効である。また、熱励起によるキャリア生成速度は、概して真性キャリア濃度の２乗に比例するため、感光層を真性キャリア濃度が低い禁制帯幅の大きな半導体層で挟むことが暗電流を軽減する上で有効である。また、半導体表面に起因する暗電流を軽減するためには表面に露出するＰＮ接合端部が禁制帯幅の大きな半導体層上に有る事が望ましい。
　例えば、特許文献１に記載されたＩｎＧａＡｓ／ＩｎＰ系プレーナ型フォトダイオード（ＰＤ）においては、結晶欠陥密度が高い素子表面が比較的禁制帯幅の大きいＩｎＰ層で覆われており、感光層となる禁制帯幅の小さいＩｎＧａＡｓ層のＰＮ接合が表面に露出していない。このプレーナ型ＰＤを製作するプロセスでは、表面から不純物を選択的に拡散することによりＰＮ接合を形成した後、ＰＤを１次元的もしくは２次元的に配列してアレイとしている。
　この構造はプロセスが簡単であるがクロストークが大きいという欠点がある。このクロストークは感光層で発生したキャリアが拡散により容易に隣接する素子に流れて出力を発生するために生じる。そのため特許文献１にも示されているように素子間に遮光マスクを設けてクロストークを改善する方法が取られている。しかしこの方法は素子と素子との間隙で光励起電流の発生を防止する効果があるものの素子直下で発生するキャリアが隣接する素子に流れ込むことを完全には防止できないし、また基板側から光入射をするような使い方においては遮光マスクは無効である。また１０数μｍ以下の狭ピッチのアレイに於いては遮光マスクを設けることは製造歩留まりに問題が生じやすい。
　このようなプレーナ型ＰＤアレイの欠点を改良するものとして特許文献２、３，４，５に示されているようにメサ型で素子を分離する方法が取られている。いずれもＮ型ＩｎＰ基板上にメサ分離されたＩｎＧａＡｓ感光層とＰ型ＩｎＰウインドウ層からなる構造となっている。この構造によりクロストークはプレーナ型に比べ大幅に改善でき、また必ずしも遮光マスクを必要としない利点がもたらされる。
　しかし化合物半導体のメサ構造ではＰＮ接合が側面の表面に露出するため大幅に表面リーク電流が発生し、これが雑音源となり最小受光感度を悪化させる。そのためシリコン窒化膜などの誘電体膜によりメサ表面を保護する方法が取られている。また、ＩｎＧａＡｓ感光層は零バイアスか低電圧バイアスで高い量子効率を得るため通常、キャリア濃度を１０１４ｃｍ－３台と低くしたＩ層とするため、表面誘電体膜と半導体界面の欠陥や汚染、誘電体膜に含まれるイオンや誘電体の分極などにより電子がメサ表面に誘起されるなどの現象によりＩ層のメサ表面領域が反転するなど電気的に不安定な現象を招き、経時変化を起こし易い。
　また特許文献６ではＰＩＮ構造のメサ型ＰＤアレイで裏面入射したときに高速応答を得る目的のためにＰ型ＩｎＰ層の上に形成したＩｎＧａＡｓ感光層及びＮ型ＩｎＰからなるＰＩＮダイオードが提案されている。特許文献６においては感光層のＰＮ接合が半導体側面に形成された絶縁膜か、高抵抗埋め込み層により保護されているが、結晶表面あるいは再成長界面が空乏状態であるため、表面近傍における結晶欠陥に起因する表面リークの問題が残存している。
　特許文献７および８に、狭い禁制帯幅によるＰＮ接合を表面に露出させないでメサ構造を有するＰＤが記載されている。これらは、メサ構造端面に露出したＰＮ接合の表面を、不純物拡散により高濃度ドープすることにより、表面付近の空乏層を消滅させ、暗電流を抑制することができる。但し、両者においては、ＰＤをアレイ状に配置する場合、各素子の電気的な分離を確保するためには、感光層を取り除き、禁制帯幅の大きなバッファ層を露出させた後、底の部分で電流を遮断するためのＰＮＰ構造を形成する必要がある。また、不純物拡散層のフロントを、禁制帯幅の大きなバッファ層内部に留める必要があるなど、プロセスが煩雑でプロセス条件の許容範囲が狭かった。更に、特許文献７の場合は、不純物拡散により感光層のＰＮ接合を形成するため、接合が比較的深い位置に形成され、短波長側の感度が低下する問題がある。
 
特開２００２－１００７９６号公報 特開平５－８２８２９号公報 特開２００１－１４４２７８号公報 特開平５－２５９４９７号公報 米国特許　ＵＳ７４３９５９９Ｂ２号公報 特開２００７－２８１２６６ 米国特許　４９９９６９６号公報 ＰＣＴ出願　ＪＰ２００９／０６７６８９
　ＩｎＧａＡｓ／ＩｎＰ系プレーナＰＤは、通常ＩｎＰに格子整合したＩｎ０．５３Ｇａ０．４７Ａｓを使用するが、その場合、カットオフ波長は１．６μｍ程度となる。更に波長範囲を拡大するための手段として例えば、従来のＩｎＧａＡｓ／ＩｎＰ系近赤外ＰＤの場合においては、Ｉｎ組成を０．５３から０．７７に増加することにより、波長範囲を１．６μｍから２．４μｍに拡張することができるが、約１．６％の格子ずれが発生する。この格子不整合によって生じる結晶欠陥は、傾斜組成や超格子バッファ層などにより、感光層内部においてはある程度抑制可能であるが、エピタキシャル層界面には結晶欠陥が高密度で残留するため、この欠陥で生じる暗電流が流入しショット雑音を増大させる。
　また、広い禁制帯幅からなる窓層と狭い禁制帯幅からなる感光層との界面に、バンド構造の不一致、即ち、バンドオフセットが生じ、伝導帯あるいは価電子帯に電位バリアが発生する。感光層で光生成した電子を効率よく窓層に注入するためには、伝導帯側のバンドオフセットを小さく、正孔を窓層に注入する場合は、価電子帯のバンドオフセットを小さくするようにバンドアライメントを設計することが必要となる。界面におけるキャリアの停留は、ＰＤの時間応答の劣化や、バイアス電圧が零ボルトの時に感度が低下する原因となるからである。
　ＰＤアレイは、通常シリコン読み出しＩＣ（ＲＯＩＣ）と組み合わせて、光検出器モジュールとして使用するのが一般的である。ＲＯＩＣは、電源電圧３～５Ｖで駆動されるため、ＰＤへの印可バイアス電圧も零Ｖから電源電圧の範囲にあるのが望ましい。このような低電圧でＰＤを動作させるためには上述のバンドオフセットを適切に設計する必要がある。
 
　従来の化合物半導体ＰＤアレイが有していたクロストークが大きい、表面リークが大きい、浮遊容量大きい、検出波長域が狭い、製造歩留まりが悪い等の問題を同時に解決するアレイ構造を提供する。
　　本発明では、禁制帯幅が大きな化合物半導体からなるバリア層上に形成された禁制帯幅が小さな化合物半導体からなる感光層と該感光層上に形成された第１電導型で禁制帯幅の大きな化合物半導体からなる窓層が積層されており、隣接素子から電気的に分離するために少なくとも各素子の感光層および窓層の周辺が第２電導型不純物でドープされていることを特徴とする化合物半導体受光素子アレイを提供する。
　更に、窓層と感光層の接合面の伝導帯および価電子帯のバンドオフセットをそれぞれΔＥｃ２３、ΔＥｖ２３としたとき、感光層および窓層がＮ型の場合にΔＥｃ２３がΔＥｖ２３より小さく、感光層および窓層がＰ型の場合にはΔＥｃ２３がΔＥｖ２３より大きいことを特徴とする化合物半導体受光素子アレイを提供する。　
 
　本発明の構造において感光層は横方向に形成されるＰＮ接合による電位障壁により隣接する素子から完全に分離されるため、光励起キャリアが拡散して隣接する素子に流れ込む事を防ぐことができる。また感光層は窓層により表面から分離されるため誘電体表面保護膜の膜質に影響されることは無く、経時変化に対しても安定である。また、メサ構造や素子間に遮光マスクを設けることなく、クロストークが抑えられるため狭ピッチのアレイが製作容易となる。更にＰＤの感光領域を形成するＰＮ接合は熱拡散法で形成するのではなく、エピタキシャル成長により形成するため特性が揃っており歩留まりも高い。この点は特に大規模なアレイを形成する上で、生産性の観点から重要である。
　またエピタキシャル成長は数ナノメートル単位の膜厚が制御できるため、エピタキシャル成長で形成する窓層を０．２μｍ以下にすることにより、熱拡散法により形成するＰＮ接合より薄く形成することがでる。その結果ＩｎＰを窓層とするＩｎＰ／ＩｎＧａＡｓＰＤが検出できる短波長側波長は９００ｎｍ位が限界であったが本発明によれば限界波長を５００ｎｍ位まで伸ばすことができ、従来よりも幅広い波長域を受光できる光検出器を得ることができる。
　また、本発明になるＰＤは、表面側のみに第１電導型および第２電導型に対応した電極を形成することも可能で基板及びエピタキシャル成長のバッファ層を電流通路として使わなくてもよい。この場合、基板とバッファ層間、若しくはバッファ層中に格子不整合による結晶欠陥があっても、それによる暗電流への影響を回避することができる。そのため、基板と格子定数が大きく異なる化合物半導体混晶を光吸収層とする事により、光吸収層の感光波長範囲を大幅に拡張することが可能となる。
　更に、表面側窓層において、少数キャリアに対する電位障壁のみを選択的に大きくすることにより、光生成キャリアを停滞なく電極に導くことができる。
また、通常のプレーナ型ＰＤでは、共通電極がＮ型、個別アレイ要素に対応する電極がＰ型となるため、共通電極を正電位にバイアスする必要がある。したがって、パッケージに対してＰＤの基板を絶縁する必要がある。
　一方、本発明では信号取り出し電極、即ち正電位側電極を各ＰＤのＮ型層上に設け、Ｐ型層を共通電極側とすることが出来る。ＲＯＩＣの仮想接地電圧は、通常バイアス電圧の１／２程度とするため、共通電極を零電位とし、各アレイ要素を、ＲＯＩＣの電流入力に接続するのみで、適正なバイアス電圧の印可が可能となる。
 
図１は本発明による化合物半導体受光素子アレイの実施方法を示した説明図である。（実施例１） 図２は本発明による化合物半導体受光素子アレイの実施方法を示した説明図である。（実施例２） 図３は本発明による化合物半導体受光素子アレイの実施方法を示した説明図である。（実施例３） 図４は本発明による化合物半導体受光素子アレイの実施方法を示した説明図である。（実施例４） 図５は従来方式による化合物半導体受光素子アレイの実施方法を示した説明図である。 図６は本発明による隣接した化合物半導体受光素子の横方向の伝導帯電位プロファイルと、素子分離性能を示した説明図である。 図７は従来構造における隣接した化合物半導体受光素子の横方向の伝導帯電位プロファイルと、素子分離性能を示した説明図である。 図８は本発明と従来構造の化合物半導体受光素子の分光感度特性を比較した図である。 図９は本発明による化合物半導体受光素子アレイにおいて個別アドレスを可能とする配線方法を示した説明図である。（実施例５） 図１０は化合物半導体受光素子アレイの実施方法において、ＩｎＧａＳｂ系光吸収層を用いて、波長範囲を拡大した場合の説明図である。（実施例６） 図１１は化合物半導体受光素子アレイの実施方法において、ＩｎＧａＡｓ系光吸収層を用いて、波長範囲を拡大した場合の説明図である。（実施例７） 図１２は化合物半導体受光素子アレイの実施方法において、ＧａＡｓ基板上にＩｎＧａＡｓ／ＩｎＰ系ＰＤを構成した場合の説明図である。（実施例８） 図１３は化合物半導体受光素子アレイの実施方法において、ＩｎＡｓＳｂ系光吸収層を用いて、波長範囲を拡大した場合の説明図である。（実施例９）
　図１は深い亜鉛拡散によって形成するプレーナ型ＰＤアレイの実施例を示す。図１（Ａ）は平面図、図１（Ｂ）は、Ｂ－Ｂ矢印の位置における素子断面図を示す。Ｐ型ＩｎＰ基板１のキャリア濃度はＰ側電極７を形成して容易にオーミック特性が得られる１０１８～１０１９ｃｍ－３台の濃度とする。ＩｎＧａＡｓ感光層２はアンドープで形成するＩ型層とするかキャリア濃度１０１４～１０１５ｃｍ－３台の低濃度Ｎ型としてもよい。ＩｎＧａＡｓ感光層２は光吸収層として用いるものであり、検出波長の選択性を持たせるために任意の組成からなるＩｎｘＧａ１－ｘＡｓｙＰ１－ｙとすることや検出波長を拡張するためにＩｎＡｌＡｓ系の組成にすることも可能である。感光層２の厚みは量子効率と応答速度を最適化する条件により決定されるもので、高速用には厚み１μｍ程度で、量子効率を優先する用途には２～６μｍ程度となる。Ｎ型ＩｎＰ窓層３は通常１μｍ以下であるが可視光領域にも感度を持たせる用途においては０．２μｍ以下が望ましい。またＮ型ＩｎＰ窓層３のキャリア濃度は１０１７ｃｍ－３台かそれ以上とする。Ｎ型ＩｎＰ窓層３のキャリア濃度をこれより低くし、電極下部に高濃度Ｎ型ＩｎＧａＡｓコンタクト層９を設けても良い。
　誘電体膜５の開口部１０から選択的に亜鉛をバッファ層８まで拡散することによってＰ型層４を形成し、素子間の分離を行う。この場合は感光層２を低濃度Ｎ型、窓層３をＮ型、バッファ層８をＰ型とする。バッファ層８はＰ型か、亜鉛拡散表面上にＰ側電極１０を設ける場合はＮ型や半絶縁性であってもよい。但し、バッファ層８がN型の場合は、その周囲をP型に反転させることが望ましい。
　実施例１においてＰ型層４は、感光層よりも禁制帯幅の大きい半導体、例えばＩｎＰの埋め込み成長によって形成しても良いが、再成長界面の結晶欠陥の影響を避けるため再成長層のＰ型ドープ濃度を高くして、固相拡散によりＰＮ接合を感光層内部に形成するのが望ましい。図１に示した構造においては隣接ＰＤ素子はＮＰＮ接合によりそれぞれ電気的に分離されているので従来のプレーナＰＤアレイに比べて素子間のクロストークは大幅に低減出来る。
　図２は、本発明をメサ分離型ＰＤに応用した場合の実施例で、平面図（Ａ）および矢印Ｂにおける断面図（Ｂ）を示す。Ｐ型ＩｎＰ基板１上に積層されたＩｎＧａＡｓ感光層２及びＮ型ＩｎＰ窓層３からなるウエファを島状にメサエッチングを行い、メサ側面及びメサ底部のみを選択的に亜鉛拡散してＰ型層４を形成し、ついで上面及びメサ側面と底部にシリコン窒化膜からなる誘電体層５で皮膜し、Ｎ型窓層３表面の一部にＮ－ＩｎＧａＡｓからなるコンタクト層９を島状に残し、その上にシリコン窒化膜の開口部を設けＮ側電極６を形成した。Ｐ型ＩｎＰバリア層８はエピタキシャル結晶層の品質を良くするために基板と積層するエピタキシャル層間に形成されたバッファ層であり、メサエッチングの際にエッチング選択性を利用したエッチング阻止膜としても機能する。
　メサ表面に形成するＰ型層４は通常の熱拡散法で亜鉛をドープして得られ、深さは１μｍ程度かそれ以下でもよい。また熱拡散法以外にベリリウムなどのアクセプター型不純物をイオン注入して形成することも可能であり、この場合は素子に逆バイアスを印加したときにＰ型層４が空乏層化しない程度の低濃度として逆バイアスでトンネル電流が流れないようにＰ型層４のキャリア濃度を精度良く制御し易い利点が有る。しかし本受光素子アレイ通常は０バイアスか２Ｖ以下の低電圧の逆バイアスで機能するので通常の亜鉛拡散法で形成しても問題ない。本実施例では通常のプレーナ型ＩｎＧａＡｓ／ＩｎＰ系ＰＤやアレイと異なりＮ側電極６が表面にあるためＮ電極に正電圧を印加し、基板を共通グラウンドにできるためマイナス電源を必要としない利点がある。また結晶性を良くする目的やヘテロバリアの段差を低くしてキャリアの流れをよくするために、感光層２と窓層３あるいはバッファ層８の境界に一層もしくは複数層の中間的な禁制帯幅を持つ半導体層を挿入することも有効である。
　特許文献７はメサ端面にＰＮ接合が露出するのを改善するためメサ上部、側面及びメサ底部に亜鉛拡散している。この構造では亜鉛拡散により形成されたＰＮ接合がＮ型のメサ底部まで広がっている。一方、本発明の構造ではメサ底部を形成するバッファ層８はＰ型であるので、ＰＮ接合はメサ領域内に留まっている。このため特許文献７の構造に比べ本発明の構造では接合容量が小さく高速性に優れ、またＰＮ接合面積の差だけ暗電流も小さくでき、より優れた最小受光感度が得られる。即ちこの差異は特許文献７の如く、基板或いは光吸収層の下の半導体層の導電型と異なる導電型でメサ表面をドープするか、本発明の如く同じ導電型でドープするかの違いに基づいている。また特許文献７の構造では０．２μｍ以下に制御が困難な亜鉛拡散でＰＮ接合を形成するため、やや厚めの光透過窓となり検出波長域が狭くなり、また熱拡散法のため特性の均一性や歩留まりの点で不利である。また特許文献７の構造ではメサ底部に電極を形成するため微細な素子アレイを形成する上でも不利である。
　本発明者が先に出願した特許文献８の図６で開示されているＰＮ型フォトトランジスタ構造においては、ダブルへテロ型エピタキシャル層にメサ構造を形成し、その側面を亜鉛拡散することにより、プレーナ型フォトダイオードと同等の低リーク特性を達成している。狭い禁制帯幅を有する光吸収層のＰＮ接合が結晶欠陥の多い結晶表面に露出することを防ぎ、表面電流による暗電流の増加を抑止している点は同じであるが、特許文献８においては、Ｎ型バッファ層中に亜鉛拡散フロントがあるため、ＰＮ接合がＮ型バッファ層中にも形成されているので浮遊容量が大きい。また、光素子アレイを形成する際に、Ｎ型バッファ層内に、Ｎ、Ｐ、Ｎ構造を形成する必要があり、素子分離構造が複雑であった。本発明ではＰＮ接合面が光吸収層面のみに限定されるため接合容量が小さく高速化に有利な構造となっている。本実施例では隣接ＰＤ素子はメサ溝によって分離されると共にＮＰＮ接合により電気的にも分離されているので従来のプレーナＰＤアレイに比べて素子間のクロストークは大幅に低減出来る。
　尚、Ｚｎ拡散により形成されるＰ型層４の先端は、バッファ層８内に留まっても、バッファ層８を貫通してＰ型基板１に到達しても良い。更に、Ｐ型電極を素子表面側からＰ型層４に取ることも可能で、その場合は、バッファ層８はＮ型でも良く、基板１は、半絶縁性でも良い。また、ドライプロセスを用いてメサエッチングを行い、エッチング端面から浅い不純物拡散を行うことにより、ドライプロセスによる加工損傷の影響を除去しながら、狭いピッチのＰＤアレイを実現することができる。
　図３に１次元アレイや２次元アレイを形成し、基板側から光入射せしめる例を示す。この場合、Ｐ側表面電極１１はＰ型拡散層面４に接して形成し、読み出し集積回路（ＲＯＩＣ）もしくは配線基板１２に金属バンプ１３を介して張り合わせて接続する。図１の如く段差のない平面構造のアレイはＲＯＩＣと一体化する場合、メサ型アレイに比べ素子製作プロセスが容易で歩留まりや信頼性の点で有利となる。
　図４は図１の素子を多数マトリクス状に配置した例で、亜鉛拡散で形成したP型層４が格子状にバッファ層８まで達することにより、感光層２を各画素に分離している。
　一方、図５は従来のプレーナ型ＰＤをマトリクス状に配置した例で、各画素に対応して浅い亜鉛拡散で形成したP型層４が配置されている。
　図６は、図４の本発明による１０μｍの間隙で配置したＰＤアレイに於いて、隣接するＰＤの境界をまたぐ、Ａ－Ａ’に沿った矢印方向の伝導帯の電位プロファイルと、矢印に沿って、幅１μｍの光束を掃引したときの左右それぞれのＰＤに誘起された光励起電流の計算結果を示す。また、図７は、１０μｍの間隙で配置した図５の従来のプレーナ型ＰＤに於いて、隣接するＰＤの境界をまたぐ、Ｂ－Ｂ’に沿った矢印方向の伝導帯の電位プロファイルと、矢印に沿った、光励起電流の計算結果を示す。ＩｎＧａＡｓ感光層２の厚さは２μｍとし、その中心部における伝導帯の電位を表示している。光を照射していない場合の暗電流を０ｄBとした。
　図６においては、深い亜鉛拡散により形成されたＰ型層により、隣接する素子に挟まれた領域において伝導帯の電位が約０．３ｅＶ程持ち上がっている。そのため、Ａ点の左素子側で励起された電子は、亜鉛拡散層で囲まれた単一素子内から外へは移動不可能となり、約６０ｄBにおよぶ素子間の信号分離が達成できている。一方図７においては、各素子の感光層が連続的に繋がっているため電位バリアが存在しない。このため、素子間の信号分離は２０ｄＢ程度以下に留まる。この分離特性を改善するためには素子間距離を大きくとるか、メサ分離などの手段が必要となる。
　２次元アレイを用いた赤外カメラの場合、ＶＧＡクラスで基板サイズを１０ｍｍ以下にするためには、画素のサイズを２０μｍ以下にする必要があるが、従来のプレーナ型ＰＤに遮光マスクを組み合わせた構成では、キャリアの相互拡散により解像度が劣化する。また分離溝を設けると端面が露出するため、表面結晶欠陥による暗電流の増加が避けられない。本発明による、図１あるいは図２の構成により、初めて、暗電流が小さく、高い解像度を有する高密度なＰＤアレイが実現できる。また分光センサ用や波長多重通信用の１次元アレイに本実施例を適応した場合は、従来のＰＤアレイに比べ遥かに優れた波長分解能が得られる。
　図８は、本発明によるInGaAs/InP系PDのシミュレーションした分光感度特性と従来型プレーナ構造のPDの典型値とを相対的に比較したものである。従来型では深さ１μｍ程度の亜鉛拡散層を通して感光層に入射するためInP窓層での光吸収損失が大きく９００ｎｍ以下の短波長で急速に感度が低下する。一方、本発明ではＮ型InP窓層を結晶成長で形成し０．２μm以下の厚みにする事により短波長での感度を大幅に改善されている事が図８に示されている。窓層を更に薄く成長することにより、短波長側感度を更に改善することが可能である。
　図９は半絶縁性基板を用いて図１に示した構造を形成後、２次元アレイのコラム分離のため、基板に到達する深さまで亜鉛拡散領域に溝１４を掘り込み素子列を隣接素子列から電気的に分離した実施例を示す。また溝１４はポリイミドのような絶縁物で埋め込み、その上に２次元アレイの配線パターンを形成することが出来る。
　以上はＩｎＰ／ＩｎＧａＡｓヘテロ接合を利用した場合について実施例を示したが本発明の原理はＩｎ、Ａｌ、Ｇａ、Ａｓ、Ｓｂなどからなる化合物半導体材料で構成することや実施例に示したのとは逆の導電型にも適用できることは云うまでもない。また、図３に示したようにＰ側電極もＮ側電極と同一面に形成する場合は、基板は絶縁性基板やＮ型基板でもよい。
　図１０（Ａ）は、２元化合物半導体とは格子整合しないＩｎＧａＳｂ３元混晶を感光層２として用い、波長感度を２．４μmまで拡張した場合のバンドプロファイル、図１０（Ｂ）は、その素子断面図を示す。本例では、格子定数６．１９ÅのＩｎ０．２５Ｇａ０．７５Ｓｂ光吸収層２に格子整合したＩｎＡｓ０．６８Ｓｂ０．３２格子整合緩和層１６をＧａＳｂ緩和層１５上に形成した。ＧａＳｂおよびＩｎＡｓ０．６８Ｓｂ０．３２は限界応力が小さいのでＧａＡｓ基板１との格子不整合による残留歪みを効果的に緩和している。基板側バリア層８としては、アノードコンタクト層１７に対して伝導帯側に大きなバンドオフセットを持つＩｎ０．２２Ａｌ０．２３Ｇａ０．５５Ｓｂと表面側窓層３としては、層９に対して価電子帯に大きなバンドオフセットを持つＩｎ０．６７Ａｌ０．３３Ａｓ０．４１Ｓｂ０．５９をそれぞれ電子バリアおよび正孔バリアとして用いて感光層への暗電流の流入を防止している。
　また、本例では、窓層３がＮ型であり、感光層２との接合面において、伝導帯のバンドオフセットΔＥｃ２３が０．１０ｅＶ、価電子帯のバンドオフセットΔＥｖ２３が0.２６ｅＶであり、伝導帯のバンドオフセットのほうが価電子帯のバンドオフセットよりも小さくなっている。そのため、微弱光や低バイアス条件においてもキャリアが停留することなく排出される。なお、Ｉｎ０．２５Ｇａ０．７５Ｓｂ感光層２の禁制帯幅は、０．５１ｅＶ、Ｉｎ０．２２Ａｌ０．２３Ｇａ０．５５Ｓｂ基板側バリア層８および、Ｉｎ０．６７Ａｌ０．３３Ａｓ０．４１Ｓｂ０．５９表面側窓層３の禁制帯幅は、それぞれ、０．８７ｅＶである。
　ＧａＡｓ基板１上に形成されたＩｎＡｓ０．６８Ｓｂ０．３２格子整合緩和層１６の価電子帯とＧａＳｂ緩和層１５の価電子帯間には大きな電位障壁があり、正孔を基板側に取り出すことは困難であるが、本発明の構成に従った図１０（Ｂ）においては、Ｐ型にドープされたアノードコンタクト層１７と高濃度Ｚｎ拡散層４を通じて、Ｐ側表面電極１１から正孔電流を取り出すことができる。また、表面入射の場合はＮ型にドープされたカソードコンタクト層９はＮ側電極６の下部にのみ残し、感光層上の部分を除去する事により窓層３が表面に露出させる事が高い量子効率を得る上で有効である。
　図１１（Ａ）は、ＩｎＧａＡｓ感光層２のＩｎ組成比を増加させ、吸収端波長を２．４μｍまで拡張した場合のバンドプロファイルで、図１１（Ｂ）は、素子断面図を示す。格子定数５．８７ÅのＩｎ０．７７Ｇａ０．２３Ａｓ感光層２に格子整合させたＩｎ０．７６Ａｌ０．２４Ａｓ電子バリア層８およびＩｎＡｓ０．５Ｐ０．５窓層３は、それぞれアノードコンタクト層１７及びカソードコンタクト層９間に生じるバンドオフセットのバリアにより感光層２以外で発生する電子および正孔の感光層への流入を防止し、かつ、感光層２で生成された正孔および電子を選択的に外部に出力する事が出来る。Ｉｎ０．７７Ｇａ０．２３Ａｓ感光層２に格子整合したＧａＡｓ０．３１Ｓｂ０．６９が格子整合緩和層１６としてＧａＳｂ層上に形成され、ＧａＡｓ基板１との格子不整合による残留歪みを緩和している。ＧａＡｓＳｂ緩和層１６の価電子帯とＩｎ０．７６Ａｌ０．２４Ａｓ電子バリア層８の価電子帯間には大きな電位障壁があり、界面にミスフィット転位などの結晶欠陥が密集するため、正孔を基板側に取り出すことは困難であるが、本発明の構成に従った図１１（Ｂ）においては、Ｐ型にドープされたアノードコンタクト層１７と高濃度Ｚｎ拡散層４を通じて、Ｐ側表面電極１１から正孔電流を取り出すことができる。また、表面入射の場合はＮ型にドープされたカソードコンタクト層９はＮ側電極６の下部にのみ残し、感光層上の部分を除去する事により窓層３が表面に露出させる事が高い量子効率を得る上で有効である。
　なお、Ｉｎ０．７７Ｇａ０．２３Ａｓ感光層２の禁制帯幅は、０．５１ｅＶ、Ｉｎ０．７６Ａｌ０．２４Ａｓ基板側バリア層８および、ＩｎＡｓ０．５Ｐ０．５窓層３の禁制帯幅は、それぞれ、０．８６ｅＶおよび０．８３ｅＶである。また、本例では、窓層３がＮ型であり、感光層２との接合面において、伝導帯のバンドオフセットΔＥｃ２３が０．０７ｅＶ、価電子帯のバンドオフセットΔＥｖ２３が0.２４ｅＶで伝導帯のバンドオフセットのほうが価電子帯のバンドオフセットよりも小さくなっている。
　図１０は、Ｓｂ系材料を用いることにより、禁制帯幅やバンドオフセットの設計が容易となり、より広い波長範囲に応用可能である。一方図１１は、プロセスおよび性能が確立したＩｎＧａＡｓを感光層として使用できる利点がある。
　図１２は化合物半導体受光素子アレイの実施方法において、ＧａＡｓ基板１上にＩｎＧａＡｓ／ＩｎＰ系ＰＤを構成した場合の説明図である。ＧａＡｓ基板１上にＧａＳｂ緩和層１５を成長した後、ＩｎＰに格子整合するＧａＡｓ０．５Ｓｂ０．５格子整合緩和層１６を成長し、その上にＩｎＰバリア層８、Ｉｎ０．５３Ｇａ０．４７Ａｓ感光層２、ＩｎＰ窓層３、Ｉｎ０．５３Ｇａ０．４７Ａｓカソードコンタクト層９を順次成長している。ＩｎＰ窓層３は、電子に対してバリアが低いため、低濃度のヘテロ界面においても、電子伝導を阻害しない。一方同層は、正孔に対しては障壁となるが、図１２（Ｂ）に示すように、表面から感光層２を貫通してP型バリア層８に到達するよう高濃度亜鉛拡散がほどこされているため、低抵抗でアノード側への正孔の移送ができる。
　図１３（Ａ）は、検出波長２～１０μｍの赤外光検出器のバンドプロファイル、図１３（Ｂ）はその断面図を示す。ＧａＡｓ基板１上に、ＧａＳｂ緩和層１５を成長した後、ＩｎＳｂ緩和層１６、ＩｎＡｓ０．１５Ｓｂ０．８５カソードコンタクト層９、Ｎ－Ｉｎ０．８２Ａｌ０．１８Ｓｂバリア層８、ＩｎＡｓ０．１５Ｓｂ０．８５感光層２、Ｎ－Ｉｎ０．８２Ａｌ０．１８Ｓｂ窓層３を順次成長させた。
　Ｉｎ０．８２Ａｌ０．１８Ｓｂバリア層８は格子定数６．４２ÅのＩｎＡｓ０．１５Ｓｂ０．８５感光層２に格子整合しているため、格子歪みによる結晶欠陥発生の原因にはならない。Ｉｎ０．８２Ａｌ０．１８Ｓｂバリア層８およびＩｎ０．８２Ａｌ０．１８Ｓｂ窓層３は、ＩｎＡｓ０．１５Ｓｂ０．８５感光層２に対して伝導帯のみバリアになる。従って、Ｐ型層から正孔を引き出す時、ＩｎＡｓＳｂ／ＩｎＡｌＳｂヘテロ界面は電流障壁にはならない。そこで、図１３においては、感光層２と窓層３をＰ型とし、Ｎ型不純物となるＳｎを選択拡散している。この構造により、窓層３がＰ型であり、感光層２との接合面において、ΔＥｃ２３が０．３８ｅＶ、ΔＥｖ２３がほぼ零ｅＶとなり、価電子帯のバンドオフセットのほうが伝導帯のバンドオフセットよりも小さくなっている。そのため、比較的ドープ濃度の低いＰ型エピタキシャル層からなるＩｎＡｓＳｂ感光層２とＩｎＡｌＳｂ窓層３の界面において、光誘起された正孔を電位障壁なしにアノードコンタクト層１７，Ｐ側表面電極１１を経由して回収することができる。また、Ｎ型に高濃度ドープされたＮ型層４１部分のＩｎＡｓＳｂ感光層２とＩｎＡｌＳｂ窓層３の界面においては、電子は、トンネル効果により移動可能である。なお、ＩｎＡｓ０．１５Ｓｂ０．８５感光層２の禁制帯幅は、０．１２ｅＶ、Ｉｎ０．８２Ａｌ０．１８Ｓｂ基板側バリア層８および、Ｉｎ０．８２Ａｌ０．１８Ｓｂ表面側窓層３の禁制帯幅は、それぞれ、０．４９ｅＶである。
　ＧａＡｓ基板は、ＩｎＰ基板に比べて安価で大面積のウェファが得られることから、図１０～１３に示した構造により、安価なＰＤが提供できる。また、ＧａＡｓは、燐酸や硫酸と過酸化水素の混合溶液でウェットエッチングされる一方ＩｎＰは上記エッチ液に対してエッチストップ層として働く。従って、本組成を用いると、赤外カメラに必要となる薄片化が容易となる。
　基板１をＧａＡｓより安価で機械強度が強いＳｉにすることも可能である。この場合、いったん機械強度の弱いＩｎＳｂ層を緩衝層として形成することにより、結晶成長前後の熱歪みの影響を避けることができる。更に、ＩｎＳｂ量子ドットをＩｎＡｌＳｂバッファ層上に形成することにより、格子不整合に伴う貫通転位を有効に終端することも可能である。
 
１　基板
　２　感光層
　３　Ｎ型窓層
　４　Ｐ型層
　５　誘電体膜
　６　Ｎ側電極
　７　Ｐ側電極
　８　バリア層
　９　カソードコンタクト層
　１０　開口部
　１１　表面側Ｐ側電極
　１２　集積回路もしくプリント基板
　１３　バンプ
　１４　素子分離溝
　１５　緩和層
　１６　格子整合緩和層
　１７　アノードコンタクト層
　４１　N型層

Claims (6)

  1. 　禁制帯幅が大きな化合物半導体からなるバリア層上に形成された禁制帯幅が小さな化合物半導体からなる感光層と該感光層上に形成された禁制帯幅が大きな化合物半導体からなる第１電導型の窓層が積層されており、隣接素子から電気的に分離するために少なくとも各素子の感光層の周辺、および窓層の周辺が第２電導型不純物でドープされていることを特徴とする化合物半導体受光素子アレイ。
  2. 　上記感光層の周辺および窓層の周辺がメサ構造によって分離されており、メサ側面及びメサ底部の表面層が第２電導型不純物でドープされている請求項１に記載の化合物半導体受光素子アレイ。
  3. 　上記窓層と感光層の接合面の伝導帯および価電子帯のバンドオフセットをそれぞれΔＥｃ２３、ΔＥｖ２３したとき、該窓層がＮ型の場合にΔＥｃ２３がΔＥｖ２３より小さく、該窓層がＰ型の場合にはΔＥｃ２３がΔＥｖ２３より大きいことを特徴とする請求項１に記載の化合物半導体受光素子アレイ。
  4. 　Ｎ側及びＰ側電極が基板とは反対の面に形成されており、基板側から光入射せしめることを特徴とする請求項１に記載の化合物半導体受光素子アレイ。
  5. 　第２電導型不純物がドープされた領域に設けられた溝により、素子単体もしくは素子列を隣接素子もしくは隣接素子列から電気的に分離されていることを特徴とする請求項１に記載の化合物半導体受光素子アレイ。
  6. 　基板とは格子定数が異なる緩和層を介して感光層が形成されていることを特徴とする請求項１に記載の化合物半導体受光素子アレイ。
    　
PCT/JP2011/050269 2010-01-25 2011-01-11 化合物半導体受光素子アレイ WO2011089949A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US13/574,487 US8610170B2 (en) 2010-01-25 2011-01-11 Compound semiconductor light-receiving element array
JP2011550879A JP5942068B2 (ja) 2010-01-25 2011-01-11 化合物半導体受光素子アレイ

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010012875 2010-01-25
JP2010-012875 2010-01-25

Publications (1)

Publication Number Publication Date
WO2011089949A1 true WO2011089949A1 (ja) 2011-07-28

Family

ID=44306752

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/050269 WO2011089949A1 (ja) 2010-01-25 2011-01-11 化合物半導体受光素子アレイ

Country Status (3)

Country Link
US (1) US8610170B2 (ja)
JP (1) JP5942068B2 (ja)
WO (1) WO2011089949A1 (ja)

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013093385A (ja) * 2011-10-24 2013-05-16 Sumitomo Electric Ind Ltd 受光素子、およびその製造方法
JP2013143403A (ja) * 2012-01-06 2013-07-22 Sumitomo Electric Device Innovations Inc 半導体受光装置
WO2014002081A3 (en) * 2012-06-28 2014-05-15 Elta Systems Ltd. Heterojunction bipolar phototransistor device
US9525087B2 (en) 2014-04-28 2016-12-20 Sumitomo Electric Industries, Ltd. Light receiving device and method for manufacturing light receiving device
US9548330B2 (en) 2014-12-10 2017-01-17 Sumitomo Electric Industries, Ltd. Method for producing semiconductor light receiving device and semiconductor light receiving device
US9735311B2 (en) 2014-12-10 2017-08-15 Sumitomo Electric Industries, Ltd. Method for producing semiconductor light receiving device
WO2017150167A1 (ja) * 2016-02-29 2017-09-08 ソニー株式会社 固体撮像素子
JP2017175006A (ja) * 2016-03-24 2017-09-28 旭化成エレクトロニクス株式会社 量子型赤外線センサ
US10079324B2 (en) 2015-07-30 2018-09-18 Mitsubishi Electric Corporation Semiconductor light-receiving device
JP2019096758A (ja) * 2017-11-24 2019-06-20 アイアールスペック株式会社 化合物半導体フォトダイオードアレイ
JP2019160836A (ja) * 2018-03-07 2019-09-19 住友電気工業株式会社 半導体受光デバイス、赤外線検知装置
JP2020126894A (ja) * 2019-02-01 2020-08-20 住友電気工業株式会社 半導体受光デバイス
JP2021108403A (ja) * 2015-06-22 2021-07-29 アイキューイー ピーエルシーＩＱＥ ｐｌｃ ＧａＡｓにほぼ合致する格子パラメータを有する基板上に希薄窒化物層を有する光電子検出器
JP2021525961A (ja) * 2018-05-29 2021-09-27 アイキューイー ピーエルシーＩＱＥ ｐｌｃ 緩衝材にわたって形成される光電子デバイス
WO2022107723A1 (ja) * 2020-11-18 2022-05-27 国立大学法人千葉大学 近赤外光を利用した撮像システム及び撮像方法
WO2022176975A1 (ja) * 2021-02-19 2022-08-25 国立大学法人千葉大学 静脈撮像装置、静脈撮像方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10383520B2 (en) * 2014-09-18 2019-08-20 Masimo Semiconductor, Inc. Enhanced visible near-infrared photodiode and non-invasive physiological sensor
FR3040537B1 (fr) * 2015-08-26 2017-09-01 New Imaging Tech Matrice de photodiodes a cathodes isolees
KR101766247B1 (ko) 2016-04-26 2017-08-08 국방과학연구소 평면형 포토 다이오드
CN108598111B (zh) * 2018-04-24 2021-01-29 京东方科技集团股份有限公司 具有指纹识别功能的显示基板、方法及显示装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6355980A (ja) * 1986-08-26 1988-03-10 Matsushita Electric Works Ltd フオトダイオ−ドアレイの製法
JPH04180269A (ja) * 1990-11-14 1992-06-26 Sharp Corp 回路内蔵受光素子
JPH04266070A (ja) * 1991-02-20 1992-09-22 Fujitsu Ltd フォトダイオード
JPH05291605A (ja) * 1992-04-10 1993-11-05 Mitsubishi Electric Corp 半導体受光素子
JPH09283786A (ja) * 1996-04-19 1997-10-31 Nec Corp 導波路型半導体受光素子とその製造方法
JP2001144278A (ja) * 1999-11-12 2001-05-25 Nippon Sheet Glass Co Ltd 受光素子アレイ
JP2002076425A (ja) * 2000-08-24 2002-03-15 Minolta Co Ltd 光電変換装置
JP2007281266A (ja) * 2006-04-10 2007-10-25 Sumitomo Electric Ind Ltd 裏面入射型フォトダイオードアレイおよびセンサ
JP2009283603A (ja) * 2008-05-21 2009-12-03 Sumitomo Electric Ind Ltd 検出装置、受光素子アレイおよびその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2581482B1 (fr) 1985-05-03 1987-07-10 Labo Electronique Physique Photodiode pin a faible courant de fuite
JPH0258878A (ja) * 1988-08-25 1990-02-28 Nec Corp 半導体受光素子アレイ
US5127081A (en) * 1990-08-03 1992-06-30 At&T Bell Laboratories Optical branching waveguide
JPH07123170B2 (ja) * 1990-08-07 1995-12-25 光計測技術開発株式会社 受光素子
JPH0582829A (ja) 1991-09-19 1993-04-02 Nec Corp 半導体受光素子
JPH05259497A (ja) 1992-03-12 1993-10-08 Hitachi Ltd 半導体素子の製造方法
JPH05283730A (ja) * 1992-03-30 1993-10-29 Hikari Keisoku Gijutsu Kaihatsu Kk 受光素子
JP2882354B2 (ja) * 1996-04-30 1999-04-12 日本電気株式会社 受光素子内蔵集積回路装置
JP2002100796A (ja) 2000-07-18 2002-04-05 Nippon Sheet Glass Co Ltd 受光素子アレイ
US6888179B2 (en) * 2003-04-17 2005-05-03 Bae Systems Information And Electronic Systems Integration Inc GaAs substrate with Sb buffering for high in devices
US7439599B2 (en) 2004-09-27 2008-10-21 Emcore Corporation PIN photodiode structure and fabrication process for reducing dielectric delamination
WO2009107568A1 (ja) * 2008-02-25 2009-09-03 独立行政法人産業技術総合研究所 光電界効果トランジスタ，及びその製造方法
WO2010041756A1 (ja) * 2008-10-10 2010-04-15 独立行政法人産業技術総合研究所 光検出素子

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6355980A (ja) * 1986-08-26 1988-03-10 Matsushita Electric Works Ltd フオトダイオ−ドアレイの製法
JPH04180269A (ja) * 1990-11-14 1992-06-26 Sharp Corp 回路内蔵受光素子
JPH04266070A (ja) * 1991-02-20 1992-09-22 Fujitsu Ltd フォトダイオード
JPH05291605A (ja) * 1992-04-10 1993-11-05 Mitsubishi Electric Corp 半導体受光素子
JPH09283786A (ja) * 1996-04-19 1997-10-31 Nec Corp 導波路型半導体受光素子とその製造方法
JP2001144278A (ja) * 1999-11-12 2001-05-25 Nippon Sheet Glass Co Ltd 受光素子アレイ
JP2002076425A (ja) * 2000-08-24 2002-03-15 Minolta Co Ltd 光電変換装置
JP2007281266A (ja) * 2006-04-10 2007-10-25 Sumitomo Electric Ind Ltd 裏面入射型フォトダイオードアレイおよびセンサ
JP2009283603A (ja) * 2008-05-21 2009-12-03 Sumitomo Electric Ind Ltd 検出装置、受光素子アレイおよびその製造方法

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013093385A (ja) * 2011-10-24 2013-05-16 Sumitomo Electric Ind Ltd 受光素子、およびその製造方法
JP2013143403A (ja) * 2012-01-06 2013-07-22 Sumitomo Electric Device Innovations Inc 半導体受光装置
WO2014002081A3 (en) * 2012-06-28 2014-05-15 Elta Systems Ltd. Heterojunction bipolar phototransistor device
US9525087B2 (en) 2014-04-28 2016-12-20 Sumitomo Electric Industries, Ltd. Light receiving device and method for manufacturing light receiving device
US9548330B2 (en) 2014-12-10 2017-01-17 Sumitomo Electric Industries, Ltd. Method for producing semiconductor light receiving device and semiconductor light receiving device
US9735311B2 (en) 2014-12-10 2017-08-15 Sumitomo Electric Industries, Ltd. Method for producing semiconductor light receiving device
JP2021108403A (ja) * 2015-06-22 2021-07-29 アイキューイー ピーエルシーＩＱＥ ｐｌｃ ＧａＡｓにほぼ合致する格子パラメータを有する基板上に希薄窒化物層を有する光電子検出器
US10079324B2 (en) 2015-07-30 2018-09-18 Mitsubishi Electric Corporation Semiconductor light-receiving device
DE112017001031T5 (de) 2016-02-29 2019-01-03 Sony Corporation Festkörper-Bildaufnahmevorrichtung
JPWO2017150167A1 (ja) * 2016-02-29 2018-12-20 ソニー株式会社 固体撮像素子
EP4258359A2 (en) 2016-02-29 2023-10-11 Sony Group Corporation Solid-state imaging element
WO2017150167A1 (ja) * 2016-02-29 2017-09-08 ソニー株式会社 固体撮像素子
US11437418B2 (en) 2016-02-29 2022-09-06 Sony Corporation Solid-state image pickup device
JP2017175006A (ja) * 2016-03-24 2017-09-28 旭化成エレクトロニクス株式会社 量子型赤外線センサ
JP7109718B2 (ja) 2017-11-24 2022-08-01 アイアールスペック株式会社 化合物半導体フォトダイオードアレイ
JP2019096758A (ja) * 2017-11-24 2019-06-20 アイアールスペック株式会社 化合物半導体フォトダイオードアレイ
JP2019160836A (ja) * 2018-03-07 2019-09-19 住友電気工業株式会社 半導体受光デバイス、赤外線検知装置
JP7027970B2 (ja) 2018-03-07 2022-03-02 住友電気工業株式会社 半導体受光デバイス、赤外線検知装置
JP2021525961A (ja) * 2018-05-29 2021-09-27 アイキューイー ピーエルシーＩＱＥ ｐｌｃ 緩衝材にわたって形成される光電子デバイス
JP7163803B2 (ja) 2019-02-01 2022-11-01 住友電気工業株式会社 半導体受光デバイス
JP2020126894A (ja) * 2019-02-01 2020-08-20 住友電気工業株式会社 半導体受光デバイス
WO2022107723A1 (ja) * 2020-11-18 2022-05-27 国立大学法人千葉大学 近赤外光を利用した撮像システム及び撮像方法
WO2022176975A1 (ja) * 2021-02-19 2022-08-25 国立大学法人千葉大学 静脈撮像装置、静脈撮像方法

Also Published As

Publication number Publication date
JPWO2011089949A1 (ja) 2013-05-23
US8610170B2 (en) 2013-12-17
JP5942068B2 (ja) 2016-06-29
US20120286328A1 (en) 2012-11-15

Similar Documents

Publication Publication Date Title
JP5942068B2 (ja) 化合物半導体受光素子アレイ
US9698297B2 (en) Light-receiving device and method for producing the same
US7759698B2 (en) Photo-field effect transistor and integrated photodetector using the same
US8530933B2 (en) Photo transistor
US7936034B2 (en) Mesa structure photon detection circuit
TWI552371B (zh) A group III-V compound semiconductor light-receiving element, a method for fabricating a III-V compound semiconductor light-receiving element, a light-receiving element, and an epitaxial wafer
US10312390B2 (en) Light receiving device and method of producing light receiving device
US20110018086A1 (en) Low-level signal detection by semiconductor avalanche amplification
US8415713B2 (en) Photo-field effect transistor and its production method
US7855400B2 (en) Semiconductor light detecting element and method for manufacturing the semiconductor light detecting element
JP2010135360A (ja) アバランシェフォトダイオード
US10886323B2 (en) Infrared detector, infrared detection device, and method of manufacturing infrared detector
JP2012244124A (ja) 受光素子アレイ、その製造方法および検出装置
JP2007281266A (ja) 裏面入射型フォトダイオードアレイおよびセンサ
JP2013175686A (ja) 受光素子、その製造方法、および検出装置
JP2012216727A (ja) 受光素子、その製造方法および検出装置
US10608040B2 (en) Photodetection device which has an inter-diode array and is overdoped by metal diffusion and manufacturing method
JP2009283603A (ja) 検出装置、受光素子アレイおよびその製造方法
JP7109718B2 (ja) 化合物半導体フォトダイオードアレイ
US20150162471A1 (en) Phototransistor device
US8294232B2 (en) High quantum efficiency optical detectors
RU2627146C1 (ru) Мезаструктурный фотодиод на основе гетероэпитаксиальной структуры InGaAs/AlInAs/InP
US10644114B1 (en) Reticulated shallow etch mesa isolation
WO2023069916A1 (en) Buried photodetector with hetero structure as a gate
JP2012191135A (ja) 受光素子、その製造方法および検出装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11734556

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2011550879

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 13574487

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11734556

Country of ref document: EP

Kind code of ref document: A1