JPH05259497A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH05259497A JPH05259497A JP4053290A JP5329092A JPH05259497A JP H05259497 A JPH05259497 A JP H05259497A JP 4053290 A JP4053290 A JP 4053290A JP 5329092 A JP5329092 A JP 5329092A JP H05259497 A JPH05259497 A JP H05259497A
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Abstract
(57)【要約】
【構成】ＩｎＰ ｎ＋基板１上に有機金属熱分解法によ
ってｎ- バッファー層２，ｎ- 受光層３，ｎ- 層４，ｎ
- コンタクト層５を、順次、成長させる。次に、ＳｉＯ
2 膜６を堆積後、ホトレジストマスク７を形成する。次
にＳｉＯ2 膜６をエッチングし、メサ構造エッチング用
マスクとする。ＳｉＯ2 膜をマスクとして多層構造膜の
メサエッチ８を行なう。ホトレジストマスク７とＳｉＯ
2 膜６を除去後、ＳｉＮ膜９を堆積する。 【効果】５５０℃で一時間Ｎ2 中でアニールした後に炉
中で一時間冷却することにより、従来逆方向電流が７０
０ｎＡあったものを１ｎＡに低減することが出来る。
ってｎ- バッファー層２，ｎ- 受光層３，ｎ- 層４，ｎ
- コンタクト層５を、順次、成長させる。次に、ＳｉＯ
2 膜６を堆積後、ホトレジストマスク７を形成する。次
にＳｉＯ2 膜６をエッチングし、メサ構造エッチング用
マスクとする。ＳｉＯ2 膜をマスクとして多層構造膜の
メサエッチ８を行なう。ホトレジストマスク７とＳｉＯ
2 膜６を除去後、ＳｉＮ膜９を堆積する。 【効果】５５０℃で一時間Ｎ2 中でアニールした後に炉
中で一時間冷却することにより、従来逆方向電流が７０
０ｎＡあったものを１ｎＡに低減することが出来る。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子の製造方法に
関する。
関する。
【０００２】
【従来の技術】従来の技術は特開平3−102882 号公報に
記載のように受光素子において、接合の形成のための不
純物拡散後、アニール処理を行なうと、拡散不純物が再
拡散を起こし拡散層の表面濃度が低下するという問題が
発生する。拡散層の表面濃度が低下すると、電極を形成
した時に接触抵抗が大きくなり、受光素子の特性に悪影
響を及ぼすとなっていた。
記載のように受光素子において、接合の形成のための不
純物拡散後、アニール処理を行なうと、拡散不純物が再
拡散を起こし拡散層の表面濃度が低下するという問題が
発生する。拡散層の表面濃度が低下すると、電極を形成
した時に接触抵抗が大きくなり、受光素子の特性に悪影
響を及ぼすとなっていた。
【０００３】電極形成開口部全面に形成されたチタン膜
により不純物原子の再拡散が阻止されチタン膜と半導体
層との間の接触抵抗が低減されるとなっている。
により不純物原子の再拡散が阻止されチタン膜と半導体
層との間の接触抵抗が低減されるとなっている。
【０００４】
【発明が解決しようとする課題】上記従来技術はＰＩＮ
型フォトダイオード素子の逆方向電流の点について考慮
がされておらず逆方向電流が常に大きい問題があった。
型フォトダイオード素子の逆方向電流の点について考慮
がされておらず逆方向電流が常に大きい問題があった。
【０００５】本発明の目的は逆方向電流を低減すること
にある。
にある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明はＰＩＮ型フォトダイオードのメサ構造部に
パッシベーション膜を堆積後、メサ構造の上部にＺｎ拡
散用孔を開口し、Ｚｎ拡散を行なった後にＳｉＮ膜を除
去しないでＺｎ拡散の後処理で汚染されたＳｉＯ2 のみ
を除去後、再び、ＳｉＯ2 膜を堆積しメサ構造の上部に
電極用の孔を開口し、５５０℃で一時間Ｎ2 雰囲気で加
熱後電源をオフし、一時間冷却する。
に、本発明はＰＩＮ型フォトダイオードのメサ構造部に
パッシベーション膜を堆積後、メサ構造の上部にＺｎ拡
散用孔を開口し、Ｚｎ拡散を行なった後にＳｉＮ膜を除
去しないでＺｎ拡散の後処理で汚染されたＳｉＯ2 のみ
を除去後、再び、ＳｉＯ2 膜を堆積しメサ構造の上部に
電極用の孔を開口し、５５０℃で一時間Ｎ2 雰囲気で加
熱後電源をオフし、一時間冷却する。
【０００７】
【作用】メサ構造を形成後、上部及び側壁部が汚染され
ないよう、直ちに、ＳｉＮ膜とＳｉＯ2 パッシベーショ
ン膜を堆積する。Ｚｎ拡散用孔を開口し、Ｚｎ拡散を行
ないＳｉＯ2 膜のみ除去し、その上部に再びＳｉＯ2 膜
を堆積後、電極用孔を開口し、高温Ｎ2 アニールするこ
とにより、メサ構造上部及び側壁部にある可動イオンが
揮発するか可動イオンが化合物を作って動かなくなり逆
方向電流が低減できる。
ないよう、直ちに、ＳｉＮ膜とＳｉＯ2 パッシベーショ
ン膜を堆積する。Ｚｎ拡散用孔を開口し、Ｚｎ拡散を行
ないＳｉＯ2 膜のみ除去し、その上部に再びＳｉＯ2 膜
を堆積後、電極用孔を開口し、高温Ｎ2 アニールするこ
とにより、メサ構造上部及び側壁部にある可動イオンが
揮発するか可動イオンが化合物を作って動かなくなり逆
方向電流が低減できる。
【０００８】
【実施例】図１のようにＩｎＰ ｎ＋基板１上に有機金
属熱分解法によってｎ- バッファー層２，ｎ- 受光層
３，ｎ- 層４，ｎ- コンタクト層５を、順次、成長させ
る。次に図２のように、ＳｉＯ2 膜６を堆積後、図３の
ようにホトレジストマスク７を形成する。次にＳｉＯ2
膜６をエッチングし、メサ構造エッチング用マスクとす
る。ＳｉＯ2 膜をマスクとして多層構造膜のメサエッチ
８を行なう。ホトレジストマスク７とＳｉＯ2 膜６を除
去後、図４のようにＳｉＮ膜９を堆積する。
属熱分解法によってｎ- バッファー層２，ｎ- 受光層
３，ｎ- 層４，ｎ- コンタクト層５を、順次、成長させ
る。次に図２のように、ＳｉＯ2 膜６を堆積後、図３の
ようにホトレジストマスク７を形成する。次にＳｉＯ2
膜６をエッチングし、メサ構造エッチング用マスクとす
る。ＳｉＯ2 膜をマスクとして多層構造膜のメサエッチ
８を行なう。ホトレジストマスク７とＳｉＯ2 膜６を除
去後、図４のようにＳｉＮ膜９を堆積する。
【０００９】次に、図５のようにＳｉＯ2 膜１０を堆積
後、ホトレジストマスク１１を形成する。
後、ホトレジストマスク１１を形成する。
【００１０】図６のように、ＳｉＯ2 膜１０をエッチン
グした後に、ＳｉＮ膜９をドライエッチングし、Ｚｎ拡
散用孔１２を開口する。ホトレジストマスク１１を除去
後試料を石英アンプルで真空封止し、５５０℃で５分間
Ｚｎ拡散１３を行なう。
グした後に、ＳｉＮ膜９をドライエッチングし、Ｚｎ拡
散用孔１２を開口する。ホトレジストマスク１１を除去
後試料を石英アンプルで真空封止し、５５０℃で５分間
Ｚｎ拡散１３を行なう。
【００１１】ＳｉＯ2 膜１０を除去後、ＳｉＮ膜９は除
去しないで、再び、図７に示すようにＳｉＯ2 膜１４を
堆積する。次にホトレジストマスク１５を形成する。図
８に示すようにＳｉＯ2 膜１４をエッチングして電極取
り出し孔１６を開口する。ホトレジストマスク１５を除
去し、５５０℃のＮ2 雰囲気の炉で一時間アニールした
後、炉中で一時間放置する。アニールする以前には７０
０ｎＡあったものがアニール後では１ｎＡに低減でき
る。図９のように電極リフトオフ用ホトレジスト膜１７
を形成後Ｔｉ，Ｐｔ，Ａｕ１８を蒸着する。ホトレジス
ト除去液を使用して図１０のように所定部分の金属蒸着
膜１８以外をリフトオフ法により除去する。Ｎ2 中でア
ロイを行ないオーミックコンタクトをとる。
去しないで、再び、図７に示すようにＳｉＯ2 膜１４を
堆積する。次にホトレジストマスク１５を形成する。図
８に示すようにＳｉＯ2 膜１４をエッチングして電極取
り出し孔１６を開口する。ホトレジストマスク１５を除
去し、５５０℃のＮ2 雰囲気の炉で一時間アニールした
後、炉中で一時間放置する。アニールする以前には７０
０ｎＡあったものがアニール後では１ｎＡに低減でき
る。図９のように電極リフトオフ用ホトレジスト膜１７
を形成後Ｔｉ，Ｐｔ，Ａｕ１８を蒸着する。ホトレジス
ト除去液を使用して図１０のように所定部分の金属蒸着
膜１８以外をリフトオフ法により除去する。Ｎ2 中でア
ロイを行ないオーミックコンタクトをとる。
【００１２】以上の工程により逆方向電流が低いメサ構
造のＰＩＮ型フォトダイオード素子が得られる。
造のＰＩＮ型フォトダイオード素子が得られる。
【００１３】本実施例ではＰＩＮ型フォトダイオード素
子の製造方法が示されているがPIN型フォトダイオード
アレーについても適用可能である。
子の製造方法が示されているがPIN型フォトダイオード
アレーについても適用可能である。
【００１４】また、ＡＰＤ，ＬＥＤ，超高速マイクロ波
ダイオードについても適用可能である。
ダイオードについても適用可能である。
【００１５】
【発明の効果】本発明によれば、ＩｎＰ ｎ＋基板上に
有機金属熱分解法により多層膜を堆積後、メサ構造を形
成する。次に、ＳｉＮとＳｉＯ2 のパッシベーション膜
を堆積した後にエッチングによりメサ構造の上部にＺｎ
拡散用孔を開口し、Ｚｎ拡散を行ない、ＳｉＮ膜は除去
しないでＳｉＯ2膜のみを除去する。次に、再びＳｉＯ2
膜を堆積後Ｚｎ拡散と同じ部分に電極取り出し孔を開口
する。５５０℃で一時間Ｎ2 中でアニールした後に炉中
で一時間冷却することにより、従来逆方向電流が７００
ｎＡあったものを１ｎＡに低減することが出来る。
有機金属熱分解法により多層膜を堆積後、メサ構造を形
成する。次に、ＳｉＮとＳｉＯ2 のパッシベーション膜
を堆積した後にエッチングによりメサ構造の上部にＺｎ
拡散用孔を開口し、Ｚｎ拡散を行ない、ＳｉＮ膜は除去
しないでＳｉＯ2膜のみを除去する。次に、再びＳｉＯ2
膜を堆積後Ｚｎ拡散と同じ部分に電極取り出し孔を開口
する。５５０℃で一時間Ｎ2 中でアニールした後に炉中
で一時間冷却することにより、従来逆方向電流が７００
ｎＡあったものを１ｎＡに低減することが出来る。
【図１】ＩｎＰ基板上に四層の膜を堆積した断面図。
【図２】四層構造膜上にＳｉＯ2 膜を堆積した断面図。
【図３】ＳｉＯ2 膜をマスクとして多層構造膜をメサエ
ッチングした断面図。
ッチングした断面図。
【図４】多層構造膜上にＳｉＮ膜を堆積した断面図。
【図５】ＳｉＮ膜上にＳｉＯ2 膜を堆積した上にホトレ
ジストパターンを形成した断面図。
ジストパターンを形成した断面図。
【図６】ＳｉＯ2 膜をエッチング後ＳｉＮ膜をドライエ
ッチし、Ｚｎ拡散をした断面図。
ッチし、Ｚｎ拡散をした断面図。
【図７】Ｚｎ拡散した上にＳｉＯ2 膜を再び堆積ホトレ
ジパターンを形成した断面図。
ジパターンを形成した断面図。
【図８】ＳｉＯ2 膜をエッチングし、Ｎ2 アニールした
断面図。
断面図。
【図９】電極リフトオフ用ホトレジストの上に電極を蒸
着した図。
着した図。
【図１０】電極をリフトオフした後の断面図。
１…ＩｎＰｎ＋基板、２…ｎ- バッファー層、３…ｎ-
受光層、４…Ｐ＋層、５…Ｐ＋コンタクト層、８…多層
構造のメサエッチ、９…ＳｉＮ膜、１３…Ｚｎ拡散層、
１４…ＳｉＯ2 膜。
受光層、４…Ｐ＋層、５…Ｐ＋コンタクト層、８…多層
構造のメサエッチ、９…ＳｉＮ膜、１３…Ｚｎ拡散層、
１４…ＳｉＯ2 膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 和弘 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 松田 広志 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 永野 祐二 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (5)
- 【請求項１】ｐｎ接合をもつメサ型半導体素子におい
て、メサ構造を形成後、直ちに、パッシベーション膜を
堆積した後にメサ構造上部の前記パッシベーション膜に
不純物拡散用孔を開口し不純物拡散を行ない、次に４０
０℃から６５０℃でアニールし、前記パッシベーション
膜を素子作製後まで除去しないことにより逆方向電流を
低減させることを特徴とする半導体素子の製造方法。 - 【請求項２】請求項１において、前記アニールの雰囲気
を窒素または水素または真空中で行なう半導体素子の製
造方法。 - 【請求項３】請求項１において、前記パッシベーション
膜にＳｉＮ膜を使用した半導体素子の製造方法。 - 【請求項４】請求項３の方法を用いたＰＩＮ型フォトダ
イオードの製造方法。 - 【請求項５】請求項３の方法を用いたＰＩＮ型フォトダ
イオードアレーの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4053290A JPH05259497A (ja) | 1992-03-12 | 1992-03-12 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4053290A JPH05259497A (ja) | 1992-03-12 | 1992-03-12 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259497A true JPH05259497A (ja) | 1993-10-08 |
Family
ID=12938593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4053290A Withdrawn JPH05259497A (ja) | 1992-03-12 | 1992-03-12 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259497A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8610170B2 (en) | 2010-01-25 | 2013-12-17 | Irspec Corporation | Compound semiconductor light-receiving element array |
-
1992
- 1992-03-12 JP JP4053290A patent/JPH05259497A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8610170B2 (en) | 2010-01-25 | 2013-12-17 | Irspec Corporation | Compound semiconductor light-receiving element array |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |