WO2009144834A1 - 試験装置および送信装置 - Google Patents

Abstract

　被試験デバイスを試験する試験装置であって、被試験デバイスとの間で信号を授受する試験ユニットと、試験ユニットを制御する制御装置とを備え、制御装置は、試験ユニットへのアクセス要求をバッファリングする第１バッファおよび第２バッファと、当該制御装置から試験ユニットへと送信すべきアクセス要求を第１バッファにバッファリングさせ、障害発生時において、第１バッファに代えて、アクセス要求を第２バッファにバッファリングさせるデータ出力部と、第１バッファ内のアクセス要求を順次に試験ユニットへと送信し、障害発生時において、第２バッファ内のアクセス要求を順次に試験ユニットへと送信する送信部と、を有する試験装置を提供する。

Description

試験装置および送信装置

　本発明は、試験装置および送信装置に関する。特に本発明は、被試験デバイスを試験する試験装置および受信装置へアクセス要求を送信する送信装置に関する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
　１．米国特許出願第６１／０５７２０５号　出願日　２００８年５月３０日

　送信装置から受信装置へのアクセス要求をパケット化して伝送するシステムが知られている。例えば、被試験デバイスを試験する試験システムにおいても、制御装置から試験ユニットへアクセス要求をパケット化して伝送する場合がある。

　ところで、このようなシステムにおいては、伝送経路の一部分でパケットがスタックした場合、アクセス要求を送信装置から受信装置へ伝送できなくなる。このような場合、システム全体をリセットしなければならなく、復旧に時間がかかる。また、このような場合、送信装置側から後段へのアクセスができないので、スタックが生じている箇所および原因を解析することも困難である。

　そこで本発明は、上記の課題を解決することのできる試験装置および送信装置を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

　上記課題を解決するために、本発明の第１の形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスとの間で信号を授受する試験ユニットと、試験ユニットを制御する制御装置とを備え、制御装置は、試験ユニットへのアクセス要求をバッファリングする第１バッファおよび第２バッファと、当該制御装置から試験ユニットへと送信すべきアクセス要求を第１バッファにバッファリングさせ、障害発生時において、第１バッファに代えて、アクセス要求を第２バッファにバッファリングさせるデータ出力部と、第１バッファ内のアクセス要求を順次に試験ユニットへと送信し、障害発生時において、第２バッファ内のアクセス要求を順次に試験ユニットへと送信する送信部と、を有する試験装置を提供する。

　本発明の第２の形態においては、受信装置へのアクセス要求をバッファリングする第１バッファおよび第２バッファと、受信装置へと送信すべきアクセス要求を第１バッファにバッファリングさせ、障害発生時において、第１バッファに代えて、アクセス要求を第２バッファにバッファリングさせるデータ出力部と、第１バッファ内のアクセス要求を順次に受信装置へと送信し、障害発生時において、第２バッファ内のアクセス要求を順次に受信装置へと送信する送信部と、を備える送信装置を提供する。

　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の実施形態に係る試験装置１０の構成を示す。 本発明の実施形態に係る制御装置１４および中継装置１６の構成を示す。 本発明の実施形態の変形例に係る制御装置１４および中継装置１６の構成を示す。

　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

　図１は、本実施形態に係る試験装置１０の構成を示す。試験装置１０は、半導体装置等の被試験デバイスを試験する。試験装置１０は、１または複数の試験ユニット１２と、制御装置１４と、中継装置１６とを備える。

　各試験ユニット１２は、被試験デバイスとの間で信号を授受する。試験ユニット１２は、一例として、被試験デバイスに対して試験パターンに応じた波形の試験信号を供給し、被試験デバイスからの応答信号と期待値パターンに応じた論理値と比較して被試験デバイスの良否を判定する。

　制御装置１４は、１または複数の試験ユニット１２のそれぞれに対してアクセスして、各試験ユニット１２を制御する。制御装置１４は、一例として、プログラムを実行することにより当該制御装置１４として機能するコンピュータにより実現されてよい。

　中継装置１６は、制御装置１４と試験ユニット１２との間に伝送されるアクセス要求を中継する。制御装置１４と中継装置１６との間は、一例として、シリアルデータを伝送する数メートル程度の伝送路２２により接続されてよい。また、中継装置１６と各試験ユニット１２との間は、パラレルデータを伝送するテスタバス２４により接続されてよい。

　図２は、本実施形態に係る制御装置１４および中継装置１６の構成を示す。制御装置１４は、ＣＰＵ３０と、データ出力部３２と、第１バッファ３４と、第２バッファ３６と、送信部３８と、バスＩＦ部４０とを有する。ＣＰＵ３０は、プログラムを実行して各試験ユニット１２へのアクセス要求を発行する。

　データ出力部３２は、当該制御装置１４から試験ユニット１２へと送信すべきアクセス要求を含むパケットを生成して、第１バッファ３４または第２バッファ３６にバッファリングさせる。第１バッファ３４および第２バッファ３６のそれぞれは、当該制御装置１４から試験ユニット１２へのアクセス要求を含むパケットを、バッファリングする。第１バッファ３４および第２バッファ３６のそれぞれは、一例として、ＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　ＯＵＴ）バッファであってよい。

　送信部３８は、第１バッファ３４内または第２バッファ３６内におけるアクセス要求を含む各パケットを、順次に中継装置１６を介して試験ユニット１２へと送信する。バスＩＦ部４０は、当該制御装置１４から中継装置１６へ伝送路２２を介して伝送されるデータを、当該制御装置１４が取り扱う形式から、伝送路２２の伝送形式に変換する。バスＩＦ部４０は、一例として、パラレル形式のデータをシリアル形式のデータに変換する。

　中継装置１６は、バスＩＦ部４２と、受信部４４と、第３バッファ４６と、第４バッファ４８と、転送部５０とを有する。バスＩＦ部４２は、制御装置１４から当該中継装置１６へ伝送路２２を介して伝送されたデータを、伝送路２２の伝送形式から、当該中継装置１６が取り扱う形式に変換する。バスＩＦ部４２は、一例として、シリアル形式のデータをパラレル形式のデータに変換する。

　受信部４４は、制御装置１４内の送信部３８から送信されたアクセス要求を含むパケットを受信する。受信部４４は、受信したパケットを第３バッファ４６または第４バッファ４８にバッファリングさせる。

　第３バッファ４６および第４バッファ４８のそれぞれは、制御装置１４から試験ユニット１２へのアクセス要求を含むパケットをバッファリングする。第３バッファ４６および第４バッファ４８のそれぞれは、一例として、ＦＩＦＯバッファであってよい。転送部５０は、第３バッファ４６内または第４バッファ４８内におけるアクセス要求を含む各パケットを、順次に対応する試験ユニット１２へと送信する。

　このような構成の制御装置１４および中継装置１６は、通常時において、次のように動作する。まず、データ出力部３２は、当該制御装置１４から試験ユニット１２へと送信すべきアクセス要求をＣＰＵ３０から受け、当該アクセス要求を含む通常時用のパケットを生成する。そして、データ出力部３２は、当該アクセス要求を含む通常時用のパケットを第１バッファ３４にバッファリングさせる。送信部３８は、第１バッファ３４内のアクセス要求を含む通常時用のパケットを順次に試験ユニット１２へと送信する。

　更に、通常時において、受信部４４は、制御装置１４から受信したアクセス要求を含む通常時用のパケットを、第３バッファ４６にバッファリングさせる。転送部５０は、第３バッファ４６内のアクセス要求を含む通常時用のパケットを順次に対応する試験ユニット１２へと送信する。

　また、このような構成の制御装置１４および中継装置１６は、障害発生時において、次のように動作する。まず、データ出力部３２は、当該制御装置１４から試験ユニット１２へと送信すべきアクセス要求を受け、当該アクセス要求を含む障害発生時用のパケットを生成する。そして、データ出力部３２は、第１バッファ３４に代えて、当該アクセス要求を含む障害発生時用のパケットを、第２バッファ３６にバッファリングさせる。送信部３８は、第１バッファ３４に代えて、第２バッファ３６内のアクセス要求を含む障害発生時用のパケットを順次に試験ユニット１２へと送信する。

　更に、障害発生時において、受信部４４は、第３バッファ４６に代えて、制御装置１４から受信したアクセス要求を含む障害発生用のパケットを、第４バッファ４８にバッファリングさせる。転送部５０は、第３バッファ４６に代えて、第４バッファ４８内のアクセス要求を含む障害発生時用のパケットを順次に対応する試験ユニット１２へと送信する。

　また、データ出力部３２は、通常時において制御装置１４から試験ユニット１２へアクセス要求を含むパケットが伝送される経路（通常時の伝送経路）中のいずれかの部分で、パケットのスタックが生じたことを条件として、障害が発生したと判断してよい。データ出力部３２は、一例として、第１バッファ３４内に書き込まれたアクセス要求がタイムアウトしたことを条件として、即ち、第１バッファ３４内のアクセス要求が予め定められた期間滞留したことを条件として、障害発生時と判断してよい。

　また、データ出力部３２は、通常時には、通常時用のパケットを生成し、障害発生時には、障害発生時用のパケットを生成する。データ出力部３２は、一例として、通常時用のパケットかまたは障害発生時用のパケットかを識別する識別情報を、例えばヘッダに含むパケットを生成してよい。

　送信部３８は、一例として、第２バッファ３６内にパケットが格納されていることを条件として障害が発生したと判断して、第１バッファ３４内のパケットに代えて、第２バッファ３６内のパケットを試験ユニット１２へと送信してよい。これに代えて、送信部３８は、例えばデータ出力部３２から障害が発生したか否かの通知を別途に受けて、障害が発生したか否かを判断してもよい。

　受信部４４は、制御装置１４から受信したパケットのヘッダ等の識別情報を解析して、障害が発生したか否かを判断してよい。これに代えて、受信部４４は、例えば制御装置１４から障害が発生したか否かの通知を別途に受けて、障害が発生したか否かを判断してよい。

　転送部５０は、一例として、第４バッファ４８内にパケットが格納されている場合に障害が発生したと判断して、第３バッファ４６内のパケットに代えて、第４バッファ４８内のパケットを対応する試験ユニット１２へと送信してよい。これに代えて、転送部５０は、例えば受信部４４から障害が発生したか否かの通知を別途に受けて、障害が発生したか否かを判断してもよい。

　また、通常時の伝送経路中におけるスタックが生じる可能性がある各ブロックは、自己に宛てられたパケットに含まれる要求を解釈し、解釈した要求に応じた処理を実行する処理機能を有してよい。この場合、データ出力部３２は、障害発生時において、上記の各ブロックに対してスタックが生じているか否かを問い合わせる要求を含む障害発生時用のパケットを生成して、第２バッファ３６にバッファリングさせる。また、このようなパケットを受け取った上記の各ブロックは、スタックが生じて否かを通知する応答を含むパケットを、データ出力部３２へと返信してよい。これにより、データ出力部３２は、伝送経路中におけるスタックが生じているブロックを特定することができる。

　また、データ出力部３２は、障害発生時において、上記の各ブロックを個別にリセットさせる要求を含む障害発生時用のパケットを生成して、第２バッファ３６にバッファリングさせる。そして、このようなパケットを受け取った各ブロックは、内部の伝送機能をリセットする。これにより、データ出力部３２は、通常時の伝送経路中におけるスタックが生じる部分のみを、局所的にリセットすることができる。

　データ出力部３２は、障害発生時において、第２バッファ３６内に書き込まれたアクセス要求がタイムアウトしたこと、即ち、第２バッファ３６内のアクセス要求が予め定められた期間滞留したことを条件として、障害発生時においてアクセス要求を含むパケットが伝送される経路中の少なくとも一部をリセットさせてよい。例えば、この場合、データ出力部３２は、障害発生時の伝送経路を全てリセットさせる処理を実行してよい。これにより、試験装置１０は、障害発生時の伝送経路にも障害が発生した場合には、強制的に伝送経路を回復することができる。

　また、第２バッファ３６は、エントリ数が第１バッファ３４より少なくてよい。同様に、第４バッファ４８は、エントリ数が第３バッファ４６より少なくてよい。これにより、試験装置１０は、障害発生時において、パケットをバッファ内で長時間滞留させずに後段に伝送することができる。

　以上のような試験装置１０は、通常時において制御装置１４から試験ユニット１２へアクセス要求を含むパケットが伝送される伝送経路中に障害が発生した場合であっても、障害発生時用のアクセス要求を含むパケットを制御装置１４から試験ユニット１２へ伝送することができる。これにより、試験装置１０によれば、通常時の伝送経路における障害を回避して、別個のアクセス要求を制御装置１４から試験ユニット１２へ伝送することができる。従って、このような試験装置１０は、障害発生時において、障害が発生したブロックを特定し、更に、障害が発生した部分のみを局所的にリセットさせることができる。この結果、試験装置１０によれば、システム全体をリセットすることなく、障害を回復させることができる。

　図３は、本実施形態の変形例に係る制御装置１４および中継装置１６の構成を示す。図３に示される制御装置１４および中継装置１６は、図２に示された制御装置１４および中継装置１６と略同一の構成および機能を採るので、図２に示された部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。

　制御装置１４および中継装置１６のそれぞれは、往路側の回路に加えて、更に復路側の回路を有してよい。制御装置１４および中継装置１６のそれぞれが有する往路側の回路は、図２に示される構成と略同一である。

　本変形例に係る中継装置１６は、復路側の回路として、復路データ出力部６２と、復路第１バッファ６４と、復路第２バッファ６６と、復路送信部６８と、バスＩＦ部７０とを有する。復路データ出力部６２は、通常時において、試験ユニット１２からの応答を含む通常時用のパケットを復路第１バッファ６４にバッファリングさせる。復路データ出力部６２は、障害発生時において、復路第１バッファ６４に代えて、試験ユニット１２からの応答を含む障害発生時用のパケットを復路第２バッファ６６にバッファリングさせる。なお、復路データ出力部６２は、他の機能については、制御装置１４内のデータ出力部３２と略同一であってよい。

　復路第１バッファ６４および復路第２バッファ６６のそれぞれは、試験ユニット１２から制御装置１４への応答を含むパケットを、バッファリングする。なお、復路第１バッファ６４および復路第２バッファ６６のそれぞれは、他の機能については、制御装置１４内の第１バッファ３４および第２バッファ３６と同様の機能を有してよい。

　復路送信部６８は、通常時において、復路第１バッファ６４内の応答を含むパケットを順次に制御装置１４へと送信する。復路送信部６８は、障害発生時において、復路第１バッファ６４に代えて、復路第２バッファ６６内の応答を含むパケットを順次に制御装置１４へと送信する。なお、復路送信部６８は、他の機能については、制御装置１４内の送信部３８と同様の機能を有してよい。

　バスＩＦ部７０は、当該中継装置１６から制御装置１４へ伝送路２２を介して伝送されるデータを、当該中継装置１６が取り扱う形式から、伝送路２２の伝送形式に変換する。バスＩＦ部７０は、一例として、パラレル形式のデータをシリアル形式のデータに変換する。

　また、本変形例に係る制御装置１４は、復路側の回路として、バスＩＦ部７２と、復路受信部７４と、復路第３バッファ７６と、復路第４バッファ７８と、復路転送部８０とを有する。バスＩＦ部７２は、中継装置１６から当該制御装置１４へ伝送路２２を介して伝送されたデータを、伝送路２２の伝送形式から、当該制御装置１４が取り扱う形式に変換する。バスＩＦ部７２は、一例として、シリアル形式のデータをパラレル形式のデータに変換する。

　復路受信部７４は、中継装置１６内の復路送信部６８から送信された応答を含むパケットを受信する。受信部４４は、通常時において、受信した応答を含む通常時用のパケットを、復路第３バッファ７６にバッファリングさせる。受信部４４は、障害発生時において、復路第３バッファ７６に代えて、受信した応答を含む障害発生用のパケットを、復路第４バッファ７８にバッファリングさせる。なお、復路受信部７４は、他の機能については、中継装置１６内の受信部４４と同様の機能を有してよい。

　復路第３バッファ７６および復路第４バッファ７８のそれぞれは、試験ユニット１２から当該制御装置１４への応答を含むパケットをバッファリングする。なお、復路第３バッファ７６および復路第４バッファ７８のそれぞれは、他の機能については、中継装置１６内の第３バッファ４６および第４バッファ４８と同様の機能を有してよい。

　復路転送部８０は、通常において、復路第３バッファ７６内の応答を含む通常時用のパケットを順次にＣＰＵ３０へと送信する。復路転送部８０は、障害発生時において、復路第３バッファ７６に代えて、復路第４バッファ７８内の応答を含む障害発生時用のパケットを順次にＣＰＵ３０へと送信する。なお、復路転送部８０は、他の機能については、中継装置１６内の転送部５０と同様の機能を有してよい。

　以上のような試験装置１０は、更に、通常時において試験ユニット１２から制御装置１４へ応答を含むパケットが伝送される伝送経路中に障害が発生した場合であっても、障害発生時用の応答を含むパケットを試験ユニット１２から制御装置１４へ伝送することができる。これにより、試験装置１０によれば、通常時の伝送経路における障害を回避して、別個の応答を制御装置１４から試験ユニット１２へ伝送することができる。

　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。例えば、試験装置１０に限らない一般的な伝送システムに適用することもできる。即ち、送信装置から受信装置へアクセス要求を伝送し、また、受信装置から送信装置へ応答を返信する一般的な送受信システムに、上記実施の形態を通じて説明した技術を適用することもできる。

Claims (8)

1. 　被試験デバイスを試験する試験装置であって、
   　前記被試験デバイスとの間で信号を授受する試験ユニットと、
   　前記試験ユニットを制御する制御装置とを備え、
   　前記制御装置は、
   　前記試験ユニットへのアクセス要求をバッファリングする第１バッファおよび第２バッファと、
   　当該制御装置から前記試験ユニットへと送信すべきアクセス要求を前記第１バッファにバッファリングさせ、障害発生時において、前記第１バッファに代えて、前記アクセス要求を前記第２バッファにバッファリングさせるデータ出力部と、
   　前記第１バッファ内の前記アクセス要求を順次に前記試験ユニットへと送信し、前記障害発生時において、前記第２バッファ内の前記アクセス要求を順次に前記試験ユニットへと送信する送信部と、
   　を有する試験装置。
2. 　前記データ出力部は、当該制御装置から前記試験ユニットへと送信すべきアクセス要求を含むパケットを生成して、前記第１バッファまたは前記第２バッファにバッファリングさせる
   　請求項１に記載の試験装置。
3. 　前記データ出力部は、前記第１バッファ内のアクセス要求が予め定められた期間滞留したことを条件として、障害発生時と判断する
   　請求項１から２のいずれかに記載の試験装置。
4. 　前記制御装置と前記試験ユニットとの間を中継する中継装置を更に備え、
   　前記中継装置は、
   　前記試験ユニットへのアクセス要求をバッファリングする第３バッファおよび第４バッファと、
   　前記送信部から送信された前記アクセス要求を受信し、受信した前記アクセス要求を前記第３バッファにバッファリングさせ、障害発生時において、前記第３バッファに代えて、前記アクセス要求を前記第４バッファにバッファリングさせる受信部と、
   　前記第３バッファ内の前記アクセス要求を順次に前記試験ユニットへと送信し、前記障害発生時において、前記第４バッファ内の前記アクセス要求を順次に前記試験ユニットへと送信する転送部と、
   　を有する請求項１から３のいずれかに記載の試験装置。
5. 　前記制御装置と前記試験ユニットとの間を中継する中継装置を更に備え、
   　前記中継装置は、
   　前記試験ユニットからの応答をバッファリングする復路第１バッファおよび復路第２バッファと、
   　試験ユニットからの応答を前記復路第１バッファにバッファリングさせ、障害発生時において、前記復路第１バッファに代えて、前記応答を前記復路第２バッファにバッファリングさせる復路データ出力部と、
   　前記復路第１バッファ内の前記応答を順次に前記制御装置へと送信し、前記障害発生時において、前記復路第２バッファ内の前記応答を順次に前記制御装置へと送信する復路送信部と、
   　を有する請求項１から４のいずれかに記載の試験装置。
6. 　前記データ出力部は、前記第２バッファ内のアクセス要求が予め定められた期間滞留したことを条件として、前記障害発生時において前記アクセス要求が伝送される経路中の少なくとも一部をリセットさせる
   　を有する請求項１から５のいずれかに記載の試験装置。
7. 　前記第２バッファは、エントリ数が前記第１バッファより少ない
   　を有する請求項１から６のいずれかに記載の試験装置。
8. 　受信装置へのアクセス要求をバッファリングする第１バッファおよび第２バッファと、
   　前記受信装置へと送信すべきアクセス要求を前記第１バッファにバッファリングさせ、障害発生時において、前記第１バッファに代えて、前記アクセス要求を前記第２バッファにバッファリングさせるデータ出力部と、
   　前記第１バッファ内の前記アクセス要求を順次に前記受信装置へと送信し、前記障害発生時において、前記第２バッファ内の前記アクセス要求を順次に前記受信装置へと送信する送信部と、
   を備える送信装置。

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