KR100394553B1 - 아이피씨시스템에서특정프로세서에대한재시동장치및방법 - Google Patents

아이피씨시스템에서특정프로세서에대한재시동장치및방법 Download PDF

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Abstract

본 발명은 프로세서간 통신(IPC; Inter Processor Communication System)에 관한 것으로, 특히 특정 프로세서의 공통버스기능 오동작시 발생할 수 있는 전체 공통버스의 오동작 방지기능에 적당하도록 한 IPC 시스템에서 특정 프로세서에 대한 재시동 장치 및 방법에 관한 것이다.
본 발명은 공통버스를 통해 연결되는 다수의 슬레이브 프로세서중 특정 프로세서의 에러가 마스터 프로세서에 검출되는 경우에, 공통버스가 아닌 다른 경로를 통하여 에러발생 프로세서의 재시동을 요구하는 신호와 에러 발생 프로세서 ID를 함께 전송하여 에러발생된 프로세서를 재시동함으로써, 전체 공통버스에 관련된 시스템의 효율성을 향상시킨다.

Description

아이피씨 시스템에서 특정 프로세서에 대한 재시동 장치 및 방법
본 발명은 프로세서간 통신(IPC; Inter Processor Communication System)에관한 것으로, 특히 특정 프로세서의 공통버스기능 오동작시 발생할 수 있는 전체 공통버스의 오동작 방지기능에 적당하도록 한 IPC 시스템에서 특정 프로세서에 대한 재시동 장치 및 방법에 관한 것이다.
종래의 IPC 시스템의 구성은 도 1에 도시한 바와 같이, 마스터 프로세서(10A)와 다수의 슬레이브 프로세서(20A-1~20A-n)를 구비하며, 해당 프로세서(10A,20A-1~20A-n)간에 멀티 드롭(Multi-Drop)의 형태로 접속하여 상호 중재에 의한 라운드로빈 방식으로 특정 시리얼 버스인 GS-BUS를 점유하여 시리얼 통신을 하는 방식으로 이루어진다.
이때, GS-BUS는 교환기내 프로세서간의 공통버스를 지칭한다.
상기 마스터 프로세서(10A)는 프레임동기신호(FRS)와 등기 클럭(ASTCLK) 및 버스점유에 관련신호를 상기 각 슬레이브 프로세서(20A-1~20A-n)로 송수신하는 공통버스 처리부(11)와, 클럭 에러 감시 및 공통 버스상의 신호를 감시하여 상태 레지스터에 저장하는 에러감시부(12)와, 송수신 데이타를 HDLC형태로 처리하여 송수신하는 CPU(13)를 구비하여 이루어진다.
그리고, 상기 슬레이브 프로세서(20A-1~20A-n)는 공통버스 처리부(21)와, 에러감시부(22)와, CPU(23)를 구비하여 이루어진다.
한편, 종래의 도 2에 도시한 상기 마스터 프로세서와 상기 다수의 슬레이브 프로세서간의 송수신되는 신호를 설명하면 다음과 같다.
프레임동기신호(FRS)는 각 프로세서(10A, 20A-1~20A-n)의 로컬카운터를 동기하는 기준신호로서, 상기 마스터 프로세서(10A)로부터 발생한다.
프레임동기클럭(ASTCLK)은 상기 마스터 프로세서(10A)로부터 발생되는 동기신호이다.
버스점유신호(AST)는 버스점유상태를 나타내는 신호로서, 버스를 점유한 프로세서로부터 발생한다.
버스점유요청신호(TKAST)는 상기 버스점유신호(AST)가 해제되면 바로 버스를 점유할수 있도록 다음 차례의 프로세서중 공통버스로 전송할 데이타(Data)를 가진 프로세서로부터 발생한다.
데이타동기클럭(BRCLK)은 공통버스를 통해 시리얼 데이타를 전송하기 위한 클럭으로 데이타를 전송하는 프로세서로부터 발생한다.
데이타(GS-Data)는 공통버스로 상기 데이타동기클럭에 동기된 시리얼 데이타이다.
전술한 바와 같은 종래의 IPC 시스템에서 특정 슬레이브 프로세서의 오동작 검출동작을 첨부된 도면 도 1과 도 2에 따라 설명하면 다음과 같다.
먼저, 간략히 설명하면, 마스터 프로세서(10A)에서는 주기적으로 다수의 슬레이브 프로세서(20A-1~20A-n)의 상태를 관리하기 위해서 일정시간 간격으로 해당 다수의 슬레이브 프로세서(20A-1~20A-n)로부터 공통버스상의 상태관리정보를 전송받게 된다.
이때, 해당 마스터 프로세서(10A)에서 특정 슬레이브 프로세서(20A-1~20A-n)로부터 상태관리정보를 전송받지 못하게 될 경우에, 해당 특정 슬레이브 프로세서(20A-1~20A-n)가 오동작 되었음을 인지하고 상위프로세서로 보고하게 된다.
그러면, 해당 마스터 프로세서(10A)에서 다수의 슬레이브 프로세서(20A-1∼20A-n)로부터 상태관리정보를 전송받는 과정을 살펴보면, 해당 마스터 프로세서(10A)내의 공통버스 처리부(11)에서는 각 슬레이브 프로세서(20A-1~20A-n)에 구비된 중재 카운터를 초기화하기 위한 프레임동기신호(FRS)와 각 슬레이브 프로세서(20A-1∼20A-n)내의 공통버스 처리부(21)를 동기시키기 위한 프레임동기클럭(ASTCLK)을 발생시켜 GS-BUS를 통해 해당 각 슬레이브 프로세서(20A-1~20A-n)로 인가하게 된다.
이에, 해당 각 슬레이브 프로세서(20A-1~20A-n)내 공통버스 처리부(21)에서는 해당 마스터 프로세서(10A)로부터 인가되는 프레임동기신호(FRS)가 어써트 되는 순간부터 카운터 값을 자신의 고유한 ID값으로 셋팅하게 된다.
그리고, 해당 각 슬레이브 프로세서(20A-1~20A-n)내 공통버스 처리부(21)에서는 해당 마스터 프로세서(10A)로부터 전송되는 프레임동기클럭(ASTCLK)을 이용하여 자신의 고유한 ID값을 순차적으로 업카운터하다가 해당 값이 일정한 값에 이르게 되면 자신이 버스를 점유하게 됨을 인지하게 된다.
이때, 해당 각 슬레이브 프로세서(20A-1~20A-n)내 에러감시부(22)에서는 GS-BUS내 슬레이브 프로세서(20A-1~20A-n)의 상태관리를 위해서 프로세서 ID저장용 상태레지스터를 두게 되고, 해당 GS-BUS상의 신호를 감시하여 신호의 왜곡등으로 인한 에러가 발생할 경우에 해당 상태레지스터에 내용을 저장하게 된다.
이에, 해당 각 슬레이브 프로세서(20A-1∼20A-n)내 CPU(23)에서 자신의 에러감시부(22)에 저장된 각종 상태정보를 읽어들이게 되고, 송신할 데이타를 HDLC형태로 변환하고 전송할 데이타가 있음을 공통버스 처리부(21)로 전송하게 된다.
이에 따라, 해당 슬레이브 프로세서(20A-1~20A-n)내 공통버스 처리부(21)에서는 자신의 고유한 ID값이 일정한 값에 이르게 되고, 해당 각 슬레이브 프로세서(20A-1~20A-n)내 CPU(23)에서 전송할 데이타를 가지고 있을 경우에, 버스점유요청신호(TKAST)를 해당 마스터 프로세서(10A)로 발생시켜 공통버스를 점유하게 된다. 그래서, 해당 슬레이브 프로세서(20A-1~20A-n)내 공통버스 처리부(21)에서는 버스점유신호(AST)를 발생시켜 CPU(23)로부터 전송되는 HDLC형태의 데이타를 데이타동기클럭(BRCLK)에 동기하여 해당 마스터 프로세서(10A)에 전송하게 된다.
이에, 해당 마스터 프로세서(10A)에서는 일정시간 간격으로 해당 슬레이브 프로세서(20A-1∼20A-n)로부터 GS-BUS을 통해 전송되는 데이타를 인가받아 해당 프로세서의 상태관리정보를 상위프로세서의 상태관리부(30A)로 전송하게 된다.
이때, 각 프로세서(10A,20A-1~20A-n)내 공통버스 처리부(11,21)에서는 버스점유신호(AST)가 전송되어 있는 동안은 카운터를 중지하고, 해당 슬레이브 프로세서(20A-1~20A-n)에서 데이타전송이 완료되면 버스점유신호(AST)가 해제되어 버스점유요청신호(TKAST)를 구동한 다음 차례의 프로세서에서 버스점유기회를 제공받게 된다.
그런데, 만약 해당 슬레이브 프로세서(20A-1~20A-n)에서 상태관리정보가 일정시간 동안에 마스터 프로세서(10A)로 전달되지 않을 경우에, 해당 마스터 프로세서(10A)에서는 이 상태를 프로세서 에러로 판단하여 상위프로세서의상태관리부(30A)에 보고하게 된다.
이와 같이, 종래의 다수의 슬레이브 프로세서에서 마스터 프로세서측으로 공통버스인 GS-BUS를 통해 상태관리정보에 대한 메시지가 일정시간 간격으로 전송되는데, 해당 특정 프로세서에서 마스터 프로세서측으로 상태관리정보에 대한 메시지가 일정시간 동안 전송되지 않을 경우에, 해당 마스터 프로세서에서는 특정 프로세서의 불량 또는 오작동으로 판단하며 공통버스를 통해 데이타를 송수신하는 시스템구조에 있어 특정한 프로세서의 오작동은 전체 공통버스를 사용하고 있는 다른 프로세서도 오작동을 할수 있는 문제점이 있다.
본 발명은 전술한 바와 같이 문제점을 해결하기 위하여 제안된 것으로, 공통버스를 통해 연결되는 다수의 슬레이브 프로세서중 특정 프로세서의 에러가 마스터 프로세서에 검출되는 경우, 공통버스가 아닌 다른 경로를 통하여 에러발생 프로세서의 재시동을 요구하는 신호와 에러 발생 프로세서 ID를 함께 전송하여 에러발생된 프로세서를 재시동하도록 하는데, 그 목적이 있다.
도 1은 종래 IPC 시스템의 구성 블럭도.
도 2는 도 1에 도시한 GS-BUS상의 제어신호의 동작 타이밍도.
도 3은 본 발명의 실시예에 따른 IPC 시스템에서 특정 프로세서에 대한 재시동 장치를 나타낸 구성 블럭도.
도 4는 본 발명의 실시예에 따른 IPC시스템에서 특정 프로세서에 대한 재시동 방법을 나태낸 플로우 챠트.
* 도면의 주요부분에 대한 부호의 설명 *
10A, 10B : 마스터 프로세서 11, 21, 15, 25 : 공통버스 처리부
12, 22 : 에러감시부 16, 26 : 에러검출부
13, 23, 17, 27 : CPU 18 : 슬레이브에러검출부
20A-1~20A-n, 20B-1~20B-n : 슬레이브 프로세서
28 : 리셋발생처리부 30A, 30B : 상태관리부
상기와 같은 목적을 달성하기 위한 본 발명의 특징은, 마스터 프로세서와 다수의 슬레이브 프로세서를 공통버스를 통해 접속하여 데이터를 송수신하는 아이피씨(IPC) 시스템에 있어서, 상기 마스터 프로세서는, 상기 공통버스를 통해 검출한 에러 발생된 슬레이브 프로세서의 에러발생 프로세서 ID와, 상기 슬레이브 프로세서로부터 공통버스 이외의 경로를 통해 수신한 에러발생 프로세서 ID가 일치하면,해당 에러발생 프로세서 ID를 상기 공통버스 이외의 경로를 통해 상기 슬레이브 프로세서에게 전송하는 에러발생 통지수단을 구비하고; 상기 슬레이브 프로세서는, 상기 공통버스를 통해 에러 발생을 검출하면 상기 공통버스 이외의 경로를 통해 마스터 프로세서에게 자신의 에러발생 프로세서 ID를 전송하고, 상기 마스터 프로세서로부터 상기 공통버스 이외의 경로를 통해 자신의 에러발생 프로세서 ID를 수신하여서 재시동 처리하는 에러 확인 재시동 수단을 구비하는데 있다.
한편, 상기 마스터 프로세서에 구비된 에러발생 통지수단은, 상기 공통버스상에 연결된 솔레이브 프로세서에서 에러가 검출되면 에러발생 프로세서 ID를 저장하고 인터럽트신호를 발생하는 에러검출부와; 상기 에러검출부로부터 전송되는 인터럽트신호에 의해, 상기 저장된 에러발생 프로세서 ID와 상기 슬레이브 프로세서측으로부터 전송된 에러발생 프로세서 ID를 비교하여서, 동일한 경우에 해당 에러 발생 프로세서 ID를 전송하는 CPU와; 상기 슬레이브 프로세서측으로부터 상기 공통 버스 이외의 경로를 통해 전송되는 에러발생 프로세서ID를 상기 CPU로 전송하고, 상기 CPU로부터 전송되는 에러발생 프로세서 ID를 상기 공통버스 이외의 경로를 통해 상기 슬레이브 프로세서측으로 전송하는 슬레이브에러검출부를 포함하는 것을 특징으로 한다.
그리고, 상기 슬레이브 프로세서에 구비된 에러 확인 재시동 수단은, 상기 공통버스상의 각종 상태정보를 검출하여 에러 발생한 경우에 상기 공통버스 이외의 경로를 통해 상기 마스터 프로세서측으로 자신의 에러발생 프로세서 ID를 전송하는 에러검출부와; 상기 마스터 프로세서로부터 공통버스 이외의 경로를 통해 전송되는에러발생 프로세서 ID와 자신의 ID를 비교하여 동일할 경우에, 리셋신호를 발생하여 공통버스 처리부와 CPU를 재시동시키는 리셋발생처리부를 포함하는 것을 특징으로 한다.
한편, 본 발명의 또 다른 특징은, IPC시스템에서 특정 프로세서에 대한 재시동 방법에 있어서, 마스터 프로세서에서 공통버스를 통해 상태관리정보가 전송되지 않은 슬레이브 프로세서의 에러발생 프로세서 ID를 저장하는 과정과; 상기 슬레이브 프로세서에서 상기 공통버스상의 각종 상태정보를 검출하여 에러 발생한 경우에 상기 공통버스 이외의 경로를 통해 상기 마스터 프로세서측으로 자신의 에러발생 프로세서 ID를 전송하는 과정과; 상기 마스터 프로세서에서 슬레이브 프로세서로부터 상기 공통버스 이외의 경로를 통해 에러발생 프로세서 ID를 전송받고, 상기 상태관리정보가 전송되지 않은 에러발생 프로세서 ID와 상기 슬레이브 프로세서로부터 전송받은 에러발생 프로세서 ID를 비교하여 동일여부를 판단하는 과정과, 상기 동일여부 판단 결과, 동일한 것으로 판단되면 상기 공통버스 이외의 경로를 통해 상기 슬레이브 프로세서측으로 에러발생 프로세서 ID를 전송하는 과정과; 상기 슬레이브 프로세서에서 마스터 프로세서로부터 상기 공통버스 이외의 경로를 통해 에러발생 프로세서 ID를 전송받으면, 자신의 ID와 비교하여 동일여부를 판단하여서, 동일하면 재시동하는 과정을 포함하는데 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.
본 발명에 따른 IPC 시스템에서 특정 프로세서에 대한 재시동 장치는 도 3에도시한 바와 같이, 마스터 프로세서(10B)와 다수의 슬레이브 프로세서(20B-1~20B-n)를 구비하며, 해당 프로세서(10B,20B-1~20B-n)간에 멀티 드롭(Multi-Drop)의 형태로 접속하여 상호 중재에 의한 라운드로빈 방식으로 특정 시리얼 버스인 GS-BUS를 점유하여 시리얼 통신을 하는 방식으로 이루어진다.
그리고, 상기 마스터 프로세서(10B)는 공통버스 처리부(15)와, 에러검출부(16)와, 슬레이브에러검출부(18)와, CPU(17)를 구비하여 이루어진다.
상기 에러검출부(16)는 상기 공통버스 처리부(15)를 통해 공통버스상에 연결된 임의의 슬레이브 프로세서(20B-1~20B-n)에서 에러가 검출되면 해당 프로세서ID를 저장하고, 상기 CPU(17)측으로 인터럽트신호를 발생한다.
상기 CPU(17)는 상기 에러검출부(16)로부터 전송되는 인터럽트신호에 의해 검출된 에러발생 프로세서 ID와 상기 슬레이브에러검출부(18)를 검색하여 상기 다수의 슬레이브 프로세서(20B-1~20B-n)측으로부터 전송되는 에러발생 프로세서 ID를 비교하여 동일한 경우에 해당 에러발생 프로세서 ID를 상기 슬레이브에러검출부(18)에 전송한다.
상기 슬레이브에러검출부(18)는 상기 다수의 슬레이브 프로세서(20B-1∼20B-n)측으로부터 전송되는 에러발생 프로세서ID를 저장하거나, 상기 CPU(17)로부터 전송되는 검출된 에러발생 프로세서 ID를 상기 다수의 슬레이브 프로세서(20B-1∼20B-n)로 전송한다.
또한, 상기 다수의 슬레이브 프로세서(20B-1-20B-n)는 공통버스 처리부(25)와, 에러검출부(26)와, 리셋발생처리부(28)와, CPU(27)를 구비하여 이루어진다.
상기 에러검출부(26)는 상기 공통버스 처리부(25)를 통해 공통버스상의 각종 상태 정보를 검출하여 에러발생시 상기 마스터 프로세서(10B)측으로 공통버스 에러정보를 전송한다.
상기 리셋발생처리부(28)는 상기 마스터 프로세서(10B)로부터 전송되는 에러발생 프로세서 ID와 자신의 ID를 비교하여 동일할 경우 리셋신호를 발생한다.
상기 CPU(27)는 리셋발생처리부(28)로부터 전송되는 리셋신호에 따라 재시동한다. 상기 공통버스 처리부(25)는 GS-BUS상의 에러발생여부를 감지하고, 상기 리셋발생처리부(28)로부터 전송되는 리셋신호에 따라 초기화 한다.
전술한 바와 같이 구성된 본 발명에 따른 IPC 시스템에서 오작동 프로세서 검출동작은 다음과 같다.
먼저, 간략히 설명하면, 마스터 프로세서(10B)에서는 주기적으로 다수의 슬레이브 프로세서(20B-1~20B-n)의 상태를 관리하기 위해서 일정시간 간격으로 해당 다수의 슬레이브 프로세서(20B-1~20B-n)로부터 공통버스상의 상태관리정보를 전송받게 된다.
이때, 상기 마스터 프로세서(10B)에서 해당 각 슬레이브 프로세서(20B-1~20B-n)로부터 상태관리정보를 수집하는 과정은 종래의 설명과 동일하므로 그 설명을 생략한다.
한편, 해당 마스터 프로세서(10B)에서 특정 슬레이브 프로세서(20B-1~20B-n)로부터 GS-BUS와 관련된 상태관리정보가 전달되지 않았을 경우를 살펴보면, 해당 마스터 프로세서(10B)에서는 공통버스를 점유한 특정 슬레이브 프로세서(20B-1~20B-n)로부터 일정시간 간격으로 전송되는 상태관리정보가 전송되지 않게 되면, GS-BUS상의 기능이상이 발생했음을 인지하여 상위 프로세서의 상태관리부(30B)로 보고하게 된다.
이후에, 해당 마스터 프로세서(10B)에서는 해당 특정 슬레이브 프로세서(20B-1∼20B-n)를 재시동하게 되는데, 먼저, 해당 마스터 프로세서(10B)내 에러검출부(16)에서는 상태관리정보가 전송되지 않는 특정 슬레이브 프로세서(20B-1~20B-n)의 ID를 특정레지스터에 저장한 후 CPU(17)측으로 인터럽트신호를 발생하게 된다.
이에, 해당 마스터 프로세서(10B)내 CPU(17)에서는 인터럽트신호에 의해 상태관리 정보가 전송되지 않은 에러발생 프로세서 ID를 저장하고(스텝 S1,S2), 슬레이브에러검출부(18)를 검색하여 에러가 발생한 에러발생 프로세서 ID의 저장여부를 확인하게 된다.
이때, 다수의 슬레이브 프로세서(20B-1~20B-n)에서는 버스를 점유하여 데이타를 송수신하는 것과 관계없이 주기적으로 GS-BUS의 상태를 감시하게 되는데, 해당 다수의 슬레이브 프로세서(20B-1~20B-n)내 에러검출부(26)에서 자신의 공통버스 처리부(25)로부터 공통버스인 GS-BUS상의 각종 상태에 대한 정보를 검출하여 마스터 프로세서(10B)내 슬레이브에러검출부(18)측으로 에러발생 프로세서 ID를 전송하게 된다(스텝 S3).
이에, 해당 마스터 프로세서내 슬레이브에러검출부(18)에 에러발생 프로세서 ID가 저장되어 있을경우, 해당 마스터 프로세서(10B)내 CPU(17)에서는 해당 슬레이브에러검출부(18)로부터 에러발생 프로세서 ID를 읽어들이고, GS-BUS를 통해 상태관리정보가 전송되지 않은 에러발생 프로세서 ID와 상호 비교하게 된다.
그래서, 현재 어떤 슬레이브 프로세서(20B-1~20B-n)에서 GS-BUS상의 에러가 발생했는지를 검출한 후, 동일한 에러발생 프로세서 ID를 레지스터에 등록하게 된다.
그런후에, 해당 마스터 프로세서(10B)내 CPU(17)에서는 검출된 에러발생 프로세서 ID를 슬레이브에러검출부(18)의 레지스터에 쓰게 된다(스텝 S4).
이에, 해당 마스터 프로세서(10B)내 슬레이브에러검출부(18)에서는 CPU(17)로부터 전송된 에러발생 프로세서 ID를 GS-BUS와 다른 경로를 통하여 다수의 슬레이브 프로세서(20B-1~20B-n)로 전달하게 된다.
이에 따라, 해당 슬레이브 프로세서(20B-1~20B-n)내의 리셋발생처리부(28)에서는 해당 마스터 프로세서(10B)로부터 전송되는 에러발생 프로세서 ID에 대한 정보를 쉬프트 레지스터를 이용하여 다른 레지스터에 저장하고, 해당 마스터 프로세서(10B)로부터 에러발생 프로세서 ID의 비교 요청 요구가 있을 때마다 해당 에러발생 프로세서 ID와 자신의 ID를 비교하게 된다.
그래서, 다수의 슬레이브 프로세서(20B-1∼20B-n)내 리셋발생처리부(28)에서는 자신의 ID와 해당 마스터 프로세서(10B)로부터 전송된 에러발생 프로세서 ID가 동일할 경우에, 해당 마스터 프로세서(10B)측에서 자신의 GS-BUS동작에 대하여 에러를 감지하였음을 인지하고 리셋신호를 발생하여 CPU(27) 및 공통버스 처리부(25)에 인가하여 재시동하게 된다(스텝 S5).
이와 같이, 본 발명은 마스터 프로세서에서 하위의 슬레이브 프로세서의 공통버스를 감시함과 동시에 특정 프로세서의 에러가 검출될 경우에, 공통버스가 아닌 다른 경로를 통하여 에러발생 프로세서의 ID를 전체 슬레이브 프로세서로 인가하게 되면, 해당 슬레이브 프로세서에서 전송되는 ID를 자신의 ID와 비교하여 동일할 경우 재시동함으로써, 전체 공통버스에 관련된 시스템의 효율성을 높일 수가 있으며 기존의 운용자가 직접 관리하던 방식을 개선하여 각 디바이스의 상태를 마스터 프로세서가 직접 제어하여 운용자에게 편의성을 제공할수가 있다.
전술한 바와 같이, 본 발명은 공통버스를 통해 연결되는 다수의 슬레이브 프로세서중 특정 프로세서의 에러가 마스터 프로세서에 검출되는 경우에, 공통버스가 아닌 다른 경로를 통하여 에러발생 프로세서의 재시동을 요구하는 신호와 에러 발생 프로세서 ID를 함께 전송하여 에러발생된 프로세서를 재시동함으로써, 전체 공통버스에 관련된 시스템의 효율성을 향상시킨다.

Claims (4)

  1. 마스터 프로세서와 다수의 슬레이브 프로세서를 공통버스를 통해 접속하여 데이터를 송수신하는 아이피씨(IPC) 시스템에 있어서,
    상기 마스터 프로세서는, 상기 공통버스를 통해 검출한 에러 발생된 슬레이브 프로세서의 에러발생 프로세서 ID와, 상기 슬레이브 프로세서로부터 공통버스 이외의 경로를 통해 수신한 에러발생 프로세서 ID가 일치하면, 해당 에러발생 프로세서 ID를 상기 공통버스 이외의 경로를 통해 상기 슬레이브 프로세서에게 전송하는 에러발생 통지수단을 구비하고;
    상기 슬레이브 프로세서는, 상기 공통버스를 통해 에러 발생을 검출하면 상기 공통버스 이외의 경로를 통해 마스터 프로세서에게 자신의 에러발생 프로세서 ID를 전송하고, 상기 마스터 프로세서로부터 상기 공통버스 이외의 경로를 통해 자신의 에러발생 프로세서 ID를 수신하여서 재시동 처리하는 에러 확인 재시동 수단을 구비하는 것을 특징으로 하는 아이피씨 시스템에서 특정 프로세서에 대한 재시동 장치.
  2. 제1항에 있어서, 상기 마스터 프로세서에 구비된 에러발생 통지수단은, 상기 공통버스상에 연결된 슬레이브 프로세서에서 에러가 검출되면 에러발생 프로세서 ID를 저장하고 인터럽트신호를 발생하는 에러검출부와;
    상기 에러검출부로부터 전송되는 인터럽트신호에 의해, 상기 저장된 에러발생 프로세서 ID와 상기 슬레이브 프로세서측으로부터 전송된 에러발생 프로세서 ID를 비교하여서, 동일한 경우에 해당 에러발생 프로세서 ID를 전송하는 CPU와;
    상기 슬레이브 프로세서측으로부터 상기 공통버스 이외의 경로를 통해 전송되는 에러발생 프로세서ID를 상기 CPU로 전송하고, 상기 CPU로부터 전송되는 에러발생 프로세서 ID를 상기 공통버스 이외의 경로를 통해 상기 슬레이브 프로세서측으로 전송하는 슬레이브에러검출부를 포함하는 것을 특징으로 하는 아이피씨 시스템에서 특정 프로세서에 대한 재시동 장치.
  3. 제1항에 있어서, 상기 슬레이브 프로세서에 구비된 에러 확인 재시동 수단은, 상기 공통버스상의 각종 상태정보를 검출하여 에러 발생한 경우에 상기 공통버스 이외의 경로를 통해 상기 마스터 프로세서측으로 자신의 에러발생 프로세서 ID를 전송하는 에러검출부와;
    상기 마스터 프로세서로부터 공통버스 이외의 경로를 통해 전송되는 에러발생 프로세서 ID와 자신의 ID를 비교하여 동일할 경우에, 리셋신호를 발생하여 공통버스 처리부와 CPU를 재시동시키는 리셋발생처리부를 포함하는 것을 특징으로 하는 아이피씨 시스템에서 특정 프로세서에 대한 재시동 장치.
  4. IPC시스템에서 특정 프로세서에 대한 재시동 방법에 있어서,
    마스터 프로세서에서 공통버스를 통해 상태관리정보가 전송되지 않은 슬레이브 프로세서의 에러발생 프로세서 ID를 저장하는 과정과, 상기 슬레이브 프로세서에서 상기 공통버스상의 각종 상태정보를 검출하여 에러 발생한 경우에 상기 공통버스 이외의 경로를 통해 상기 마스터 프로세서측으로 자신의 에러발생 프로세서 ID를 전송하는 과정과; 상기 마스터 프로세서에서 슬레이브 프로세서로부터 상기 공통버스 이외의 경로를 통해 에러발생 프로세서 ID를 전송받고, 상기 상태관리정보가 전송되지 않은 에러발생 프로세서 ID와 상기 슬레이브 프로세서로부터 전송받은 에러발생 프로세서 ID를 비교하여 동일여부를 판단하는 과정과; 상기 동일여부 판단 결과, 동일한 것으로 판단되면 상기 공통버스 이외의 경로를 통해 상기 슬레이브 프로세서측으로 에러발생 프로세서 ID를 전송하는 과정과; 상기 슬레이브 프로세서에서 마스터 프로세서로부터 상기 공통버스 이외의 경로를 통해 에러발생 프로세서 ID를 전송받으면, 자신의 ID와 비교하여 동일여부를 판단하여서, 동일하면 재시동하는 과정을 포함하는 것을 특징으로 하는 아이피씨 시스템에서 특정 프로세서에 대한 재시동 방법.
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