JPH10271185A - 通信システム及びその障害管理方式 - Google Patents

Abstract

(57)【要約】 【課題】 サブプロセッサパッケージのＣＰＵ障害時に
も、該障害の発生をＣＰＵに代わってメインプロセッサ
パッケージに通知できるようにする。 【解決手段】 バス３によりメインプロセッサパッケー
ジに接続されるサブプロセッサパッケージ２において、
ＣＰＵデットロック監視部２３は、ＣＰＵ２２がデット
ロックに陥ったことを検出して障害メッセージ情報制御
部２４にデットロック情報をＴＴＬバス３０を通じて送
信する。障害メッセージ情報制御部２４は、上記デット
ロック情報に基づきＣＰＵ２２の代わりにインタフェー
ス制御部２１にアクセスしてＴＴＬレベルの障害情報を
送信し、インタフェース制御部２１は上記ＴＴＬレベル
の障害情報をメインプロセッサパッケージが扱い得るメ
ッセージに変換して当該メインプロセッサパッケージに
送信する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＡＴＭ交換機等に
代表されるマルチプロセッサシステムを適用した通信シ
ステム及びその障害管理方式に関する。

【０００２】

【従来の技術】マルチプロセッサシステムにおいて、メ
インプロセッサに接続されたサブプロセッサの異常を検
出する代表的な方法としては、（１）サブプロセッサ毎
に状態信号線を引く方式、（２）サブプロセッサの自己
診断と通知による方式、（３）バスあるいは汎用通信ラ
インを用いたメインプロセッサからのポーリング監視方
式が知られている。

【０００３】これら各方式のうち、（１）の方式では、
サブプロセッサ個数が増えた時の信号線の実装が出来な
い。

【０００４】（２）の方式では、サブプロセッサ自身の
故障検出が出来ない。

【０００５】という不都合があった。

【０００６】これに対して、（３）の方式では、上記の
不都合はないものの、サププロセッサが複数存在した場
合、任意のサブプロセッサに障害が発生した時、当該サ
ブプロセッサの障害をメインプロセッサが認識するまで
に時間的なズレが発生するため、障害監視の信頼性が低
下することになった。

【０００７】かかる不都合を解決するべく、メインプロ
セッサからの監視メッセージの送出を頻繁に行うという
方法があるが、この場合には、以下に述べるように、監
視メッセージの送出により通信用のメッセージの発生が
妨げられ、システム全体の機能低下を招来することにな
った。

【０００８】図８は、上記（３）の方式を適用して成る
マルチプロセッサシステムの一般的な構成を示すブロッ
ク図であり、１つのメインプロセッサパッケージ１と複
数のサブプロセッサパッケージ２-1，……，２-nとが任
意のインタフェースバス３を介して接続されている。ま
た、図９は、図８におけるシステムのサブプロセッサパ
ッケージ２（２-1，……，２-n）の構成を示すブロック
図であり、インタフェース制御部２１とＣＰＵ２２とを
ＴＴＬバス３０により接続して構成される。

【０００９】このサブプロセッサパッケージ２におい
て、インタフェース制御部２１は、ＣＰＵ２２から送ら
れてくるデータに基づいて、メインプロセッサパッケー
ジ１や他のサブプロセッサパッケージ２と通信するため
のメッセージの制御を行い、ＣＰＵ２２は、プログラム
に基づいて、インタフェース制御部２１に任意にデータ
を送信し、また外部からメッセージがあった場合はイン
タフェース制御部２１よりデータを受信する制御を行
う。

【００１０】かかる構成の従来システムにおいて、メイ
ンプロセッサパッケージ１とサブプロセッサパッケージ
２-1，……，２-n間の通信は、任意のプロトコルを用い
て、インタフェースバス３を通じて行われる。メインプ
ロセッサパッケージ１から、サブプロセッサパッケージ
２-1，……，２-nに任意のプロトコルに基づいて通信し
た場合、サブプロセッサパッケージ２-1，……，２-nが
正常に作動しているか否かを判断するのは、任意のプロ
トコルによりサブプロセッサパッケージ２-1，……，２
-nから、メインプロセッサパッケージ１にアクノリッジ
が戻ってくるかどうかで判断している。

【００１１】ここで、任意のサブプロセッサパッケージ
２は、インタフェース制御部２１が正常動作していて、
ＣＰＵ２２が動作不可能な状態（デットロック）の時、
メインプロセッサパッケージ１等からのメッセージを受
信してもＣＰＵ２２がデットロックしているためにメッ
セージを正常処理できない状態に陥る。

【００１２】この時、メインプロセッサパッケージ１が
当該サブプロセッサパッケージ２の状態確認（正常動作
が可能か否か）を行なうためには、状態確認のためのメ
ッセージ（上記監視メッセージに相当）を発行して、そ
の応答が戻ってくるかどうかを確認するしか手段がな
い。つまり、メインプロセッサパッケージ１がサブプロ
セッサパッケージ２の状態確認を行うには、メインプロ
セッサパッケージ１が、本来発信する必要のない状態確
認用メッセージを発行しなければならない。

【００１３】状態確認用メッセージを発信しなければな
らないということは、サブプロセッサパッケージ２がデ
ットロックしていることをメインプロセッサパッケージ
１が認識するにあたって相当の時間を要することを意味
し、また、メインプロセッサパッケージ１の本来の機能
であるデータ転送用のメッセージの発信が妨げられると
いうことを意味する。

【００１４】

【発明が解決しようとする課題】このように、上記従来
システムでは、メインプロセッサから複数のサププロセ
ッサに対して監視メッセージを送出しその応答を監視す
ることを障害発生を認識することを基本としていたた
め、上記監視メッセージの送出によりメインプロセッサ
からの通信用メッセージの発生が妨げられ、システム全
体の機能低下を免れなかった。しかも、監視メッセージ
を用いてサブプロセッサパッケージの障害を認識し得る
のは、あくまでもサブプロセッサパッケージのＣＰＵが
正常動作している時に限られ、ＣＰＵがデットロックし
た場合には、メインプロセッサパッケージがその旨を認
識できずに監視メッセージの送出が無駄に繰り返される
結果、システム全体の機能が更に低下するという問題点
があった。

【００１５】本発明は上記問題点を除去し、メインプロ
セッサパッケージがサブプロセッサパッケージのデット
ロックを速やかに認識でき、デットロックを確認するた
めの監視メッセージの発行動作そのものを不要にしてシ
ステム全体の機能向上が図れる通信システム及びその障
害管理方式を提供することを目的とする。

【００１６】

【課題を解決するための手段】本発明は、１つのメイン
プロセッサユニットと複数のサブプロセッサユニットが
バスまたは汎用の通信ラインにより接続されて成るマル
チプロセッサシステムを適用した通信システムにおい
て、前記サブプロセッサユニットは、自ユニットのＣＰ
Ｕの動作状態を監視する動作状態監視手段と、該動作状
態監視手段により前記ＣＰＵの障害発生が認識された場
合、前記メインプロセッサユニットに前記ＣＰＵの障害
発生を通知する障害通知手段とをハードウェアとして具
備し、前記ＣＰＵの障害発生時、該ＣＰＵに代わって前
記ハードウェアにより当該ＣＰＵの障害発生を前記メイ
ンプロセッサユニットに通知することを特徴とする。

【００１７】また、本発明は、１つのメインプロセッサ
ユニットと複数のサブプロセッサユニットがバスまたは
汎用の通信ラインにより接続されて成るマルチプロセッ
サシステムを適用した通信システムにおいて、前記サブ
プロセッサユニットは、自ユニットのＣＰＵの動作状態
を監視する動作状態監視手段と、該動作状態監視手段に
より前記ＣＰＵの障害発生が認識された場合、前記メイ
ンプロセッサユニットに対して障害情報を送出すること
を前記ＣＰＵに代わって指示する障害情報制御手段と、
該障害情報制御手段からの前記指示に基づき前記障害情
報を生成して前記メインプロセッサユニットに送出する
インタフェース制御手段とを具備し、前記メインプロセ
ッサユニットは、前記サブプロセッサユニットからの受
信信号中の障害情報を抽出し、当該サブプロセッサユニ
ットの障害発生を認識する障害認識手段を具備すること
を特徴とする。

【００１８】望ましくは、本発明において、動作状態監
視手段は、所定期間内に前記ＣＰＵよりアクセスが無い
場合に、リセット信号を発行して当該ＣＰＵをリセット
するウォッチドックタイマと、前記所定期間とは異なる
任意の期間内に前記ウォッチドックタイマから送出され
る前記リセット信号が規定数を超えた場合に前記ＣＰＵ
のデットロック発生信号を出力するウォッチドックタイ
マ監視手段とから成ることを特徴とする。

【００１９】

【発明の実施の形態】以下、本発明の一実施の形態につ
いて添付図面を参照して詳細に説明する。図１は、本発
明の一実施の形態に係わるマルチプロセッサシステムの
概略構成を示すブロック図であり、図８及び図９におけ
る従来システムの各部と同様の機能を果たす部分には同
一の符号を付している。

【００２０】本発明に係わるシステムにおいて、メイン
プロセッサパッケージ１とインタフェースバス３を介し
て接続される各サブプロセッサパッケージ２-1，……，
２-nは、それぞれハードウェアとしての障害通知制御部
５０を有する。

【００２１】図２は、図１におけるサブプロセッサパッ
ケージ２（２-1，……，２-n）の詳細構成を示すブロッ
ク図であり、インタフェース制御部２１、ＣＰＵ２２、
ＣＰＵデットロック監視部２３、障害メッセージ情報制
御部２４をＴＴＬバス３０により接続して構成される。
これら各部のうち、ＣＰＵデットロック監視部２３と障
害メッセージ情報制御部２４とにより上述した障害通知
制御部５０が形成される。

【００２２】このサブプロセッサパッケージ２におい
て、インタフェース制御部２１は、ＣＰＵ２２及び障害
メッセージ情報制御部２４からのＴＴＬレベルの信号
を、メインプロセッサパッケージ１や他のサブプロセッ
サパッケージ２に送るメッセージ情報に変換して送出す
るとともに、メインプロセッサパッケージ１や他のサブ
プロセッサパッケージ２から受信したメッセージ情報を
ＴＴＬレベルの信号に変換してＣＰＵ２２に転送する制
御を行う。

【００２３】ＣＰＵ２２は、インタフェース制御部２１
から転送されるＴＴＬレベルのメッセージ情報を受信し
てＡＴＭ交換機能に係わる所定の処理動作を行うととも
に、必要に応じてインタフェース制御部２１にメッセー
ジ情報をＴＴＬレベルで送信する。

【００２４】ＣＰＵデットロック監視部２３は、ＣＰＵ
２２の動作状態を監視し、ＣＰＵ２２がデットロックを
起した時に障害メッセージ情報制御部２４に対してＣＰ
Ｕデットロック情報をＴＴＬレベルで送信する。

【００２５】障害メッセージ情報制御部２４は、ＣＰＵ
デットロック監視部２３から受信した上記デットロック
情報に基づき、ＣＰＵ２２の代わりにインタフェース制
御部２１に障害メッセージ情報をＴＴＬレベルで送信す
る。

【００２６】以後、インタフェース制御部２１では、上
記ＴＴＬレベルの障害メッセージ情報がメインプロセッ
サパッケージ１宛の障害メッセージ情報に変換されてイ
ンタフェースバス３上に送出される。メインプロセッサ
パッケージ１では、インタフェースバス１から上記障害
メッセージ情報を受信して解析処理することにより、該
当するサブプロセッサパッケージ２のＣＰＵ１２２がデ
ットロックに陥ったことを認識することができる。

【００２７】このように、本発明では、サブプロセッサ
パッケージ２は、ＣＰＵ２２の動作状態を監視するＣＰ
Ｕデットロック監視部２３と、その監視結果に基づき障
害メッセージ情報を発生し、上記ＣＰＵ２２に代わって
インタフェース制御部２１に送信する障害メッセージ情
報制御部２４を具備して構成される。

【００２８】かかる構成によれば、サブプロセッサパッ
ケージ２において、ＣＰＵデットロック監視部２３の監
視結果を基にＣＰＵ２２のデットロックを検出した障害
メッセージ情報制御部２４が、インタフェース制御部２
１に対して障害メッセージ情報を発行するように指令を
送ることにより、ＣＰＵ２２がデットロックに陥った場
合も該サブプロセッサパッケージ２からメインプロセッ
サパッケージ１に障害メッセージ情報を発信することが
できる。

【００２９】従って、メインプロセッサパッケージ１と
サブプロセッサパッケージ２間で、サブプロセッサパッ
ケージ２に障害が発生したことを知らせる任意の障害メ
ッセージを予め決めておき、上記指令に基づきインタフ
ェース制御部２１から当該障害メッセージを発行するよ
うにすれば、メインプロセッサパッケージ１側では、こ
の障害メッセージを受信処理することにより、サブプロ
セッサパッケージ２に障害が発生したことを速やかに認
識できる。

【００３０】次に、本発明に係わるマルチプロセッサシ
ステムの具体的な適用例について述べる。図３は、本発
明に係わるシステムを適用して成るＡＴＭ交換機１００
の概略構成を示すブロック図である。このＡＴＭ交換機
１００は、スイッチパッケージ１１とメインプロセッサ
パッケージ１２及び複数のサブプロセッサパッケージ１
３-1，……，１３-nをＡＴＭバス１４を介して接続して
構成される。

【００３１】メインプロセッサパッケージ１２および各
サブプロセッサパッケージ１３-1，……，１３-nには、
それぞれ固有のアドレスが割り振られており、これら各
パッケージから送出されるセルは、通常のＡＴＭセルに
アドレスを示すヘッダ部が付加されている。

【００３２】スイッチパッケージ１１は、メインプロセ
ッサパッケージ１２およびサブプロセッサパッケージ１
３-1，……，１３-nから送出されたセルのヘッダ部の情
報に基づき該セルを伝達するべき場所を決定し、該決定
に基づき当該セルをスイッチングして、それぞれ、サブ
プロセッサパッケージ１３-1，……，１３-nおよびメイ
ンプロセッサパッケージ１２に伝達する。

【００３３】サブプロセッサパッケージ１３（１３-1，
……，１３-n）には、図１におけるサブプロセッサパッ
ケージ２の障害通知制御部５０と同等の制御機能が備わ
り、上述したセル通信中、任意のサブプロセッサパッケ
ージ１３でＣＰＵがデットロックに陥ると、上記制御機
能により、当該ＣＰＵのデットロックの検出を経て障害
を通知するためのセルが生成され、該セルがスイッチパ
ッケージ１１を通じてメインプロセッサパッケージ１２
に伝送される。

【００３４】ここで、任意のサブプロセッサパッケージ
１３のＣＰＵがデットロックした場合、当該パッケージ
１３から送出されるセル（障害セル）のタイプは、ＶＰ
Ｉ値、ＶＣＩ値ともに「０」とする。これにより、メイ
ンプロセッサパッケージ１２では、この障害セルを受信
して（ＶＰＩ値＝０、ＶＣＩ値＝０）を解析することに
より、サブプロセッサパッケージ１３-1，……，１３-n
のいずれかに障害が発生したことを認識することが可能
となる。

【００３５】以下、サブプロセッサパッケージ１３にお
ける上記障害セル発行に係わる各部の動作について詳述
する。図４は、図３におけるサブプロセッサパッケージ
１３の詳細構成を示すブロック図であり、ＡＴＭアダプ
テーションレイヤ制御部１３０、ＣＰＵ１３１、ウォッ
チドックタイマ１３２、ウォッチドックタイマ監視回路
部１３３、障害セル情報制御部１３４により構成され
る。なお、同図において、１４０はアドレスバス、１４
１はデータバス、１４２は制御バス、１４３-1，１４３
-2，１４３-3はＴＴＬ信号線である。

【００３６】このサブプロセッサパッケージ１３におい
て、ウォッチングドックタイマ１３２はＣＰＵ１３１の
動作状態（自タイマへのアクセス状態）を監視してお
り、例えば約２秒以内にＣＰＵ１３１がウォッチドック
タイマ１３２をアクセス（ウォッチドックタイマクリア
信号送出）しないと、ＣＰＵ１３１に対してリセット信
号をアサートする。

【００３７】図５は、このウォッチングドックタイマ１
３２の動作信号を示すタイミングチャートであり、同図
（ａ）は、ウォッチドックタイマＩＣのタイムアウトを
示す信号であり、同図（ｂ）は、ＣＰＵ１３１に対して
アサートするリセット信号を示している。この例のウォ
ッチドックタイマ１３２は、ＣＰＵ１３１からウォッチ
ドックタイマクリア信号がアサートされないと、約２秒
おきにＣＰＵ１３１に対して、繰り返しリセット信号を
アサートするように動作する。従って、このウォッチド
ックタイマ１３２でのリセット信号送出作用を利用し
て、後述するＣＰＵ１３１の動作監視を実現できる。

【００３８】すなわち、ウォッチドックタイマ監視回路
部１３３では、ウォッチドックタイマ１３２より、ＣＰ
Ｕ１３１へ発行される上記リセット信号〔図５（ｂ）〕
をトリガーにして回路を起動した後、一定時間（約１５
秒）内に、トリガーとなるリセット信号を含めて例えば
３回のリセット信号が、ＣＰＵ１３１にアサートされる
と、ＣＰＵ１３１がデットロックしていると見なし、障
害セル情報制御部１３４にＣＰＵ１３１がデットロック
を起こしたことを伝える信号（デットロック信号）を送
信する。

【００３９】障害セル情報制御部１３４では、ウォッチ
ドックタイマ監視回路部１３３からのデットロック信号
により回路を起動し、ＡＴＭアダプテーションレイヤ制
御部１３０に対して、メインプロセッサパッケージ１２
に障害発生を伝えるための信号を送出させるための制御
信号を送出する。この例において、メインプロセッサパ
ッケージ１２に障害発生を伝えるための信号としては、
例えば、ＶＰＩ値，ＶＣＩ値ともに「０」のセル（障害
セル）が用いられる。

【００４０】ＡＴＭアダプテーションレイヤ制御部１３
０は、障害セル情報制御部１３４から受信した上記制御
信号に従って、上述したＶＰＩ値，ＶＣＩ値ともに
「０」の障害セルを組み立て、これをメインプロセッサ
パッケージ１２宛に送信する。

【００４１】本発明に係わるサブプロセッサパッケージ
１３では、ウォッチドックタイマ監視回路部１３３や障
害セル情報制御部１３４等により実現される上記のよう
な制御機能によって、ＣＰＵ１３１がデットロックに陥
った場合も、ハードウェアによりメインプロセッサパッ
ケージ１２に障害セルを送出することができる。

【００４２】図６は、本発明に係わるサブプロセッサパ
ッケージ１３のウォッチドックタイマ監視回路部１３３
の詳細構成を示すブロック図であり、非同期カウンタ部
１３３０、シフトレジスタ部１３３１、論理積回路１３
３２により構成される。このウォッチドックタイマ監視
回路部１３３において、非同期カウンタ部１３３０に
は、ウォッチドックタイマ１３２の出力信号である「Ｃ
ＰＵ１３１に対するリセット信号」がＴＴＬ信号線１４
３-2を通じて入力される。シフトレジスタ部１３３１に
は、図示しない例えば水晶発振器から該シフトレジスタ
部１３３１を起動するためのクロック信号が入力され
る。論理積回路１３３２には、非同期カウンタ部１３３
０の出力信号とシフトレジスタ部１３３１の出力信号が
入力され、これら両入力に基づき、ＣＰＵ１３１がデッ
トロックしたことを障害セル情報制御部１３４に通知す
るためのＣＰＵデットロック信号がＴＴＬ信号線１４３
-3を通じて出力される。

【００４３】このウォッチドックタイマ監視回路部１３
３において、非同期カウンタ部１３３０は、上述したＣ
ＰＵ１３１のリセット信号が３回アサートされると、自
ら出力信号を送出する。シフトレジスタ部１３３１は、
非同期カウンタ部１３３０に最初にアサートされるリセ
ット信号によって起動し、約１５秒後に自ら出力信号を
送出する。シフトレジスタ部１３３１の出力信号が出力
した時に、非同期カウンタ部１３３０の出力信号が出力
されていれば、論理積回路１３３２が起動してＴＴＬ信
号線１４３-3にＣＰＵデットロック信号が出力される。

【００４４】かかる機能構成により、ウォッチドックタ
イマ監視回路部１３３では、ＣＰＵ１３１のデットロッ
ク状態を認識して障害セル情報制御部１３４へＣＰＵデ
ットロック信号を送出できる。

【００４５】図７は、本発明に係わるサブプロセッサパ
ッケージ１３の障害セル情報制御部１３４の構成を示す
ブロック図であり、ＲＯＭ読み出し回路部１３４０、Ｒ
ＯＭ１３４１、アドレス制御回路部１３４２、データ制
御回路部１３４３により構成される。

【００４６】この障害セル情報制御部１３４において、
ＲＯＭ読み出し回路部１３４０には、ウォッチドックタ
イマ監視回路部１３３からＴＴＬ信号線１４３-3を通じ
てデットロック信号が入力されると共に、ＣＰＵ１３１
から制御バス１４２を通じてデータ読み出しアクノリッ
ジ信号が入力される。ＲＯＭ読み出し回路部１３４０と
アドレス制御回路部１３４２及びデータ制御回路部１３
４３間の通信にはＴＴＬレベルの信号が用いられる。ア
ドレス制御回路部１３４２とデータ制御回路部１３４３
は、それぞれアドレスバス１４０とデータバス１４１に
接続される。

【００４７】この障害セル情報制御部１３４において、
ＲＯＭ読み出し回路部１３４０は、ウォッチドックタイ
マ監視回路部１３３からＴＴＬ信号線１４３-3を通じて
入力するＣＰＵデットロック信号を監視し、該ＣＰＵデ
ットロック信号のディセーブル→イネーブル状態への変
化により起動する。

【００４８】起動後、ＲＯＭ読み出し回路部１３４０
は、ＲＯＭ１３４１のデータを読み出し、ＣＰＵ１３１
から制御バス１４２を通じて入力されるアクノリッジ信
号に従い、アドレス制御回路部１３４２とデータ制御回
路部１３４３のそれぞれに上記データをＴＴＬレベルで
送る。このデータは、上述の如く、ＡＴＭアダプテーシ
ョンレイヤ制御部１３０からメインプロセッサパッケー
ジ１２に障害セルを送出させるための制御信号に相当す
るものである。

【００４９】アドレス制御回路部１３４２では、上記Ｒ
ＯＭ読み出し回路部１３４０からのＴＴＬレベル信号を
受けて、アドレスバス１４０のバス幅に対応したデータ
に変換しアドレスデータを送信する。データ制御回路部
１３４３では、ＲＯＭ読み出し回路部１３４０からのデ
ータを受けて、データバス１４１のバス幅に対応したデ
ータに変換しデータを送信する。

【００５０】かかる機能構成により、障害セル情報制御
部１３４では、ＣＰＵ１３１がデットロックした場合、
このＣＰＵ１３１の代わりにＡＴＭアダプテーションレ
イヤ制御部１３０に障害セルを発行させるための制御デ
ータを送信できる。

【００５１】このように、本発明に係わるＡＴＭ交換機
１００では、サブプロセッサパッケージ１３において、
ウォッチドックタイマ１３２の動作からウォッチドック
タイマ監視回路部１３３でＣＰＵ１３１のデットロック
状態を認識して障害セル情報制御部１３４へＣＰＵデッ
トロック信号を送出すると共に、障害セル情報制御部１
３４で上記ＣＰＵデットロック信号に基づきＣＰＵ１３
１に代わってＡＴＭアダプテーションレイヤ制御部１３
０に制御データを送出してメインプロセッサパッケージ
１２に障害セルを送出させる構成としたため、メインプ
ロセッサパッケージ１２では、サブプロセッサパッケー
ジ１３のＣＰＵ１３１がデットロックに陥った後、サブ
プロセッサパッケージ１３からの上記障害セルを受信す
ることにより当該ＣＰＵ１３１のデットロックを認識で
き、ＣＰＵ１３１のデットロックを認識するために自ら
監視メッセージを送出する必要はなくなる。

【００５２】ところで、図３に例示した様なＡＴＭ交換
機では、サブパッケージ１３の基本構成として、ＣＰＵ
とウォッチドックタイマとインタフェース制御部（ＡＴ
Ｍアダプテーションレイヤ制御部）が予め備わっている
ものも少なくない。このようなＡＴＭ交換機におけるサ
ブプロセッサパッケージの場合、ウォッチドックタイマ
を監視するウォッチドックタイマ監視回路部と、ＣＰＵ
の代わりにインタフェース制御部にアクセスする障害メ
ッセージ情報制御部を追加するだけで、障害セルをメイ
ンプロセッサパッケージに送信する機能を容易に実現で
きる。

【００５３】なお、本発明に係わるマルチプロセッサシ
ステムの適用例としてＡＴＭ交換機を選択したのは、 （１）マルチプロセッサシステムの典型的な例が交換機
である。

【００５４】（２）汎用通信ラインの例として、ＡＴＭ
ならば、ユーザデータと制御信号をマージ（merge）し
易く適切である。

【００５５】との観点に基づくものであって、発明の適
用範囲を狭めるものではない。

【００５６】

【発明の効果】以上説明したように、本発明によれば、
サブプロセッサパッケージに、ＣＰＵの動作状態を監視
する手段と、この監視によりＣＰＵの障害発生が検出さ
れた場合、障害発生を通知するための障害情報を上記Ｃ
ＰＵに代わってメインプロセッサパッケージに送信する
手段とから成るハードウェアを付加し、サブプロセッサ
パッケージのＣＰＵ障害発生時、該障害の発生をＣＰＵ
に代わって上記ハードウェアによりメインプロセッサパ
ッケージに通知するようにしたため、メインプロセッサ
パッケージでは、上記障害情報によりサブプロセッサパ
ッケージの障害の発生をその発生時点で速やかに認識で
きるようになるとともに、メインプロセッサパッケージ
から障害を確認するための監視メッセージを発行する必
要性をなくすることにより、システム全体の機能向上に
寄与できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係わるマルチプロセッ
サシステムの概略構成を示すブロック図。

【図２】図１におけるマルチプロセッサシステムのサブ
プロセッサパッケージの構成を示すブロック図。

【図３】本発明に係わるマルチプロセッサシステムを適
用して成るＡＴＭ交換機の概略構成を示すブロック図。

【図４】図３におけるＡＴＭ交換機内のサブプロセッサ
パッケージの構成を示すブロック図。

【図５】図４におけるサブプロセッサパッケージ内のウ
ォッチドックタイマの動作信号を示すタイミングチャー
ト。

【図６】図４におけるサブプロセッサパッケージ内のウ
ォッチドックタイマ監視回路部の構成を示すブロック
図。

【図７】図４におけるサブプロセッサパッケージ内の障
害セル情報制御部の構成を示すブロック図。

【図８】マルチプロセッサシステムの一般的構成を示す
ブロック図。

【図９】マルチプロセッサシステムにおけるサブプロセ
ッサパッケージの従来の構成を示すブロック図。

【符号の説明】

１ メインプロセッサパッケージ ２-1，……，２-n サブプロセッサパッケージ ３ インタフェースバス ２１ インタフェース制御部 ２２ ＣＰＵ ２３ ＣＰＵデットロック監視部 ２４ 障害メッセージ情報制御部 ３０ ＴＴＬバス ５０ 障害通知制御部 １００ ＡＴＭ交換機 １１ スイッチパッケージ １２ メインプロセッサパッケージ １３-1，……，１３-n サブプロセッサパッケージ １３０ ＡＴＭアダプテーションレイヤ制御部 １３１ ＣＰＵ １３２ ウォチドックタイマ １３３ ウォッチドックタイマ監視回路部 １３３０ 非同期カウンタ部 １３３１ シフトレジスタ部 １３３２ 論理積回路 １３４ 障害セル情報制御部 １３４０ ＲＯＭ読み出し回路部 １３４１ ＲＯＭ １３４２ アドレス制御部 １３４３ データ制御回路部 １４０ アドレスバス １４１ データバス １４２ 制御バス １４３-1，１４３-2，１４３-3 ＴＴＬ信号線 １４ インタフェースバス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 浩志 東京都日野市旭が丘３丁目１番地の１ 東 芝通信システムエンジニアリング株式会社 内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 １つのメインプロセッサユニットと複数
   のサブプロセッサユニットがバスまたは汎用の通信ライ
   ンにより接続されて成るマルチプロセッサシステムを適
   用した通信システムにおいて、 前記サブプロセッサユニットは、 自ユニットのＣＰＵの動作状態を監視する動作状態監視
   手段と、 該動作状態監視手段により前記ＣＰＵの障害発生が認識
   された場合、前記メインプロセッサユニットに前記ＣＰ
   Ｕの障害発生を通知する障害通知手段とをハードウェア
   として具備し、前記ＣＰＵの障害発生時、該ＣＰＵに代
   わって前記ハードウェアにより当該ＣＰＵの障害発生を
   前記メインプロセッサユニットに通知することを特徴と
   する通信システムの障害管理方式。
2. 【請求項２】 １つのメインプロセッサユニットと複数
   のサブプロセッサユニットがバスまたは汎用の通信ライ
   ンにより接続されて成るマルチプロセッサシステムを適
   用した通信システムにおいて、 前記サブプロセッサユニットは、 自ユニットのＣＰＵの動作状態を監視する動作状態監視
   手段と、 該動作状態監視手段により前記ＣＰＵの障害発生が認識
   された場合、前記メインプロセッサユニットに対して障
   害情報を送出することを前記ＣＰＵに代わって指示する
   障害情報制御手段と、 該障害情報制御手段からの前記指示に基づき前記障害情
   報を生成して前記メインプロセッサユニットに送出する
   インタフェース制御手段とを具備し、 前記メインプロセッサユニットは、 前記サブプロセッサユニットからの受信信号中の障害情
   報を抽出し、当該サブプロセッサユニットの障害発生を
   認識する障害認識手段を具備することを特徴とする通信
   システム。
3. 【請求項３】 動作状態監視手段は、 所定期間内に前記ＣＰＵよりアクセスが無い場合に、リ
   セット信号を発行して当該ＣＰＵをリセットするウォッ
   チドックタイマと、 前記所定期間とは異なる任意の期間内に前記ウォッチド
   ックタイマから送出される前記リセット信号が規定数を
   超えた場合に前記ＣＰＵのデットロック発生信号を出力
   するウォッチドックタイマ監視手段とから成ることを特
   徴とする請求項２記載の通信システム。