KR19980084888A

KR19980084888A - 프로세서의 자동 리셋 장치

Info

Publication number: KR19980084888A
Application number: KR1019970020809A
Authority: KR
Inventors: 권환우
Original assignee: 유기범; 대우통신 주식회사
Priority date: 1997-05-27
Filing date: 1997-05-27
Publication date: 1998-12-05

Abstract

본 발명은 프로세서의 자동 리셋 장치에 관한 것으로, 프로세서에서 발생하는 어드레스 스토브 신호의 로우 상태나 하이 상태가 일정한 타임 이상으로 계속 유지하는지를 감시하여 일정 시간 이상으로 유지하면 프로세서가 이상 상태라고 판단하여 리셋 트리거 신호를 구동하는 감시부와, 이러한 리셋 트리거 신호를 전송받아 프로세서가 정상적으로 동작할 수 있도록 초기화 신호인 리셋 신호를 전송하는 리셋 제어부를 포함하므로 어드레스 스토브 신호의 로우 상태나 하이 상태를 판단하여 프로세서가 이상상태로 되는 경우에 자동으로 리셋 신호가 구동됨으로써 운용자의 도움없이 프로세서가 정상적으로 재시동될 수 있도록 하는 효과가 있다.

Description

프로세서의 자동 리셋 장치

본 발명은 전전자 교환기의 프로세서에 관한 것으로, 특히 프로세서의 동작 신호를 감시하여 이상 신호가 있을때 재 시동될 수 있도록 한 프로세서의 자동 리셋 장치에 관한 것이다.

도 1에 도시된 바와 같이 종래 프로세서의 자동 리셋 장치의 블록 구성도로서, 메모리부(1) 및 프로세서(2)와 감시부(3)로 구성된다.

메모리부(1)는 프로세서(2)가 동작하는 매우 다양한 형태의 데이터와 어드레스를 저장한다.

프로세서(2)는 메모리부(1)에 저장된 매우 다양한 형태의 데이터와 어드레스를 읽어와 내부적으로 처리하고, 어드레스 스토브 신호(Address Strobe Signal : 이하, AS*라 약칭함)를 감시부(3)로 전송하는 중앙 처리 장치이다.

감시부(3)는 프로세서(2)의 어드레스 스토브 신호를 감시하는데, 일정한 타임 으로 정해진 LOW 상태나 HIGH 상태를 감시하여 일정하게 정해진 타임을 벗어나면 프로세서(2)가 이상 상태라고 판단한다.

이때, 감시부(3)는 프로세서(2)가 이상 상태라는 것을 판단한후, 이상 상태를 알려주는 버스 에러 신호(Bus Error Signal : 이하, BERR*이라 약칭함)를 구동하여 내부 소프트웨어적으로 BERR*을 프로세서(2)로 전송함에 따라 에러를 복구할 수 있었다.

그러나, 상기와 같이 에러를 복구할 수 있는 경우는 프로세서(2)와 내부 소프트웨어가 정상적으로 동작을 할 경우에만 가능하다.

따라서, 프로세서(2)와 내부 소프트웨어가 비정상적으로 동작을 하면 사람이 직접 조치를 취하기 전까지는 계속적으로 비정상적인 상태를 발생하고, 또한 AS*가 동작을 중지하여 계속적으로 HIGH 상태나 LOW 상태일 경우에도 이러한 HIGH 상태나 LOW 상태를 감시하는 로직(Logic)이 없음에 따라 프로세서(2)의 기능을 자동으로 복구할 수 없다는 문제점이 있었다.

본 발명은 상기 문제점을 해결하기 위하여 안출한 것으로서, 그 목적은 프로세서의 이상시(AS* 신호가 HIGH 상태나 LOW상태를 계속적으로 유지할때) 이러한 신호를 감시하여 하드웨어적으로 초기화 로직을 구동하여 자동으로 복구할 수 있도록 한 프로세서의 자동 리셋 장치를 제공하는데 있다.

이러한 목적을 달성하기 위한 본 발명은 프로세서의 자동 리셋 장치에 관한 것으로, 프로세서에서 발생하는 어드레스 스토브 신호의 로직 로우와 하이가 소정 이상 계속 유지하면 리셋 트리거 신호를 출력하는 감시부와; 감시부로부터 리셋 트리거 신호가 인가되면 리셋 신호를 발생시켜 프로세서에 인가하는 리셋 제어부를 포함한다.

도 1은 종래 프로세서의 자동 리셋 장치의 블록 구성도,

도 2는 본 발명에 의한 프로세서의 자동 리셋 장치의 블록 구성도,

도 3은 도 2에 도시된 감시부의 상태도,

도 4는 도 3에 도시된 타이머 회로의 상세한 블록 구성도.

도면의 주요부분에 대한 부호의 설명

10 : 메모리부20 : 프로세서

30 : 감시부32 : n-bit 업 카운터

34 : 논리 게이트40 : 리셋 제어부

이하, 첨부된 도면을 참조하여 설명되는 본 발명의 실시예로부터 본발명의 목적 및 특징이 보다 명확하게 이해될 수 있도록 보다 상세히 설명하기로 한다.

도 1은 본 발명에 의한 프로세서의 자동 리셋 장치의 블록 구성도로서, 메모리부(10)와, 프로세서(20)와, 감시부(30)와, 리셋 제어부(40)로 구성된다.

메모리부(10)는 프로세서(20)가 동작하는 매우 다양한 형태의 데이터와 어드레스를 저장한다.

프로세서(20)는 메모리부(10)에 저장된 매우 다양한 형태의 데이터와 어드레스를 리드 라이트하여 내부적으로 처리하고, 감시부(30)와 연결된 버스를 통하여 AS*를 전송하는 중앙 처리 장치이다.

감시부(30)는 프로세서(20)에서 전송하는 AS*를 감시하는데, AS*는 프로세서(20)와 감시부(30)사이에 있는 버스상에 어드레스가 놓여 있음을 알리는 어드레스 스토브 신호로 프로세서(20)가 정상적으로 동작하는지 비정상적으로 동작하는지를 감시한다.

즉, 프로세서(20)가 정상구동시는 AS*의 로직 LOW와 HIGH를 소정시간 간격별로 반복한다.

반면에, 프로세서(20)가 비정상적으로 동작하면, AS*가 LOW나 HIGH 상태를 계속 유지하게 되는데, 이렇게 소정이상 계속 유지하면 리셋 제어부(40)로 리셋 트리거 신호(Reset Trigger Signal)를 출력한다.

리셋 제어부(40)는 감시부(30)로부터 리셋 트리거 신호를 전송받고, 상기 프로세서(20)로 리셋 신호(Reset Signal : 이하, Reset*라 약칭함)를 전송하므로 프로세서(20)가 자동으로 정상 복구 할 수 있도록 한다.

도 3은 감시부(30)의 상태도로서 프로세서(20)에서 전송되는 AS*의 LOW나 HIGH를 감시하여 규정된 시간을 초과하는 경우 리셋 트리거 신호를 구동할 수 있도록 하는 상태도이다.

이하에서 상태도의 동작 상태를 설명한다.

프로세서(20)에서 정상적으로 어드레스 스토브 신호를 감시부(30)로 전송하는 상태를 IDLE 상태라 정의하며, 이러한 IDLE 상태(300)를 중심으로 AS*의 LOW이면 상태 303으로, HIGH이면 상태 308로 천이한다.

이때, 상태(303, 308)로 천이되면, 내부 업 카운터(UP COUNTER)는 내부 클럭신호에 의해 타이머(Timer)가 초기화되어 카운터를 시작한다.(302)

먼저, LOW 상태(303)의 경우에 AS*가 LOW 상태를 유지하면, LOW 상태(303)를 계속 유지하면서(305) 타이머에서 타임 아웃(Time Out)이 발생하는지를 감시한다.

여기서, 타임 아웃은 도 4에 도시된 n-bit 업 카운터가 카운터를 시작하여 임의로 정해진 카운터값을 초과할 경우를 말한다.

또한, 타이머에서 타임 아웃이 발생하지 않으면(AS*가 정상적인 프로세서(20)의 어드레스 버스 사이클을 종료하며, AS*가 HIGH 상태로 변경)(304) 바로 상기 IDLE 상태(300)로 천이되어 HIGH 상태(308)로 이동하게 된다.

이러한 경우에도 타이머가 인에이블되어 내부 클럭신호에 의해 타이머가 초기화되어 카운터를 시작한다.(301)

HIGH 상태(308)의 경우에 AS*가 HIGH를 유지하면, 현재 자신의 HIGH 상태를 계속 유지하면서(310) 타이머에서 타임 아웃(Time Out)이 발생하는지를 감시한다.

타이머에서 타임 아웃이 발생하지 않으면(309) 바로 상기 IDLE 상태(300)로 천이되어 LOW 상태(303)로 이동하게 되어 정상적인 사이클로 동작한다.

그러나, 상기 LOW 상태(303)를 소정의 시간동안 유지하다가(305) 타임 아웃이 발생하면(306) 에러(ERROR) 상태(307)로 천이되어 에러 리셋 신호를 구동한다.

또한, 상기 HIGH 상태(308)를 소정의 시간동안 유지하다가(310) 타임 아웃이 발생하면(311) 에러(ERROR) 상태(307)로 천이되어 에러 리셋 신호를 구동하여 리셋 제어부(40)로 전송하게 된다.

도 4는 도 3에 도시된 타이머 회로의 상세한 블록 구성도로서, n-bit 업 카운터(32)와, 논리 게이트(34)를 구비한다.

n-bit 업 카운터(32)는 내부 클럭신호에 의해 동작하도록 구성되어 있는데, AS*가 LOW 상태나 HIGH 상태로 천이되는 시점에서 초기화 신호의 인가와 카운터 인에이블 신호가 액티브(Active)로 되어 n-bit 업 카운터(32)의 카운터가 증가하여 논리 게이트(34)에게 전송한다.

상기 실시예에서는 n-bit 업 카운터(32)의 카운터값이 7의 값이 되는 경우에 리셋 트리거 신호를 구동하게 되어 있으므로 카운터된 7의 값을 논리 게이트(34)에서 조합을 한후, 상기 리셋 제어부(40)로 리셋 트리거 신호를 출력한다.

결론적으로, 감시부(30)에서 AS*의 상태가 LOW나 HIGH로 유지하다가 타임 아웃 상태(카운터의 값이 7의 값을 벗어난 상태)가 발생하면 프로세서(20)가 에러임을 판단하여 리셋 제어부(40)로 리셋 트리거 신호를 전송하므로 프로세서가 정상적으로 동작할 수 있도록 한 자동 리셋 장치이다.

이상, 상기와 같이 설명한 본 발명은 프로세서에서 발생하는 어드레스 스토브 신호(AS*)의 LOW상태나 HIGH상태를 판단하여 프로세서가 이상상태(LOW상태나 HIGH상태가 정해진 타임 이상으로 유지하는 상태)로 되는 경우에 자동으로 리셋 신호가 구동됨으로써 운용자의 도움없이 프로세서가 정상적으로 재시동될 수 있도록 하는 효과가 있다.

Claims

정상구동시에 로직 로우와 하이를 소정시간 간격별로 반복하는 어드레스 스토브 신호를 출력하며, 리셋 신호의 인가시에 초기화되는 프로세서의 이상시에 상기 프로세서를 초기화시키기 위한 장치에 있어서,

상기 프로세서에서 발생하는 어드레스 스토브 신호의 로직 로우와 하이가 상기 소정 이상 계속 유지하면 리셋 트리거 신호를 출력하는 감시부;

상기 감시부로부터 상기 리셋 트리거 신호가 인가되면 상기 리셋 신호를 발생시켜 상기 프로세서에 인가하는 리셋 제어부를 포함하는 것을 특징으로 하는 프로세서의 자동 리셋 장치.
제 1항에 있어서,

상기 프로세서에서 전송된 어드레스 스토브 신호의 로우상태나 하이상태가 일정하게 정해진 타임에서 타임 아웃이 되는지를 카운터하는 n-bit 업 카운터와, 상기 n-bit 업 카운터에서 출력되는 카운터값을 연산하는 논리 게이트로 구성되는 것을 특징으로 하는 프로세서의 자동 리셋 장치.