JP2004094695A - ハードウェア保護制御回路 - Google Patents
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Abstract
【課題】メイン制御ＣＰＵとは別の制御ＣＰＵを使用することなく、制御ＣＰＵの異常動作を検出した際に通常の終了処理を行うことが可能なハードウェア保護制御回路を提供する。
【解決手段】本実施形態のハードウェア保護制御回路は、制御ＣＰＵから一定周期毎に送信される制御データを用いて制御ＣＰＵの動作状態が正常か否かを判定して異常判定時にはパッケージ内に搭載したデータＲＯＭからの強制停止制御データに切り替えを行うＣＰＵ監視回路５と、ＣＰＵ監視回路５からのＳＥＬ信号に基づいて制御ＣＰＵからのデータとＣＰＵ監視回路５からの強制停止制御信号（データ）の切り替えを行うデータセレクタ６と、ＣＰＵ監視回路５からのＳＥＬ信号に基づいて制御ＣＰＵからのデータとＣＰＵ監視回路５からの強制停止制御信号（アドレス）の切り替えを行うアドレスセレクタ７と、ＣＰＵ監視回路５を動作させるためのクロックを出力する発振器８から構成される。
【選択図】 図１
【解決手段】本実施形態のハードウェア保護制御回路は、制御ＣＰＵから一定周期毎に送信される制御データを用いて制御ＣＰＵの動作状態が正常か否かを判定して異常判定時にはパッケージ内に搭載したデータＲＯＭからの強制停止制御データに切り替えを行うＣＰＵ監視回路５と、ＣＰＵ監視回路５からのＳＥＬ信号に基づいて制御ＣＰＵからのデータとＣＰＵ監視回路５からの強制停止制御信号（データ）の切り替えを行うデータセレクタ６と、ＣＰＵ監視回路５からのＳＥＬ信号に基づいて制御ＣＰＵからのデータとＣＰＵ監視回路５からの強制停止制御信号（アドレス）の切り替えを行うアドレスセレクタ７と、ＣＰＵ監視回路５を動作させるためのクロックを出力する発振器８から構成される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ハードウェア保護制御回路に関し、特にハードウェア制御を行うＣＰＵの異常時に、ＣＰＵの動作を停止してハードウェアを保護するハードウェア保護制御回路に関する。
【０００２】
【従来の技術】
従来、ＣＰＵによって制御されるハードウェア機器においては、ＣＰＵの異常動作や暴走状態によるハードウェア機器の誤動作を防ぐためにＣＰＵの異常を検出し、異常が発生したら速やかに動作を停止するハードウェア保護制御回路が設けられている。従来のハードウェア保護制御回路では、例えば、タイマ等を用いてＣＰＵの異常動作を検出し、その異常動作に対して機器の強制停止を行ったり、別の制御ＣＰＵに切り替えたりしている。
【０００３】
また上述した従来の別の補助制御ＣＰＵに制御を切り替える方式では、複数系統の制御回路が必要になり規模の増大を招いている。そのため、小規模な装置や、装置内のパッケージ単体等ではＣＰＵの異常動作に対する有効な制御方法を持つことが出来ない。また、補助制御ＣＰＵが異常動作を起こすと停止制御を実行することが出来なくなる。
【０００４】
【発明が解決しようとする課題】
第１の問題点は、制御ＣＰＵが機能停止した時に被制御ハードウェアの強制停止を行った後、再起動した時に問題が生じる場合があることである。その理由は、機器の強制停止を行う際に、通常停止時のような停止制御が行われず、被制御ハードウェアに異常が発生するためである。
【０００５】
第２の問題点は、制御ＣＰＵで行うものと同等の終了処理を行おうとした場合、被制御ハードウェアの回路規模が増大することである。その理由は、制御ＣＰＵと同等の制御を行うためには、被制御ハードウェアに別の補助制御用ＣＰＵが必要となるためである。
【０００６】
第３の問題点は、被制御ハードウェアに補助制御用ＣＰＵを搭載した場合には、補助制御用ＣＰＵが異常動作する可能性を考慮しなければならない点である。
【０００７】
本発明は上記問題に鑑みてなされたものであって、本発明は、メイン制御ＣＰＵとは別の制御ＣＰＵを使用することなく、制御ＣＰＵの異常動作を検出した際に通常の終了処理を行うことが可能なハードウェア保護制御回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１記載の発明は、ハードウェア制御を行い、一定周期毎に信号を送信するＣＰＵの異常時に前記ＣＰＵの動作を停止してハードウェアを保護するハードウェア保護制御回路において、一定周期毎に送信される前記信号の停止を検出すると前記ハードウェアを強制停止することを特徴とする。
【０００９】
請求項２記載の発明は、ハードウェア制御を行い、一定周期毎に信号を送信するＣＰＵの異常時に前記ＣＰＵの動作を停止してハードウェアを保護するハードウェア保護制御回路において、所定周波数のクロックを出力する発振器と、前記クロックを入力クロックとして前記ＣＰＵから出力されるデータ及びアドレスを入力して前記ＣＰＵの動作状態を判定し、前記ＣＰＵの動作異常時に前記ハードウェアを強制停止するデータ、アドレス、及び切り替え信号を出力するＣＰＵ監視回路と、前記ＣＰＵが出力するデータと前記ＣＰＵ監視回路が出力するデータを入力して前記切り替え信号受信時に前記ＣＰＵ監視回路が出力するデータを出力するデータセレクタ部と、前記ＣＰＵが出力するアドレスと前記ＣＰＵ監視回路が出力するアドレスとを入力して前記切り替え信号受信時に前記ＣＰＵ監視回路が出力するアドレスを出力するアドレスセレクタ部とを備えることを特徴とする。
【００１０】
請求項３記載の発明は、前記ＣＰＵ監視部は、前記ＣＰＵからの入力データをデコードしてデコーダ出力を出力するデコーダ部と、前記デコーダ出力を一定幅のパルスに変換して出力するモノマルチ部と、前記モノマルチ部の出力断時にＲＯＭアドレスを生成するアドレス生成カウンタ部と、前記ＲＯＭアドレスに基づいて予め記憶された静止制御用データを出力する制御データ生成ＲＯＭ部と、前記ＲＯＭアドレスに基づいて予め記憶された静止制御用アドレスを出力する制御アドレス生成ＲＯＭ部とを有することを特徴とする。
【００１１】
【発明の実施の形態】
次に本発明の実施形態について図面を参照して詳細に説明する。図１は本発明のハードウェア保護制御回路にかかわる実施形態の構成を示すブロック図である。本実施形態のハードウェア保護制御回路は、制御ＣＰＵから一定周期毎に送信される制御データを用いて制御ＣＰＵの動作状態が正常か否かを判定して異常判定時にはパッケージ内に搭載したデータＲＯＭからの強制停止制御データに切り替えを行うＣＰＵ監視回路５と、ＣＰＵ監視回路５からのＳＥＬ信号に基づいて制御ＣＰＵからのデータとＣＰＵ監視回路５からの強制停止制御信号（データ）の切り替えを行うデータセレクタ６と、ＣＰＵ監視回路５からのＳＥＬ信号に基づいて制御ＣＰＵからのデータとＣＰＵ監視回路５からの強制停止制御信号（アドレス）の切り替えを行うアドレスセレクタ７と、ＣＰＵ監視回路５を動作させるためのクロックを出力する発振器８から構成される。発振器８の周波数は、制御に適当な速度で有ればどの様な周波数であっても構わない。
【００１２】
図２は、ＣＰＵ監視回路５の構成を示すブロック図である。ＣＰＵ監視回路５は、制御ＣＰＵから一定周期毎に送信される制御データをデコードしデコーダ出力５０５を生成するデコーダ回路５０４と、デコーダ出力５０５を引き伸ばしＳＥＬ５１３信号を生成するモノマルチ５０６と、ＳＥＬ５１３信号によるＲＳＴ信号が解除された時にＣＬＫ５０３信号を使用してＲＯＭアドレス５１２信号を生成するアドレス生成カウンタ５０７と、ＲＯＭアドレス５１２信号に基づいてあらかじめ書き込んだ停止制御用のデータを出力する制御データ生成ＲＯＭ５０８と、ＲＯＭアドレス５１２信号に基づいてあらかじめ書き込んだ停止制御用のアドレスを出力する制御アドレス生成ＲＯＭ５１０とから構成される。
【００１３】
次に、本実施形態の動作について図面を参照して詳細に説明する。ＣＰＵはパッケージに対し、特定のアドレスに対して特定のデータを定期的に送信する。デコーダ回路５０４はそのデータを抽出し、デコーダ出力５０５として出力する。デコーダ信号５０５はモノマルチ回路５０６に入力される。図３のタイムチャート図に示すように、制御ＣＰＵが通常状態ならば周期的にデコーダ出力５０５が変化し、ＳＥＬ５１３信号が「１」固定となるため制御データ出力３と制御アドレス４には制御ＣＰＵからのデータおよびアドレスが出力される。
【００１４】
制御ＣＰＵが異常状態になるとデコーダ回路５０４が停止し、デコーダ出力５０５が固定値となるため、一定の保護期間Ｔが経過した後、ＳＥＬ５１３が「０」固定となる。従って、制御データ出力３と制御アドレス４には制御データ生成ＲＯＭ５０８と制御アドレス生成ＲＯＭ５１０から出力されるデータおよびアドレスが出力される。
【００１５】
制御データ生成ＲＯＭ５０８と制御アドレス生成ＲＯＭ５１０には、ＣＰＵからの停止動作を行う場合と同じデータとアドレスが格納されており、ＣＰＵ異常時でもＣＰＵ正常時と同等の停止処理を行うことが出来る。
【００１６】
【発明の効果】
第１の効果は、制御ＣＰＵ異常時でも制御ＣＰＵ正常時と同等の停止処理を行うことが出来ることである。その理由は、停止制御回路に搭載されたＲＯＭより、制御ＣＰＵ正常時と同等の停止処理データを送出することで、被制御ハードウェアからは正常な処理を行ったように見えるためである。
【００１７】
第２の効果は、さまざまな停止処理制御を行うことが出来ることである。その理由は、ＲＯＭ内のデータを書き換えることにより任意の終了動作を行うことが可能となるためである。
【図面の簡単な説明】
【図１】本発明の実施形態のハードウェア保護制御回路の構成を示すブロック図である。
【図２】本実施形態のＣＰＵ監視回路５の構成を示すブロック図である。
【図３】本発明の実施形態の動作を示すタイムチャート図である。
【符号の説明】
１ データ入力
２ アドレス入力
３ 制御データ出力
４ 制御アドレス出力
５ ＣＰＵ監視回路
６ データセレクタ
７ アドレスセレクタ
８ 発振器
５０１ Ｄｉｎ
５０２ ＡＤｉｎ
５０３ ＣＬＫ
５０４ デコーダ回路
５０５ デコーダ出力
５０６ モノマルチ
５０７ アドレス生成カウンタ
５０８ 制御データ生成ＲＯＭ
５０９ Ｄｏｕｔ
５１０ 制御アドレス生成ＲＯＭ
５１１ ＡＤｏｕｔ
５１２ ＲＯＭアドレス
５１３ ＳＥＬ
【発明の属する技術分野】
本発明は、ハードウェア保護制御回路に関し、特にハードウェア制御を行うＣＰＵの異常時に、ＣＰＵの動作を停止してハードウェアを保護するハードウェア保護制御回路に関する。
【０００２】
【従来の技術】
従来、ＣＰＵによって制御されるハードウェア機器においては、ＣＰＵの異常動作や暴走状態によるハードウェア機器の誤動作を防ぐためにＣＰＵの異常を検出し、異常が発生したら速やかに動作を停止するハードウェア保護制御回路が設けられている。従来のハードウェア保護制御回路では、例えば、タイマ等を用いてＣＰＵの異常動作を検出し、その異常動作に対して機器の強制停止を行ったり、別の制御ＣＰＵに切り替えたりしている。
【０００３】
また上述した従来の別の補助制御ＣＰＵに制御を切り替える方式では、複数系統の制御回路が必要になり規模の増大を招いている。そのため、小規模な装置や、装置内のパッケージ単体等ではＣＰＵの異常動作に対する有効な制御方法を持つことが出来ない。また、補助制御ＣＰＵが異常動作を起こすと停止制御を実行することが出来なくなる。
【０００４】
【発明が解決しようとする課題】
第１の問題点は、制御ＣＰＵが機能停止した時に被制御ハードウェアの強制停止を行った後、再起動した時に問題が生じる場合があることである。その理由は、機器の強制停止を行う際に、通常停止時のような停止制御が行われず、被制御ハードウェアに異常が発生するためである。
【０００５】
第２の問題点は、制御ＣＰＵで行うものと同等の終了処理を行おうとした場合、被制御ハードウェアの回路規模が増大することである。その理由は、制御ＣＰＵと同等の制御を行うためには、被制御ハードウェアに別の補助制御用ＣＰＵが必要となるためである。
【０００６】
第３の問題点は、被制御ハードウェアに補助制御用ＣＰＵを搭載した場合には、補助制御用ＣＰＵが異常動作する可能性を考慮しなければならない点である。
【０００７】
本発明は上記問題に鑑みてなされたものであって、本発明は、メイン制御ＣＰＵとは別の制御ＣＰＵを使用することなく、制御ＣＰＵの異常動作を検出した際に通常の終了処理を行うことが可能なハードウェア保護制御回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１記載の発明は、ハードウェア制御を行い、一定周期毎に信号を送信するＣＰＵの異常時に前記ＣＰＵの動作を停止してハードウェアを保護するハードウェア保護制御回路において、一定周期毎に送信される前記信号の停止を検出すると前記ハードウェアを強制停止することを特徴とする。
【０００９】
請求項２記載の発明は、ハードウェア制御を行い、一定周期毎に信号を送信するＣＰＵの異常時に前記ＣＰＵの動作を停止してハードウェアを保護するハードウェア保護制御回路において、所定周波数のクロックを出力する発振器と、前記クロックを入力クロックとして前記ＣＰＵから出力されるデータ及びアドレスを入力して前記ＣＰＵの動作状態を判定し、前記ＣＰＵの動作異常時に前記ハードウェアを強制停止するデータ、アドレス、及び切り替え信号を出力するＣＰＵ監視回路と、前記ＣＰＵが出力するデータと前記ＣＰＵ監視回路が出力するデータを入力して前記切り替え信号受信時に前記ＣＰＵ監視回路が出力するデータを出力するデータセレクタ部と、前記ＣＰＵが出力するアドレスと前記ＣＰＵ監視回路が出力するアドレスとを入力して前記切り替え信号受信時に前記ＣＰＵ監視回路が出力するアドレスを出力するアドレスセレクタ部とを備えることを特徴とする。
【００１０】
請求項３記載の発明は、前記ＣＰＵ監視部は、前記ＣＰＵからの入力データをデコードしてデコーダ出力を出力するデコーダ部と、前記デコーダ出力を一定幅のパルスに変換して出力するモノマルチ部と、前記モノマルチ部の出力断時にＲＯＭアドレスを生成するアドレス生成カウンタ部と、前記ＲＯＭアドレスに基づいて予め記憶された静止制御用データを出力する制御データ生成ＲＯＭ部と、前記ＲＯＭアドレスに基づいて予め記憶された静止制御用アドレスを出力する制御アドレス生成ＲＯＭ部とを有することを特徴とする。
【００１１】
【発明の実施の形態】
次に本発明の実施形態について図面を参照して詳細に説明する。図１は本発明のハードウェア保護制御回路にかかわる実施形態の構成を示すブロック図である。本実施形態のハードウェア保護制御回路は、制御ＣＰＵから一定周期毎に送信される制御データを用いて制御ＣＰＵの動作状態が正常か否かを判定して異常判定時にはパッケージ内に搭載したデータＲＯＭからの強制停止制御データに切り替えを行うＣＰＵ監視回路５と、ＣＰＵ監視回路５からのＳＥＬ信号に基づいて制御ＣＰＵからのデータとＣＰＵ監視回路５からの強制停止制御信号（データ）の切り替えを行うデータセレクタ６と、ＣＰＵ監視回路５からのＳＥＬ信号に基づいて制御ＣＰＵからのデータとＣＰＵ監視回路５からの強制停止制御信号（アドレス）の切り替えを行うアドレスセレクタ７と、ＣＰＵ監視回路５を動作させるためのクロックを出力する発振器８から構成される。発振器８の周波数は、制御に適当な速度で有ればどの様な周波数であっても構わない。
【００１２】
図２は、ＣＰＵ監視回路５の構成を示すブロック図である。ＣＰＵ監視回路５は、制御ＣＰＵから一定周期毎に送信される制御データをデコードしデコーダ出力５０５を生成するデコーダ回路５０４と、デコーダ出力５０５を引き伸ばしＳＥＬ５１３信号を生成するモノマルチ５０６と、ＳＥＬ５１３信号によるＲＳＴ信号が解除された時にＣＬＫ５０３信号を使用してＲＯＭアドレス５１２信号を生成するアドレス生成カウンタ５０７と、ＲＯＭアドレス５１２信号に基づいてあらかじめ書き込んだ停止制御用のデータを出力する制御データ生成ＲＯＭ５０８と、ＲＯＭアドレス５１２信号に基づいてあらかじめ書き込んだ停止制御用のアドレスを出力する制御アドレス生成ＲＯＭ５１０とから構成される。
【００１３】
次に、本実施形態の動作について図面を参照して詳細に説明する。ＣＰＵはパッケージに対し、特定のアドレスに対して特定のデータを定期的に送信する。デコーダ回路５０４はそのデータを抽出し、デコーダ出力５０５として出力する。デコーダ信号５０５はモノマルチ回路５０６に入力される。図３のタイムチャート図に示すように、制御ＣＰＵが通常状態ならば周期的にデコーダ出力５０５が変化し、ＳＥＬ５１３信号が「１」固定となるため制御データ出力３と制御アドレス４には制御ＣＰＵからのデータおよびアドレスが出力される。
【００１４】
制御ＣＰＵが異常状態になるとデコーダ回路５０４が停止し、デコーダ出力５０５が固定値となるため、一定の保護期間Ｔが経過した後、ＳＥＬ５１３が「０」固定となる。従って、制御データ出力３と制御アドレス４には制御データ生成ＲＯＭ５０８と制御アドレス生成ＲＯＭ５１０から出力されるデータおよびアドレスが出力される。
【００１５】
制御データ生成ＲＯＭ５０８と制御アドレス生成ＲＯＭ５１０には、ＣＰＵからの停止動作を行う場合と同じデータとアドレスが格納されており、ＣＰＵ異常時でもＣＰＵ正常時と同等の停止処理を行うことが出来る。
【００１６】
【発明の効果】
第１の効果は、制御ＣＰＵ異常時でも制御ＣＰＵ正常時と同等の停止処理を行うことが出来ることである。その理由は、停止制御回路に搭載されたＲＯＭより、制御ＣＰＵ正常時と同等の停止処理データを送出することで、被制御ハードウェアからは正常な処理を行ったように見えるためである。
【００１７】
第２の効果は、さまざまな停止処理制御を行うことが出来ることである。その理由は、ＲＯＭ内のデータを書き換えることにより任意の終了動作を行うことが可能となるためである。
【図面の簡単な説明】
【図１】本発明の実施形態のハードウェア保護制御回路の構成を示すブロック図である。
【図２】本実施形態のＣＰＵ監視回路５の構成を示すブロック図である。
【図３】本発明の実施形態の動作を示すタイムチャート図である。
【符号の説明】
１ データ入力
２ アドレス入力
３ 制御データ出力
４ 制御アドレス出力
５ ＣＰＵ監視回路
６ データセレクタ
７ アドレスセレクタ
８ 発振器
５０１ Ｄｉｎ
５０２ ＡＤｉｎ
５０３ ＣＬＫ
５０４ デコーダ回路
５０５ デコーダ出力
５０６ モノマルチ
５０７ アドレス生成カウンタ
５０８ 制御データ生成ＲＯＭ
５０９ Ｄｏｕｔ
５１０ 制御アドレス生成ＲＯＭ
５１１ ＡＤｏｕｔ
５１２ ＲＯＭアドレス
５１３ ＳＥＬ
Claims (3)
- ハードウェア制御を行い、一定周期毎に信号を送信するＣＰＵの異常時に前記ＣＰＵの動作を停止してハードウェアを保護するハードウェア保護制御回路において、一定周期毎に送信される前記信号の停止を検出すると前記ハードウェアを強制停止することを特徴とするハードウェア保護制御回路。
- ハードウェア制御を行い、一定周期毎に信号を送信するＣＰＵの異常時に前記ＣＰＵの動作を停止してハードウェアを保護するハードウェア保護制御回路において、所定周波数のクロックを出力する発振器と、前記クロックを入力クロックとして前記ＣＰＵから出力されるデータ及びアドレスを入力して前記ＣＰＵの動作状態を判定し、前記ＣＰＵの動作異常時に前記ハードウェアを強制停止するデータ、アドレス、及び切り替え信号を出力するＣＰＵ監視回路と、前記ＣＰＵが出力するデータと前記ＣＰＵ監視回路が出力するデータとを入力して前記切り替え信号受信時に前記ＣＰＵ監視回路が出力するデータを出力するデータセレクタ部と、前記ＣＰＵが出力するアドレスと前記ＣＰＵ監視回路が出力するアドレスとを入力して前記切り替え信号受信時に前記ＣＰＵ監視回路が出力するアドレスを出力するアドレスセレクタ部とを備えることを特徴とするハードウェア保護制御回路。
- 前記ＣＰＵ監視回路は、前記ＣＰＵからの入力データをデコードしてデコーダ出力を出力するデコーダ部と、前記デコーダ出力を一定幅のパルスに変換して出力するモノマルチ部と、前記モノマルチ部の出力断時にＲＯＭアドレスを生成するアドレス生成カウンタ部と、前記ＲＯＭアドレスに基づいて予め記憶された静止制御用データを出力する制御データ生成ＲＯＭ部と、前記ＲＯＭアドレスに基づいて予め記憶された静止制御用アドレスを出力する制御アドレス生成ＲＯＭ部とを有することを特徴とする請求項２記載のハードウェア保護制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002256248A JP2004094695A (ja) | 2002-09-02 | 2002-09-02 | ハードウェア保護制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002256248A JP2004094695A (ja) | 2002-09-02 | 2002-09-02 | ハードウェア保護制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004094695A true JP2004094695A (ja) | 2004-03-25 |
Family
ID=32061528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002256248A Pending JP2004094695A (ja) | 2002-09-02 | 2002-09-02 | ハードウェア保護制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004094695A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2013114630A1 (ja) * | 2012-02-03 | 2015-05-11 | 富士通株式会社 | 電子装置、及び制御方法 |
| CN107834524A (zh) * | 2017-11-17 | 2018-03-23 | 南京国电南自轨道交通工程有限公司 | 一种基于脉冲信号监测的地铁直流保护装置 |
-
2002
- 2002-09-02 JP JP2002256248A patent/JP2004094695A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2013114630A1 (ja) * | 2012-02-03 | 2015-05-11 | 富士通株式会社 | 電子装置、及び制御方法 |
| CN107834524A (zh) * | 2017-11-17 | 2018-03-23 | 南京国电南自轨道交通工程有限公司 | 一种基于脉冲信号监测的地铁直流保护装置 |
| CN107834524B (zh) * | 2017-11-17 | 2019-03-08 | 南京国电南自轨道交通工程有限公司 | 一种基于脉冲信号监测的地铁直流保护装置 |
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