JP4755868B2

JP4755868B2 - 切替制御システム及びこれに適用される制御ユニット

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Publication number: JP4755868B2
Application number: JP2005250932A
Authority: JP
Inventors: 宏長谷川
Original assignee: Toa Corp
Current assignee: Toa Corp
Priority date: 2005-08-31
Filing date: 2005-08-31
Publication date: 2011-08-24
Anticipated expiration: 2025-08-31
Also published as: JP2007067801A

Description

本発明は、シリアル通信線を介して制御対象装置に着脱可能に接続された１対の制御ユニットを用いて、いずれか一方の制御ユニットで制御対象装置を制御する切替制御システム及びこれに適用される制御ユニットに関する。

従来から、放送設備における音声出力の制御などにおいては、１対の制御ユニットを用いて音声出力装置を制御する切替制御システムが採用されている。このように、１対の制御ユニットを用いて制御対象装置を制御する切替制御システムでは、いずれか一方の制御ユニットから制御対象装置に制御信号を出力することにより、制御対象装置の動作を制御する。１対の制御ユニットのうち一方の制御ユニットで制御対象装置の制御を行い、制御中にその制御ユニットが故障するなどして制御対象装置の制御を行うことができなくなった場合に、他方の制御ユニットで制御対象装置を制御するように切り替えることにより、引き続き制御対象装置の制御を行うことができる（例えば、特許文献１）。

図７は、従来の切替制御システムの一構成例を示したブロック図である。この例では、制御ユニットとして１対の中央処理ユニット１０１が備えられ、これらの中央処理ユニット１０１が切替ユニット１０２を介して１又は２以上の制御対象装置１０３に接続されている。切替ユニット１０２は、パラレル通信線１０４を介して制御対象装置１０３に接続されている。

各中央処理ユニット１０１は、ＣＰＵ(Central Processing Unit)を備え、このＣＰＵの制御により、制御信号及び故障検出信号を出力する。制御信号は、制御対象装置１０３を制御するための信号である。故障検出信号は、その中央処理ユニット１０１に故障が検出された場合に出力される信号であり、いわゆるＷＤＴ(Watch Dog Timer)からの出力信号により構成することができる（例えば、特許文献２及び３）。ＷＤＴは、中央処理ユニット１０１内で周期的に生成されるＷＤ(Watch Dog)パルスを監視しており、ＷＤパルスが一定時間出力されない場合に故障検出信号を出力する。

切替ユニット１０２は、切替スイッチ１０５及び切替論理回路１０６を備えている。切替スイッチ１０５には、各中央処理ユニット１０１から制御信号が入力され、切替論理回路１０６には、各中央処理ユニット１０１から故障検出信号が入力される。切替論理回路１０６は、いずれかの中央処理ユニット１０１から故障検出信号が出力された場合に、切替スイッチ１０５に切替信号を入力する。切替スイッチ１０５は、切替論理回路１０６から入力された切替信号に基づいて、故障検出信号を出力した中央処理ユニット１０１から制御対象装置１０３への制御信号の出力を停止させ、他方の中央処理ユニット１０１から制御対象装置１０３に制御信号が出力されるように切り替えられる。
特開２００４−３０４５００号公報特開平５−３１３９３３号公報特開２００４−０８６４５１号公報

しかしながら、上記のような従来の切替制御システムでは、制御信号を出力するためのソフトウェアに内在するバグや静電気の影響等により、故障検出信号は出力されていないのに制御信号が正常に出力されないといった事態が生じうる。このような状況では、制御信号が正常に出力されていないにもかかわらず、故障検出信号が切替論理回路１０６に入力されないため、切替スイッチ１０５は切り替えられず、正常でない制御信号が制御対象装置１０３に入力されることとなる。

本発明は、上記の事情に鑑みてなされたものであり、制御ユニットの故障検出を確実に行うことができる切替制御システム及びこれに適用される制御ユニットを提供することを目的とする。また、簡便な構成で制御ユニットの故障検出を行うことができる切替制御システム及びこれに適用される制御ユニットを提供することを目的とする。

第１の本発明による切替制御システムは、共通のシリアル通信線を介して、制御対象装置に１対の制御ユニットが着脱可能に接続され、いずれか一方の制御ユニットが制御対象装置を制御する切替制御システムにおいて、上記制御ユニットが、上記制御対象装置を制御するためのシリアル制御信号を生成するとともに、監視用信号を周期的に生成するマイクロプロセッサと、上記シリアル制御信号及び上記監視用信号に基づいて故障検出信号を生成する故障検出回路と、他方の制御ユニットからの故障検出信号に基づいて、上記シリアル制御信号を上記シリアル通信線へ出力する制御信号出力回路と、他方の制御ユニットからの上記故障検出信号に基づいて、上記シリアル制御信号を上記故障検出回路へ入力する故障検出制御回路とを備えて構成される。

このような構成によれば、制御ユニットの故障を当該制御ユニットのマイクロプロセッサが生成するシリアル制御信号及び監視用信号に基づいて検出することができる。すなわち、マイクロプロセッサによって周期的に生成される監視用信号に加えて、シリアル通信線を介して制御対象装置へ出力されるシリアル制御信号を用いて制御ユニットの故障検出を行うことができる。したがって、シリアル制御信号が正常に出力されていないにもかかわらず、監視用信号では故障検出を行うことができない場合であっても、故障検出信号を生成することができ、制御ユニットの故障検出を確実に行うことができる。

また、１対の制御ユニットが共通のシリアル通信線を介して制御対象装置に接続され、各制御ユニットからのシリアル制御信号の出力制御が、他方の制御ユニットからの故障検出信号に基づいて行われる。このように、共通のシリアル通信線を使用することにより、複雑な通信線を設ける必要がなく、簡便な構成で制御ユニットの故障検出を行うことができる。

一方の制御ユニットが制御中に故障した場合には、他方の制御ユニットで制御対象装置を制御する状態に切り替わるので、制御対象装置を動作させた状態のまま故障した制御ユニットを取り外して交換することができる。また、従来のように切替ユニットを別途設ける必要がないので、システムを簡略化することができる。

更に、他方の制御ユニットからの故障検出信号に基づいて、一方の制御ユニットにおいてシリアル制御信号を故障検出回路へ入力することにより、その故障検出回路からの故障検出信号の出力を制御することができる。

例えば、他方の制御ユニットにおいて故障検出信号が出力され、その故障検出信号に基づいて一方の制御ユニットにおいてシリアル制御信号が出力されている状態で、その一方の制御ユニットからの故障検出信号の出力を停止させることにより、他方の制御ユニットからシリアル制御信号が出力されない状態にすることができる。したがって、１対の制御ユニットの両方から制御対象装置へシリアル制御信号が出力されるのを防止できる。

第２の本発明による切替制御システムは、共通のシリアル通信線を介して、制御対象装置に１対の制御ユニットが着脱可能に接続され、いずれか一方の制御ユニットが制御対象装置を制御する切替制御システムにおいて、上記制御ユニットが、上記制御対象装置を制御するためのシリアル制御信号を生成するとともに、監視用信号を周期的に生成するマイクロプロセッサと、ともに他方の制御ユニットから入力されるシリアル制御信号及び監視用信号に基づいて故障検出信号を生成する故障検出回路と、上記故障検出信号に基づいて、上記シリアル制御信号を上記シリアル通信線へ出力する制御信号出力回路とを備えて構成される。

このような構成によれば、制御ユニットの故障を他方の制御ユニットのマイクロプロセッサが生成するシリアル制御信号及び監視用信号に基づいて検出することができる。すなわち、マイクロプロセッサによって周期的に生成される監視用信号に加えて、シリアル通信線を介して制御対象装置へ出力されるシリアル制御信号を用いて制御ユニットの故障検出を行うことができる。したがって、シリアル制御信号が正常に出力されていないにもかかわらず、監視用信号では故障検出を行うことができない場合であっても、故障検出信号を生成することができ、制御ユニットの故障検出を確実に行うことができる。

また、１対の制御ユニットが共通のシリアル通信線を介して制御対象装置に接続され、各制御ユニットからのシリアル制御信号の出力制御が、当該制御ユニットからの故障検出信号に基づいて行われる。このように、共通のシリアル通信線を使用することにより、複雑な通信線を設ける必要がなく、簡便な構成で制御ユニットの故障検出を行うことができる。

また、一方の制御ユニットに故障が生じて、シリアル制御信号又は監視用信号の出力に異常が生じた場合でも、故障検出回路が他方の制御ユニットに備えられているので、故障検出回路にも故障が生じることにより故障検出信号が出力されないといった事態を防止できる。したがって、一方の制御ユニットに故障が生じた場合に、他方の制御ユニットにおいて確実に故障検出信号を出力し、その故障検出信号に基づいてシリアル制御信号を出力することができるので、制御対象装置へ確実にシリアル制御信号を出力することができる。

第３の本発明による切替制御システムは、上記構成に加えて、上記故障検出信号に基づいて、上記シリアル制御信号を他方の制御ユニットの上記故障検出回路へ入力する故障検出制御回路を備えて構成される。

このような構成によれば、故障検出回路で生成された故障検出信号に基づいて、シリアル制御信号を他方の制御ユニットの故障検出回路へ入力することにより、他方の制御ユニットにおける故障検出回路からの故障検出信号の出力を制御することができる。

例えば、一方の制御ユニットにおいて故障検出信号が出力され、その故障検出信号に基づいて一方の制御ユニットにおいてシリアル制御信号が出力されている状態で、他方の制御ユニットからの故障検出信号の出力を停止させることにより、その他方の制御ユニットからシリアル制御信号が出力されない状態にすることができる。したがって、１対の制御ユニットの両方から制御対象装置へシリアル制御信号が出力されるのを防止できる。

第４の本発明による切替制御システムにおいて、上記故障検出回路は、シリアル制御信号及び監視用信号のいずれかが検出されない場合に、故障検出信号を生成する。

このような構成によれば、シリアル制御信号及び監視用信号のいずれかが検出されない場合に故障検出信号が生成され、その故障検出信号に基づいてシリアル制御信号がシリアル通信線へ出力される。シリアル制御信号及び監視用信号は、ソフトウェアのフェーズの異なる場所から出力することができるので、それらのいずれかが検出されない場合に故障検出信号を出力することにより、故障をより確実に検出することができる。

第５の本発明による制御ユニットは、シリアル通信線を介して制御対象装置に着脱可能に接続され、対となる他方の制御ユニットとの間で択一的に制御対象装置を制御する制御ユニットにおいて、上記制御対象装置を制御するためのシリアル制御信号を生成するとともに、監視用信号を周期的に生成するマイクロプロセッサと、上記シリアル制御信号及び上記監視用信号に基づいて故障検出信号を生成する故障検出回路と、他方の制御ユニットからの故障検出信号に基づいて、上記シリアル制御信号を上記シリアル通信線へ出力する制御信号出力回路と、他方の制御ユニットからの上記故障検出信号に基づいて、上記シリアル制御信号を上記故障検出回路へ入力する故障検出制御回路とを備えて構成される。

第６の本発明による制御ユニットは、シリアル通信線を介して制御対象装置に着脱可能に接続され、対となる他方の制御ユニットとの間で択一的に制御対象装置を制御する制御ユニットにおいて、上記制御対象装置を制御するためのシリアル制御信号を生成するとともに、監視用信号を周期的に生成するマイクロプロセッサと、ともに他方の制御ユニットから出力されるシリアル制御信号及び監視用信号に基づいて故障検出信号を生成する故障検出回路と、上記故障検出信号に基づいて、上記シリアル制御信号を上記シリアル通信線へ出力する制御信号出力回路とを備えて構成される。

本発明によれば、マイクロプロセッサによって周期的に生成される監視用信号に加えて、シリアル通信線を介して制御対象装置へ出力されるシリアル制御信号を用いて制御ユニットの故障検出を行うことができる。したがって、シリアル制御信号が正常に出力されていないにもかかわらず、監視用信号では故障検出を行うことができない場合であっても、故障検出信号を生成することができ、制御ユニットの故障検出を確実に行うことができる。

また、共通のシリアル通信線を使用することにより、複雑な通信線を設ける必要がなく、簡便な構成で制御ユニットの故障検出を行うことができる。一方の制御ユニットが制御中に故障した場合には、他方の制御ユニットで制御対象装置を制御する状態に切り替わるので、制御対象装置を動作させた状態のまま故障した制御ユニットを取り外して交換することができる。また、従来のように切替ユニットを別途設ける必要がないので、システムを簡略化することができる。

一方の制御ユニットの故障を検出するための故障検出回路が他方の制御ユニットに備えられた構成であれば、一方の制御ユニットに故障が生じた場合に、他方の制御ユニットにおいて確実に故障検出信号を出力し、その故障検出信号に基づいてシリアル制御信号を出力することができるので、制御対象装置へ確実にシリアル制御信号を出力することができる。

また、１対の制御ユニットの両方から制御対象装置へシリアル制御信号が出力されるのを防止できる。シリアル制御信号及び監視用信号は、ソフトウェアのフェーズの異なる場所から出力することができるので、それらのいずれかが検出されない場合に故障検出信号を出力することにより、故障をより確実に検出することができる。

実施の形態１．
図１は、本発明の実施の形態１による切替制御システムの一構成例を示したブロック図である。この切替制御システムは、１対の中央処理ユニット１，２と、２以上の被制御ユニット３とを備えている。各被制御ユニット３は、この切替制御システムにおける制御対象装置であり、１対の中央処理ユニット１，２は、制御対象装置の動作を制御するための制御ユニットである。１対の中央処理ユニット１，２は、それぞれ同一の構成を有する第１中央処理ユニット１及び第２中央処理ユニット２からなる。

１対の中央処理ユニット１，２は、２本の専用ケーブル７を介して互いに接続されている。また、１対の中央処理ユニット１，２は、それぞれ共通のシリアル通信線としてのＴＸ送信用通信線４、ＲＸ受信用通信線５及びリセット用通信線６を介して、各被制御ユニット３に対して着脱可能に接続されている。１対の中央処理ユニット１，２は、いわゆるＲＳ−４２２規格又はＲＳ−２３２Ｃ規格に準拠したシリアル通信により、各被制御ユニット３との間で通信可能である。

１対の中央処理ユニット１，２のいずれか一方からＴＸ送信用通信線４を介して各被制御ユニット３にシリアル制御信号ＴＸを送信することにより、各被制御ユニット３の動作を制御することができる。また、シリアル制御信号ＴＸを送信した中央処理ユニット１，２は、各被制御ユニット３からＲＸ受信用通信線５を介して応答信号ＲＸを受信することにより、各被制御ユニット３の動作状態を検出することができる。中央処理ユニット１，２から出力されるリセット信号（後述）は、リセット用通信線６を介して各被制御ユニット３へ出力される。

この切替制御システムは、放送設備における音声出力の制御などに適用することができる。この場合、各被制御ユニット３は、スピーカなどの音声出力装置により構成することができる。１対の中央処理ユニット１，２のうち一方からシリアル制御信号ＴＸを送信して各音声出力装置からの音声出力の制御を行い、制御中にその中央処理ユニットが故障するなどして各音声出力装置の制御を行うことができなくなった場合に、他方の中央処理ユニットからシリアル制御信号ＴＸを送信するように切り替えることにより、各音声出力装置からの音声出力の制御を引き続き行うことができる。

このように、１対の中央処理ユニット１，２を用いて冗長化された切替制御システムを構成することにより、一方の中央処理ユニットが故障した場合でも、他方の中央処理ユニットにより各被制御ユニット３の制御を行うことができるので、放送設備における音声出力などのサービスが停止してしまうのを防止できる。

図２は、図１の１対の中央処理ユニット１，２の一構成例を示した回路図である。１対の中央処理ユニット１，２は、それぞれ、ＣＰＵ(Central Processing Unit)１０、故障検出回路２０、制御信号出力回路３０、故障検出制御回路４０及びリセット信号出力回路５０を備えている。

ＣＰＵ１０は、リセット処理部１１、監視用信号生成部１２、割込処理部１３、制御信号生成部１４及び応答信号入力部１５を備えたマイクロプロセッサである。リセット処理部１１は、リセット信号の入力に基づいて、ＣＰＵ１０を再起動させる。監視用信号生成部１２は、監視用信号として周期的にＷＤ(Watch Dog)パルスを生成する。割込処理部１３は、他方の中央処理ユニットからの故障検出信号（後述）の入力に基づいて、そのとき入力された故障検出信号に応じた処理を実行する。

制御信号生成部１４は、シリアル制御信号ＴＸを生成し、ＴＸ送信用通信線４を介して、生成したシリアル制御信号ＴＸを各被制御ユニット３へ出力する。応答信号入力部１５には、ＲＸ受信用通信線５を介して、各被制御ユニット３から応答信号ＲＸが入力される。

故障検出回路２０は、ＷＤＴ(Watch Dog Timer)２１、ＴＸ検出回路２２及びＮＡＮＤ演算回路（否定論理演算回路）２３からなる。この故障検出回路２０は、シリアル制御信号ＴＸ及びＷＤパルスに基づいて中央処理ユニット１，２の故障を検出している。

ＷＤＴ２１は、監視用信号生成部１２で生成されるＷＤパルスを監視し、ＷＤパルスが検出されない場合に故障を検出する第１故障検出回路である。ＷＤＴ２１からの出力信号ＳＹＷＤはリセット信号であり、その中央処理ユニットが正常に動作しているときには高レベル（以下、「Ｈレベル」と呼ぶ。）であるが、ＷＤパルスが一定時間出力されない場合には低レベル（以下、「Ｌレベル」と呼ぶ。）となる。ＷＤＴ２１からの出力信号ＳＹＷＤは、リセット処理部１１及びリセット信号出力回路５０に入力される。

ＴＸ検出回路２２は、制御信号生成部１４から出力されるシリアル制御信号ＴＸを監視し、シリアル制御信号ＴＸが検出されない場合に故障を検出する第２故障検出回路である。ＴＸ検出回路２２からの出力信号ＴＸＤは、その中央処理ユニットが正常に動作しているときにはＨレベルであるが、シリアル制御信号ＴＸが一定時間出力されない場合にはＬレベルとなる。ＷＤＴ２１からの出力信号ＳＹＷＤ及びＴＸ検出回路２２からの出力信号ＴＸＤは、それぞれＮＡＮＤ演算回路２３へ入力される。

ＮＡＮＤ演算回路２３の出力側は、他方の中央処理ユニットに接続されている。したがって、中央処理ユニット１，２が正常に動作しているときには、ＷＤＴ２１及びＴＸ検出回路２２からＮＡＮＤ演算回路２３に入力される信号はいずれもＨレベルであり、ＮＡＮＤ演算回路２３においてＬレベルの出力信号ＴＸＯＮが生成され、その出力信号ＴＸＯＮが他方の中央処理ユニットに入力される。

一方、中央処理ユニット１，２が故障するなどして、ＷＤＴ２１からの出力信号ＳＹＷＤ及びＴＸ検出回路２２からの出力信号ＴＸＤのいずれかがＬレベルになった場合には、ＮＡＮＤ演算回路２３においてＨレベルの出力信号ＴＸＯＮが生成され、その出力信号ＴＸＯＮが他方の中央処理ユニットに入力される。ＮＡＮＤ演算回路２３からの出力信号ＴＸＯＮは、中央処理ユニット１，２が故障したことを表す故障検出信号である。

制御信号出力回路３０は、トライステートバッファにより構成され、制御信号生成部１４で生成されるシリアル制御信号ＴＸは、制御信号出力回路３０を介してＴＸ送信用通信線４へ出力されるようになっている。このトライステートバッファのイネーブルピンＥＮには、他方の中央処理ユニットから故障検出信号が入力される。

他方の中央処理ユニットが正常に動作しており、他方の中央処理ユニットのＮＡＮＤ演算回路２３における出力信号ＴＸＯＮがＬレベルであるときには、制御信号出力回路３０がＨｉ−ｚ状態（ハイインピーダンス状態）となり、制御信号生成部１４で生成されるシリアル制御信号ＴＸはＴＸ送信用通信線４へ出力されない。一方、他方の中央処理ユニットが故障するなどして、他方の中央処理ユニットのＮＡＮＤ演算回路２３からＨレベルの出力信号ＴＸＯＮ（故障検出信号）が出力されたときには、制御信号生成部１４で生成されるシリアル制御信号ＴＸは、制御信号出力回路３０を介して、出力信号ＴＸＯＵＴとしてＴＸ送信用通信線４へ出力される。

故障検出制御回路４０は、トライステートバッファにより構成され、制御信号生成部１４で生成されるシリアル制御信号ＴＸは、故障検出制御回路４０を介してＴＸ検出回路２２へ入力されるようになっている。このトライステートバッファのイネーブルピンＥＮには、他方の中央処理ユニットから故障検出信号が入力される。

他方の中央処理ユニットが正常に動作しており、他方の中央処理ユニットのＮＡＮＤ演算回路２３における出力信号ＴＸＯＮがＬレベルであるときには、故障検出制御回路４０がＨｉ−ｚ状態となり、制御信号生成部１４で生成されるシリアル制御信号ＴＸはＴＸ検出回路２２へ入力されない。一方、他方の中央処理ユニットが故障するなどして、他方の中央処理ユニットのＮＡＮＤ演算回路２３からＨレベルの出力信号ＴＸＯＮ（故障検出信号）が出力されたときには、制御信号生成部１４で生成されるシリアル制御信号ＴＸは、故障検出制御回路４０を介して、入力信号ＴＸＩＮとしてＴＸ検出回路２２へ入力される。

リセット信号出力回路５０は、トライステートバッファにより構成され、ＷＤＴ２１からの出力信号ＳＹＷＤは、リセット信号出力回路５０を介してリセット用通信線６へ出力されるようになっている。このトライステートバッファのイネーブルピンＥＮには、他方の中央処理ユニットから故障検出信号が入力される。

他方の中央処理ユニットが正常に動作しており、他方の中央処理ユニットのＮＡＮＤ演算回路２３における出力信号ＴＸＯＮがＬレベルであるときには、リセット信号出力回路５０がＨｉ−ｚ状態となり、ＷＤＴ２１からの出力信号ＳＹＷＤはリセット用通信線６へ出力されない。一方、他方の中央処理ユニットが故障するなどして、他方の中央処理ユニットのＮＡＮＤ演算回路２３からＨレベルの出力信号ＴＸＯＮ（故障検出信号）が出力されたときには、ＷＤＴ２１からの出力信号ＳＹＷＤは、リセット信号出力回路５０を介してリセット用通信線６へ出力される。

図３は、図２の故障検出回路２０における動作の具体例を示したタイミングチャートであり、（ａ）はＷＤＴ２１における動作の一例、（ｂ）はＴＸ検出回路２２における動作の一例を示している。

ＷＤＴ２１においては、図３（ａ）に示すように、中央処理ユニット１，２の電源が投入されるとＷＤパルスが一定周期Ｔ１で出力され、このＷＤパルスを監視するＷＤＴ２１からの出力信号ＳＹＷＤがＨレベルとなる。中央処理ユニット１，２が故障するなどして、ＷＤパルスが一定時間Ｔ２（>Ｔ１）出力されない場合には、ＷＤＴ２１は故障を検出し、出力信号ＳＹＷＤをＬレベルにする。これにより、ＮＡＮＤ演算回路２３からの出力信号ＴＸＯＮがＨレベルとなり、このＨレベルの出力信号ＴＸＯＮが他方の中央処理ユニットへ出力される。

ＷＤＴ２１は、出力信号ＳＹＷＤをＬレベルにしてから一定時間Ｔ３が経過すると、出力信号ＳＹＷＤを再びＨレベルにする。これにより、リセット処理部１１へのリセット信号の入力が終了し、ＣＰＵ１０が再起動される。ＣＰＵ１０が再起動されると、ＣＰＵ１０による処理が初期化されて正常な動作が再開される場合があり、この場合には、図３（ａ）に示すようにＷＤパルスが再び一定周期Ｔ１で出力される。

ＴＸ検出回路２２においては、図３（ｂ）に示すように、中央処理ユニット１，２の電源が投入されるとシリアル制御信号ＴＸが出力され、このシリアル制御信号ＴＸが、故障検出制御回路４０を介して、入力信号ＴＸＩＮとしてＴＸ検出回路２２へ入力される。このとき、故障検出制御回路４０からの入力信号ＴＸＩＮを監視するＴＸ検出回路２２からの出力信号ＴＸＤがＨレベルとなる。中央処理ユニット１，２が正常であれば、シリアル制御信号ＴＸは、少なくとも一定時間Ｔ４（<Ｔ１）以内に出力される。

中央処理ユニット１，２が故障するなどして、シリアル制御信号ＴＸが一定時間Ｔ４以上出力されない場合には、ＴＸ検出回路２２は故障を検出し、出力信号ＴＸＤをＬレベルにする。これにより、ＮＡＮＤ演算回路２３からの出力信号ＴＸＯＮがＨレベルとなり、このＨレベルの出力信号ＴＸＯＮが他方の中央処理ユニットへ出力される。

後で具体的に説明するが、Ｈレベルの出力信号ＴＸＯＮが入力された他方の中央処理ユニットにおいては、ＴＸ検出回路２２からの出力信号ＴＸＤがＨレベルとなり、ＮＡＮＤ演算回路２３からＬレベルの出力信号ＴＸＯＮが出力される。他方の中央処理ユニットからＬレベルの出力信号ＴＸＯＮが入力されると、故障検出制御回路４０がＨｉ−ｚ状態となってＴＸ検出回路２２へ入力信号ＴＸＩＮが入力されなくなり、ＴＸ検出回路２２からの出力信号がＬレベルのまま維持される。

したがって、ＣＰＵ１０が再起動された場合などには、図３（ｂ）に示すようにシリアル制御信号ＴＸが再び出力される場合があるが、この場合でも、ＴＸ検出回路２２への入力信号ＴＸＩＮ及びＴＸ検出回路２２からの出力信号ＴＸＤはＬレベルのまま維持され、ＮＡＮＤ演算回路２３からの出力信号ＴＸＯＮが確実にＨレベルで維持されることとなる。

図４は、本実施の形態の切替制御システムにおける動作の具体例を示したタイミングチャートであり、ＷＤＴ２１において故障を検出した場合の一例を示している。

以下の説明では、第１中央処理ユニット１において、制御信号生成部１４から出力されるシリアル制御信号を１ＴＸ、制御信号出力回路３０からの出力信号を１ＴＸＯＵＴ、ＴＸ検出回路２２への入力信号を１ＴＸＩＮ、ＴＸ検出回路２２からの出力信号を１ＴＸＤ、ＷＤＴ２１からの出力信号を１ＳＹＷＤ、ＮＡＮＤ演算回路２３からの出力信号を２ＴＸＯＮとし、第２中央処理ユニット２において、制御信号生成部１４から出力されるシリアル制御信号を２ＴＸ、制御信号出力回路３０からの出力信号を２ＴＸＯＵＴ、ＴＸ検出回路２２への入力信号を２ＴＸＩＮ、ＴＸ検出回路２２からの出力信号を２ＴＸＤ、ＷＤＴ２１からの出力信号を２ＳＹＷＤ、ＮＡＮＤ演算回路２３からの出力信号を１ＴＸＯＮとして説明することとする。

図２及び図４を参照して、ＷＤＴ２１において故障を検出した場合の動作の一例について説明する。第１中央処理ユニット１のＷＤＴ２１において故障が検出され、このＷＤＴ２１からの出力信号１ＳＹＷＤがＬレベルになると（タイミングＴＭ１）、ＮＡＮＤ演算回路２３からの出力信号２ＴＸＯＮがＨレベルになり、この出力信号２ＴＸＯＮが第２中央処理ユニット２の制御信号出力回路３０、故障検出制御回路４０及びリセット信号出力回路５０に入力される。

これにより、第２中央処理ユニット２の制御信号生成部１４から出力されるシリアル制御信号２ＴＸが、故障検出制御回路４０を介して、入力信号２ＴＸＩＮとしてＴＸ検出回路２２へ入力され、ＴＸ検出回路２２からの出力信号２ＴＸＤがＨレベルになるとともに、シリアル制御信号２ＴＸが、制御信号出力回路３０を介して、出力信号２ＴＸＯＵＴとしてＴＸ送信用通信線４へ出力される（タイミングＴＭ２）。このとき、第２中央処理ユニット２においてＷＤＴ２１からの出力信号２ＳＹＷＤがＨレベルであれば、ＮＡＮＤ演算回路２３からの出力信号１ＴＸＯＮがＬレベルになる。

第２中央処理ユニット２のＮＡＮＤ演算回路２３から第１中央処理ユニット１へ出力される出力信号１ＴＸＯＮがＬレベルになると、第１中央処理ユニット１において制御信号生成部１４から出力されるシリアル制御信号１ＴＸが、故障検出制御回路４０からＴＸ検出回路２２へ入力されなくなり、ＴＸ検出回路２２からの出力信号１ＴＸＤがＬレベルになるとともに、シリアル制御信号１ＴＸが、制御信号出力回路３０からＴＸ送信用通信線４へ出力されなくなる（タイミングＴＭ３）。これにより、制御信号生成部１４におけるシリアル制御信号１ＴＸの生成の有無にかかわらず、ＮＡＮＤ演算回路２３からの出力信号２ＴＸＯＮがＨレベルのまま維持されるとともに、制御信号出力回路３０からの出力信号１ＴＸＯＵＴがＬレベルになる。

この例における切替制御システムでは、タイミングＴＭ１までは第１中央処理ユニット１が被制御ユニット３の制御権限を有しており、タイミングＴＭ３以降は第２中央処理ユニット２が被制御ユニット３の制御権限を有している。タイミングＴＭ１〜ＴＭ３の期間は、被制御ユニット３に対する制御権限が第１中央処理ユニット１から第２中央処理ユニット２に遷移する遷移期間である。

図５は、本実施の形態の切替制御システムにおける動作の具体例を示したタイミングチャートであり、ＴＸ検出回路２２において故障を検出した場合の一例を示している。

図２及び図５を参照して、ＴＸ検出回路２２において故障を検出した場合の動作の一例について説明する。第１中央処理ユニット１のＴＸ検出回路２２において故障が検出され、このＴＸ検出回路２２からの出力信号１ＴＸＤがＬレベルになると（タイミングＴＭ４）、制御信号出力回路３０からの出力信号１ＴＸＯＵＴがＬレベルになるとともに、ＮＡＮＤ演算回路２３からの出力信号２ＴＸＯＮがＨレベルになり、この出力信号２ＴＸＯＮが第２中央処理ユニット２の制御信号出力回路３０、故障検出制御回路４０及びリセット信号出力回路５０に入力される。

これにより、第２中央処理ユニット２の制御信号生成部１４から出力されるシリアル制御信号２ＴＸが、故障検出制御回路４０を介して、入力信号２ＴＸＩＮとしてＴＸ検出回路２２へ入力され、ＴＸ検出回路２２からの出力信号２ＴＸＤがＨレベルになるとともに、シリアル制御信号２ＴＸが、制御信号出力回路３０を介して、出力信号２ＴＸＯＵＴとしてＴＸ送信用通信線４へ出力される（タイミングＴＭ５）。このとき、第２中央処理ユニット２においてＷＤＴ２１からの出力信号２ＳＹＷＤがＨレベルであれば、ＮＡＮＤ演算回路２３からの出力信号１ＴＸＯＮがＬレベルになる。

第２中央処理ユニット２のＮＡＮＤ演算回路２３から第１中央処理ユニット１へ出力される出力信号１ＴＸＯＮがＬレベルになると、第１中央処理ユニット１において制御信号生成部１４から出力されるシリアル制御信号１ＴＸが、故障検出制御回路４０からＴＸ検出回路２２へ入力できない状態になるので、ＣＰＵ１０の再起動などによりシリアル制御信号１ＴＸが再び生成された場合であっても、ＴＸ検出回路２２からの出力信号１ＴＸＤがＬレベルのまま維持される。このとき、制御信号出力回路３０においても、シリアル制御信号１ＴＸをＴＸ送信用通信線４へ出力できない状態になり、ＣＰＵ１０の再起動などによりシリアル制御信号１ＴＸが再び生成された場合であっても、制御信号出力回路３０からの出力信号１ＴＸＯＵＴがＬレベルのまま維持される。

この例における切替制御システムでは、タイミングＴＭ４までは第１中央処理ユニット１が被制御ユニット３の制御権限を有しており、タイミングＴＭ５以降は第２中央処理ユニット２が被制御ユニット３の制御権限を有している。タイミングＴＭ４〜ＴＭ５の期間は、被制御ユニット３に対する制御権限が第１中央処理ユニット１から第２中央処理ユニット２に遷移する遷移期間である。

本実施の形態では、中央処理ユニット１，２の故障を当該中央処理ユニットのマイクロプロセッサが生成するシリアル制御信号ＴＸ及びＷＤパルスに基づいて検出することができる。すなわち、マイクロプロセッサによって周期的に生成されるＷＤパルスに加えて、ＴＸ送信用通信線４を介して被制御ユニット３へ出力されるシリアル制御信号ＴＸを用いて中央処理ユニット１，２の故障検出を行うことができる。したがって、シリアル制御信号ＴＸが正常に出力されていないにもかかわらず、ＷＤパルスでは故障検出を行うことができない場合であっても、故障検出信号ＴＸＯＮを生成することができ、中央処理ユニット１，２の故障検出を確実に行うことができる。

また、１対の中央処理ユニット１，２が共通のＴＸ送信用通信線４を介して被制御ユニット３に接続され、各中央処理ユニット１，２からのシリアル制御信号ＴＸの出力制御が、他方の中央処理ユニットからの故障検出信号ＴＸＯＮに基づいて行われる。このように、共通のＴＸ送信用通信線４を使用することにより、複雑な通信線を設ける必要がなく、簡便な構成で中央処理ユニット１，２の故障検出を行うことができる。なお、同じ通信速度であれば、パラレル通信よりもシリアル通信の方が信号の変化が早いので、シリアル制御信号ＴＸを用いることにより、故障を早く検出することができる。

一方の中央処理ユニットが制御中に故障した場合には、他方の中央処理ユニットで被制御ユニット３を制御する状態に切り替わるので、被制御ユニット３を動作させた状態のまま故障した中央処理ユニットを取り外して交換することができる。また、従来のように切替ユニットを別途設ける必要がないので、システムを簡略化することができる。

また、他方の中央処理ユニットからの故障検出信号ＴＸＯＮに基づいて、一方の中央処理ユニットにおいてシリアル制御信号ＴＸを故障検出回路２０へ入力することにより、その故障検出回路２０からの故障検出信号ＴＸＯＮの出力を制御することができる。したがって、他方の中央処理ユニットにおいて故障検出信号ＴＸＯＮが出力され、その故障検出信号ＴＸＯＮに基づいて一方の中央処理ユニットにおいてシリアル制御信号ＴＸが出力されている状態で、その一方の中央処理ユニットからの故障検出信号ＴＸＯＮの出力を停止させることにより、他方の中央処理ユニットからシリアル制御信号ＴＸが出力されない状態にすることができる。これにより、１対の中央処理ユニット１，２の両方から被制御ユニット３へシリアル制御信号ＴＸが出力されるのを防止できる。

また、シリアル制御信号ＴＸ及びＷＤパルスのいずれかが検出されない場合に故障検出信号ＴＸＯＮが生成され、その故障検出信号ＴＸＯＮに基づいてシリアル制御信号ＴＸがＴＸ送信用通信線４へ出力される。シリアル制御信号ＴＸ及びＷＤパルスは、ソフトウェアのフェーズの異なる場所から出力することができるので、それらのいずれかが検出されない場合に故障検出信号ＴＸＯＮを出力することにより、故障をより確実に検出することができる。

実施の形態２．
実施の形態１では、１対の中央処理ユニット１，２のうちのいずれかにおいて生成されるシリアル制御信号ＴＸ及びＷＤパルスに基づいて、その中央処理ユニットに備えられた故障検出回路２０により故障を検出するような構成について説明したが、実施の形態２では、いずれかの中央処理ユニットにおいて生成されるシリアル制御信号ＴＸ及びＷＤパルスに基づいて、他方の中央処理ユニットに備えられた故障検出回路２０により故障を検出するようになっている点が異なっている。

図６は、本発明の実施の形態２による１対の中央処理ユニット１，２の一構成例を示した回路図である。１対の中央処理ユニット１，２は、それぞれ、ＣＰＵ１０、故障検出回路２０、制御信号出力回路３０、故障検出制御回路４０及びリセット信号出力回路５０を備えている。ＣＰＵ１０は、実施の形態１と同様の構成を有するマイクロプロセッサであり、リセット処理部１１、監視用信号生成部１２、割込処理部１３、制御信号生成部１４及び応答信号入力部１５を備えている。

１対の中央処理ユニット１，２は、４本の専用ケーブル７を介して互いに接続されている。また、１対の中央処理ユニット１，２は、ＴＸ送信用通信線４、ＲＸ受信用通信線５及びリセット用通信線６を介して、各被制御ユニット３に対して着脱可能に接続されている。

故障検出回路２０は、ＷＤＴ２１、ＴＸ検出回路２２及びＮＡＮＤ演算回路２３からなる。この故障検出回路２０は、シリアル制御信号ＴＸ及びＷＤパルスに基づいて中央処理ユニット１，２の故障を検出している。

ＷＤＴ２１は、監視用信号生成部１２で生成されるＷＤパルスを監視し、ＷＤパルスが検出されない場合に故障を検出する第１故障検出回路である。ＷＤＴ２１からの出力信号ＳＹＷＤはリセット信号であり、その中央処理ユニットが正常に動作しているときにはＨレベルであるが、ＷＤパルスが一定時間出力されない場合にはＬレベルとなる。ＷＤＴ２１からの出力信号ＳＹＷＤは、リセット処理部１１及びリセット信号出力回路５０に入力される。

ＴＸ検出回路２２は、他方の中央処理ユニットの制御信号生成部１４から入力されるシリアル制御信号ＴＸを監視し、シリアル制御信号ＴＸが検出されない場合に故障を検出する第２故障検出回路である。ＴＸ検出回路２２からの出力信号ＴＸＤは、他方の中央処理ユニットが正常に動作しているときにはＨレベルであるが、他方の中央処理ユニットからシリアル制御信号ＴＸが一定時間出力されない場合にはＬレベルとなる。ＴＸ検出回路２２からの出力信号ＴＸＤ及び他方の中央処理ユニットのＷＤＴ２１からの出力信号ＳＹＷＤは、それぞれＮＡＮＤ演算回路２３へ入力される。

他方の中央処理ユニットが正常に動作しているときには、ＴＸ検出回路２２及び他方の中央処理ユニットのＷＤＴ２１からＮＡＮＤ演算回路２３に入力される信号はいずれもＨレベルであり、ＮＡＮＤ演算回路２３においてＬレベルの出力信号ＴＸＯＮが生成される。一方、他方の中央処理ユニットが故障するなどして、ＴＸ検出回路２２からの出力信号ＴＸＤ及び他方の中央処理ユニットのＷＤＴ２１からの出力信号ＳＹＷＤのいずれかがＬレベルになった場合には、ＮＡＮＤ演算回路２３においてＨレベルの出力信号ＴＸＯＮが生成される。ＮＡＮＤ演算回路２３からの出力信号ＴＸＯＮは、中央処理ユニット１，２が故障したことを表す故障検出信号である。

制御信号出力回路３０は、トライステートバッファにより構成され、制御信号生成部１４で生成されるシリアル制御信号ＴＸは、制御信号出力回路３０を介してＴＸ送信用通信線４へ出力されるようになっている。このトライステートバッファのイネーブルピンＥＮには、故障検出回路２０から故障検出信号が入力される。

他方の中央処理ユニットが正常に動作しており、ＮＡＮＤ演算回路２３における出力信号ＴＸＯＮがＬレベルであるときには、制御信号出力回路３０がＨｉ−ｚ状態となり、制御信号生成部１４で生成されるシリアル制御信号ＴＸはＴＸ送信用通信線４へ出力されない。一方、他方の中央処理ユニットが故障するなどして、ＮＡＮＤ演算回路２３からＨレベルの出力信号ＴＸＯＮ（故障検出信号）が出力されたときには、制御信号生成部１４で生成されるシリアル制御信号ＴＸは、制御信号出力回路３０を介して、出力信号ＴＸＯＵＴとしてＴＸ送信用通信線４へ出力される。

故障検出制御回路４０は、トライステートバッファにより構成され、制御信号生成部１４で生成されるシリアル制御信号ＴＸは、故障検出制御回路４０を介して他方の中央処理ユニットのＴＸ検出回路２２へ入力されるようになっている。このトライステートバッファのイネーブルピンＥＮには、故障検出回路２０から故障検出信号が入力される。

他方の中央処理ユニットが正常に動作しており、ＮＡＮＤ演算回路２３における出力信号ＴＸＯＮがＬレベルであるときには、故障検出制御回路４０がＨｉ−ｚ状態となり、制御信号生成部１４で生成されるシリアル制御信号ＴＸは他方の中央処理ユニットへ出力されない。一方、他方の中央処理ユニットが故障するなどして、ＮＡＮＤ演算回路２３からＨレベルの出力信号ＴＸＯＮ（故障検出信号）が出力されたときには、制御信号生成部１４で生成されるシリアル制御信号ＴＸは、故障検出制御回路４０を介して、入力信号ＴＸＩＮとして他方の中央処理ユニットのＴＸ検出回路２２へ入力される。

リセット信号出力回路５０は、トライステートバッファにより構成され、ＷＤＴ２１からの出力信号ＳＹＷＤは、リセット信号出力回路５０を介してリセット用通信線６へ出力されるようになっている。このトライステートバッファのイネーブルピンＥＮには、故障検出回路２０から故障検出信号が入力される。

他方の中央処理ユニットが正常に動作しており、ＮＡＮＤ演算回路２３における出力信号ＴＸＯＮがＬレベルであるときには、リセット信号出力回路５０がＨｉ−ｚ状態となり、ＷＤＴ２１からの出力信号ＳＹＷＤはリセット用通信線６へ出力されない。一方、他方の中央処理ユニットが故障するなどして、ＮＡＮＤ演算回路２３からＨレベルの出力信号ＴＸＯＮ（故障検出信号）が出力されたときには、ＷＤＴ２１からの出力信号ＳＹＷＤは、リセット信号出力回路５０を介してリセット用通信線６へ出力される。

本実施の形態では、中央処理ユニット１，２の故障を他方の中央処理ユニットのマイクロプロセッサが生成するシリアル制御信号ＴＸ及びＷＤパルスに基づいて検出することができる。すなわち、マイクロプロセッサによって周期的に生成されるＷＤパルスに加えて、ＴＸ送信用通信線４を介して被制御ユニット３へ出力されるシリアル制御信号ＴＸを用いて中央処理ユニット１，２の故障検出を行うことができる。したがって、シリアル制御信号ＴＸが正常に出力されていないにもかかわらず、ＷＤパルスでは故障検出を行うことができない場合であっても、故障検出信号ＴＸＯＮを生成することができ、中央処理ユニット１，２の故障検出を確実に行うことができる。

また、１対の中央処理ユニット１，２が共通のＴＸ送信用通信線４を介して被制御ユニット３に接続され、各中央処理ユニット１，２からのシリアル制御信号ＴＸの出力制御が、当該中央処理ユニットからの故障検出信号ＴＸＯＮに基づいて行われる。このように、共通のＴＸ送信用通信線４を使用することにより、複雑な通信線を設ける必要がなく、簡便な構成で中央処理ユニット１，２の故障検出を行うことができる。なお、同じ通信速度であれば、パラレル通信よりもシリアル通信の方が信号の変化が早いので、シリアル制御信号ＴＸを用いることにより、故障を早く検出することができる。

また、一方の中央処理ユニットに故障が生じて、シリアル制御信号ＴＸ又はＷＤパルスの出力に異常が生じた場合でも、故障検出回路２０が他方の中央処理ユニットに備えられているので、故障検出回路２０にも故障が生じることにより故障検出信号ＴＸＯＮが出力されないといった事態を防止できる。したがって、一方の中央処理ユニットに故障が生じた場合に、他方の中央処理ユニットにおいて確実に故障検出信号ＴＸＯＮを出力し、その故障検出信号ＴＸＯＮに基づいてシリアル制御信号ＴＸを出力することができるので、被制御ユニット３へ確実にシリアル制御信号ＴＸを出力することができる。

また、故障検出回路２０で生成された故障検出信号ＴＸＯＮに基づいて、シリアル制御信号ＴＸを他方の中央処理ユニットの故障検出回路２０へ入力することにより、他方の中央処理ユニットにおける故障検出回路２０からの故障検出信号ＴＸＯＮの出力を制御することができる。したがって、一方の中央処理ユニットにおいて故障検出信号ＴＸＯＮが出力され、その故障検出信号ＴＸＯＮに基づいて一方の中央処理ユニットにおいてシリアル制御信号ＴＸが出力されている状態で、他方の中央処理ユニットからの故障検出信号ＴＸＯＮの出力を停止させることにより、その他方の中央処理ユニットからシリアル制御信号ＴＸが出力されない状態にすることができる。これにより、１対の中央処理ユニット１，２の両方から被制御ユニット３へシリアル制御信号ＴＸが出力されるのを防止できる。

本実施の形態では、いずれかの中央処理ユニットにおいて生成されるシリアル制御信号ＴＸが、他方の中央処理ユニットに備えられたＴＸ検出回路２２により検出されるような構成について説明したが、いずれかの中央処理ユニットにおいて生成されるＷＤパルスが、他方の中央処理ユニットに備えられたＷＤＴ２１により検出されるような構成であってもよい。

本発明は、以上の実施の形態の内容に限定されるものではなく、請求項記載の範囲内において種々の変更が可能である。

本発明の実施の形態１による切替制御システムの一構成例を示したブロック図である。図１の１対の中央処理ユニットの一構成例を示した回路図である。図２の故障検出回路における動作の具体例を示したタイミングチャートであり、（ａ）はＷＤＴにおける動作の一例、（ｂ）はＴＸ検出回路における動作の一例を示している。本実施の形態の切替制御システムにおける動作の具体例を示したタイミングチャートであり、ＷＤＴにおいて故障を検出した場合の一例を示している。本実施の形態の切替制御システムにおける動作の具体例を示したタイミングチャートであり、ＴＸ検出回路において故障を検出した場合の一例を示している。本発明の実施の形態２による１対の中央処理ユニットの一構成例を示した回路図である。従来の切替制御システムの一構成例を示したブロック図である。

符号の説明

１第１中央処理ユニット
２第２中央処理ユニット
３被制御ユニット
４ＴＸ送信用通信線
５ＲＸ受信用通信線
６リセット用通信線
７専用ケーブル
１０ＣＰＵ
１１リセット処理部
１２監視用信号生成部
１３割込処理部
１４制御信号生成部
１５応答信号入力部
２０故障検出回路
２１ＷＤＴ
２２ＴＸ検出回路
２３ＮＡＮＤ演算回路
３０制御信号出力回路
４０故障検出制御回路
５０リセット信号出力回路

Claims

共通のシリアル通信線を介して、制御対象装置に１対の制御ユニットが着脱可能に接続され、いずれか一方の制御ユニットが制御対象装置を制御する切替制御システムにおいて、
上記制御ユニットが、
上記制御対象装置を制御するためのシリアル制御信号を生成するとともに、監視用信号を周期的に生成するマイクロプロセッサと、
上記シリアル制御信号及び上記監視用信号に基づいて故障検出信号を生成する故障検出回路と、
他方の制御ユニットからの故障検出信号に基づいて、上記シリアル制御信号を上記シリアル通信線へ出力する制御信号出力回路と、
他方の制御ユニットからの上記故障検出信号に基づいて、上記シリアル制御信号を上記故障検出回路へ入力する故障検出制御回路とを備えたことを特徴とする切替制御システム。
共通のシリアル通信線を介して、制御対象装置に１対の制御ユニットが着脱可能に接続され、いずれか一方の制御ユニットが制御対象装置を制御する切替制御システムにおいて、
上記制御ユニットが、
上記制御対象装置を制御するためのシリアル制御信号を生成するとともに、監視用信号を周期的に生成するマイクロプロセッサと、
ともに他方の制御ユニットから出力されるシリアル制御信号及び監視用信号に基づいて故障検出信号を生成する故障検出回路と、
上記故障検出信号に基づいて、上記シリアル制御信号を上記シリアル通信線へ出力する制御信号出力回路とを備えたことを特徴とする切替制御システム。
上記故障検出信号に基づいて、上記シリアル制御信号を他方の制御ユニットの上記故障検出回路へ入力する故障検出制御回路を備えたことを特徴とする請求項２に記載の切替制御システム。
上記故障検出回路は、シリアル制御信号及び監視用信号のいずれかが検出されない場合に、故障検出信号を生成することを特徴とする請求項１から３のいずれかに記載の切替制御システム。
シリアル通信線を介して制御対象装置に着脱可能に接続され、対となる他方の制御ユニットとの間で択一的に制御対象装置を制御する制御ユニットにおいて、
上記制御対象装置を制御するためのシリアル制御信号を生成するとともに、監視用信号を周期的に生成するマイクロプロセッサと、
上記シリアル制御信号及び上記監視用信号に基づいて故障検出信号を生成する故障検出回路と、
他方の制御ユニットからの故障検出信号に基づいて、上記シリアル制御信号を上記シリアル通信線へ出力する制御信号出力回路と、
他方の制御ユニットからの上記故障検出信号に基づいて、上記シリアル制御信号を上記故障検出回路へ入力する故障検出制御回路とを備えたことを特徴とする制御ユニット。
シリアル通信線を介して制御対象装置に着脱可能に接続され、対となる他方の制御ユニットとの間で択一的に制御対象装置を制御する制御ユニットにおいて、
上記制御対象装置を制御するためのシリアル制御信号を生成するとともに、監視用信号を周期的に生成するマイクロプロセッサと、
ともに他方の制御ユニットから出力されるシリアル制御信号及び監視用信号に基づいて故障検出信号を生成する故障検出回路と、
上記故障検出信号に基づいて、上記シリアル制御信号を上記シリアル通信線へ出力する制御信号出力回路とを備えたことを特徴とする制御ユニット。