JPH1091892A - プロセス制御システム - Google Patents
プロセス制御システムInfo
- Publication number
- JPH1091892A JPH1091892A JP21976796A JP21976796A JPH1091892A JP H1091892 A JPH1091892 A JP H1091892A JP 21976796 A JP21976796 A JP 21976796A JP 21976796 A JP21976796 A JP 21976796A JP H1091892 A JPH1091892 A JP H1091892A
- Authority
- JP
- Japan
- Prior art keywords
- output
- process control
- digital
- data
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Selective Calling Equipment (AREA)
- Arrangements For Transmission Of Measured Signals (AREA)
Abstract
(57)【要約】
【課題】 動作側から待機側への切り替え期間中におい
ても、安定したディジタル出力信号を各種プロセス機器
に供給することができるプロセス制御システムを提供す
る。 【解決手段】 各ディジタル出力装置１Ａ，１Ｂに、プ
ロセス機器に出力すべき出力データ２３Ａ，２３Ｂを保
持する出力レジスタ１１Ａ，１１Ｂと、このレジスタ出
力２４Ａ，２４Ｂを実出力２６として相互に論理和出力
する出力ドライバ１２Ａ，１２Ｂとを設けて、待機側に
比較して動作側出力レジスタ１１Ａにおける出力データ
２３Ａの更新保持を遅延させるともに、動作側／待機側
切り替え時には、一時的に両出力ドライバ１２Ａ，１２
Ｂから出力データ２３Ａ，２３Ｂを出力した後、動作側
からの出力を停止する。
ても、安定したディジタル出力信号を各種プロセス機器
に供給することができるプロセス制御システムを提供す
る。 【解決手段】 各ディジタル出力装置１Ａ，１Ｂに、プ
ロセス機器に出力すべき出力データ２３Ａ，２３Ｂを保
持する出力レジスタ１１Ａ，１１Ｂと、このレジスタ出
力２４Ａ，２４Ｂを実出力２６として相互に論理和出力
する出力ドライバ１２Ａ，１２Ｂとを設けて、待機側に
比較して動作側出力レジスタ１１Ａにおける出力データ
２３Ａの更新保持を遅延させるともに、動作側／待機側
切り替え時には、一時的に両出力ドライバ１２Ａ，１２
Ｂから出力データ２３Ａ，２３Ｂを出力した後、動作側
からの出力を停止する。
Description
【０００１】
【発明の属する技術分野】本発明は、プロセス制御シス
テムに関し、特にプロセス制御装置からの指示に応じて
所定のディジタル出力信号を出力することにより各種プ
ロセス機器のオン／オフ制御を行うディジタル出力装置
が２重化されたプロセス制御システムに関するものであ
る。
テムに関し、特にプロセス制御装置からの指示に応じて
所定のディジタル出力信号を出力することにより各種プ
ロセス機器のオン／オフ制御を行うディジタル出力装置
が２重化されたプロセス制御システムに関するものであ
る。
【０００２】
【従来の技術】近年、プロセス制御システムでは、プロ
セス設備の大規模化や高度化に伴って、プロセス制御に
対する高信頼性が要求されるものとなり、プロセス制御
装置からの指示に応じて所定の出力信号を出力すること
により各種プロセス機器の制御を行う出力装置の２重化
が検討されている。この種の出力装置としては、アナロ
グ信号を出力することにより各種プロセス機器の制御を
行うアナログ出力装置と、ディジタル信号を出力するこ
とにより各種プロセス機器の制御を行うディジタル出力
装置に大別される。
セス設備の大規模化や高度化に伴って、プロセス制御に
対する高信頼性が要求されるものとなり、プロセス制御
装置からの指示に応じて所定の出力信号を出力すること
により各種プロセス機器の制御を行う出力装置の２重化
が検討されている。この種の出力装置としては、アナロ
グ信号を出力することにより各種プロセス機器の制御を
行うアナログ出力装置と、ディジタル信号を出力するこ
とにより各種プロセス機器の制御を行うディジタル出力
装置に大別される。
【０００３】従来、ディジタル信号によりプロセス機器
のオン／オフ制御を行うディジタル出力装置では、所定
のアナログ量を示すアナログ信号によりプロセス機器を
細かく制御するアナログ出力装置と比較して、その障害
対策が重要視されておらず、また２重化した場合の動作
側から待機側への切り替え制御が複雑化する傾向がある
とともに、その回路構成部品が高価であったことから、
あまり検討されていなかった。
のオン／オフ制御を行うディジタル出力装置では、所定
のアナログ量を示すアナログ信号によりプロセス機器を
細かく制御するアナログ出力装置と比較して、その障害
対策が重要視されておらず、また２重化した場合の動作
側から待機側への切り替え制御が複雑化する傾向がある
とともに、その回路構成部品が高価であったことから、
あまり検討されていなかった。
【０００４】
【発明が解決しようとする課題】したがって、このよう
な従来のプロセス制御システムでは、ディジタル出力装
置を動作側および待機側として並行して設けて、切り替
え指示に応じてこれらディジタル出力装置を単に動作側
から待機側に切り替えるようにした場合には、動作側お
よび待機側の各ディジタル出力装置にそれぞれ固有の回
路処理遅延に起因して、実際にプロセス機器に出力され
るディジタル出力信号にバンプと呼ばれるパルスノイズ
が発生する可能性があり、プロセス制御を乱してしまう
という問題点があった。
な従来のプロセス制御システムでは、ディジタル出力装
置を動作側および待機側として並行して設けて、切り替
え指示に応じてこれらディジタル出力装置を単に動作側
から待機側に切り替えるようにした場合には、動作側お
よび待機側の各ディジタル出力装置にそれぞれ固有の回
路処理遅延に起因して、実際にプロセス機器に出力され
るディジタル出力信号にバンプと呼ばれるパルスノイズ
が発生する可能性があり、プロセス制御を乱してしまう
という問題点があった。
【０００５】例えば、図４に示すように、動作側からの
出力信号４１または待機側からの出力信号４２のいずれ
か一方が実出力４３として選択され、各種プロセス機器
に出力されるものとなっており、特に上位のプロセス制
御装置から切り替え指示が出力される時刻Ｔ1 以前にお
いては、動作側からの出力信号４１が実出力４３として
選択されているものとする。
出力信号４１または待機側からの出力信号４２のいずれ
か一方が実出力４３として選択され、各種プロセス機器
に出力されるものとなっており、特に上位のプロセス制
御装置から切り替え指示が出力される時刻Ｔ1 以前にお
いては、動作側からの出力信号４１が実出力４３として
選択されているものとする。
【０００６】ここで、動作側および待機側の各ディジタ
ル出力装置に固有する回路処理遅延に起因して、待機側
からの出力信号４２が動作側からの出力信号４１よりΔ
ｔだけ遅れて出力されているような場合、切り替え指
示、具体的には動作側出力信号４１の出力停止（ディス
エーブル）と待機側出力信号４２の出力開始（イネーブ
ル）が指示された時刻Ｔ1 では、動作側出力信号４１が
「ＯＦＦ」であるが待機側出力信号４２が「ＯＮ」のま
まとなる。
ル出力装置に固有する回路処理遅延に起因して、待機側
からの出力信号４２が動作側からの出力信号４１よりΔ
ｔだけ遅れて出力されているような場合、切り替え指
示、具体的には動作側出力信号４１の出力停止（ディス
エーブル）と待機側出力信号４２の出力開始（イネーブ
ル）が指示された時刻Ｔ1 では、動作側出力信号４１が
「ＯＦＦ」であるが待機側出力信号４２が「ＯＮ」のま
まとなる。
【０００７】したがって、実出力４３としては時刻Ｔ1
直後から待機側出力信号４２が「ＯＦＦ」となる時刻Ｔ
2 までの区間において、パルス状のノイズ、すなわちバ
ンプ４５が出力されるものとなり、これがプロセス制御
を乱す原因となる。また、これら切り替え指示への応答
遅延誤差などにより、待機側出力信号４２の出力開始が
動作側出力信号４１の出力停止より遅れた場合には、実
出力４３が出力されない区間、すなわちギャップが発生
するものとなり、プロセス制御を乱す原因となる。
直後から待機側出力信号４２が「ＯＦＦ」となる時刻Ｔ
2 までの区間において、パルス状のノイズ、すなわちバ
ンプ４５が出力されるものとなり、これがプロセス制御
を乱す原因となる。また、これら切り替え指示への応答
遅延誤差などにより、待機側出力信号４２の出力開始が
動作側出力信号４１の出力停止より遅れた場合には、実
出力４３が出力されない区間、すなわちギャップが発生
するものとなり、プロセス制御を乱す原因となる。
【０００８】本発明はこのような課題を解決するための
ものであり、動作側から待機側への切り替え期間中にお
いても、安定したディジタル出力信号を各種プロセス機
器に供給することができるプロセス制御システムを提供
することを目的としている。
ものであり、動作側から待機側への切り替え期間中にお
いても、安定したディジタル出力信号を各種プロセス機
器に供給することができるプロセス制御システムを提供
することを目的としている。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために、本発明によるプロセス制御システムは、それ
ぞれ動作側および待機側として２重化を構成する２つの
ディジタル出力装置と、各ディジタル出力装置のうち待
機側ディジタル出力装置における出力データの更新保持
タイミングに比較して動作側ディジタル出力装置におけ
る出力データの更新保持タイミングを遅延させる遅延手
段とを備え、各ディジタル出力装置は、プロセス制御装
置から受信した出力データを逐次更新保持する出力レジ
スタと、この出力レジスタからのレジスタ出力を対向す
るディジタル出力装置の出力レジスタからのレジスタ出
力との論理和として相互に各種プロセス機器に出力する
出力ドライバと、動作側／待機側切り替え時には一時的
に各ディジタル出力装置の出力ドライバから同時に出力
データを出力させる制御手段とを有するものである。
るために、本発明によるプロセス制御システムは、それ
ぞれ動作側および待機側として２重化を構成する２つの
ディジタル出力装置と、各ディジタル出力装置のうち待
機側ディジタル出力装置における出力データの更新保持
タイミングに比較して動作側ディジタル出力装置におけ
る出力データの更新保持タイミングを遅延させる遅延手
段とを備え、各ディジタル出力装置は、プロセス制御装
置から受信した出力データを逐次更新保持する出力レジ
スタと、この出力レジスタからのレジスタ出力を対向す
るディジタル出力装置の出力レジスタからのレジスタ出
力との論理和として相互に各種プロセス機器に出力する
出力ドライバと、動作側／待機側切り替え時には一時的
に各ディジタル出力装置の出力ドライバから同時に出力
データを出力させる制御手段とを有するものである。
【００１０】したがって、各ディジタル出力装置の出力
レジスタでは、プロセス制御装置からの出力データが出
力レジスタに逐次更新保持されるとともに、待機側に比
較して動作側が遅延したタイミングで更新保持され、動
作側／待機側切り替え時には一時的に各ディジタル出力
装置の出力ドライバから同時に出力データが出力され、
両出力データの論理和が各種プロセス機器に出力され
る。
レジスタでは、プロセス制御装置からの出力データが出
力レジスタに逐次更新保持されるとともに、待機側に比
較して動作側が遅延したタイミングで更新保持され、動
作側／待機側切り替え時には一時的に各ディジタル出力
装置の出力ドライバから同時に出力データが出力され、
両出力データの論理和が各種プロセス機器に出力され
る。
【００１１】また、各ディジタル出力装置は、対向側デ
ィジタル出力装置の出力ドライバを制御する対向側出力
制御手段を有し、動作側が待機側の出力ドライバからの
出力を強制的に停止させるようにしたものである。した
がって、各ディジタル出力装置のうち動作側の対向側出
力制御手段により待機側の出力ドライバからの出力が強
制的に停止される。
ィジタル出力装置の出力ドライバを制御する対向側出力
制御手段を有し、動作側が待機側の出力ドライバからの
出力を強制的に停止させるようにしたものである。した
がって、各ディジタル出力装置のうち動作側の対向側出
力制御手段により待機側の出力ドライバからの出力が強
制的に停止される。
【００１２】また、各ディジタル出力装置は、自装置が
動作側の場合には出力ドライバのドライバ出力をリード
バックデータとして監視し、自装置が待機側の場合には
出力レジスタのレジスタ出力をリードバックデータとし
て監視する監視手段を有するものである。したがって、
各ディジタル出力装置にて、自装置が動作側の場合には
出力ドライバのドライバ出力がリードバックデータとし
て監視され、自装置が待機側の場合には出力レジスタの
レジスタ出力がリードバックデータとして監視される。
動作側の場合には出力ドライバのドライバ出力をリード
バックデータとして監視し、自装置が待機側の場合には
出力レジスタのレジスタ出力をリードバックデータとし
て監視する監視手段を有するものである。したがって、
各ディジタル出力装置にて、自装置が動作側の場合には
出力ドライバのドライバ出力がリードバックデータとし
て監視され、自装置が待機側の場合には出力レジスタの
レジスタ出力がリードバックデータとして監視される。
【００１３】また、プロセス制御装置は、遅延手段とし
て、各ディジタル出力装置のうち待機側ディジタル出力
装置に対する出力データの送出タイミングに比較して動
作側ディジタル出力装置に対する前記出力データの送出
タイミングを遅延させるコマンド送出手段を有するもの
である。したがって、プロセス制御装置のコマンド送出
手段により、待機側ディジタル出力装置に対して送出す
る出力データよりも遅延して、動作側ディジタル出力装
置に対して出力データが送出され、待機側よりも遅延し
て動作側にて出力データが更新保持される。
て、各ディジタル出力装置のうち待機側ディジタル出力
装置に対する出力データの送出タイミングに比較して動
作側ディジタル出力装置に対する前記出力データの送出
タイミングを遅延させるコマンド送出手段を有するもの
である。したがって、プロセス制御装置のコマンド送出
手段により、待機側ディジタル出力装置に対して送出す
る出力データよりも遅延して、動作側ディジタル出力装
置に対して出力データが送出され、待機側よりも遅延し
て動作側にて出力データが更新保持される。
【００１４】また、各ディジタル出力装置は、遅延手段
として、自装置が待機側の場合には出力データの受信に
応じて直ちに出力データを出力レジスタに更新保持し、
自装置が動作側の場合には出力データの受信から所定時
間遅延して出力データを出力レジスタに更新保持する更
新保持制御手段を有するものである。したがって、各デ
ィジタル出力装置の更新保持制御手段により、自装置が
待機側の場合には出力データの受信に応じて直ちに出力
データが出力レジスタに更新保持され、自装置が動作側
の場合には出力データの受信から所定時間遅延して出力
データが出力レジスタに更新保持される。
として、自装置が待機側の場合には出力データの受信に
応じて直ちに出力データを出力レジスタに更新保持し、
自装置が動作側の場合には出力データの受信から所定時
間遅延して出力データを出力レジスタに更新保持する更
新保持制御手段を有するものである。したがって、各デ
ィジタル出力装置の更新保持制御手段により、自装置が
待機側の場合には出力データの受信に応じて直ちに出力
データが出力レジスタに更新保持され、自装置が動作側
の場合には出力データの受信から所定時間遅延して出力
データが出力レジスタに更新保持される。
【００１５】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は本発明の一実施の形態であるプロ
セス制御システムのブロック図であり、同図において、
１Ａ，１Ｂはフィールド配線用の接続パネル３を介して
相互に接続されている２重化されたディジタル出力装
置、４は各種プロセス機器へのフィールド配線、５はプ
ロセス機器側の電源である。
して説明する。図１は本発明の一実施の形態であるプロ
セス制御システムのブロック図であり、同図において、
１Ａ，１Ｂはフィールド配線用の接続パネル３を介して
相互に接続されている２重化されたディジタル出力装
置、４は各種プロセス機器へのフィールド配線、５はプ
ロセス機器側の電源である。
【００１６】動作側および待機側となる各ディジタル出
力装置１Ａ，１Ｂは、それぞれ同一構成となっている。
１０Ａ，１０Ｂはプロセス制御装置から受信した制御コ
マンドに含まれる出力データを逐次出力するとともに、
ディジタル出力装置１Ａ，１Ｂ内の各部を監視し、異常
が発生した場合あるいは対向側ディジタル出力装置から
の通知に応じて動作側／待機側の切り替え制御を行うＣ
ＰＵ（制御手段）である。
力装置１Ａ，１Ｂは、それぞれ同一構成となっている。
１０Ａ，１０Ｂはプロセス制御装置から受信した制御コ
マンドに含まれる出力データを逐次出力するとともに、
ディジタル出力装置１Ａ，１Ｂ内の各部を監視し、異常
が発生した場合あるいは対向側ディジタル出力装置から
の通知に応じて動作側／待機側の切り替え制御を行うＣ
ＰＵ（制御手段）である。
【００１７】１１Ａ，１１ＢはＣＰＵ１０Ａ，１０Ｂか
らの出力データ２３Ａ，２３Ｂを逐次更新保持する出力
レジスタ、１２Ａ，１２Ｂは出力レジスタ１１Ａ，１１
Ｂから保持出力されているレジスタ出力２４Ａ，２４Ｂ
を接続パネル３へ出力する出力ドライバ（オープンコレ
クタ出力）、１３Ａ，１３ＢはＣＰＵ１０Ａ，１０Ｂか
らのＥＮ信号２０Ａ，２０Ｂに応じて動作するイネーブ
ルスイッチ（ＥＮＳＷ）である。
らの出力データ２３Ａ，２３Ｂを逐次更新保持する出力
レジスタ、１２Ａ，１２Ｂは出力レジスタ１１Ａ，１１
Ｂから保持出力されているレジスタ出力２４Ａ，２４Ｂ
を接続パネル３へ出力する出力ドライバ（オープンコレ
クタ出力）、１３Ａ，１３ＢはＣＰＵ１０Ａ，１０Ｂか
らのＥＮ信号２０Ａ，２０Ｂに応じて動作するイネーブ
ルスイッチ（ＥＮＳＷ）である。
【００１８】１５Ａ，１５Ｂはイネーブルスイッチ１３
Ａ，１３Ｂの出力を反転させるインバータ、１６Ａ，１
６Ｂはインバータ１５Ａ，１５Ｂの出力と対向側ＩＮＨ
信号１９Ｂ，１９Ａとの論理積を出力するＡＮＤゲー
ト、１７Ａ，１７ＢはＡＮＤゲート１６，２６の出力と
異常検出時にＣＰＵ１０Ａ，１０Ｂから切り替え出力さ
れるＩＮＨ１信号２１Ａ，２１Ｂとの論理積を出力する
ＡＮＤゲートである。
Ａ，１３Ｂの出力を反転させるインバータ、１６Ａ，１
６Ｂはインバータ１５Ａ，１５Ｂの出力と対向側ＩＮＨ
信号１９Ｂ，１９Ａとの論理積を出力するＡＮＤゲー
ト、１７Ａ，１７ＢはＡＮＤゲート１６，２６の出力と
異常検出時にＣＰＵ１０Ａ，１０Ｂから切り替え出力さ
れるＩＮＨ１信号２１Ａ，２１Ｂとの論理積を出力する
ＡＮＤゲートである。
【００１９】１４Ａ，１４Ｂは直列接続された２つのス
イッチを有し、ＡＮＤゲート１７Ａ，１７Ｂの出力と異
常検出時にＣＰＵ１０Ａ，１０Ｂから切り替え出力され
るＩＮＨ２信号２２Ａ，２２Ｂとに基づいてこれらスイ
ッチを制御することにより、待機側のディジタル出力装
置１Ｂ，１Ａからの出力を強制的に停止させるＩＮＨ信
号１９Ａ，１９Ｂを出力するインヒビットスイッチ（Ｉ
ＮＨＳＷ：対向側出力制御手段）である。
イッチを有し、ＡＮＤゲート１７Ａ，１７Ｂの出力と異
常検出時にＣＰＵ１０Ａ，１０Ｂから切り替え出力され
るＩＮＨ２信号２２Ａ，２２Ｂとに基づいてこれらスイ
ッチを制御することにより、待機側のディジタル出力装
置１Ｂ，１Ａからの出力を強制的に停止させるＩＮＨ信
号１９Ａ，１９Ｂを出力するインヒビットスイッチ（Ｉ
ＮＨＳＷ：対向側出力制御手段）である。
【００２０】なお、このインヒビットスイッチ１９Ａ，
１９Ｂは、同時故障が発生しないように別々の回路およ
び部品からなる独立した２つのスイッチを有しており、
特にそれぞれのスイッチの単一故障が発生した場合で
も、全体として「ＯＮ」しないようにこれらスイッチが
直列接続されて構成されている。また、各スイッチは、
例えば個々のスイッチ端の電圧レベルなどに基づいて、
その「ＯＮ／ＯＦＦ」状態がＣＰＵ１０Ａ，１０Ｂによ
り監視され、各インヒビットスイッチ１９Ａ，１９Ｂに
おける障害発生の有無が確認されるものとなっている。
１９Ｂは、同時故障が発生しないように別々の回路およ
び部品からなる独立した２つのスイッチを有しており、
特にそれぞれのスイッチの単一故障が発生した場合で
も、全体として「ＯＮ」しないようにこれらスイッチが
直列接続されて構成されている。また、各スイッチは、
例えば個々のスイッチ端の電圧レベルなどに基づいて、
その「ＯＮ／ＯＦＦ」状態がＣＰＵ１０Ａ，１０Ｂによ
り監視され、各インヒビットスイッチ１９Ａ，１９Ｂに
おける障害発生の有無が確認されるものとなっている。
【００２１】１８Ａ，１８Ｂはインバータ１５Ａ，１５
Ｂの出力と対向側ＩＮＨ信号１９Ｂ，１９Ａとの論理積
を反転出力するＮＡＮＤゲートである。特に、待機側と
なっているディジタル出力装置１Ｂ，１ＡのＣＰＵ１０
Ｂ，１０Ａにて、レジスタ出力２４Ｂ，２４Ａがリード
バックデータとして監視され、また動作側となっている
ディジタル出力装置１Ａ，１ＢのＣＰＵ１０Ａ，１０Ｂ
にて、ドライバ出力２５Ａ，２５Ｂがリードバックデー
タとして監視される。
Ｂの出力と対向側ＩＮＨ信号１９Ｂ，１９Ａとの論理積
を反転出力するＮＡＮＤゲートである。特に、待機側と
なっているディジタル出力装置１Ｂ，１ＡのＣＰＵ１０
Ｂ，１０Ａにて、レジスタ出力２４Ｂ，２４Ａがリード
バックデータとして監視され、また動作側となっている
ディジタル出力装置１Ａ，１ＢのＣＰＵ１０Ａ，１０Ｂ
にて、ドライバ出力２５Ａ，２５Ｂがリードバックデー
タとして監視される。
【００２２】次に、図２を参照して、本発明の動作を説
明する。図２は図１に示すプロセス制御システムの各部
の動作を示すタイミングチャートである。切り替え前
（時刻Ｔ１以前）では、ディジタル出力装置１Ａ，１Ｂ
がいずれも正常動作中であり、ＣＰＵ１０Ａ，１０Ｂか
らのＥＮ信号２０Ａ，２０Ｂはいずれも「Ｈレベル」
（有効）を示しており、それぞれのＥＮＳＷ１３Ａ，１
３Ｂは「ＯＮ」となっている。
明する。図２は図１に示すプロセス制御システムの各部
の動作を示すタイミングチャートである。切り替え前
（時刻Ｔ１以前）では、ディジタル出力装置１Ａ，１Ｂ
がいずれも正常動作中であり、ＣＰＵ１０Ａ，１０Ｂか
らのＥＮ信号２０Ａ，２０Ｂはいずれも「Ｈレベル」
（有効）を示しており、それぞれのＥＮＳＷ１３Ａ，１
３Ｂは「ＯＮ」となっている。
【００２３】また、ＣＰＵ１０Ａ，１０Ｂから、ＩＮＨ
１信号２１ＡおよびＩＮＨ２信号２２Ａとして「Ｈレベ
ル」（有効）が出力され、ＩＮＨ１信号２１ＢおよびＩ
ＮＨ２信号２２Ｂとして「Ｌレベル」（無効）が出力さ
れている。これにより、ディジタル出力装置１Ｂでは、
ＩＮＨＳＷ１４Ｂが「ＯＦＦ」となり、＋電源側へのプ
ルアップにより対向側ＩＮＨ信号１９Ｂは「Ｈレベル」
（無効）となる。
１信号２１ＡおよびＩＮＨ２信号２２Ａとして「Ｈレベ
ル」（有効）が出力され、ＩＮＨ１信号２１ＢおよびＩ
ＮＨ２信号２２Ｂとして「Ｌレベル」（無効）が出力さ
れている。これにより、ディジタル出力装置１Ｂでは、
ＩＮＨＳＷ１４Ｂが「ＯＦＦ」となり、＋電源側へのプ
ルアップにより対向側ＩＮＨ信号１９Ｂは「Ｈレベル」
（無効）となる。
【００２４】一方、ディジタル出力装置１Ａでは、対向
側ＩＮＨ信号１９Ｈおよびインバータ１５Ａの出力がと
もに「Ｈレベル」であることから、ＡＮＤゲート１６Ａ
の出力が「Ｈレベル」となる。さらにＩＮＨ１信号２１
Ａも「Ｈ」レベルであることから、ＡＮＤゲート１７Ａ
の出力が「Ｈレベル」となる。
側ＩＮＨ信号１９Ｈおよびインバータ１５Ａの出力がと
もに「Ｈレベル」であることから、ＡＮＤゲート１６Ａ
の出力が「Ｈレベル」となる。さらにＩＮＨ１信号２１
Ａも「Ｈ」レベルであることから、ＡＮＤゲート１７Ａ
の出力が「Ｈレベル」となる。
【００２５】したがって、ＩＮＨ２信号２２Ａも「Ｈレ
ベル」であることから、ＩＮＨＳＷ１４Ａが「ＯＮ」と
なり、その出力である対向側ＩＮＨ信号１９Ａとして
「Ｌレベル」（無効）が出力される。また、ディジタル
出力装置１Ａでは、インバータ１５Ａの出力および対向
側ＩＮＨ信号１９Ｂがともに「Ｈレベル」であることか
ら、ＮＡＮＤゲート１８Ａの出力が「Ｌレベル」（有
効）となる。
ベル」であることから、ＩＮＨＳＷ１４Ａが「ＯＮ」と
なり、その出力である対向側ＩＮＨ信号１９Ａとして
「Ｌレベル」（無効）が出力される。また、ディジタル
出力装置１Ａでは、インバータ１５Ａの出力および対向
側ＩＮＨ信号１９Ｂがともに「Ｈレベル」であることか
ら、ＮＡＮＤゲート１８Ａの出力が「Ｌレベル」（有
効）となる。
【００２６】これにより、出力レジスタ１１Ａに保持さ
れているＣＰＵ１０Ａからの出力データ２３Ａが、出力
ドライバ１２Ａから出力されるものとなる。したがっ
て、ディジタル出力装置１Ａが動作側として動作するも
のとなり、プロセス制御装置からの制御コマンドを受信
し、その中に含まれている出力データを逐次更新保持し
て各プロセス機器に出力する。
れているＣＰＵ１０Ａからの出力データ２３Ａが、出力
ドライバ１２Ａから出力されるものとなる。したがっ
て、ディジタル出力装置１Ａが動作側として動作するも
のとなり、プロセス制御装置からの制御コマンドを受信
し、その中に含まれている出力データを逐次更新保持し
て各プロセス機器に出力する。
【００２７】一方、ディジタル出力装置１Ｂでは、イン
バータ１５Ｂの出力が「Ｈレベル」であるが、対向側Ｉ
ＮＨ信号１９Ａが「Ｌレベル」（有効）であることか
ら、ＮＡＮＤゲート１８Ｂの出力が「Ｈレベル」（無
効）となる。したがって、出力ドライバ１２Ｂの出力が
停止状態となり、ディジタル出力装置１Ｂが待機側とし
て動作するものとなり、プロセス制御装置からの制御コ
マンドを受信し、その中に含まれている出力データを逐
次更新保持し、動作側での異常発生に待機している。
バータ１５Ｂの出力が「Ｈレベル」であるが、対向側Ｉ
ＮＨ信号１９Ａが「Ｌレベル」（有効）であることか
ら、ＮＡＮＤゲート１８Ｂの出力が「Ｈレベル」（無
効）となる。したがって、出力ドライバ１２Ｂの出力が
停止状態となり、ディジタル出力装置１Ｂが待機側とし
て動作するものとなり、プロセス制御装置からの制御コ
マンドを受信し、その中に含まれている出力データを逐
次更新保持し、動作側での異常発生に待機している。
【００２８】このような状態において、動作側のディジ
タル出力装置１Ａにて発生した異常がＣＰＵ１０Ａによ
り検出された場合、例えば動作側リードバックデータで
あるドライバ出力２５Ａから異常が確認された場合や、
電源低下あるいはＣＰＵ１０Ａが暴走しウォッチドッグ
タイマなどによりリセットされた場合、動作側と待機側
とを切り替えるために、ＣＰＵ１０ＡからＩＮＨ１信号
２１ＡおよびＩＮＨ２信号２２Ａとして「Ｌレベル」
（無効）が出力される（時刻Ｔ１）。
タル出力装置１Ａにて発生した異常がＣＰＵ１０Ａによ
り検出された場合、例えば動作側リードバックデータで
あるドライバ出力２５Ａから異常が確認された場合や、
電源低下あるいはＣＰＵ１０Ａが暴走しウォッチドッグ
タイマなどによりリセットされた場合、動作側と待機側
とを切り替えるために、ＣＰＵ１０ＡからＩＮＨ１信号
２１ＡおよびＩＮＨ２信号２２Ａとして「Ｌレベル」
（無効）が出力される（時刻Ｔ１）。
【００２９】これに応じて、動作側のディジタル出力装
置１Ａでは、ＩＮＨＳＷ１４Ａが「ＯＦＦ」となって対
向側ＩＮＨ信号１９Ａが「Ｈレベル」（無効）となる。
これにより、待機側のディジタル出力装置１Ｂでは、イ
ンバータ１５Ｂの出力が「Ｈレベル」に維持されている
ことから、ＮＡＮＤゲート１８Ｂの出力が「Ｌレベル」
（有効）となって、出力信号の強制停止が解除される。
置１Ａでは、ＩＮＨＳＷ１４Ａが「ＯＦＦ」となって対
向側ＩＮＨ信号１９Ａが「Ｈレベル」（無効）となる。
これにより、待機側のディジタル出力装置１Ｂでは、イ
ンバータ１５Ｂの出力が「Ｈレベル」に維持されている
ことから、ＮＡＮＤゲート１８Ｂの出力が「Ｌレベル」
（有効）となって、出力信号の強制停止が解除される。
【００３０】したがって、ディジタル出力装置１Ｂの出
力レジスタ１１Ｂに保持されている出力データ２４Ｂ
が、出力ドライバ１２Ｂから出力されるものとなり、時
刻Ｔ１以降では、動作側および待機側の両方のディジタ
ル出力装置１Ａ，１Ｂから、出力データ２４Ａ，２４Ｂ
が同時に出力されるものとなる。ただし、各出力ドライ
バ１２Ａ，１２Ｂの出力段が、オープンコレクタ出力と
なっていることから、両ドライバ出力２５Ａ，２５Ｂの
論理和（Ｗｉｒｅｄ−ＯＲ）が実出力２６として各プロ
セス機器に出力される。
力レジスタ１１Ｂに保持されている出力データ２４Ｂ
が、出力ドライバ１２Ｂから出力されるものとなり、時
刻Ｔ１以降では、動作側および待機側の両方のディジタ
ル出力装置１Ａ，１Ｂから、出力データ２４Ａ，２４Ｂ
が同時に出力されるものとなる。ただし、各出力ドライ
バ１２Ａ，１２Ｂの出力段が、オープンコレクタ出力と
なっていることから、両ドライバ出力２５Ａ，２５Ｂの
論理和（Ｗｉｒｅｄ−ＯＲ）が実出力２６として各プロ
セス機器に出力される。
【００３１】続いて、ＣＰＵ１０Ｂは、対向側ＩＮＨ信
号１９Ａが「Ｈレベル」（無効）に変化したから、出力
信号の強制停止が解除されたことを確認し、「Ｈレベ
ル」（有効）を示すＩＮＨ１信号２１ＢおよびＩＮＨ２
信号２２Ｂを出力する（時刻Ｔ２）。これにより、対向
側ＩＮＨ１９Ａが「Ｈレベル」であることから、ＩＮＨ
ＳＷ１４Ｂが「ＯＮ」となり、「Ｌレベル」（有効）を
示す対向側ＩＮＨ信号１９Ｂが出力される。
号１９Ａが「Ｈレベル」（無効）に変化したから、出力
信号の強制停止が解除されたことを確認し、「Ｈレベ
ル」（有効）を示すＩＮＨ１信号２１ＢおよびＩＮＨ２
信号２２Ｂを出力する（時刻Ｔ２）。これにより、対向
側ＩＮＨ１９Ａが「Ｈレベル」であることから、ＩＮＨ
ＳＷ１４Ｂが「ＯＮ」となり、「Ｌレベル」（有効）を
示す対向側ＩＮＨ信号１９Ｂが出力される。
【００３２】一方、動作側のディジタル出力装置１Ａで
は、インバータ１５Ａの出力が「Ｈレベル」に維持され
ており、対向側ＩＮＨ信号１９Ｂが「Ｌレベル」（有
効）となったことから、ＮＡＮＤゲート１８Ａの出力が
「Ｈレベル」（無効）となり、出力ドライバ１２Ａの出
力が停止される。これにより、時刻Ｔ２にて、動作側の
ディジタル出力装置１Ａからの出力が、待機側のディジ
タル出力装置１Ｂから強制的に停止されるものとなり、
新たにディジタル出力装置１Ｂが動作側となって、出力
ドライバ１２Ｂから出力レジスタ１１Ｂの内容が実出力
２６として出力される。
は、インバータ１５Ａの出力が「Ｈレベル」に維持され
ており、対向側ＩＮＨ信号１９Ｂが「Ｌレベル」（有
効）となったことから、ＮＡＮＤゲート１８Ａの出力が
「Ｈレベル」（無効）となり、出力ドライバ１２Ａの出
力が停止される。これにより、時刻Ｔ２にて、動作側の
ディジタル出力装置１Ａからの出力が、待機側のディジ
タル出力装置１Ｂから強制的に停止されるものとなり、
新たにディジタル出力装置１Ｂが動作側となって、出力
ドライバ１２Ｂから出力レジスタ１１Ｂの内容が実出力
２６として出力される。
【００３３】その後、ディジタル出力装置１ＡのＣＰＵ
１０Ａは、ディジタル出力装置１Ａで異常が発生してい
るとともに、対向側ＩＮＨ信号１９Ｂが「Ｌレベル」
（有効）となったことから、ＥＮ信号２０Ａとして「Ｌ
レベル」（無効）を出力する（時刻Ｔ３）。これに応じ
て、ＥＮＳＷ１３Ａが「ＯＦＦ」となり、待機状態に移
行することなくその動作を停止する。
１０Ａは、ディジタル出力装置１Ａで異常が発生してい
るとともに、対向側ＩＮＨ信号１９Ｂが「Ｌレベル」
（有効）となったことから、ＥＮ信号２０Ａとして「Ｌ
レベル」（無効）を出力する（時刻Ｔ３）。これに応じ
て、ＥＮＳＷ１３Ａが「ＯＦＦ」となり、待機状態に移
行することなくその動作を停止する。
【００３４】このように、各ディジタル出力装置１Ａ，
１Ｂに、プロセス機器に出力すべき出力データ２３Ａ，
２３Ｂを保持する出力レジスタ１１Ａ，１１Ｂと、この
レジスタ出力２４Ａ，２４Ｂを実出力２６として相互に
論理和出力する出力ドライバ１２Ａ，１２Ｂとを設け
て、待機側に比較して動作側出力レジスタ１１Ａにおけ
る出力データ２３Ａの更新出力を遅延させるともに、動
作側／待機側切り替え時には、一時的に両出力ドライバ
１２Ａ，１２Ｂから出力データ２３Ａ，２３Ｂを出力し
た後、動作側からの出力を停止するようにしたものであ
る。
１Ｂに、プロセス機器に出力すべき出力データ２３Ａ，
２３Ｂを保持する出力レジスタ１１Ａ，１１Ｂと、この
レジスタ出力２４Ａ，２４Ｂを実出力２６として相互に
論理和出力する出力ドライバ１２Ａ，１２Ｂとを設け
て、待機側に比較して動作側出力レジスタ１１Ａにおけ
る出力データ２３Ａの更新出力を遅延させるともに、動
作側／待機側切り替え時には、一時的に両出力ドライバ
１２Ａ，１２Ｂから出力データ２３Ａ，２３Ｂを出力し
た後、動作側からの出力を停止するようにしたものであ
る。
【００３５】したがって、従来のように、動作側／待機
側切り替え時に発生するパルス状のノイズすなわちバン
プや、実出力が出力されない区間すなわちギャップなど
のプロセス制御を乱す原因を完全に抑止することが可能
となり、動作側から待機側への切り替え期間中において
も安定したディジタル出力信号を各種プロセス機器に供
給することができる。
側切り替え時に発生するパルス状のノイズすなわちバン
プや、実出力が出力されない区間すなわちギャップなど
のプロセス制御を乱す原因を完全に抑止することが可能
となり、動作側から待機側への切り替え期間中において
も安定したディジタル出力信号を各種プロセス機器に供
給することができる。
【００３６】また、各ディジタル出力装置１Ａ，１Ｂ
に、対向側の出力ドライバ１２Ｂ，１２Ａを制御するＩ
ＮＨＳＷ１４Ａ，１４Ｂ（対向側出力制御手段）を設け
て、動作側が待機側の出力ドライバからの出力を強制的
に停止させるようにしたので、待機側ディジタル出力装
置に誤動作した場合でも、プロセス機器への異常データ
の出力を抑止することが可能となる。また、ＩＮＨＳＷ
１４Ａ，１４Ｂとして、それぞれ直列接続された２つの
スイッチから構成したので、対向側の出力ドライバ１２
Ａ，１２Ｂを制御するという重要な機能を有するＩＮＨ
ＳＷ１４Ａ，１４Ｂの信頼性を向上させることができ、
プロセス制御システムとしてより高い信頼性が得られ
る。
に、対向側の出力ドライバ１２Ｂ，１２Ａを制御するＩ
ＮＨＳＷ１４Ａ，１４Ｂ（対向側出力制御手段）を設け
て、動作側が待機側の出力ドライバからの出力を強制的
に停止させるようにしたので、待機側ディジタル出力装
置に誤動作した場合でも、プロセス機器への異常データ
の出力を抑止することが可能となる。また、ＩＮＨＳＷ
１４Ａ，１４Ｂとして、それぞれ直列接続された２つの
スイッチから構成したので、対向側の出力ドライバ１２
Ａ，１２Ｂを制御するという重要な機能を有するＩＮＨ
ＳＷ１４Ａ，１４Ｂの信頼性を向上させることができ、
プロセス制御システムとしてより高い信頼性が得られ
る。
【００３７】また、ＣＰＵ１０Ａ，１０Ｂ（監視手段）
にて、動作側ディジタル装置については出力ドライバ１
２Ａ，１２Ｂからのドライバ出力２５Ａ，２５Ｂをリー
ドバックデータとして監視し、待機側ディジタル装置に
ついては出力レジスタ１１Ａのレジスタ出力２４Ａ，２
４Ｂをリードバックデータとして監視するようにしたの
で、動作側からプロセス機器に対して出力されるデータ
（ドライバ出力）だけではなく、待機側からプロセス機
器に対して出力待機されているデータ（レジスタ出力）
をも検査することができ、２重化されたディジタル出力
装置を有するプロセス制御システムにおいて広い範囲の
回路部を診断することが可能となり、高い信頼性を実現
することができる。
にて、動作側ディジタル装置については出力ドライバ１
２Ａ，１２Ｂからのドライバ出力２５Ａ，２５Ｂをリー
ドバックデータとして監視し、待機側ディジタル装置に
ついては出力レジスタ１１Ａのレジスタ出力２４Ａ，２
４Ｂをリードバックデータとして監視するようにしたの
で、動作側からプロセス機器に対して出力されるデータ
（ドライバ出力）だけではなく、待機側からプロセス機
器に対して出力待機されているデータ（レジスタ出力）
をも検査することができ、２重化されたディジタル出力
装置を有するプロセス制御システムにおいて広い範囲の
回路部を診断することが可能となり、高い信頼性を実現
することができる。
【００３８】なお、以上の説明において、待機側に比較
して動作側出力レジスタにおける出力データの更新出力
を遅延させる遅延手段としては、各ディジタル出力装置
に対する制御コマンドのタイミングを制御する構成や、
動作側ディジタル出力装置にて出力データの更新出力タ
イミングを遅延させる構成など、各種の構成が考えられ
る。
して動作側出力レジスタにおける出力データの更新出力
を遅延させる遅延手段としては、各ディジタル出力装置
に対する制御コマンドのタイミングを制御する構成や、
動作側ディジタル出力装置にて出力データの更新出力タ
イミングを遅延させる構成など、各種の構成が考えられ
る。
【００３９】図３は一般的なプロセス制御システムを示
すブロック図であり、３０はプロセス制御装置、３１は
所定の制御コマンドを生成するコマンド生成部、３２は
生成された制御コマンドを所定のタイミングで送出する
コマンド送出部（コマンド送出手段）、１Ａは動作側の
ディジタル出力装置、１Ｂは待機側のディジタル出力装
置、３５Ａ，３５Ｂはプロセス制御装置から各ディジタ
ル出力装置１Ａ，１Ｂに対して出力される制御コマン
ド、３９は他の入出力装置であり、各ディジタル出力装
置１Ａ，１Ｂおよび入出力装置３９はそれぞれ並列的
（バス接続）にプロセス制御装置３０に接続されてい
る。
すブロック図であり、３０はプロセス制御装置、３１は
所定の制御コマンドを生成するコマンド生成部、３２は
生成された制御コマンドを所定のタイミングで送出する
コマンド送出部（コマンド送出手段）、１Ａは動作側の
ディジタル出力装置、１Ｂは待機側のディジタル出力装
置、３５Ａ，３５Ｂはプロセス制御装置から各ディジタ
ル出力装置１Ａ，１Ｂに対して出力される制御コマン
ド、３９は他の入出力装置であり、各ディジタル出力装
置１Ａ，１Ｂおよび入出力装置３９はそれぞれ並列的
（バス接続）にプロセス制御装置３０に接続されてい
る。
【００４０】例えば、各ディジタル出力装置に対して別
個に制御コマンドを出力するプロセス制御システムの場
合には、まずプロセス制御装置３０のコマンド送出部３
２から待機側のディジタル出力装置１Ｂに対して、所定
出力データを含む制御コマンド３５Ｂを送信し、所定時
間遅れて動作側のディジタル出力装置１Ａに対して、同
一出力データを含む制御コマンド３５Ａを送信すればよ
い。これにより出力データの更新タイミングを一括して
管理することが可能となり、動作側の各ディジタル出力
装置に対して、待機側よりも確実に出力データの更新保
持タイミングを遅延させることができる。
個に制御コマンドを出力するプロセス制御システムの場
合には、まずプロセス制御装置３０のコマンド送出部３
２から待機側のディジタル出力装置１Ｂに対して、所定
出力データを含む制御コマンド３５Ｂを送信し、所定時
間遅れて動作側のディジタル出力装置１Ａに対して、同
一出力データを含む制御コマンド３５Ａを送信すればよ
い。これにより出力データの更新タイミングを一括して
管理することが可能となり、動作側の各ディジタル出力
装置に対して、待機側よりも確実に出力データの更新保
持タイミングを遅延させることができる。
【００４１】また、各ディジタル出力装置に対して同一
または同時に制御コマンドを出力するプロセス制御シス
テムの場合には、プロセス制御装置３０のコマンド送出
部３２から動作側および待機側の両ディジタル出力装置
に対して同一または同時に制御コマンド３５Ａまたは制
御コマンド３５Ａおよび３５Ｂを送信する。さらに、こ
れに応じて待機側ディジタル出力装置１ＢのＣＰＵ１Ｂ
（更新保持制御手段）では直ちに出力データを更新し、
動作側ディジタル出力装置１ＡのＣＰＵ１Ａ（更新保持
制御手段）では制御コマンド受信から所定時間経過した
後出力データの更新を行えばよい。これにより、プロセ
ス制御装置に対する処理負担を増加させることなく、所
望の出力データの更新保持タイミングを得ることが可能
となる。
または同時に制御コマンドを出力するプロセス制御シス
テムの場合には、プロセス制御装置３０のコマンド送出
部３２から動作側および待機側の両ディジタル出力装置
に対して同一または同時に制御コマンド３５Ａまたは制
御コマンド３５Ａおよび３５Ｂを送信する。さらに、こ
れに応じて待機側ディジタル出力装置１ＢのＣＰＵ１Ｂ
（更新保持制御手段）では直ちに出力データを更新し、
動作側ディジタル出力装置１ＡのＣＰＵ１Ａ（更新保持
制御手段）では制御コマンド受信から所定時間経過した
後出力データの更新を行えばよい。これにより、プロセ
ス制御装置に対する処理負担を増加させることなく、所
望の出力データの更新保持タイミングを得ることが可能
となる。
【００４２】
【発明の効果】以上説明したように、本発明は、それぞ
れ動作側および待機側として２重化を構成する２つのデ
ィジタル出力装置を設けるとともに、各ディジタル出力
装置に、プロセス制御装置から受信した出力データを逐
次更新保持する出力レジスタと、この出力レジスタから
のレジスタ出力を対向するディジタル出力装置の出力レ
ジスタからのレジスタ出力との論理和として相互に各種
プロセス機器に出力する出力ドライバとを設けて、待機
側に比較して動作側における出力データの更新保持タイ
ミングを遅延させるとともに、動作側／待機側切り替え
時には一時的に各ディジタル出力装置の出力ドライバか
ら同時に出力データを出力するようにしたものである。
れ動作側および待機側として２重化を構成する２つのデ
ィジタル出力装置を設けるとともに、各ディジタル出力
装置に、プロセス制御装置から受信した出力データを逐
次更新保持する出力レジスタと、この出力レジスタから
のレジスタ出力を対向するディジタル出力装置の出力レ
ジスタからのレジスタ出力との論理和として相互に各種
プロセス機器に出力する出力ドライバとを設けて、待機
側に比較して動作側における出力データの更新保持タイ
ミングを遅延させるとともに、動作側／待機側切り替え
時には一時的に各ディジタル出力装置の出力ドライバか
ら同時に出力データを出力するようにしたものである。
【００４３】したがって、従来のように、動作側／待機
側切り替え時に発生するパルス状のノイズすなわちバン
プや、実出力が出力されない区間すなわちギャップなど
のプロセス制御を乱す原因を完全に抑止することが可能
となり、動作側から待機側への切り替え期間中において
も安定したディジタル出力信号を各種プロセス機器に供
給することができる。
側切り替え時に発生するパルス状のノイズすなわちバン
プや、実出力が出力されない区間すなわちギャップなど
のプロセス制御を乱す原因を完全に抑止することが可能
となり、動作側から待機側への切り替え期間中において
も安定したディジタル出力信号を各種プロセス機器に供
給することができる。
【００４４】また、各ディジタル出力装置のうち動作側
の対向側出力制御手段により待機側の出力ドライバから
の出力を強制的に停止するようにしたので、待機側ディ
ジタル出力装置が誤動作した場合でも、プロセス機器へ
の異常データの出力を抑止することが可能となる。ま
た、各ディジタル出力装置にて、自装置が動作側の場合
には出力ドライバのドライバ出力を監視し、自装置が待
機側の場合には出力レジスタのレジスタ出力を監視する
ようにしたので、動作側からプロセス機器に対して出力
されるデータ（ドライバ出力）だけではなく、待機側か
らプロセス機器に対して出力待機されているデータ（レ
ジスタ出力）をも検査することができ、２重化されたデ
ィジタル出力装置を有するプロセス制御システムにおい
て広い範囲の回路部を診断することが可能となり、高い
信頼性を実現することができる。
の対向側出力制御手段により待機側の出力ドライバから
の出力を強制的に停止するようにしたので、待機側ディ
ジタル出力装置が誤動作した場合でも、プロセス機器へ
の異常データの出力を抑止することが可能となる。ま
た、各ディジタル出力装置にて、自装置が動作側の場合
には出力ドライバのドライバ出力を監視し、自装置が待
機側の場合には出力レジスタのレジスタ出力を監視する
ようにしたので、動作側からプロセス機器に対して出力
されるデータ（ドライバ出力）だけではなく、待機側か
らプロセス機器に対して出力待機されているデータ（レ
ジスタ出力）をも検査することができ、２重化されたデ
ィジタル出力装置を有するプロセス制御システムにおい
て広い範囲の回路部を診断することが可能となり、高い
信頼性を実現することができる。
【００４５】また、プロセス制御装置により、待機側に
対して送出する出力データよりも遅延して、動作側に対
して出力データを送出するようにしたので、出力データ
の更新タイミングを一括して管理することが可能とな
り、動作側の各ディジタル出力装置に対して、待機側よ
りも確実に出力データの更新保持タイミングを遅延させ
ることができる。また、各ディジタル出力装置により、
自装置が待機側の場合には出力データの受信に応じて直
ちに出力データを出力レジスタに更新保持し、自装置が
動作側の場合には出力データの受信から所定時間遅延し
て出力データを出力レジスタに更新保持するようにした
ので、プロセス制御装置に対する処理負担を増加させる
ことなく、所望の出力データの更新保持タイミングを得
ることが可能となる。
対して送出する出力データよりも遅延して、動作側に対
して出力データを送出するようにしたので、出力データ
の更新タイミングを一括して管理することが可能とな
り、動作側の各ディジタル出力装置に対して、待機側よ
りも確実に出力データの更新保持タイミングを遅延させ
ることができる。また、各ディジタル出力装置により、
自装置が待機側の場合には出力データの受信に応じて直
ちに出力データを出力レジスタに更新保持し、自装置が
動作側の場合には出力データの受信から所定時間遅延し
て出力データを出力レジスタに更新保持するようにした
ので、プロセス制御装置に対する処理負担を増加させる
ことなく、所望の出力データの更新保持タイミングを得
ることが可能となる。
【図１】 本発明の一実施の形態によるプロセス制御シ
ステムのブロック図である。
ステムのブロック図である。
【図２】 図１に示した実施の形態の各部におけるタイ
ミングチャートである。
ミングチャートである。
【図３】 プロセス制御システムを示すブロック図であ
る。
る。
【図４】 従来の切り替え動作を示すタイミングチャー
トである。
トである。
１Ａ，１Ｂ…ディジタル出力制御装置、１０Ａ，１０Ｂ
…ＣＰＵ（制御手段，監視手段，更新保持制御手段）、
１１Ａ，１１Ｂ…出力レジスタ、１２Ａ，１２Ｂ…出力
ドライバ、１３Ａ，１３Ｂ…イネーブルスイッチ（ＥＮ
ＳＷ）、１４Ａ，１４Ｂ…インヒビットスイッチ（ＩＮ
ＨＳＷ：対向側出力制御手段）、１５Ａ，１５Ｂ…イン
バータ、１６Ａ，１６Ｂ，１７Ａ，１７…ＢＡＮＤゲー
ト、１８Ａ，１８Ｂ…ＮＡＮＤゲート、１９Ａ，１９Ｂ
…対向側ＩＮＨ信号、２０Ａ，２０Ｂ…ＥＮ信号、２１
Ａ，２１Ｂ…ＩＮＨ１信号、２２Ａ，２２Ｂ…ＩＮＨ２
信号、２３Ａ，２３Ｂ…出力データ、２４Ａ，２４Ｂ…
レジスタ出力、２５Ａ，２５Ｂ…ドライバ出力、２６…
実出力、３…接続パネル、４…フィールド配線、５…電
源、３０…プロセス制御装置、３１…コマンド生成部、
３２…コマンド送出部（コマンド送出手段）。
…ＣＰＵ（制御手段，監視手段，更新保持制御手段）、
１１Ａ，１１Ｂ…出力レジスタ、１２Ａ，１２Ｂ…出力
ドライバ、１３Ａ，１３Ｂ…イネーブルスイッチ（ＥＮ
ＳＷ）、１４Ａ，１４Ｂ…インヒビットスイッチ（ＩＮ
ＨＳＷ：対向側出力制御手段）、１５Ａ，１５Ｂ…イン
バータ、１６Ａ，１６Ｂ，１７Ａ，１７…ＢＡＮＤゲー
ト、１８Ａ，１８Ｂ…ＮＡＮＤゲート、１９Ａ，１９Ｂ
…対向側ＩＮＨ信号、２０Ａ，２０Ｂ…ＥＮ信号、２１
Ａ，２１Ｂ…ＩＮＨ１信号、２２Ａ，２２Ｂ…ＩＮＨ２
信号、２３Ａ，２３Ｂ…出力データ、２４Ａ，２４Ｂ…
レジスタ出力、２５Ａ，２５Ｂ…ドライバ出力、２６…
実出力、３…接続パネル、４…フィールド配線、５…電
源、３０…プロセス制御装置、３１…コマンド生成部、
３２…コマンド送出部（コマンド送出手段）。
Claims (5)
- 【請求項１】 各種プロセス機器を制御するための出力
データを送出するプロセス制御装置と、このプロセス制
御装置から受信した出力データを逐次更新保持しディジ
タル出力信号として各種プロセス機器に出力するディジ
タル出力装置を有するプロセス制御システムにおいて、 それぞれ動作側および待機側として２重化を構成する２
つのディジタル出力装置と、 各ディジタル出力装置のうち待機側ディジタル出力装置
における出力データの更新保持タイミングに比較して動
作側ディジタル出力装置における出力データの更新保持
タイミングを遅延させる遅延手段とを備え、 各ディジタル出力装置は、プロセス制御装置から受信し
た出力データを逐次更新保持する出力レジスタと、この
出力レジスタからのレジスタ出力を対向するディジタル
出力装置の出力レジスタからのレジスタ出力との論理和
として相互に各種プロセス機器に出力する出力ドライバ
と、動作側／待機側切り替え時には一時的に各ディジタ
ル出力装置の出力ドライバから同時に出力データを出力
させる制御手段とを有することを特徴とするプロセス制
御システム。 - 【請求項２】 請求項１記載のプロセス制御システムに
おいて、 各ディジタル出力装置は、 対向側ディジタル出力装置の出力ドライバを制御する対
向側出力制御手段を有し、動作側が待機側の出力ドライ
バからの出力を強制的に停止させるようにしたことを特
徴とするプロセス制御システム。 - 【請求項３】 請求項１記載のプロセス制御システムに
おいて、 各ディジタル出力装置は、 自装置が動作側の場合には出力ドライバのドライバ出力
をリードバックデータとして監視し、自装置が待機側の
場合には出力レジスタのレジスタ出力をリードバックデ
ータとして監視する監視手段を有することを特徴とする
プロセス制御システム。 - 【請求項４】 請求項１記載のプロセス制御システムに
おいて、 プロセス制御装置は、 前記遅延手段として、各ディジタル出力装置のうち待機
側ディジタル出力装置に対する出力データの送出タイミ
ングに比較して動作側ディジタル出力装置に対する前記
出力データの送出タイミングを遅延させるコマンド送出
手段を有することを特徴とするプロセス制御システム。 - 【請求項５】 請求項１記載のプロセス制御システムに
おいて、 各ディジタル出力装置は、 前記遅延手段として、自装置が待機側の場合には出力デ
ータの受信に応じて直ちに前記出力データを出力レジス
タに更新保持し、自装置が動作側の場合には出力データ
の受信から所定時間遅延して前記出力データを出力レジ
スタに更新保持する更新保持制御手段を有することを特
徴とするプロセス制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21976796A JPH1091892A (ja) | 1996-08-21 | 1996-08-21 | プロセス制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21976796A JPH1091892A (ja) | 1996-08-21 | 1996-08-21 | プロセス制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1091892A true JPH1091892A (ja) | 1998-04-10 |
Family
ID=16740692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21976796A Withdrawn JPH1091892A (ja) | 1996-08-21 | 1996-08-21 | プロセス制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1091892A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067801A (ja) * | 2005-08-31 | 2007-03-15 | Toa Corp | 切替制御システム及びこれに適用される制御ユニット |
-
1996
- 1996-08-21 JP JP21976796A patent/JPH1091892A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067801A (ja) * | 2005-08-31 | 2007-03-15 | Toa Corp | 切替制御システム及びこれに適用される制御ユニット |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3786433A (en) | Computer control arrangements | |
| US6327670B1 (en) | Duplex processor with an update bus and method for operating the update bus | |
| US7500021B2 (en) | Operation mode control circuit, microcomputer including the same, and control system using the microcomputer | |
| JPH1091892A (ja) | プロセス制御システム | |
| US5422520A (en) | Switching control device | |
| JPH07232603A (ja) | 車両内ネットワーク制御装置 | |
| KR100278703B1 (ko) | 교환기에서 디바이스 액세스 버스 이중화 제어회로 | |
| JP2531302B2 (ja) | 二重化切替方式 | |
| JP2002014703A (ja) | プラント制御装置 | |
| JPH09261858A (ja) | コンピュータの電源オン／オフ制御方式 | |
| JP2861595B2 (ja) | 冗長化ｃｐｕユニットの切り替え制御装置 | |
| JPH05341803A (ja) | プログラマブルコントローラの二重化切替装置 | |
| JP2856633B2 (ja) | 冗長装置 | |
| JP3124105B2 (ja) | スイッチ操作信号発生回路 | |
| KR100499501B1 (ko) | 이중화 장치 및 방법 | |
| JPH0469759A (ja) | 装置選択信号のバイパス制御方式 | |
| JPH0795282B2 (ja) | ２重化マイクロプロセッサの自動切換装置 | |
| JPH07281918A (ja) | 二重化信号中継系切替回路 | |
| JPH05233579A (ja) | ホットスタンバイ式二重化システム | |
| KR0136437B1 (ko) | 페이져 시스템의 송신기 제어장치의 이중화회로 및 그 구현 방법 | |
| JPH02173832A (ja) | 二重化制御装置 | |
| JPH06124259A (ja) | マイクロプロセッサ | |
| JP2002108407A (ja) | 制御装置 | |
| JPH04195410A (ja) | 機器接続切離し制御装置 | |
| JPH02196316A (ja) | 共通バス接続装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031104 |