KR0136437B1 - 페이져 시스템의 송신기 제어장치의 이중화회로 및 그 구현 방법 - Google Patents

페이져 시스템의 송신기 제어장치의 이중화회로 및 그 구현 방법

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KR0136437B1
KR0136437B1 KR1019950008564A KR19950008564A KR0136437B1 KR 0136437 B1 KR0136437 B1 KR 0136437B1 KR 1019950008564 A KR1019950008564 A KR 1019950008564A KR 19950008564 A KR19950008564 A KR 19950008564A KR 0136437 B1 KR0136437 B1 KR 0136437B1
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Abstract

본 발명은 페이져 시스템의 송신기 제어장치에 관한 것으로, 특히 페이져 시스템 송신기의 제어장치를 어떠한 상태에서도 정지되는 일이 없도록 하기 위한 이중화 장치에 관한 것이다.
즉, 페이져 시스템 송신기의 제어장치를 어떠한 상태에서도 정지되는 일이 없도록 하기 위한 이중화 장치를, 프로그래밍이 가능한 소자인 갈(GAL)소자를 이용하여, 입력시그날의 수를 확장(9개정도)하므로써 충분한 출력을 얻도록 하며, 상기 입출력을 부울리안 방정식을 이용한 프로그래밍에 의해 제어토록 함을 특징으로 하는 회로를 구성함으로써 많은 논리소자들의 소요를 현저하게 줄이고, 이에 따른 경제적 시간적 손실을 줄일 수 있도록 하며, 회로의 구성도 매우 간단하게 구성할 수 있어서 매우 유용하다.

Description

페이져 시스템의 송신기 제어장치의 이중화회로 및 그 구현 방법
제1도는 본 발명 페이져 시스템의 송신기 제어장치의 이중화회로 구성 블럭도,
제2도는 본 발명 페이져 시스템의 송신기 제어장치의 이중화회로를 구현하기 위한 흐름도,
제3도는 본 발명 페이져 시스템의 송신기 제어장치의 이중화회로의 구성도이다.
본 발명은 페이져 시스템의 송신기 제어장치에 관한 것으로, 특히 페이져 시스템 송신기의 제어장치를 어떠한 상태에서도 정지되는 일이 없도록 하기 위한 이중화 장치에 관한 것이다.
즉, 송신기가 항상 반 영구적으로 동작함으로써 시스템의 신뢰도와 안전도를 향상시키기 위한 고장방지 시스템 중 이중화 장치에 관한 것이다.
일반적으로 페이져 시스템의 송신기 제어장치의 이중화(DOUBLE MODULAR REDUNDANCY; DMR)기는 고장시 즉시 복구할 수 있는 기능을 가지며, 수동절체, 초기화 리셋트, 일시정지 리셋트의 기능을 가진다.
상기와 같은 기능을 수행키 위한 장치는 기 구현되어 있으나, 이는 그 구성이 매우 복잡하며, 많은 논리소자가 필요하여 제작 및 조립시 어려움이 많았고, 그에 따른 생산성 저하와 경제적 손실이 많았다.
즉, 종래의 페이져 시스템의 송신기 제어장치의 이중화회로를 구성함에 있어서, 갈(GAL)소자를 이용하지 않고, 버퍼, 난드게이트, 노아게이트, 그리고 앤드게이트 등의 논리게이트들을 주로 사용함으로써 그 구성이 매우 복잡하여 제작 및 조립시 어려움이 많았고, 또한 회로가 복잡해짐에 따라 입력시그날 수가 제한되어(5개정도) 출력을 충분히 얻지 못하는 문제점이 있었다.
본 발명은 상기와 같은 종래의 문제점을 해결코자 하는 것으로, 이중화회로를 논리게이트를 대신할 수 있으며, 프로그래밍이 가능한 소자인 갈(GAL)소자를 이용하여, 입력시그날의 수를 확장(9개정도)하므로써 충분한 출력을 얻도록 하며, 상기 입출력을 부울리안 방정식을 이용한 프로그래밍에 의해 제어토록 함을 특징으로 한다.
이하 도면을 참조하여 설명하면, 본 발명을 구현하기 위한 개략적인 구성 블럭도는 제1도와 같이 도시할 수 있는데, 동작상태에 있는 동작기판(1)과, 동작대기 상태에 있는 동작대기 기판(2)이 어드레스 버스 및 데이타 버스에 의해 상호 정보를 교환토록 되어 있고, 상기 동작기판(1)과 동작대기기판(2) 각각의 진단신호를 입력받아 이중화를 구현하는 이중화 기판(3)으로 구성된다.
즉, 상기와 같은 구조를 가지는 하드웨어(이중화회로)는 기지국 제어장비의 두개의 마이크로프로세서(Micro Processor Unit; MPU 이하 'MPU'라 칭한다.) 기판 중 한 기판이 고장과 같은 오류 발생시 자동 또는 수동으로 이중화 기판의 절체 기능에 의해 이루어진다.
이중화 기판의 논리회로는 'PAL22V10 IC CHIP'으로 구성했으며, 이때 진단신호를 입력으로 이 신호들의 이상유무에 따라 선택적으로 두개의 MPU 기판중 한 기판(이하 'A기판'이라 칭한다.)은 동작대기 중인 다른 기판(이하 'B기판'이라 칭한다.)으로 절체된다.
상기의 진단신호의 내용은 표 1.과 같이 요약할 수 있으며, 이러한 진단신호를 이용한 이중화기 전체의 동작 흐름은 제2도와 같이 도시할 수 있다.
A기판과 B기판을 각각 입력하는 단계(단계 S1)와; A, B기판의 존재를 확인하는 단계(단계 S2)와 ; MPU의 동작상태를 확인하는 단계(단계 S3)와; 절체 스위치의 눌림상태를 확인하는 단계(단계 S4)와; MPU의 소프트웨어 리셋트(SOFT_RST) 신호 상태를 확인하는 단계(단계 S5)와; 초기화(COLD) 스위치가 눌러졌는가를 확인하는 단계(단계 S6)와; 일시정지(WARM) 스위치가 눌러졌는가를 확인하는 단계(단계 S7)와; MPU의 지움(CLEAR) 신호상태를 확인하는 단계(단계 S8)와; 이중화에서 A,B기판으로 출력하는 단계(단계 S9)를 순차적으로 수행하며, 상기에서 각 스위치가 눌러졌을 경우는 아래의 경우로 대별하여 대응토록 할 수 있다.
즉, 상기와 같이 구성한 본 발명의 회로에서 핵심 기능을 요약해 보면, 크게 5가지 기능으로 설명되는데, 수동스위치에 의한 절체, 자동절체, 초기화 리셋트, 일시정지 리셋트, 그리고 고장수리가 그것이다.
상기 수동스위치에 의한 절체는 기지국 제어장치 전면판에 붙어 있는 절체 스위치에 의해서 현재 동작하고 있는 절체 스위치에 의해서 현재 동작하고 있는 기판을 수리 및 교체시에 사용하는 것으로, 절체 스위치가 눌러지면 동작하고 있던 기판은 동작을 중지하고, 대기중이던 기판이 자동으로 동작하게 된다. 이때 전면판에 붙어 있는 소프트웨어 신호램프가 켜지고, 동작기판의 램프는 꺼지며, 동작대기기판의 램프는 켜짐으로서 절체가 되었음을 알려준다.
상기 자동절체는 동작중인 기판에서 고장이 발생할 시에 동작중인 기판으로 자동으로 절체되는 것으로, 이때 동작기판의 램프는 꺼지고, 동작대기기판의 램프는 켜짐으로서 절체가 되었음을 알려준다.
상기 초기화 리셋트는 시스템을 설치시에 이용하는 것으로, 초기화 리셋트(COLD RESET) 스위치가 눌러지면 모든 기판은 크리어(CLEAR)되고 초기화된다.
상기 일시정지 리셋트는 시스템을 설치시에 이용하는 것으로, 일시정지 리셋트(WARM RESET)스위치가 눌러지면 모든 기판은 일시 정지한 후 다시 동작한다.
상기 고장수리는 평상시 동작기판램프, 동작대기기판램프의 켜지고, 꺼진 상태를 운영자는 인지 및 기록해야 하며, 고장이 발생하여 램프가 절체되었을 때 램프가 꺼진 쪽의 기판을 꺼내어 수리한다.
상기와 같은 동작을 순차적으로 수행토록 하는 본 발명 페이져 시스템의 송신기 제어장치의 이중화 구성 회로도는 제3도와 같이 도시된다.
체인지스위치(CHANGE S/W)(11)와, 초기화스위치(COLD RST S/W)(12)와 일시정지스위치(WARM RST S/W)(13)로 이루어진 스위칭부((10)와; 바로 전에 동작했던 데이타를 유지/출력하는 기능을 수행토록 2개의 디-플립플럽(U305A,U305B; 74HC74AD)을 포함하여 이루어진 데이타유지부(20)와; 입력단버퍼(31)와, 입력단버퍼(U306; 74HC541DW)(31)에서 출력된 신호를 입력으로 하여 논리연산하는 논리연산장치(U307; GAL22V108)(32)로 이루어진 동작/동작대기기판부(30)과; 동작/동작대기기판부(30)의 출력에 의해 기판A(41) 또는 기판B(42)가 선택되며 출력단이 각각 버퍼(U308,U309; 74HC541DW)로 이루어진 이중화기판부(40)를 포함하여 구성한다.
상기와 같이 구성한 본 발명에서, 논리연산장치(GAL22V108)(32) 핀을 다음 표 2.와 같이 정의한다.
(단, 상기에서 'I'는 입력, 'O'는 출력, '/'는 액티브 로우(ACTIVE LOW)를 의미하며, 이하 동일하게 취급한다.)
상기와 같이 정의한 이중화 회로에서, CRST, WRST, WDO, WDI_A, CLOCK, RESET, SET, SEL_A, SEL_B를 각각 구하는 방정식을 부울리안 대수방정식(Boolean Equation)을 이용하여 구하는 식은 아래와 같이 표현된다.
CRST=/(CLR_A*CLR_B)+(COLD_RST*CRST*(CLR_A*CLR_B))
WRST=/(CLR_A*CLR_B)+(WARM_RST*WRST*(CLR_A*CLR_B))
WDO=(/(CLR_A*CLR_B)+(WDI_A*WDO)+(WDI_B*WDO))
+((/COLD_RST+/WARM_RST)*(/(/(CLR_A*CLR_B)
+(WDI_A*WDO)+(WDI_B*WDO))))
CLOCK=/(SOFT_A*SOFT_B(WDI_A*WDI_B))
RESET=(COLD_RST+/WARM_RST)+MEM_OUT
SET=(COLD_RST+/WARM_RST)+MEM_OUT
SEL_A=(/(((CARD_A*CARD_B)*(SOFT_A+(/WD_A*/SOFT_B)
+(/WD_A*WD_B)+(SOFT_A*/WD_A*SOFT_B*/WD_B
*/MEM_OUT)))+((/CARD_A*CARD_B)*(GND))
+(CARD_A*/CARD_B)+(/CARD_A*/CARD_B))*(/COLD_RST+
/WARM_RST))+(((CARD_A*CARD_B)*(/SOFT_A+(/WD_A
*/SOFT_B)+(/WD_A*WD_B)+(SOFT_A*/SOFT_B*SD_B
*/MEM_OUT)))+((/CARD_A*CARD_B)*(GND))*/WD_A+
(CARD_A*CARD_B)+(/CARD_A*/CARD_B))
SEL_B=(/(((CARD_A*CARD_B)*(/SOFT_B+(/SOFT_A*/WD_B)
+(SOFT_A*WD_A)+(SOFT_A*WD_A*/SOFT_B*/WD_B
*MEM_OUT)))+((CARD_ */CARD_B)*(GND))+(/CARD_A
*CARD_B)+(/CARD_A*/CARD_B)*(/COLD_RST+/WARM_RST))
+(((CARD_A*CARD_B)*(/SOFT_B+(/SOFT_A*/WD_B)
+(SOFT_A*/WD_A*SOFT_B*/WD_B
*MEM_OUT)))+((CARD_A*/CARD_B)*(GND))
+(/CARD_A*CARD_B)+(/CARD_A*/CARD_B))
(단, 상기 방정식에서 '/'는 논리부정(NOT), '*'는 논리곱(AND), '+'는 논리합(OR)을 의미한다.)
상술한 바와 같이 본 발명은 페이져 시스템 송신기의 제어장치를 어떠한 상태에서도 정지되는 일이 없도록 하기 위한 이중화 장치를 갈(GAL)소자를 이용함으로써 많은 논리소자들의 소요를 현저하게 줄이고, 이에 따른 경제적 시간적 손실을 줄일 수 있도록 하며, 회로의 구성도 매우 간단하게 구성할 수 있도록 매우 유용하다.

Claims (3)

  1. 페이져 시스템의 송신기 제어장치의 이중화회로 구현 방법에 있어서, A기판과 B기판을 각각 입력하는 단계(단계 S1)와; A,B기판의 존재를 확인하는 단계(단계 S2)와; 마이크로프로세서(MPU)의 동작상태를 확인하는 단계(단계 S3)와; 절체 스위치의 눌림상태를 확인하는 단계(단계 S4)와; MPU의 소프트웨어리셋트(SOFT_RST) 신호 상태를 확인하는 단계(단계 S5)와; 초기화(COLD) 스위치가 눌러졌는가를 확인하는 단계(단계 S6)와; 일시정지(WARM) 스위치가 눌러졌는가를 확인하는 단계(단계 S7)와; 마이크로프로세서(MPU)의 지움(CLEAR) 신호 상태를 확인하는 단계(단계 S8)와; 이중화에서 A,B기판으로 출력하는 단계(단계 S9)를 순차적으로 선택 수행함으로써 수동스위치에 의한 절체 또는 자동절체를 구현토록 함을 특징으로 하는 페이져 시스템의 송신기 제어장치의 이중화회로 구현 방법.
  2. 체인지스위치(CHANGE S/W)(11)와, 초기화스위치(COLD RST S/W)(12)와, 일시정지스위치(WARM RST S/W)(13)으로 이루어진 스위칭부(10)와; 바로 전에 동작했던 데이타를 유지/출력하는 기능을 수행토록 2개의 디-플립플럽(U305A,U305B; 74HC74AD)을 포함하여 이루어진 데이타유지부(20)와; 입력단버퍼(31)와, 입력단버퍼(U306; 74HC541DW)(31)에서 출력된 신호를 입력으로 하여 논리연산하는 논리연산장치(U307; GAL22V108)(32)로 이루어진 동작/동작대기기판부(30)과; 동작/동작대기기판부(30)의 출력에 의해 기판A(41) 또는 기판B(42)가 선택되며 출력단이 각각 버퍼(U308,U309; 74HC541DW)로 이루어진 이중화기판부(40)를 포함하여 구성함을 특징으로 하는 페이져 시스템의 송신기 제어장치의 이중화회로.
  3. 제2항에 있어서,
    상기 논리연산장치(U307; GAL22V108)(32)는 입력단버퍼(31)와, 초기화스위치(COLD RST S/W)(12)와, 일시정지스위치(WARM RST S/W)(13)와, 데이타유지부(20)의 출력을 각각 입력으로 하고, 상기 각각의 입력을 부울리안 방정식을 이용하여 연산/출력하여 이중화기판부(40)를 선택/제어토록 함을 특징으로 하는 페이져 시스템의 송신기 제어장치의 이중화회로.
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