KR960012308B1

KR960012308B1 - 통신장치에 있어서 시스템 유지 및 보수를 위한 제어회로

Info

Publication number: KR960012308B1
Application number: KR1019930004277A
Authority: KR
Inventors: 최민선
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1993-03-19
Filing date: 1993-03-19
Publication date: 1996-09-18
Also published as: KR940023074A

Abstract

내용없음.

Description

통신장치에 있어서 시스템 유지 및 보수를 위한 제어회로

제1도는 종래의 통신장치에 있어서 시스템 유지/보수를 위한 개략적인 블록도.

제2도는 본 발명의 통신장치에 있어서 시스템 유지/보수를 위한 블록도.

제3도는 제2도의 구체적인 회로도.

제4도는 제4(a)도와 제4(b)도로 도시되어 있고 제3도 중 초기화부(28A, 28B)의 출력 파형도.

본 발명은 교환 및 전송의 통신장치에 관한 것으로, 특히 시스템 유지보수를 위해 지속적인 신호를 각 모듈에 제공할 수 있도록 제어하는 제어회로에 관한 것이다.

통상적으로, 교환 및 전송을 위한 통신장치에서는 시스템의 고장 및 장애가 발생할때를 대비한 유지보수/유지단말(Maitenace Administration Terminal : MAT)을 구비한다. 상기 유지보수/유지단말(MAT)에서는 장치가 2중화 또는 그 이상인 다중화로 구성되어 있다. 그러므로 장애 발생시 고장 모듈(Fault module)을 시스템으로부터 분리하고 양호한 다른 모듈로 대치해 시스템을 재구성시킨다. 이렇게 함으로써 유지보수/유지단말(MAT)에서는 장애발생기에도 신호처리를 지속적으로 유지한다.

제1도는 종래의 통신장치에 있어서 시스템 유지 및 보수를 위한 개략적인 블록도로서, 제1, 2클럭유니트(12A, 12B)에서 각 장치에 여러 분주의 클럭을 제공하는 개략도이다.

시스템프로세서(10)는 제1클럭유니트(12)를 작동시키는 작동신호(STP='H')를 제공하고, 동시에 제2클럭유니트(12B)를 대기시키는 대기신호(/STP='L')를 제공한다. 상기 제1클럭유니트(12A)는 시스템프로세서(10)로부터 출력되는 작동신호(STP='H')에 의해 동작상태(working : WK)을 유지하고, 제2클럭유니트(12B)는 대기상태(stand by : SB)를 유지한다. 따라서, 제1클럭유니트(12A)는 시스템프로세서(10)로부터 출력되는 작동신호(STP='H')명령에 동작하여 각 모듈(A1, B1, C1)에 필요한 클럭(CLK1)을 제공한다. 여기서 제1, 2클럭유니트(12A, 12B)의 각각의 출력라인은 참조번호 16에서 공통라인으로 구성하여 각 모듈에 연결되어 있다.

상술한 바와 같은 구성에서 동작상태(WK)에 있던 제1클럭유니트(12A)가 만약 고장이나 장애발생이 되면 운용자는 캐비넷(Cabinet)에서 제1클럭유니트(12A)를 분리(탈장)하고 고장 수리해야 한다. 만약 제1클럭유니트(12A)가 고장이 나면 대기상태(SB)에 있던 제2클럭유니트(12B)는 시스템프로세서(10)의 작동신호(/STP='H')의 결정 명령에 의하여 동작상태로 바로 전환된다.

한편 제1클럭유니트(12A)가 캐비넷에서 분리(탈장)됨으로 인해 분리(탈장)시점에서 일정 시간동안은 상기 제1클럭유니트(12A)의 출력 상태 값이 불안정한 값 예를들면, 잡음성 펄스등으로 나타낸다. 이때의 불안정한 값은 클럭공통라인(16)에 인가된다. 이때 상기 클럭공통라인(16)에는 동작상태로 있는 제2클럭유니트(12B)의 출력 신호 즉, 클럭(CLK2)도 인가되고 있다. 이로 인해 모듈(A2, B2, C2)에 인가되어야 할 제2클럭유니트(12B)의 클럭(CLK2)이 제1클럭유니트(12A)의 출력 상태값에 의해 간섭을 받게 된다. 이렇게 됨으로써 클럭공통라인(16)을 통하여 모듈(A2, B2, C2)에 인가되어야 할 제2클럭유니트(12B)의 클럭(CLK2)은 소실되거나 불안정한 상태가 되어버린다. 그러한 모듈(A2, B2, C2)은 상기 클럭(CLK2)을 공급받지 못한 시간만큼 작동하지 못하는 문제점이 있다.

따라서 본 발명의 목적은 하나의 클럭유니트의 고장으로 기인하여 나머지 클럭유니트로 전환함에 있어 클럭유니트의 클럭이 지속적이고 안정적으로 해당 모듈에 공급하도록 제어하는 회로를 제공함에 있다.

본 발명의 목적은 시스템의 분리/결합(탈장/실장)에 따른 신호의 손실이나 불안정한 클럭상태를 제거하는 제어회로를 제공함에 있다.

상기의 목적을 달성하기 위한 본 발명의 구성은 클럭유니트의 동작상태를 결정하는 신호를 제공하고 클럭유니트의 분리/결합(탈장/실장)상태를 인식하여 클럭유니트의 동작상태를 재결정하는 신호를 제공하는 시스템프로세서와, 각 모듈에 필요한 클럭을 제공하는 클럭발생부와, 시스템프로세서 및 제1, 2클럭유니트의 분리/결합(탈장/실장)에 관계없이 일정한 클럭을 지속적으로 제공할 수 있도록 제어하는 클럭제어회로부로 구성함을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명의 구성 및 동작을 상세하게 설명한다.

제2도는 본 발명의 통신장치에 있어서 시스템 유지 및 보수를 위한 블록도이며, 제3도는 제2도의 구체적인 회로도이다.

복구성 교환 및 전송장치는 캐비넷형태로서 분리/결합(탈장/실장)이 가능하다. 따라서 시스템프로세서(20)와, 제1, 2클럭유니트(22A, 22B)는 분리 및 결합이 가능하도록 구성되어 있다. 시스템프로세서(20)는 제1, 2클럭유니트(22A, 22B)에 동작상태(WK)와 대기상태(SB)를 결정하는 신호(STP), (/STP)를 제공한다. 그리고 상기 시스템프로세서(20)에서 내장된 인터럽트발생부(21)는, 제1, 2클럭유니트(22A, 22B)의 분리(탈장)에 따른 인터럽트신호를 인식하고, 인터럽트발생부(21)의 인터럽트신호에 의하여 시스템프로세서(20)에서 출력되는 동작명령을 다시 결정하여 준다.

제1, 2클럭유니트(22A, 22B)는 클럭발생부(24A, 24B)와 클럭제어회로부(26A, 26B)로 구성되어 있다. 상기 클럭발생부(24A, 24B)는 시스템프로세서(20)의 작동신호(STP='H')의 명령으로 동작하는 클럭유니트와 함께 동작한다. 그리고, 상기 클럭발생부(24A, 24B)는 각 모듈(A1, B1, C1 또는 A2, B2, C2)에 필요한 여러 분주의 클럭을 제공한다.

제1, 2클럭유니트(22A, 22B)에 포함된 클럭제어회로부(26A, 26B)는 시스템프로세서(20)와 제1, 2클럭유니트(22A, 22B)의 분리/결합(탈장/실장)에 따라 각 모듈(A1, B1, C1 또는 A2, B2, C2)의 동작상태를 선택 제어하기 위한 선택제어신호(Select control signal : SCNT)를 제공한다. 또한 제1, 2클럭유니트(22A, 22B) 및 시스템프로세서(20)등의 분리/결합(실장/탈장)상태를 인식한다. 그리고 분리/결합상태에 따른 클럭유니트의 절체가 있을 때 동작상태로 전환된 클럭발생부(22A 또는 24B)에서 출력되는 모든 클럭이 각 모듈에 안정적이고 지속적으로 공급될 수 있도록 제어한다.

상기 클럭제어회로부(26A, 26B)에는 초기화부(28A, 28B)가 포함되어 있는데, 상기 초기화부(28A, 28B)는 대기상태의 클럭유니트를 분리 수거한 후 다시 캐비넷에 결합(실장)하는 순간에 클럭제어회로부(26A, 26B)에서 출력되는 선택제어신호(SCNT)가 변화되는 것을 방지하기 위한 회로부이다.

제4도는 제4(a)도와 제4(b)도로 도시되어 있고 제3도중 초기화부(28A, 28B)의 출력파형도를 도시한 것이다. 초기화부(28A, 28B)의 동작을 상기 제4도를 참조하여 구체적으로 설명한다. 제4(a)도에서는 케비넷에 결합(실장)하는 순간(t=0)부터 RC적분기의 RC시정수에 의한 소정시간동안 충전되는 파형도를 도시하였다. 또, 제4(b)도에서는 상기 제4(a)도에서의 출력파형에 응답하여 인버터(29A, 29B)로부터 출력되는 신호(INTL1, INTL2)를 도시한 것이다. 상기 인버터(29A, 29B)로부터 출력되는 출력신호(INTL1, INTL2)는 RC시정수에 의한 충전되는 시간(T)동안 논리 '하이'상태를 유지한다. 그리고 OR게이트(36A, 36B)는 상기 인버터(29A, 29B)로부터 출력되는 출력신호(INTL1=INTL2='H')를 좌측입력단에 인가함으로 제어회로부(26A, 26B)로부터 출력되어 우측입력단에 인가되는 신호에 관계없이 논리 '하이'의 제어신호(SCNT='H')를 출력한다. 그러므로 고장수리한 클럭유니트가 캐비넷에 결합(실장)되므로 인하여 선택제어신호(SCNT)가 변화되는 것을 방지한다.

클럭제어회로부(26A, 26B)중 슬롯체크부(30A, 30B)는 제1, 2클럭유니트(22A, 22B)가 결합(실장)되었을때 논리 '로우'상태의 슬롯체크신호(SCID1, 2='L')를 상대편의 클럭유니트로 출력하고, 분리(탈장)되었을때 논리 '하이'상태의 슬롯체크신호(SCID1, 2='H')를 상대편의 클럭유니트로 출력한다. 또한, 상기 슬롯체크신호(SCID1, SCID2)가 논리 '하이'상태일때 즉, 클럭유니트가 분리되었을때 시스템프로세서(20)의 인터럽트발생부(21)에 인터럽트신호(SCID1, 2='H')를 제공하여 시스템프로세서(20)가 동작결정신호를 다시 명령하도록 한다.

그리고, 운용자가 시스템프로세서(20)의 고장으로 인하여 이를 분리(탈장)하면 시스템프로세서(20)의 분리(탈장)전의 상태결정신호인 STP='H',/SRP='L'(또는 STP='L', /STP='H')가 시스템프로세서(20)의 분리(탈장)로 인하여 상태결정신호는 STP=/STP='L'의 대기상태(SB)로 변경되어 제1, 제2클럭유니트(22A, 22B)에 입력된다. 따라서 상기 제1, 2클럭유니트(22A, 22B)는 대기상태(SB)의 결정신호에 의하여 시스템이 동작하지 못하는 경우가 발생한다. 상기의 문제점을 해결하기 위한 래치회로(32A, 32B)는 시스템프로세서(20)로부터 출력되는 작동신호를 소정시간 유지하여 출력하고 '리셋'의 신호가 출력될때는 하이임피던스 상태를 유지함으로써 시스템프로세서(20)가 분리되므로 시스템이 동작치 못하는 것을 방지한다.

이하 본 발명에 따른 일실시예를 (1)∼(4)경우를 들어 자세히 설명한다.

(1) 제1, 2클럭유니트(22A, 22B)와 시스템프로세서(20)가 모두 결합(실장)되어 있을때. 시스템프로세서(20)의 작동신호(STP='H')의 상태로 제1클럭유니트(22A)의 래치회로(32A)에 인가한다. 상기 래치회로(32A)는 작동신호(STP='H')를 유지하여 앤드게이트(34A)에 논리 '하이'상태로 입력한다. 또 대기상태(SB)인 제2클럭유니트(22B)의 슬롯체크부(30B)의 슬롯체크신호(SCID2)는 제2클럭유니트(22B)가 결합(실장)되어 있는 신호인 논리상태 '로우'로 제1클럭유니트(22A)의 인버터(31A)에 인가한다. 상기의 인버터(31A)는 인가되는 신호(SCID1)에 응답하여 반전된 논리 '하이'신호(/SCID2)를 앤드게이트(34A)에 입력한다. 따라서, 상기 앤드게이트(34A)의 두 입력신호의 논리 '하이'에 의하여 초기화부(A)가 신호(INTL1)에 관계없이 항상 논리 '하이'상태의 선택제어신호(SCNT)를 출력한다. 따라서 클럭제어회로부(26A)에서 출력되는 논리 '하이'상태가 반전되어 각 모듈(A1, B1, C1)의 제어단자(CNT)에 인가됨으로 각 모듈(A1, B1, C1)은 시스템프로세서(20)로부터 출력되는 작동신호(STP='H')에 의하여서만 작동한다.

(2) 시스템프로세서(20)는 결합(실장)상태에 있고, 제1클럭유니트(22A)가 결합(실장)되고 제2클럭유니트(22B)가 분리될때, 제2클럭유니트(22B)가 분리되므로 슬롯체크부(30B)는 논리 '하이'상태의 슬롯체크신호(SCID2='H')를 시스템프로세서(20)의 인터럽트발생부(21)와 제1클럭유니트(22A)로 출력한다. 시스템프로세서(20)의 인터럽트발생부(21)는 수 마이크로프로 신호를 처리하여 제1클럭유니트(22A)로 작동신호(STP='H')를 제공하여 대기상태(SB)의 제1클럭유니트(22A)를 동작상태(WK)로 절체한다. 래치회로(32A)는 인에이블(ENA) 상태에서 작동신호(STP='H')를 유지하여 앤드게이트(34A)로 출력한다. 그리고, 제2클럭유니트(22B)의 분리로 인해 슬롯체크신호(SCID2='H')는 제1클럭유니트(22A)의 인버터(31A)를 통하여 앤드게이트(34A)에 논리 '로우'상태의 신호(/SCID2)를 출력한다. 따라서 래치회로(32A)의 출력신호와 인버터(31A)의 출력신호(/SCID3)를 입력으로 앤드게이트(34A)는 논리 '로우'신호를 출력하여 각 모듈(A1, B1, C1)로 선택제어신호(SCNT='L')를 제공한다. 따라서 각 모듈 A1, B1, C1은 클럭제어회로부(26A)에서 출력되는 선택제어신호(SCNT='L')를 반전시킨 논리 '하이'신호(SCNT='H')가 제어단자(CNT)에 인가되므로 클럭발생부(24A)에서 출력되는 각 분주의 클럭 입력에 응답하여 동작한다.

(3) 시스템프로세서(20)가 결합(실장)상태에 있고, 제2클럭유니트(22B)가 결합(실장)되고 제1클럭유니트(22A)가 분리될때, 상기 (2)의 경우와는 반대의 상태로서 제2클럭유니트(22B)의 클럭제어회로부(26B)는 논리 '로우'의 선택제어신호(SCNT='L')를 출력하는 각 모듈 A2, B2, C2에 신호를 제공한다. 따라서 각 모듈 A2, B2, C2는 클럭제어신호부(26B)에서 출력되는 선택제어신호(SCNT='L')를 반전시킨 논리 '하이'신호가 제어단자(CNT)에 인가됨으로 클럭발생부(B)에서 출력되는 각 분주의 클럭입력에 응답하여 동작한다.

(4) 제1, 2클럭유니트(22A, 22B)는 결합(실장)상태에 있고 시스템프로세서(20)는 분리상태에 있을때, 시스템프로세서(20)의 분리로 인해 상태결정신호(STP, /STP)는 STP=/STP='L'의 상태로 출력된다. 이때, 래치회로(32A, 32B)는 시스템프로세서(20)의 분리 이전의 작동신호를 유지하고 있고, '리셋'되었을 때 하이 임피던스 상태를 유지한다. 따라서 시스템프로세서(20)의 분리/결합(탈장/실장)에 따른 신호의 영향없이 제1, 2클럭유니트(22A, 22B)중 동작상태에 있는 클럭유니트는 항상 지속적인 클럭을 각 모듈로 출력한다. 여기서, 래치회로(32A, 32B)로 구현하였을 경우에는 초기화부(28A, 28B)는 필요치 않다.

상술한 바와 같이 본 발명의 시스템의 유지/보수에 따른 각 모듈의 절체에 관계없이 지속적인 출력신호를 각 모듈에 제공하여 각 모듈이 지속적인 동작을 하는 이점이 있다.

Claims

시스템 유지/보수를 위한 동작 수행을 제공하는 제1시스템과 제2시스템으로 구성되는 통신장치에 있어서, 상기 제1시스템과 제2시스템의 결합과 분리상태에 따라 결합신호와 분리신호를 유지하는 감시수단과, 상기 제2시스템의 고장으로 분리보수를 하기위해 상기 제2시스템의 분리를 나타내는 분리신호를 감지하여 작동과 대기 상태의 신호를 재결정하여 제1시스템으로 작동신호를 출력하는 동작결정수단과, 상기 동작결정수단으로부터 출력되는 작동신호와 상기 감시수단의 분리신호를 입력으로 논리제어하여 제2시스템의 분리에 따른 제1시스템의 작동을 수행토록 하여 연속적인 신호처리를 제공하는 신호제어수단으로 구성함을 특징으로 하는 장치.
제1항에 있어서, 상기 제어신호수단은 상기 동작결정수단으로부터 출력되는 작동신호를 소정시간 유지하고 상기 동작결정수단의 고장으로 분리보수에 따른 대기신호에는 하이임피던스상태를 유지하는 래치회로와, 래치회로로부터 출력되는 신호와 상기 감시수단의 분리신호를 연산하여 제어신호를 출력하는 제어선택회로로 구성함을 특징으로 하는 회로.
제1항에 있어서, 상기 감시수단은 상기 제1시스템과 제2시스템에 각각 위치하고 상기 동작결정수단과 상대편의 제1시스템, 제2시스템으로 분리 결합상태를 제공하는 회로.
제1항 또는 제3항에 있어서, 상기 동작결정수단은 상기 감시수단의 분리신호를 인식하는 인터럽트발생부를 포함하고, 상기 인터럽트발생부의 출력신호에 의하여 작동신호와 대기신호를 재결정하여 제1시스템과 제2시스템으로 작동신호를 출력하는 시스템프로세서로 구성함을 특징으로 하는 회로.
제1항 또는 제2항에 있어서, 제1시스템과 제2시스템에 위치하고 고정수리한 상기 제1시스템 또는 제2시스템의 결합순간에 RC시정수에 의해 소정시간동안 제1상태를 유지하고 상기 소정시간 후 제2상태로 변경되어 출력하는 제1신호와 상기 제어선택신호에서 출력되는 신호를 입력으로 논리연산하여 상기 제1시스템 또는 제2시스템의 결합전 제어신호를 유지하여 출력하는 초기화부를 더 구비함을 특징으로 하는 회로.