JP5217939B2 - 拡張カード、障害診断処理方法、情報処理装置及び障害診断処理プログラム - Google Patents
拡張カード、障害診断処理方法、情報処理装置及び障害診断処理プログラム Download PDFInfo
- Publication number
- JP5217939B2 JP5217939B2 JP2008293763A JP2008293763A JP5217939B2 JP 5217939 B2 JP5217939 B2 JP 5217939B2 JP 2008293763 A JP2008293763 A JP 2008293763A JP 2008293763 A JP2008293763 A JP 2008293763A JP 5217939 B2 JP5217939 B2 JP 5217939B2
- Authority
- JP
- Japan
- Prior art keywords
- diagnosis
- self
- lane
- number recognition
- lanes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Description
コンピュータシステムの形態としては、例えば、パーソナルコンピュータのように、ホストであるマザーボードに一又は複数の拡張スロットを備え、この拡張スロットに所謂アドインカードと呼ばれる拡張カードを差し込むことにより、アドインカードの機能を容易に付加し得る形態が広く普及している。
PCI Expressは、PCIバスの高速化を目指して策定されたシリアルインターフェース規格であり、具体的には1レーン当たり2.5GHz、最大64レーンを束ねて使用することで最大160Gbpsの伝送帯域を実現する大容量かつ高速なバス規格である。
この図に示すアドインカードは、複数(例えば、X4)のレーンからなるPCI Expressインタフェースを有しており、データ転送回路201は、各レーンに設けられる送受信バッファ202〜205を介して、ホスト(例えば、マザーボード)との間でデータの送受信を行う。
また、ホストからアドインカードに送出されたデータは、信号線を介して送受信バッファ202〜205の入力バッファ207に入力され、入力バッファ207は、受け取ったデータを信号線を介してデータ転送回路201に送出する。
例えば、図4に示すアドインカードのレーン数認識回路208は、レーン数認識用入力端子であるPRSNT0#と、レーン数認識用出力端子であるPRSNT1#(X4)とを直結して構成されており、PRSNT1#(X4)からの信号出力にもとづいて、このアドインカードのレーン数が「4」であることがホスト側で認識される。
例えば、特許文献1には、PCI Express規格である高速シリアルバスのレーン数を、そのデータ転送経路が扱う画像データサイズに応じて設定する旨の記載がある。
また、アドインカードを搭載可能なホストのなかには、搭載されたアドインカードの障害診断機能を備えるものがある(例えば、特許文献3〜5参照)。
このような障害診断機能を用いて、PCI Expressインタフェースを有するアドインカードの障害を診断するようにすれば、障害が発生したレーンを切り離し、レーン数を減らした状態で運用を継続できるという利点がある。
このため、システムの信頼性が著しく低下してしまうという問題がある。
図1は、本発明の一実施形態に係る拡張カードを備えた情報処理装置(コンピュータシステム)の構成を示すブロック図である。
この図に示すように、本実施形態に係る情報処理装置(コンピュータシステム)は、ホストであるマザーボード1を備えた情報処理装置からなり、マザーボード1の拡張スロットを介して、拡張カードであるアドインカード2が接続されるようになっている。
ここで、本実施形態のアドインカード2のインタフェースは、PCI Expressに準拠している。
PCI Expressは、PCIバスの高速化を目指して策定されたシリアルインターフェース規格であり、具体的には1レーン当たり2.5GHz、最大64レーンを束ねて使用することで最大160Gbpsの伝送帯域を実現する大容量かつ高速なバス規格であり、様々なアプリケーションに適合できる柔軟性と高速シリアル伝送を使った大容量伝送を可能とするもので、ネットワークカード、グラフィックスカード等の拡張ボードに利用されている。
本実施形態では、アドインカード2のインタフェースとして、PCI Express規格に準拠したインタフェースを採用することにより、このような高速バス規格であるPCI Express規格の拡張カードに対応できるようになっている。
これにより、障害診断機能を持たないマザーボード1でも、信頼性の高いシステムを構築することが可能となる。
このようにすることで、レーン数を切り換えた後も、障害があるレーンの運用が継続される不都合を回避し、信頼性をさらに高めることができる。
また、アドインカード2の送受信部3は、切り換えられた有効レーン数をマザーボード1に認識させるレーン数認識手段を備えることが好ましい。
このようにすることで、マザーボード1側では、アドインカード2における障害の有無にかかわらず、有効なレーン数を認識し、通常通りの処理でアドインカード2の運用を継続することが可能となる。
図2は、本発明の実施形態に係るアドインカードにおける障害診断処理手順を示すフローチャートである。
この図に示すように、本実施形態のアドインカード2は、まず、システム起動後に、電源投入直後であるか否かを判断する(S1)。
そして、この判断結果がYESである場合には、各レーンの自己診断を実施する(S2:自己診断手段)。
自己診断の実施後、障害のあるレーンが存在するか否かを判断し(S3)、まず、この判断結果がYESである場合は、自己診断で障害が検出されたレーンを切り離すことにより、有効レーン数を減らす(S4:レーン数切り換え手段)。
その後、切り換えられた有効レーン数をマザーボード1に認識させる処理を行い(S5:レーン数認識手段)、一連の障害診断処理が終了する。
図3は、本発明の実施形態に係るアドインカードの送信部を示す回路図である。
この図に示すように、本実施形態のアドインカード2は、複数のレーンからなるPCI Expressインタフェースを介して、マザーボード3との間でデータの送受信を行う送受信部3を有し、該送受信部3は、データ転送回路4、自己診断制御回路5、自己診断回路6、複数の送受信バッファ7〜10及びレーン数認識回路11を備えて構成されている。
具体的には、データ転送回路4は、図3に示すように、信号線101〜104を介して、PCI Expressの送信データを送受信バッファ7〜10に送出し、信号線105〜108を介して、送受信バッファ7〜10からPCI Expressの送信データを受ける。
具体的には、自己診断制御回路5は、図3に示すように、信号線109〜112を介して、自己診断用のデータを自己診断回路6及び送受信バッファ7〜10に送出するとともに、信号線113、114を介して、自己診断中であることを示す信号を自己診断回路6及び送受信バッファ7〜10に送出する。
さらに、自己診断制御回路5は、信号線115、116を介して、折り返し制御信号を送受信バッファ7〜10に送出する。
具体的には、自己診断回路6は、図3に示すように、信号線109〜112を介して自己診断制御回路5から送出された自己診断用データと、信号線105〜108を介して送受信バッファ7〜10から出力された自己診断時の折り返し信号を比較し、その結果を、信号線117を介してデータ転送回路4に送出するとともに、信号線118、119を介してレーン数認識回路11のレーン数制御用FET12、13に制御信号を送出する。
具体的には、送受信バッファ7〜10は、図3に示すように、信号線115、116を介して自己診断制御回路5から送出された自己診断時の折り返し制御信号を受け取る。また、信号線114を介して自己診断制御回路5から送出される信号にしたがって、信号線101〜104を介してデータ転送回路4から送出される通常データと、信号線109〜112を介して自己診断制御回路5から送出される自己診断用データとを切り換えて受信する。
そして、自己診断用データの受信状態では、信号線105〜108を介して、受信した自己診断用データをデータ転送回路4及び自己診断回路6に送出する。
さらに、通常動作時は、PCI Expressの各レーン信号を、信号線120〜123を介してマザーボード1へ送出し、信号線124〜127を介してマザーボード1から受信する。
具体的には、レーン数認識回路11は、図3に示すように、レーン数認識用入力端子であるPRSNT0#と、レーン数認識用出力端子であるPRSNT1#(X1)、PRSNT1#(X4)とを電気的に接続することで構成される。
これにより、例えば、PRSNT0#をPRSNT1#(X4)に接続し、PRSNT1#(X4)からの信号を出力すると、アドインカード2のレーン数が「4」であるとマザーボード1側で認識される。
レーン数制御用FET12、13は、PCI Expressのレーン数を切り換えるために、レーン数認識用端子(PRSNT Pin)の結線を制御するFETであり、自己診断回路6から信号線118、119を介して送出される制御信号にしたがって、各FET12、13を開け閉めすることにより、PRSNT0#(信号線128)を、PRSNT1#(X1)(信号線129)又はPRSNT1#(X4)(信号線130)と結線させる。
なお、他の送受信バッファ8〜10の内部構成は、以下に示す送受信バッファ7の内部構成と同様となっている。
送受信バッファ7は、図3に示すように、送信データ選択回路14、出力バッファ15、入力バッファ16、送信データ折り返し用FET17、18及び受信データ折り返し用FET19、20を備えて構成されている。
具体的には、送信データ選択回路14は、図3に示すように、信号線114を介して自己診断制御回路5から示される自己診断情報にしたがって、信号線101を介してデータ転送回路4から送出される通常データと、信号線112を介して自己診断制御回路5から送出される自己診断用データを切り換えて入力し、信号線131を介して出力バッファ15に送出する。
具体的には、出力バッファ15は、図3に示すように、信号線131を介して送信データ選択回路14から送信された通常データ又は自己診断用データを受け取り、信号線132を介して送信データ折り返し用FET17、18に送出する。
具体的には、入力バッファ16は、図3に示すように、信号線133を介して受信データ折り返し用FET19、20から送出される通常データ又は自己診断用データを受け取り、信号線105を介してデータ転送回路4及び自己診断回路6に送出する。
具体的には、送信データ折り返し用FET17、18は、図3に示すように、信号線115、116を介して自己診断制御回路5から出力される制御信号にしたがって、通常転送時は、FET17のみを開けることにより、信号線132を介して出力バッファ15から送出される転送データを、信号線120を介してマザーボード1に出力する。
そして、自己診断時は、FET18のみを開けることにより、信号線132を介して出力バッファ15から出力される自己診断用データを、信号線134を介して受信データ折り返し用FET20に送出する。
具体的には、受信データ折り返し用FET19、20は、図3に示すように、信号線115、116を介して自己診断制御回路5から出力される制御信号にしたがって、通常転送時は、FET19のみを開けることにより、信号線124を介して、マザーボード1から受け取った転送データを信号線133に送出する。
一方、自己診断時は、FET20のみ開けることにより、送信データ折り返し用FET18から信号線134を介して出力された自己診断用データを、信号線133を介して入力バッファ16に送出する。
まず、通常転送の送信時は、データ転送回路4から信号線101〜104を介して出力される送信データが送信データ選択回路14により選択され、出力バッファ15を介して信号線132に出力される。
このとき、自己診断制御回路5は、信号線115、116を介して、FET17をオープン、FET18をクローズに制御しているので、送信データは、そのまま信号線120〜123を介してマザーボード1に出力される。
このとき、自己診断制御回路5は、信号線115、116を介して、FET19をオープン、FET20をクローズに制御しているので、受信データは、入力バッファ16介してデータ転送回路4に送出される。
このとき、自己診断制御回路5は、信号線114を介して、送信データ選択回路14を自己診断側に切り換え制御するとともに、信号線115、116を介して、FET17をクローズ、FET18をオープン、FET19をクローズ、FET20をオープンに制御しているので、自己診断用データは、出力バッファ15及び信号線132、134、133を介して、入力バッファ16に入力される。
入力バッファ16は、入力された自己診断用データを、信号線105〜108を介して自己診断回路6に送出する。
その結果、正常に動作していない送受信バッファ7〜10が存在する場合は、信号線117を介してその情報をデータ転送回路4に送信し、また、信号線118、119を介してFET12、13を制御することにより、PRSNT0#とPRSNT1#(X4)の結線状態を、PRSNT0#とPRSNT1#(X1)の結線状態に切り換える。
これにより、マザーボード1側からは、レーン数が1(X1)のアドインカードが搭載されているように見え、また、データ転送回路4は、1レーンのみを使ってデータを転送するように制御が変更されるので、マザーボード1は、アドインカード2における障害の有無にかかわらず、有効なレーン数を認識し、通常通りの処理でアドインカード2の運用を継続することができる。
その結果、障害診断機能を持たないマザーボード1でも、信頼性の高いシステムを構築することが可能となる。
また、送受信部3は、切り換えられた有効レーン数をマザーボード1に認識させるので、マザーボード1側では、アドインカード2における障害の有無にかかわらず、有効なレーン数を認識し、通常通りの処理でアドインカード2の運用を継続することができる。
これにより、各レーンの障害を正確に検出し、障害が発生したレーンを確実に切り離すことができる。
そして、アドインカード2のインタフェースは、PCI Express規格に準拠することにより、広く普及しているPCI Express規格のアドインカードにおいて、本発明の実施が可能となる。
例えば、上述した実施形態に係る拡張カード(アドオンカード)は、ネットワークカードやグラフィックスカード等の各種拡張ボードにより構成することができ、ホスト(マザーボード)側の拡張スロットに挿入して実行可能な拡張カードであれば、その機能・用途・構成等は特に限定されない。
また、レーン数の切り換えが可能なインタフェースであれば、PCI Express以外のインタフェースにも適用可能である。
2 アドインカード
3 マザーボード
3 送受信部
4 データ転送回路
5 自己診断制御回路
6 自己診断回路
7 送受信バッファ
11 レーン数認識回路
14 送信データ選択回路
15 出力バッファ
16 入力バッファ
Claims (5)
- 複数のレーンからなるインタフェースを介して、ホストとの間でデータの送受信を行う送受信部を有し、
該送受信部は、
電源投入時に前記各レーンの自己診断を実施する自己診断手段と、
前記自己診断の結果にもとづいて、有効レーン数を切り換えて、切り換えられた有効レーン数を前記ホストに認識させるレーン数認識手段と、を備え、
前記レーン数認識手段が、
複数のレーン数認識用端子を有し、前記自己診断の結果にもとづいて、信号を出力するレーン数認識用端子を切り換えることにより、いずれのレーン数認識用端子から信号を出力するかによって、前記ホストにレーン数を認識させるレーン数認識回路を備え、
前記インタフェースが、PCI Express規格に準拠するとともに、
前記レーン数認識回路の複数のレーン数認識用端子が、PCI ExpressのPRSNT端子からなることを特徴とする拡張カード。 - 前記送受信部は、
前記各レーンに設けられる送受信バッファと、
前記各送受信バッファを介して、前記ホストとの間でデータの送受信を行うデータ転送回路と、
電源投入時に実施される自己診断の動作を制御する自己診断制御回路と、
自己診断時に前記各レーンの障害を検出する自己診断回路と、を備え、
前記自己診断制御回路は、
電源投入時に、自己診断用データと、自己診断中であることを示す信号を、前記各送受信バッファ及び前記自己診断回路に送出し、
前記各送受信バッファは、
自己診断中であることを示す信号の入力に応じて、自己診断用データの折り返しを行い、折り返した自己診断用データを前記自己診断回路に送出し、
前記自己診断回路は、
前記自己診断制御回路から送出された自己診断用データと、前記各送受信バッファから送出された自己診断用データとの一致を判断し、その結果を前記データ転送回路に通知することを特徴とする請求項1記載の拡張カード。 - ホストと、
複数のレーンからなるインタフェースを介して、前記ホストとの間でデータの送受信を行う拡張カードと、を含むコンピュータシステムの障害診断処理方法であって、
前記拡張カードが、
電源投入時に前記各レーンの自己診断を実施する固定と、
前記自己診断の結果にもとづいて、有効レーン数を切り換えて、切り換えられた有効レーン数を前記ホストに認識させる工程からなり、
前記レーン数を前記ホストに認識させる工程を、
複数のレーン数認識用端子を用いて、前記自己診断の結果にもとづいて、信号を出力するレーン数認識用端子を切り換えることにより、いずれのレーン数認識用端子から信号を出力するかによって、前記ホストにレーン数を認識させ、
前記インタフェースが、PCI Express規格に準拠するとともに、
前記レーン数認識回路の複数のレーン数認識用端子として、PCI ExpressのPRSNT端子を用いることを特徴とする障害診断処理方法。 - ホストとなるマザーボードと、
前記マザーボードの拡張スロットに接続される拡張カードと、を備え、
前記拡張カードが、
複数のレーンからなるインタフェースを介して、ホストとの間でデータの送受信を行う送受信部を有し、
該送受信部は、
電源投入時に前記各レーンの自己診断を実施する自己診断手段と、
前記自己診断の結果にもとづいて、有効レーン数を切り換えて、切り換えられた有効レーン数を前記ホストに認識させるレーン数認識手段と、を備え、
前記レーン数認識手段が、
複数のレーン数認識用端子を有し、前記自己診断の結果にもとづいて、信号を出力するレーン数認識用端子を切り換えることにより、いずれのレーン数認識用端子から信号を出力するかによって、前記ホストにレーン数を認識させるレーン数認識回路を備え、
前記インタフェースが、PCI Express規格に準拠するとともに、
前記レーン数認識回路の複数のレーン数認識用端子が、PCI ExpressのPRSNT端子からなることを特徴とする情報処理装置。 - 複数のレーンからなるインタフェースを介してホストと接続され、前記ホストとの間でデータの送受信を行う拡張カードを構成するコンピュータを、
電源投入時に前記各レーンの自己診断を実施する自己診断手段、
前記自己診断の結果にもとづいて、有効レーン数を切り換えて、切り換えられた有効レーン数を前記ホストに認識させるレーン数認識手段、として機能させるとともに、
前記レーン数認識手段を、
複数のレーン数認識用端子を用いて、前記自己診断の結果にもとづいて、信号を出力するレーン数認識用端子を切り換えることにより、いずれのレーン数認識用端子から信号を出力するかによって、前記ホストにレーン数を認識させる手段として機能させ、
前記インタフェースが、PCI Express規格に準拠するとともに、
前記レーン数認識回路の複数のレーン数認識用端子として、PCI ExpressのPRSNT端子を用いることを特徴とする障害診断処理プログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008293763A JP5217939B2 (ja) | 2008-11-17 | 2008-11-17 | 拡張カード、障害診断処理方法、情報処理装置及び障害診断処理プログラム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008293763A JP5217939B2 (ja) | 2008-11-17 | 2008-11-17 | 拡張カード、障害診断処理方法、情報処理装置及び障害診断処理プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010122762A JP2010122762A (ja) | 2010-06-03 |
JP5217939B2 true JP5217939B2 (ja) | 2013-06-19 |
Family
ID=42324074
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008293763A Expired - Fee Related JP5217939B2 (ja) | 2008-11-17 | 2008-11-17 | 拡張カード、障害診断処理方法、情報処理装置及び障害診断処理プログラム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5217939B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8560755B2 (en) * | 2006-09-07 | 2013-10-15 | Toshiba Global Commerce Solutions Holding Corporation | PCI-E based POS terminal |
WO2012023198A1 (ja) * | 2010-08-19 | 2012-02-23 | 富士通株式会社 | バス制御装置及びバス制御方法 |
JP5771927B2 (ja) * | 2010-09-15 | 2015-09-02 | 株式会社リコー | 通信装置、通信ユニット、通信システム、通信方法およびプログラム |
WO2013145240A1 (ja) * | 2012-03-29 | 2013-10-03 | 富士通株式会社 | 情報処理装置及び情報処理装置制御方法 |
JP6691284B2 (ja) | 2014-08-11 | 2020-04-28 | 富士通株式会社 | 情報処理装置、ストレージシステムおよび通信制御プログラム |
CN113806152B (zh) * | 2021-09-14 | 2024-04-19 | 合肥联宝信息技术有限公司 | 一种故障诊断卡及设备 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0628272A (ja) * | 1992-07-10 | 1994-02-04 | Hitachi Ltd | 試験機能を備えた入出力装置 |
JP2001282569A (ja) * | 2000-03-29 | 2001-10-12 | Fujitsu Ltd | インタフェース装置及びその自己診断方法 |
JP4308680B2 (ja) * | 2003-12-25 | 2009-08-05 | 株式会社リコー | 画像形成装置 |
JP4558519B2 (ja) * | 2005-01-18 | 2010-10-06 | 富士通株式会社 | 情報処理装置およびシステムバス制御方法 |
-
2008
- 2008-11-17 JP JP2008293763A patent/JP5217939B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010122762A (ja) | 2010-06-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5217939B2 (ja) | 拡張カード、障害診断処理方法、情報処理装置及び障害診断処理プログラム | |
CN109558371B (zh) | 用于与微控制器通信的方法、以及计算系统 | |
EP2480978B1 (en) | Multi-protocol storage device bridge | |
US7730376B2 (en) | Providing high availability in a PCI-Express™ link in the presence of lane faults | |
US8959268B2 (en) | Information processing apparatus, serial communication system, method of initialization of communication therefor and serial communication apparatus | |
CN107832250B (zh) | 一种基于spi的主从通讯时序方法 | |
JP4772920B2 (ja) | 試験装置および送信装置 | |
US20080159188A1 (en) | Serial interface apparatus performing asynchronous serial data transfer using asynchronous serial communication method | |
TWI681652B (zh) | 介面電路、信號傳輸系統及其信號傳輸方法 | |
KR102033112B1 (ko) | Pci 익스프레스 스위치 장치 및 그의 접속 제어 방법 | |
CN112995070B (zh) | 一种双卡切换系统及方法 | |
US11343065B2 (en) | Serial bidirectional communication circuit and method thereof | |
CN108008657B (zh) | 一种控制板和交换板总线直连的负载均衡冗余交换系统 | |
EP3926911A1 (en) | Communication device, communication method, and program | |
JP5797949B2 (ja) | 通信装置 | |
US11334506B2 (en) | Interface connection device, system and method thereof | |
JP4822171B2 (ja) | 送信装置および画像データ伝送システム | |
JPWO2009034653A1 (ja) | 回路、その制御方法及び処理装置 | |
US7814356B2 (en) | Apparatus and control method for initializing a phase adjusting part in response to a power supply cut signal | |
CN115408318A (zh) | 高速外围组件互连装置及其操作方法 | |
JP6394859B2 (ja) | シリアル通信回路及びシリアル通信装置 | |
CN115215174B (zh) | 终端控制装置、电梯控制系统和通信速度设定方法 | |
CN112291128B (zh) | 基于总线的通信系统、片上系统和用于其的方法 | |
KR100296039B1 (ko) | 비동기 전송 모드 교환시스템에서 이중화된 링크를 선택하는방법 | |
JP5218968B2 (ja) | カード型情報機器、機器接合補助システム、およびカード型情報機器の制御方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20111014 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120914 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120925 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121122 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130205 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130218 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160315 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5217939 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |