WO2005041419A1 - Ａ／ｄ変換アレイ及びイメージセンサ - Google Patents

Ａ／ｄ変換アレイ及びイメージセンサ Download PDF

Info

Publication number
WO2005041419A1
WO2005041419A1 PCT/JP2004/016286 JP2004016286W WO2005041419A1 WO 2005041419 A1 WO2005041419 A1 WO 2005041419A1 JP 2004016286 W JP2004016286 W JP 2004016286W WO 2005041419 A1 WO2005041419 A1 WO 2005041419A1
Authority
WO
WIPO (PCT)
Prior art keywords
conversion
capacitor
output
image sensor
input
Prior art date
Application number
PCT/JP2004/016286
Other languages
English (en)
French (fr)
Inventor
Shoji Kawahito
Original Assignee
National University Corporation Shizuoka University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National University Corporation Shizuoka University filed Critical National University Corporation Shizuoka University
Priority to US10/577,490 priority Critical patent/US7345615B2/en
Priority to KR1020067008349A priority patent/KR101148169B1/ko
Priority to EP04793319A priority patent/EP1679798B1/en
Publication of WO2005041419A1 publication Critical patent/WO2005041419A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/40—Analogue value compared with reference values sequentially only, e.g. successive approximation type recirculation type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
    • H03M1/069—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy by range overlap between successive stages or steps
    • H03M1/0695—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy by range overlap between successive stages or steps using less than the maximum number of output states per stage or step, e.g. 1.5 per stage or less than 1.5 bit per stage type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/44—Sequential comparisons in series-connected stages with change in value of analogue signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/40—Analogue value compared with reference values sequentially only, e.g. successive approximation type recirculation type
    • H03M1/403—Analogue value compared with reference values sequentially only, e.g. successive approximation type recirculation type using switched capacitors

Definitions

  • the present invention relates to a technology that integrates an A / D converter in a column of an image sensor, particularly a CMOS image sensor, outputs a digital signal, and enables high-speed signal reading.
  • This technology is useful as an image sensor that has the function of concentrating and reading out signals from the image sensor in a short time, or as an image sensor for high-speed imaging.
  • [1] integrates an 8-bit integrating A / D converter element using a ramp signal generator, a comparator, and a register in a column. A similar one is reported in [2]. Also, [3] achieves 10b using a comparator with improved power accuracy, which similarly integrates the integrating A / D converter element in the column.
  • These integration type A / D converters have a long conversion time, and especially if the resolution is to be increased, the conversion time becomes exponentially long. Therefore, it is difficult to achieve a higher resolution as it is. However, it has the advantage of excellent linearity.
  • FIG. 2 shows the configuration of the CMOS image sensor of the present invention in which an A / D converter is integrated in a column.
  • the signal read out to the column readout circuit on a row-by-row basis is first subjected to noise cancellation, and the signal is supplied to the cyclic A / D conversion circuit for each pixel.
  • a / D conversion with the required resolution is performed, and the digital value is read out by horizontal scanning.
  • multiple outputs are provided to execute partial horizontal scanning in parallel. There are many possible ways to multiply the output and output the digitized signals in parallel on multiple lines.
  • the portion 1, that is, the noise cancellation and the cyclic ADC can be configured using one amplifier and integrated.
  • FIG. 1 is a diagram showing a two-stage cyclic A / D converter (prior art).
  • FIG. 2 is a diagram showing a configuration of an image sensor in which a cyclic A / D converter is integrated in a column.
  • FIG. 3 is a diagram showing a configuration (parallel output) of an image sensor in which a cyclic A / D converter is integrated in a column.
  • FIG. 4 is a diagram showing an example of a circuit configuration of a cyclic A / D converter that performs 1.5-bit A / D conversion each time.
  • FIG. 9 is a diagram illustrating a switching characteristic.
  • FIG. 6 is an equivalent block diagram of a cyclic A / D converter that performs A / D conversion of 1.5 bits per cycle.
  • FIG. 7 is an operation timing chart of the A / D converter in FIG.
  • FIG. 8 is a diagram showing a cyclic A / D converter that performs 1.5-bit A / D conversion in a half cycle.
  • FIG. 9 is a diagram showing the operation timing of the circuit of FIG.
  • FIG. 10 is a diagram showing an A / D converter for an image sensor in which noise cancellation and A / D conversion are integrated.
  • FIG. 11 is a diagram showing an A / D converter for an image sensor in which the noise cancellation and the A / D conversion are integrated.
  • FIG. 12 is an operation timing chart of the circuit of FIG.
  • FIG. 13 is a diagram showing a three-transistor pixel circuit.
  • FIG. 14 is a diagram showing a circuit example in which the circuit of FIG. 11 is configured as a fully differential circuit.
  • FIG. 15 is a diagram showing a configuration in which a circuit for performing A / D conversion in a half cycle and a noise canceling / amplifying function are integrated.
  • FIG. 16 is an operation timing chart of the circuit of FIG.
  • FIG. 17 is a diagram showing an A / D converter for an image sensor provided with an S / H amplifier.
  • FIG. 18 is an operation timing chart of the circuit of FIG.
  • FIG. 19 is a diagram showing a configuration in a case where error correction of ADC is performed in a column of an image sensor.
  • a redundant expression that takes three values of 1, 1, 0, and 1 per cycle, for example, is used.
  • the digital data is output by horizontal scanning (or partial horizontal scanning for parallel output). If the output data rate is low, after the horizontal run, the redundant representation may be converted to a non-redundant representation. In the case of N bits, this conversion can be performed using an adder that performs addition of N + 1 digits.
  • FIG. 4 shows a circuit example of the cyclic A / D converter of the present invention that performs A / D conversion of one bit or one and a half bits per cycle. This is functionally equivalent to Figure 6.
  • Fig. 5 shows the conversion characteristics of the cyclic A / D converter in Fig. 4.
  • V RM and V RP correspond to V ref and one V ref in FIG.
  • the relationship between the digital outputs DO and D1 in FIG. 4 and D in FIG. 5 and the input signal Vin to the comparator (3) is as follows.
  • the input is divided into three regions (1) -Vref to -Vref / 4, (2) -Vref / 4 to Vref / 4, and (3) Vref / 4 to Vref.
  • a / D conversion is performed and digital codes of 1, 1, 0 and 1 are assigned.
  • the first code is the most significant digit.
  • Operation is performed according to the characteristics shown in Fig. 4 to generate an output. The operation is represented by the following equation.
  • the switch by the control signal ⁇ B (hereinafter abbreviated as ⁇ B) is turned on, the switch by ⁇ A is turned off, and the output of the S / H circuit is converted to a 1.5-bit A / D converter. And repeat the same. If this is repeated N times, A + 1-bit A / D conversion can be performed.
  • Figure 4 shows the same functionality as Figure 6, but with fewer amplifiers and capacitors needed.
  • Figure 7 shows the operation timing chart. FIG. 7 shows up to the third cycle.
  • the A / D can be controlled using one inverting amplifier (2) and two capacitors.
  • a converter is configured. Since the circuit configuration is simple, a plurality of these can be arranged and operated by applying input signals in parallel, and high-speed A / D conversion can be performed as a whole.
  • C 1 is connected between the input Vin and the input of the inverting amplifier
  • C 2 is connected between the input and output of the inverting amplifier.
  • noise cancellation is performed by changing one end of C1 from Vs (signal voltage) to VR (reset voltage).
  • ZC 2 V s-VR
  • Figure 8 shows an example of a circuit in which 1.5-bit A / D conversion can be performed in half a clock by adding capacitors and using them alternately.
  • Figure 9 shows the operation timing diagram. Although FIG. 8 shows the second cycle, 1.5 bits A / D conversion for four digits is performed in two cycles.
  • two sets of comparators (3) are used for A / D conversion, but switching means is provided for the input and output of one set of comparators, and only one set is compared by using time sharing. It can also be composed of a vessel.
  • An array of such cyclic A / D converters arranged in an array is useful for performing A / D conversion by applying signals in parallel to the columns of an image sensor.
  • a noise canceling circuit that reduces the noise generated by the pixel section in the column is arranged in the column, and the above-described A / D converter array is operated for the output.
  • a noise canceling circuit or a circuit that amplifies with a constant gain while performing noise canceling and a cyclic A / D conversion are integrated into one circuit.
  • a circuit that performs noise cancellation, amplification, and conversion can be configured using an amplifier.
  • a signal voltage (referred to as VS) by an optical signal is applied to Vin.
  • the other of C 1 is ⁇ A
  • ⁇ 2 is connected to the input of the inverting amplifier (2) that is turned on, and is almost at ground potential.
  • the photodiode section is reset, and the reset voltage VR is applied to Vin.
  • the electric charge resulting from the product of the voltage difference of 1-3 and ⁇ 1 is transferred to C2, and the voltage of the amplifier output changes. If the output voltage is Vout (0), this is expressed by the following equation.
  • Fig. 11 shows an example of the circuit.
  • Figure 12 shows the operation timing diagram.
  • C 3 is the capacity used when performing amplification, and when not performing amplification (that is, noise cancellation is performed with a gain of 1), the portion A in the broken line in Fig. 11 is deleted. .
  • Vin is the pixel output of the amplification type image sensor using several transistors in the pixel shown in Fig. 13. Connect the power.
  • FIG. 13 the case where three transistors are used (FIG. 13) will be described as an example.
  • the present invention is not limited to this. For example, four transistors and five transistors that perform charge transfer in a pixel, and others. It can also be applied to amplifying image sensors.
  • the voltage level (referred to as V s) generated as a result of the signal being accumulated in the photodiode is first output to the selected pixel, and C in Figure 11 is output.
  • V s the voltage level generated as a result of the signal being accumulated in the photodiode
  • C in Figure 11 is output.
  • the switch by ⁇ ⁇ is turned on, the input and output of the inverting amplifier (2) are short-circuited, and the other of C 1 and C 3 is connected to the input of the inverting amplifier (2) at that time.
  • the switch by ⁇ A is opened, the voltage stored in the photodiode section is reset (the switch by R is turned on), and the reset voltage level of the photodiode section (this is referred to as VR) is shown in Fig. 1.
  • VR reset voltage level of the photodiode section
  • the difference between the signal level of the pixel portion and the reset level is amplified by n times, and the fixed pattern noise of the pixel portion can be canceled and the signal width can be increased.
  • Two comparators (3) perform 1.5-bit A / D conversion on the output of the amplifier, and use the result to perform the operation for A / D conversion of the next digit. Subsequent operations are the same as those in Fig. 4. C3 is used only for the first amplification, and is not used for subsequent A / D conversion.
  • FIG. 11 shows an example of a circuit using an amplifier with one end grounded, this can be configured as a fully differential circuit.
  • Fig. 14 shows an example of a circuit that performs the same processing as in Fig. 11 using a fully differential circuit. If amplification is not performed in Fig. 14 as well, delete part A.
  • FIG. 14 is fully differential, it is assumed that the input signal is given as a differential voltage between VIP and VIM.
  • the two inputs in FIG. 14 may be connected to a vertical signal line from the pixel portion. If the signal from the pixel unit is a single-ended signal and there is only one signal line, connect the VIP in Fig. 14 to the vertical signal line from the pixel unit, and use a constant voltage for VIM in Fig. 14. Is given as a reference voltage.
  • Fig. 15 shows the circuit configuration when noise cancellation is performed by using the method in Fig. 8, which performs 1.5b A / D conversion in a half cycle, for the image sensor.
  • Figure 16 shows the operation timing diagram. The operation is almost the same as that of Fig. 11 except that two sets of comparators (3) are used alternately every half cycle, and two capacitors C1 are obtained by the following equation (Eq. Used for the operation equivalent to 5) and the operation of sample and hold of output.
  • two sets of comparators (3) are used for A / D conversion, but switching means is provided for the input and output of one set of comparators, and only one set is compared by using time sharing. It can also be composed of a vessel.
  • the capacity and the number of amplifiers can be reduced. Since it does not have the function of canceling the offset voltage of the amplifier, it is necessary to remove the offset voltage of such an amplifier and the offset voltage due to the switching of the switch. This can be eliminated by subtracting the previously measured offset voltage for each column in the digital domain. However, there are cases where such processing cannot be performed easily. In such a case, it is necessary to make the circuit less susceptible to variations in the offset voltage of the amplifier. In that case, another amplifier is required, but efficiency can be improved by also using the noise canceling amplifier of the image sensor.
  • Figure 17 shows an example of the circuit.
  • Figure 18 shows the operation timing chart.
  • the switch controlled by ⁇ A When sampling the signal level of the image sensor output, the switch controlled by ⁇ A is first connected to the reference voltage V R, and during amplification, the input of the amplifier is controlled by the switch controlled by ⁇ 2d. Connect between outputs. This cancels the noise offset and the amplifier offset voltage during amplification.
  • cyclic A / D conversion is performed using the same amplifier, which performs A / D conversion of 1.5 bits per cycle.
  • the output of the amplifier is stored by the sample and hold circuit.
  • the sample and hold circuit stores the input and output ⁇ of the amplifier A2 in the capacitor C4 based on the voltage shorted by the switch controlled by ⁇ 2A, and then opens the switch controlled by ⁇ 2 and ⁇ 2A. Then, C 4 is connected between the input and output of the amplifier by a switch controlled by ⁇ Id.
  • the sample and hold circuit is not affected by the offset voltage of the amplifier.
  • the output of the sample-and-hold circuit is sampled to C 1 and C 2 of the preceding circuit.
  • the switch controlled by ⁇ 1A samples the signal based on the voltage shorted between the input and output of amplifier A1, and then connects C2 between the input and output of the amplifier by the switch controlled by ⁇ 2A.
  • the same operation as Equation (3) is performed. However, this operation is not affected by the offset voltage of amplifier A1. In this way, both noise cancellation and A / D conversion can be performed without receiving the offset voltage of the amplifier.
  • a circuit for correcting errors caused by characteristic variations of the cyclic ADC and the noise canceling circuit can be integrated in the column.
  • the present invention provides a method of performing high-speed and high-resolution A / D conversion by arranging cyclic A / D converters in an array in an image sensor column and realizing a high-speed image sensor using the same.
  • the feature is that the number of amplifiers and the number of capacitors (capacitance) are reduced compared to the conventional cyclic type, and a column that cancels noise (reset noise, fixed pattern noise) generated in the pixel part of the image sensor. Performs cyclic A / D conversion using an amplifier. As a result, the area and power consumption can be reduced.

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

従来の巡回型よりも増幅器の数とキャパシタ(容量)の数を減らし、さらにイメージセンサの画素部で発生するノイズをキャンセルする機能も備えることにより、面積と消費電力を減らしたイメージセンサ用A/D変換アレイである。入力信号VinをC1に与えてホールドしたのち、リセットレベルをVinに印加し、差信号を反転増幅器に接続されたC1とC2の比(C1/C2)により増幅する。次に、反転増幅器の出力をC1にホールドするとともに反転増幅器の出力を比較器によりA/D変換し、変換出力により制御信号を作成し、φM1,φ01,φP1で制御されるスイッチのいずれかをオンにする。ディジタル信号はアナログ信号に変換され、C1にホールドされている信号からアナログ信号を減算する。この信号を増幅し再度A/D変換し、同様の動作を巡回的に繰り返す。これによりノイズキャンセルと、多ビットのA/D変換が行える。

Description

明 細 書
A/D変換ァレイ及ぴィメージセンサ 技術分野
本発明は、 イメージセンサ特に CMOS イメージセンサのカラムに A/D変換器 を集積化し、 ディジタル出力とするとともに、 高速度の信号読みだしを可能にす る技術に関する。 この技術は、 イメージセンサからの信号を集中して短時間で読 みだす機能を備えたイメージセンサや、 高速撮像用のイメージセンサとして有用 である。 背景技術
このように CMOS イメージセンサのカラムにおいて A/D変換を行う従来技術 としては、 以下がある。
[ 1 ] 特許第 2 5 3 2 3 7 4号明細書
[ 2 ] A. Simoni, A. Sartori, M. Gottaidi, A. Zorat, A digital vision se nsor, " Sensors and Actuators, A46 - 47， pp. 439-443， 1995.
[ 3 ] T. Sugiki, S. Ohsawa, H. Miura, M. Sasaki, N. Nakamura, I. Inoue, M. Hoshino, Y. Tomizawa, T. Arakawa, "A 60raW 10b CMOS image sensor with col umn- to - column FPN reduction, " Dig. Tech. Papers, Int. Solid - State Circuit s Conf. , "pp. 108 - 109， 2000.
[ 4 ] B. Man s oor i an, H. Y. Yee, S. Huang, E. Fossum, " A 250mW 60frames/s 12 80x 720 pixel 9b CMOS digital image sensor, " Dig. Tech. Papers, Int. Soli d-State Circuits Conf. , '"pp. 312 - 313， 1999.
[ 5 ] S. Decker, R. D. McGrath, K. Bremer, C. G. Sodini, "k 256 x 256 CMOS imaging array with wide dynamic range pixels and column-parallel digital output, " IEEE J. Sol id-State Circuits, vol. 33, no. 12, Dec. 1998.
[ 6 ] K. Nagaraj, "Efficient circuit configuration for algorithmic analog to digital converters", IEEE Transactions on Circuits and Syatems II : Analog and digital signal processing, vol. 40， no. 12， pp. 777 - 785, Dec. 1993.
上記 [ 1 ]は、 ランプ信号発生器、 比較器、 レジスタを用いた 8 - bitの積分型 A/ D変換器要素をカラムに集積化するものである。 同様なものが [ 2〕にも報告され ている。 また [ 3 ]は、 同様に積分型 A/D変換器要素をカラムに集積化するもので ある力 精度向上した比較器を用いて 10 bを実現している。 これら積分型 A/D変 換器は、 変換時間が長く、 特に分解能をあげようとすると指数関数的に変換時間 が長くなるので、 そのままではこれ以上の分解能の実現は困難である。 しかし、 線形性に優れる利点がある。
また、 [ 4 ]は、 キャパシタを用いた逐次比較型 A/D変換器をカラムに並べて動 作させるもので、 高速な A/D変換が可能であるため、 高フレームレート、 多画素 数のイメージセンサに適している。 し力 し、 これも実際の精度としては、 8 bit程 度にとどまつている。 また、 [ 5 ]は 2段の巡回型 A/D変換器要素をカラムに並べ て動作させるもので、 これも高速 A/D変換に適している。 しかし 2個のアンプを 用いるため、 回路規模が大きくなる。 [ 6 ]は、 本願発明に一見似ているが、 キヤ パシタの用い方が異なっており、 非効率である。
なお、 これら以外に、 画素内に A/D変換要素をもつイメージセンサが幾つか報 告されているが、 本発明と直接関係しないため割愛する。
従来技術の [ 5 ]は、 本発明に最も関連があるので回路を取り上げて説明する。 これは、 図 1のように、 1ビットの A/D変換を行う回路を 2段従属接続し、 その 出力を入力に戻すことで巡回型の A/D変換を行うものである。 このような方式で は、 各段毎に増幅器が必要であり、 面積が大きくなるとともに、 消費電力が増大 する。 また、 イメージセンサのカラムに集積化する A/D変換器として用いた場合、 ノイズキャンセル用アンプと Aノ D変換器用アンプと合わせて、 3つのアンプが各 カラム毎に必要である。 発明の開示
カラムに A/D変換器を集積化する本発明の CMOS イメージセンサの構成を図 2に示す。 行単位でカラム読みだし回路に読み出された信号は、 まずノイズキヤ ンセルがなされ、 その信号が各画素毎に巡回型 A/D変換回路に与えられる。 ここ で、 必要な分解能の A/D変換を行い、 そのディジタル値を水平走査により読み出 す。 高速な信号の読みだしのため、 全部を直列に水平走査するのではなく、 複数 の出力を設けて部分的な水平走查を並列に実行する方法、 図 3のように、 A D C (アナログディジタル変換器）出力をマルチプレタスして、 ディジタル化された信 号を複数線で並列に出力する方法が多々考えられる。 また、 後述するが、 図 2 , 3において、 1の部分、 すなわちノイズキャンセルと巡回型 A D Cを、 1つのァ ンプを用いて構成し、 一体化することも可能である。 図面の簡単な説明
第 1図は、 2段巡回型 A/D変換器 (従来技術）を示す図である。
第 2図は、 巡回型 A/D変換器をカラムに集積したイメージセンサの構成を示す 図である。
第 3図は、 巡回型 A/D変換器をカラムに集積したイメージセンサの構成（並列 出力）を示す図である。
第 4図は、 一回あたり 1 . 5ビットの A/D変換を行う巡回型 A/D変換器の回路 構成例を示す図である。
第 5図は、 一サイクルあたり 1 . 5 bitの A/D変換を行う巡回型 A/D変換器の変 換特性を示す図である。
第 6図は、 一サイクルあたり 1 . 5 bitの A/D変換を行う巡回型 A/D変換器の等 価プロック図である。
第 7図は、 第 4図の A/D変換器の動作タイミング図である。
第 8図は、 半サイクルで、 1 . 5ビットの A/D変換を行う巡回型 A/D変換器を 示す図である。
第 9図は、 第 8図の回路の動作タイミングを示す図である。
第 1 0図は、 ノイズキャンセルと A/D変換を一体化したイメージセンサ用 A/ D変換器を示す図である。
第 1 1図は、 ノイズキャンセル '增幅と A/D変換を一体化したイメージセンサ 用 A/D変換器を示す図である。
第 1 2図は、 第 1 1図の回路の動作タイミング図である。
第 1 3図は、 3 トランジスタ画素回路を示す図である。
第 1 4図は， 第 1 1図の回路を全差動回路構成とした回路例を示す図である。 第 1 5図は、 半サイクルで A/D変換を行う回路とノイズキャンセル '増幅機能 を一体化した構成を示す図である。
第 1 6図は、 第 1 5図の回路の動作タイミング図である。
第 1 7図は、 S /Hアンプを設けたイメージセンサ用 A/D変換器を示す図である。 第 1 8図は、 第 1 7図の回路の動作タイミング図である。
第 1 9図は、 イメージセンサのカラムで AD Cの誤差補正を行う場合の構成を 示す図である。 発明を実施するための最良の形態
以下において述べるように、 巡回型 A/D変換として、 1サイクルあたり、 例え ば 2進で一 1， 0 , 1の 3値を取る冗長表現を用いるが、 最終的にはデータ出力 線数を減らすために、 非冗長表現に変換した後に、 そのディジタルデータを、 水 平走査 （あるいは並列出力のときは部分的水平走査） を行って出力する。 なお出 力のデータレートが低い場合には、 水平走查後、 冗長表現から非冗長表現に変換 してもよい。 この変換は、 Nビットの場合には、 N + 1桁の加算を行う加算器を 用いて行うことができる。
[実施例 1 ]
本発明は、 巡回型の A/D変換を行うための増幅器の数とキャパシタの数を減ら したことを特徴とする。 図 4に、 1サイクルあたり 1ビットまたは 1ビット半の A/D変換を行う本発明の巡回型 A/D変換器の回路例を示す。 これは機能としては、 図 6と等価である。
図 5に、 図 4の巡回型 A/D変換器の変換特性を示す。 図 4において、 V RM, V RPは、 図 5の V ref, 一 Vrefに対応する。 図 4のディジタル出力 DO, D1 と図 5の D、 及び比較器 (3)への入力信号 V inとの関係は、 次式のようになる。
【数 1】
Figure imgf000007_0001
すなわち、 入力に（1 ) -Vrefから- Vref/4, ( 2 ) -Vref/4から Vref/4, ( 3 ) Vref/4 から Vrefの 3領域に分割し、 これらの領域に対して 3値の A/D変換を行って一 1， 0 , 1のディジタルコードを割り当てる。 最初のコードは最上位桁になる。 図 4 の特性に従って演算し、 出力を生成する。 その演算は、 次式で表される。
【数 2】 ou f 二
t 2F m. -Dx V r ref (2) すなわちこれは、 上位桁から順に A/D変換し、 入力を 2倍して、 その A/D変換 値によって、 一定値をさしひくことで、 その出力が必ず土 Vref の範囲になるよう にし、 これを再ぴ入力に与えて同じことを繰り返すことで、 多ビットの A/D変換 を行うというものである。 このときに 1回あたり（1桁）、 3値で A/D変換を行う ので、 ディジタル値には冗長性が生じる。 この冗長性により、 比較器の精度要求 が大きく緩和され、 高精度な A/D変換が可能となる。
2進数では、 各桁毎に 0と 1の 2値を取るが、 各桁毎に一 1 , 0 , 1の 3値を 取るので、 1段あたり 1 . 5ビットの A/D変換を行っていると考えることができる。 実際の動作としては、 図 6に示すように、 最初は、 制御信号 ψ Α (以下、 と略 す）によるスィッチをオンし、 入力信号を与え、 1段あたり 1 , 5ビットの演算を 行う。 その結果により、 式（2 )に従って演算を行う。 その出力を S /H (サンプル ホールド）回路に記憶する。 これで最初の 1サイクルが完了する。 次に、 制御信号 φ B (以下、 φ Bと略す）によるスィッチをオンし、 φ Aによるスィッチをオフし て、 S /H回路の出力を 1 . 5ビットのビッ トの A/D変換器に与え、 同じことを繰 り返す。 これを、 N回繰り返した場合、 N + 1ビットの A/D変換が行える。
図 4は、 図 6と同じ機能を実現しながら、 必要なアンプと容量の数を減らした ものである。 その動作タイミング図を図 7に示す。 図 7では、 3サイクル目まで を示している。
図 4では、 まず最初 C 1 と C 2にともに Vinをサンプルし、 その後 C 2は反転増 Φ畐器 (2)の入出力間に接続し、 2つの比較器 (Comparator)により、 式（1)による 1 . 5ビットの A/D変換を行う。 C 1は、 D/A変換器に接続する。 これにより、 次式 の演算が実行される。 【数 3】
Figure imgf000009_0001
C 1 -C 2であれば、 これは、 式（2)と等価である。 ここで、 Voui(0)は、 最初 のサイクルの出力、 D(0)は、 最初の A/D変換値、 つまり最上位桁の値である。 そ の出力を、 サンプルし、 ホールドするため、 図 6では、 S/H回路を設けているが、 図 4では、 それと等価な処理となるように容量とスィッチを制御する。 まず、 C 2にはもともと Vout(0)が記憶されている。 そこで、 C】 を用いて Vout(0)と接地 点との間の電圧を記憶し、 次いで、 A/D変換の結果に従って、 これを DAC (デ ィジタル ·アナログ変換器）と反転増幅器 (2)の仮想接地点の間に接続し直せば、 その差に比例した電荷
【数 4】 ρ二
Figure imgf000009_0002
-! )(ι (4)
が、 C 2に転送され、 その結果次式の演算が実行される (
【数 5】
Figure imgf000009_0003
(5) + 。ト
Figure imgf000009_0004
しつ C これを必要なサイクル数だけ繰り返す。
図 4の構成をとることで、 1つの反転増幅器 (2)と 2つの容量を用いて、 A/D 変換器が構成される。 これは、 回路構成が簡単であるため、 これを複数並べて、 並列に入力信号を与えて動作させ、 全体として高速な A/D変換を行うことができ る。
ここで、 回路の基本動作を説明する。 最初にキャパシタ C 1 と C 2をともに入 力（V in)に接続し、 それぞれに電圧 V inで充電する。 それぞれの電荷を Q 1, Q 2とすると、 Q l =C l ' Vin, Q 2 =C 2 · V inとなる。 その後、 キャパシタ C 2の一端を反転増幅器 (2)の出力端に接続する。 すなわち、 キャパシタ C 2には、 最初から Q 2の電荷が充電されている。 また、 キャパシタ C 1の一端は DAC (デ イジタル'アナログ変換器）に接続を替える。 DACの出力電圧を V dac とすると、 キャパシタ C 1の端子電圧は V inから V dacに変化するので、 キャパシタ C 1に 充電されている電荷の変化は、 AQ 1 =C 1(V in -V dac)となり、 この変化分 がキャパシタ C 2に転送される。 その結果、 最終的な出力は、 V out = (Q 2 +A Q 1)/C 2 =((C 1 +C 2) V in— C1 · V dac)ノ C 2 となる。 もし、 C 1 =C 2に選べば、 V out = 2 V in— V dac となるから、 入力を 2倍して D ACの出力 を引くという巡回型 A/D変換の基本演算ができる。 従来の巡回型は、 アンプの出 力に S/H回路があり、 S/H回路の出力をサンプルして巡回するために、 まさに前 述の基本動作が繰り返される。
発明者の提案する回路では、 この動作を 1個のアンプで行うために、 巡回時に 前述の V inという電圧は、 アンプの出力電圧 V outになるので、 上記'' C 2を V in で充電する"の V inは、 巡回時には V outに相当する。 すなわち、 C 2は最初から V in(=V out)で充電されているので、 C 1だけを最初 V out(=V in)に接続して、 その後 DACに接続を切り替えるということをするだけで、 V out = 2 V in -V dac の演算ができる。 この場合も C 1 =C 2に選定する。 これにより、 従来型よ りキャパシタを減らすことができる。
あとで説明するノイズキヤンセル動作と巡回型 A/D変換動作を両立させる場合 には、 入力 V inと反転増幅器の入力間に C 1 を接続し、 C 2は反転増幅器の入出 力間に接続する。 C 2の電荷は初期化（Q 2 = 0 )しておき、 C 1の一端を V s (信 号電圧）から V R (リセット電圧）に変化させることで， ノイズキャンセルを行う。 その結果、 C 1 = C 2に選定してあると、 V out = A Q 1 / C 2 = C 1 (V s— V R) Z C 2 = V s— V Rとなり、 利得は 1であるものの、 3から を引くこと によりノイズキャンセル動作となる。 その後、 巡回型 A/D変換動作に入る。
[実施例 2 ]
図 8は、 容量を追加し、 交互に用いることで、 半クロックで 1 . 5ビットの A/D 変換が行えるようにした回路の例を示している。 その動作タイミング図を図 9に 示す。 図 8では、 2サイクル目までを示しているが、 このように、 2サイクルで、 4桁分の 1 . 5ビット A/D変換が実行されている。
ここでは、 A/D変換のために比較器（3)を 2セット用いているが、 1セットの 比較器の入力と出力にスイッチング手段を設け、 時分割利用することにより、 1 セットのみの比較器で構成することもできる。
[実施例 3 ]
このような巡回型 A/D変換器をアレイ状に配置したものは、 イメージセンサの カラムに用いて、 並列に信号を与えて A/D変換を行うのに有用である。 この場合、 図 2 , 3に示したように、 カラムで画素部が発生するノイズを低減するノイズキ ヤンセル回路をカラムに並べて、 その出力に対し、 以上述べた A/D変換器アレイ を並べて動作させることも可能であるが、 より効率の良い回路構成として、 ノィ ズキャンセルの回路、 あるいはノィズキャンセルをしながら一定の利得で増幅を 行う回路と、 巡回型 A/D変換を一体化し、 1つのアンプを用いて、 ノイズキャン セル ·増幅及 変換を行う回路を構成することができる。
図 1 0に示す回路では、 光信号による信号電圧（これを V S とする）が V inに 印加される。 この電圧を C 1にサンプルする。 このとき、 C 1の他方は、 φ A, φ 2 がオンとなつた反転増幅器 (2)の入力に接続されており、 ほぼ接地電位とな つている。 次いで、 φ Αをオフにしたのちフォトダイオード部をリセットして、 そのリセット電圧 V Rを V inに与える。 これにより、 1 ー 3の電圧差と〇 1 の積による電荷が C 2に転送され、 アンプ出力の電圧が変化する。 その出力電 圧を Vout(0)とすると、 これは次式で表される。
【数 6】
Figure imgf000012_0001
= ) (6) すなわち、 画素部の信号レベルとリセットレベルの差が C 1/C 2 の容量比で増 幅され、 画素部の固定パターンノイズのキャンセルを行うことができる。 アンプ の出力に対して、 2つの比較器 (3)で 1.5ビット A/D変換を行い、 その結果を用 いて、 次の桁の A/D変換を行うための演算を行う。 以降の動作は、 図 4の場合と 同じである。
図 10の回路では増幅度は C 1/C 2の容量比で決定される。 C 1 をノイズキヤ ンセルと A/D変換の両方に使う場合は C 1 =C 2 とする必要があり、 その比は 1 となる。 そこで、 入力に第 3のキャパシタ C 3 を追加することにより、 増幅度を 高める回路を提案する。 その回路例を図 1 1に示す。 また、 その動作タイミング 図を図 12に示す。
図 1 1において、 C 3 は、 増幅を行う場合に用いる容量で、 増幅を行わない場 合 （つまり、 利得 1でノイズキャンセルする。） は、 図 1 1の破線の Aの部分を削 除する。
C 3 =(n- 1) C 0, C 1 =C 2 =C 0 とすることで、 ノイズキャンセルされた 信号に対して、 n倍の利得により増幅することができる。 図 1 1の V inには、 図 13に示す画素内に数個のトランジスタを用いた増幅型イメージセンサの画素出 力を接続する。 ここでは、 3個のトランジスタを用いた場合 （図 1 3 ) を例にと つて説明するが、 これに限定するものではなく、 画素内で電荷転送を行う 4 トラ ンジスタ、 5 トランジスタをはじめ、 他の増幅型イメージセンサにも適用可能で ある。
3 トランジスタ型の増幅型イメージセンサの場合、 選択された画素に対して、 まず信号がフォトダイオードに蓄積された結果発生する電圧レベル （これを V s とする） を出力し、 図 1 1の C 1 と C 3にサンプノレする。 このとき、 φ Αによる スィッチをオンし、 反転増幅器 (2)の入出力をショートしておき、 そのときの反転 増幅器 (2)の入力に、 C 1 , C 3の他方は接続されている。 次いで、 φ Aによるス イッチを開き、 フォトダイオード部に蓄積された電圧をリセット（Rによるスイツ チをオン）し、 そのときのフォトダイオード部のリセット電圧レベル （これを V R とする） を図 1 1の V inに与える。 これにより、 V R— V Sの電圧差と C 1 + C 3 の積による電荷が、 C 2 に転送され、 アンプ出力の電圧が変化する。 その出力 電圧を V out (0)とすると、 これは次式で表される。
【数 7】 ( 二 (7)
Figure imgf000013_0001
すなわち、 画素部の信号レベルとリセットレベルの差が n倍で増幅され、 画素 部の固定パターンノイズのキャンセルと信号增幅を行うことができる。 アンプの 出力に対して、 2つの比較器（3)で 1 . 5ビット A/D変換を行い、 その結果を用い て、 次の桁の A/D変換を行うための演算を行う。 以降の動作は、 図 4の場合と同 じであり、 C 3 については、 最初の増幅の際にのみ用い、 以降の A/D変換におい ては用いない。
[実施例 4 ] なお、 図 1 1は、 一端を接地した増幅器による回路を例として示したが、 これ を全差動の回路として構成することもできる。 図 1 4に全差動回路により図 1 1 と同様な処理を行う回路の例を示す。 図 1 4においても増幅を行わない場合は、 Aの部分を削除する。
図 1 4は、 全差動であるので、 入力信号は、 VIPと VIMの差電圧として与えら れること想定している。 増幅型のイメージセンサが画素部において、 2本の信号 線で差電圧として出力する場合は、 図 1 4の 2つの入力を画素部からの垂直信号 線に接続すればよい。 画素部からの信号が、 シングルエンド信号であり、 信号線 が 1本だけの場合は、 図 1 4の VIP を画素部からの垂直信号線に接続し、 図 1 4 の VIMについては、 一定電圧を参照電圧として与えておく。
[実施例 5 ]
次に、 半サイクルで 1 . 5 bの A/D変換を行う図 8の方式をイメージセンサの力 ラムに用い、 ノイズキャンセル動作を行わせる場合の回路構成を図 1 5に示す。 その動作タイミング図を、 図 1 6に示す。 その動作は、 図 1 1の場合とほぼ同様 であるが、 2セットの比較器 (3)を用いて、 半サイクル毎に交互に用い、 半サイク ノレ毎に 2つの容量 C 1 を、 式（5 )に相当する演算と、 出力のサンプル &ホールド の動作に用いる。
ここでは、 A/D変換のために比較器（3)を 2セット用いているが、 1セットの 比較器の入力と出力にスイッチング手段を設け、 時分割利用することにより、 1 セットのみの比較器で構成することもできる。
なお、 図 1 1の回路に対しての全差動回路の構成を示したが、 同様に図 4や図 8、 図 1 5についても全差動回路とすることは当然可能であり、 これらは、 図 4、 図 8、 図 1 1と図 1 4から容易に類推できる。
[実施例 6 ]
以上の回路では、 容量やアンプの数を減らすことができるが、 一方、 アンプの もつオフセット電圧をキャンセルする機能を持たないため、 このようなアンプの オフセット電圧や、 スィツチのィンジヱクションによるオフセット電圧を除去す ることが必要である。 これは、 ディジタル領域で、 あらかじめ測定しておいたォ フセット電圧をカラム毎に差し引くことで除去することができる。 ただし、 この ような処理を容易に行えない場合もあり、 その場合には、 アンプのオフセット電 圧のばらつきの影響を受けにくい回路とする必要がある。 その場合には、 アンプ がもう 1つ必要になるが、 イメージセンサのノイズキャンセル用アンプと兼用す ることで、 効率化できる。
その回路例を図 1 7に示す。 その動作タイミング図を図 1 8に示す。 イメージ センサ出力の信号レベルのサンプルを行う際、 φ Aで制御されるスィッチにより、 最初、 参照電圧 V Rに接続しておき、 増幅時に、 φ 2dで制御されるスィッチによ り、 アンプの入出力間に接続する。 これにより、 ノイズキャンセル及び増幅時の アンプのオフセット電圧をキャンセルする。 さらに、 同じアンプを用いて 1サイ クルあたり 1.5 ビットの A/D変換を行う巡回型 A/D変換を行う。 そのアンプの出 力をサンプルホールド回路により、 記憶する。 サンプルホールド回路は、 アンプ A 2の入出力閬を φ 2Aにより制御されるスィツチによりショートした電圧を基 準として、 容量 C 4に記憶し、 その後、 φ 2と φ 2Aで制御されるスィツチを開 き、 C 4を φ Id で制御されるスィッチにより、 アンプの入出力間に接続する動 作をする。 これにより、 サンプルホールド回路もアンプのオフセット電圧の影響 を受けない。
次の桁の A/D変換のため、 サンプルホールド回路の出力を前段の回路の C 1 と C 2にサンプルする。 このとき φ 1Aで制御されるスィッチにより、 アンプ A 1 の入出力間をショートした電圧を基準として、 サンプルし、 その後、 φ 2Aで 制御されるスィッチにより、 C 2をアンプの入出力間に接続し、 C 1の一方の端 子を D A Cの出力に接続するようにすることで、 式 （3 ) と同様の演算がなされ るが、 この動作においてもアンプ A 1 のオフセット電圧の影響は受けない。 この ようにノイズキャンセル、 A/D変換時、 ともにアンプのオフセット電圧を受けな い動作が可能となる。
なお、 以上は、 比較器を二つ用い、 1サイクルあたり 1 . 5ビットの A/D変換を 繰り返す場合について述べたが、 比較器を 1つ用いて 1ビットの A/D変換を繰り 返す方法、 比較器を複数用いて、 さらにアンプでの増幅も 4倍、 8倍、 1 6倍と して、 1サイクルあたり多ビットの A/D変換を巡回する方法も考えられ、 これら の方法を排除するものではない。
さらに、 図 1 9に示すように巡回型 A D Cやノイズキャンセル回路の特性ばら つきに起因する誤差を、 補正する回路をカラムに集積化することもできる。
また、 ここでは反転増幅器 (2)として差動入力を有する反転増幅器を用いて説明 をしたが、 差動入力をもたずシングルエンド入力をもつ反転増幅器を用いても、 同様な回路を構成できることは自明であり、 これら他の増幅器の採用を排除する ものではない。 産業上の利用可能性
本発明は、 イメージセンサのカラムにおいて、 巡回型の A/D変換器をアレイ状 に配置することで高速で高分解能の A/D変換を行う方法とこれを用いて高速度ィ メージセンサを実現する方法を提供する。 特に、 従来の巡回型よりも増幅器の数 とキャパシタ （容量） の数を減らした点を特徴とするとともに、 イメージセンサ の画素部で発生するノイズ（リセットノイズ、 固定パターンノイズ）をキャンセル するカラムのアンプを用いて巡回型の A/D変換を行う。 これにより、 面積と消費 電力を少なくすることができる。

Claims

請 求 の 範 囲
1 . A/D変換アレイにおいて、 1サイクルあたり Nビットの AZD変換を行 う回路要素と、 該回路要素のディジタル出力を第 1のスィツチング手段と第 1の キャパシタにより D ZA変換する回路要素と、 その変換結果のアナログ値をアナ ログ入力から減算及び増幅するために、 前記第 1のキャパシタとの比により利得 を決定する第 2のキャパシタを反転増幅器の入出力間に接続してなる増幅手段と、 該増幅手段の出力を第 2のスィッチング手段と前記第 1のキャパシタによりサン プル &ホールドする回路要素と、 前記増幅手段の出力と入力信号との一方を選択 するとともに選択された信号を前記第 1のキャパシタを介して前記増幅手段の入 力として与える第 3のスィツチング手段とからなる単位回路をアレイ状に配置す るとともに、 前記第 1乃至第 3のスィツチング手段の制御手段をァレイの外部に 設け、 最初の段階で入力信号を前記増幅手段の入力として与え、 次の段階で前記 サンプル &ホールド回路要素を経由した信号を前記増幅手段の入力に与えること により、 巡回型の多ビットの AZD変換を行うことを特徴とする A/D変換ァレ ィ。
2 . 前記増幅手段における D /A変換に用いる第 1のキャパシタを 2個設け、 これら複数のキャパシタを D /A変換用とサンプルホールド用とに交互に用いる ことにより 1サイクルあたりの変換速度を 2倍にしたことを特徴とする請求の範 囲第 1項記載の AZD変換アレイ。
3 . 前記 Nビットの AZD変換を行う回路要素は入力であるアナログ信号を電 圧レベルにより 3つの領域に区分し、 3つの領域に対し 1， 0， 一1の値を割り 振るものである請求の範囲第 1項記載の A/D変換アレイ。
4 . 前記増幅手段における増幅器を差動入力、 差動出力を有する差動増幅器に より構成し、 その周辺のキャパシタ及びスイッチング手段を含めて全差動回路構 成とした請求の範囲第 i項記載の AZD変換アレイ。
5 . 請求の範囲第 1項乃至第 4項記載の AZD変換ァレイをイメージセンサァ レイのカラムに配置することにより、 イメージセンサアレイの出力に対して並列 に A/D変換を行うことを特徴とするイメージセンサ。
6 . 前記イメージセンサアレイのカラムにノイズキャンセル回路を設け、 該ノ ィズキャンセル回路は、 第 2の反転増幅器と、 イメージセンサアレイの出力と前 記第 2の反転増幅器の入力との間に接続される第 3のキャパシタと、 前記第 2の 反転増幅器の入力と出力間に接続される第 4のキャパシタと、 それらの接続を切 り替えるスィツチング手段とからなるものであり、 前記巡回型 A/D変換アレイ における反転増幅器を前記ノイズキャンセル回路の第 2の反転増幅器と兼用し、 前記第 1のキャパシタを前記第 3のキャパシタと兼用し、 前記第 2のキャパシタ を前記第 4のキャパシタと兼用してなる請求の範囲第 5項記載のイメージセンサ。
7 . ノイズキャンセル動作の際にのみ、 イメージセンサアレイの出力と反転増 幅器の入力との間に接続されるキャパシタとして、 第 5のキャパシタを設け、 前 記第 2のキャパシタとの容量比により増幅機能を得ることを特徴とする請求の範 固第 6項記載のィメージセンサ。
PCT/JP2004/016286 2003-10-29 2004-10-27 Ａ／ｄ変換アレイ及びイメージセンサ WO2005041419A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US10/577,490 US7345615B2 (en) 2003-10-29 2004-10-27 Cyclic multi-bit A/D conversion array and image sensor
KR1020067008349A KR101148169B1 (ko) 2003-10-29 2004-10-27 에이/디 변환 어레이 및 이미지 센서
EP04793319A EP1679798B1 (en) 2003-10-29 2004-10-27 A/d conversion array and image sensor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003-368340 2003-10-29
JP2003368340A JP3962788B2 (ja) 2003-10-29 2003-10-29 Ａ／ｄ変換アレイ及びイメージセンサ

Publications (1)

Publication Number Publication Date
WO2005041419A1 true WO2005041419A1 (ja) 2005-05-06

Family

ID=34510342

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2004/016286 WO2005041419A1 (ja) 2003-10-29 2004-10-27 Ａ／ｄ変換アレイ及びイメージセンサ

Country Status (5)

Country Link
US (1) US7345615B2 (ja)
EP (1) EP1679798B1 (ja)
JP (1) JP3962788B2 (ja)
KR (1) KR101148169B1 (ja)
WO (1) WO2005041419A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2043267A1 (en) * 2006-06-08 2009-04-01 National University Corporation Shizuoka University Analog digital converter, a/d conversion stage, method for generating digital signal corresponding to analog signal, and method for generating signal indicating conversion error in the a/d conversion stage

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007029786A1 (ja) * 2005-09-07 2007-03-15 National University Corporation Shizuoka University ノイズキャンセル機能付きａ／ｄ変換器
KR100782324B1 (ko) * 2006-02-03 2007-12-06 삼성전자주식회사 씨모스 이미지 센서의 아날로그 디지털 변환기 및 아날로그디지털 변환 방법
JP2008011284A (ja) 2006-06-30 2008-01-17 Fujitsu Ltd 画像処理回路、撮像回路および電子機器
JP4155316B2 (ja) * 2006-06-30 2008-09-24 ソニー株式会社 Ｄ／ａ変換回路、液晶駆動回路及び液晶表示装置
EP2048785B1 (en) 2006-07-31 2013-09-04 National University Corporation Shizuoka University A/d converter and reading circuit
US7697899B2 (en) 2006-08-31 2010-04-13 Broadcom Corporation RFIC with on-chip acoustic transducer circuit
US7877026B2 (en) 2006-08-31 2011-01-25 Broadcom Corporation Radio frequency transmitter with on-chip photodiode array
JP4811339B2 (ja) 2006-09-21 2011-11-09 株式会社デンソー Ａ／ｄ変換器
JP4900065B2 (ja) * 2006-10-19 2012-03-21 株式会社デンソー マルチチャネルサンプルホールド回路およびマルチチャネルａ／ｄ変換器
KR100878304B1 (ko) 2006-11-03 2009-01-14 삼성전자주식회사 상호연관 이중 샘플링을 수행하기 위한 상호연관 이중샘플링 회로 및 그것을 포함하는 싸이클릭 아날로그 디지털변환 장치
KR100912090B1 (ko) 2007-02-14 2009-08-13 삼성전자주식회사 디지털-아날로그 변환기 및 디지털-아날로그 변환방법
JP4353281B2 (ja) 2007-06-06 2009-10-28 ソニー株式会社 Ａ／ｄ変換回路、ａ／ｄ変換回路の制御方法、固体撮像装置および撮像装置
JP5053737B2 (ja) * 2007-07-06 2012-10-17 キヤノン株式会社 光電変換装置
JP4966777B2 (ja) * 2007-07-25 2012-07-04 ルネサスエレクトロニクス株式会社 Ａ／ｄ変換器
WO2009088041A1 (ja) * 2008-01-09 2009-07-16 National University Corporation Shizuoka University 巡回型アナログ・ディジタル変換器
JP5151507B2 (ja) * 2008-01-29 2013-02-27 ソニー株式会社 固体撮像素子、固体撮像素子の信号読み出し方法および撮像装置
US7589658B2 (en) * 2008-02-05 2009-09-15 Freescale Semiconductor, Inc. Analog-to-digital converter with variable gain and method thereof
FR2929055B1 (fr) * 2008-03-19 2010-05-28 Commissariat Energie Atomique Systeme de conversion de charges en tension et procede de pilotage d'un tel systeme
JP5094498B2 (ja) * 2008-03-27 2012-12-12 キヤノン株式会社 固体撮像装置及び撮像システム
US7649488B1 (en) * 2008-06-25 2010-01-19 Aptina Imaging Corporation Low-power column parallel cyclic analog-to-digital converter
KR101059460B1 (ko) 2008-10-06 2011-08-25 한국전자통신연구원 알고리즘 아날로그-디지털 변환기
US8581171B2 (en) 2008-10-17 2013-11-12 National University Corporation Shizuoka University Cyclic A/D converter, image sensor device, and method for generating digital signal from analog signal
JP2011035701A (ja) 2009-08-03 2011-02-17 Curious Corp イメージセンサ用ａ／ｄ変換装置
US8009071B2 (en) * 2009-12-11 2011-08-30 Zoran Corporation Gain circuit
JPWO2011093225A1 (ja) * 2010-01-26 2013-06-06 国立大学法人静岡大学 固体撮像装置、及び固体撮像装置の画素アレイから信号を読み出す方法
JP5018920B2 (ja) * 2010-03-24 2012-09-05 株式会社デンソー Ａ／ｄ変換器
KR101689053B1 (ko) 2010-05-14 2016-12-22 고쿠리츠 다이가꾸 호우진 시즈오까 다이가꾸 A/d 변환기
JP5062293B2 (ja) * 2010-05-14 2012-10-31 トヨタ自動車株式会社 サンプルホールド回路及びａ／ｄ変換装置
WO2012005777A1 (en) * 2010-07-08 2012-01-12 Microchip Technology Incorporated 2-phase gain calibration and scaling scheme for switched capacitor sigma-delta modulator using a chopper voltage reference
JP5811069B2 (ja) * 2012-09-20 2015-11-11 株式会社デンソー 巡回型ａ／ｄ変換器
JP2014175930A (ja) * 2013-03-11 2014-09-22 Toshiba Corp アナログデジタル変換器
US9264644B2 (en) * 2013-04-25 2016-02-16 Forza Silicon Corporation Analog-to-digital conversion for image sensor with non-destructive read pixel
JP6295667B2 (ja) * 2014-01-09 2018-03-20 株式会社リコー Ａ／ｄ変換器、撮像素子、画像読取装置及び画像形成装置
JP2017041844A (ja) * 2015-08-21 2017-02-23 株式会社東芝 デジタル演算回路および固体撮像装置
JP6486800B2 (ja) * 2015-09-07 2019-03-20 株式会社東芝 Ａｄ変換回路及び固体撮像装置
TWI755462B (zh) * 2017-03-02 2022-02-21 日商索尼半導體解決方案公司 影像感測器、控制影像感測器之方法及電子裝置
DE102017130091B4 (de) 2017-12-15 2020-10-01 pmdtechnologies ag Analog-Digital Umsetzer für eine Lichtlaufzeitkamera
JP7073727B2 (ja) * 2018-01-11 2022-05-24 株式会社デンソー Ａ／ｄ変換器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02279021A (ja) * 1989-04-20 1990-11-15 Fujitsu Ltd Ａ／ｄ変換器
JPH1127148A (ja) * 1997-07-02 1999-01-29 Tadahiro Omi 半導体集積回路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5212486A (en) * 1991-12-26 1993-05-18 At&T Bell Laboratories Cyclic analog-to-digital converter
US5644313A (en) * 1995-06-05 1997-07-01 Motorola, Inc. Redundant signed digit A-to-D conversion circuit and method thereof
US5894284A (en) * 1996-12-02 1999-04-13 Motorola, Inc. Common-mode output sensing circuit
KR100286322B1 (ko) * 1997-09-11 2001-04-16 김영환 아날로그/디지털변환회로
US6097326A (en) * 1998-05-26 2000-08-01 National Semiconductor Corporation Algorithmic analog-to-digital converter with reduced differential non-linearity and method
JP3458812B2 (ja) * 1999-06-01 2003-10-20 株式会社デンソー 巡回型ａ／ｄ変換器
JP4579433B2 (ja) 2001-02-27 2010-11-10 浜松ホトニクス株式会社 Ａ／ｄ変換回路および固体撮像装置
US6617567B2 (en) * 2001-06-22 2003-09-09 Texas Instruments Incorporated Analog pre-processor with improved input common mode range
US6535157B1 (en) * 2001-09-07 2003-03-18 Motorola, Inc. Low power cyclic A/D converter
US6909393B2 (en) * 2003-07-30 2005-06-21 Freescale Semiconductor, Inc. Space efficient low power cyclic A/D converter
US7102560B2 (en) * 2004-12-28 2006-09-05 Intel Corporation Analog to digital converter having an input switching network responsive to a digital output signal

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02279021A (ja) * 1989-04-20 1990-11-15 Fujitsu Ltd Ａ／ｄ変換器
JPH1127148A (ja) * 1997-07-02 1999-01-29 Tadahiro Omi 半導体集積回路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1679798A4 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2043267A1 (en) * 2006-06-08 2009-04-01 National University Corporation Shizuoka University Analog digital converter, a/d conversion stage, method for generating digital signal corresponding to analog signal, and method for generating signal indicating conversion error in the a/d conversion stage
EP2043267A4 (en) * 2006-06-08 2009-05-27 Univ Shizuoka Nat Univ Corp ANALOG DIGITAL CONVERTER, A / D CONVERTER, METHOD FOR GENERATING A DIGITAL SIGNAL ACCORDING TO AN ANALOG SIGNAL, AND METHOD FOR GENERATING A SIGNAL DISPLAYING THE CONVERSION ERROR IN THE A / D CONVERTER STAGE
US7889111B2 (en) 2006-06-08 2011-02-15 National University Corporation Shizuoka University Analog digital converter, A/D conversion stage, method for generating digital signal corresponding to analog signal, and method for generating signal indicating conversion error in the A/D conversion stage

Also Published As

Publication number Publication date
EP1679798A1 (en) 2006-07-12
US7345615B2 (en) 2008-03-18
EP1679798A4 (en) 2006-10-25
US20070080842A1 (en) 2007-04-12
JP3962788B2 (ja) 2007-08-22
EP1679798B1 (en) 2011-06-29
KR20060110285A (ko) 2006-10-24
KR101148169B1 (ko) 2012-05-23
JP2005136540A (ja) 2005-05-26

Similar Documents

Publication Publication Date Title
WO2005041419A1 (ja) Ａ／ｄ変換アレイ及びイメージセンサ
US8704694B2 (en) A/D converter
US5929800A (en) Charge integration successive approximation analog-to-digital converter for focal plane applications using a single amplifier
US5880691A (en) Capacitively coupled successive approximation ultra low power analog-to-digital converter
EP0981204A2 (en) Self-calibrating analog-to-digital converter
JP5378945B2 (ja) Ｘ線画素検出器の読出し回路及び集積回路
JP4366501B2 (ja) ディジタルノイズキャンセル機能をもつイメージセンサ
KR101157749B1 (ko) 순회형 아날로그·디지털 변환기
WO2004088849A1 (ja) ２段階ａ/ｄ変換器及びそれを用いたイメージセンサ
US6229472B1 (en) A/D converter
JP4370407B2 (ja) イメージセンサ
JPH0951476A (ja) 固体撮像装置
US8581171B2 (en) Cyclic A/D converter, image sensor device, and method for generating digital signal from analog signal
JP4061033B2 (ja) Ａ／ｄ変換器および半導体集積回路
JP2023070125A (ja) イメージセンサ読み出し用アナログデジタル変換器
JP4469989B2 (ja) Ｎビットａ／ｄ変換器
WO2010109815A1 (ja) 固体撮像装置
JP4478798B2 (ja) オフセット低減機能をもつ巡回型ａ／ｄ変換器、およびオフセット電圧を低減する方法
CN1677869A (zh) 可进行背景校正的流水线式模数转换器
JP4328863B2 (ja) 巡回型ａ／ｄ変換器およびイメージセンサ
JP4469988B2 (ja) ノイズキャンセル機能付きａ／ｄ変換器
CN112398472A (zh) 一种用于图像传感器的误差量化10位单斜adc
JP2019054512A (ja) ノイズ除去を備えたアナログデジタル変換器
JP2990946B2 (ja) アナログディジタル変換器
JP5011538B2 (ja) 巡回型アナログ・ディジタル変換器およびイメージセンサデバイス

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2007080842

Country of ref document: US

Ref document number: 10577490

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 1020067008349

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 2004793319

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 2004793319

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1020067008349

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 10577490

Country of ref document: US