WO2003034488A1 - Substrate and method for producing the same - Google Patents

Substrate and method for producing the same Download PDF

Info

Publication number
WO2003034488A1
WO2003034488A1 PCT/JP2002/010414 JP0210414W WO03034488A1 WO 2003034488 A1 WO2003034488 A1 WO 2003034488A1 JP 0210414 W JP0210414 W JP 0210414W WO 03034488 A1 WO03034488 A1 WO 03034488A1
Authority
WO
WIPO (PCT)
Prior art keywords
substrate
conductive layer
via hole
ceramic
conductive
Prior art date
Application number
PCT/JP2002/010414
Other languages
English (en)
French (fr)
Inventor
Reo Yamamoto
Yoshihide Kamiyama
Original Assignee
Tokuyama Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokuyama Corporation filed Critical Tokuyama Corporation
Priority to DE60236526T priority Critical patent/DE60236526D1/de
Priority to US10/450,182 priority patent/US20040016570A1/en
Priority to EP02779905A priority patent/EP1435658B1/en
Publication of WO2003034488A1 publication Critical patent/WO2003034488A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H05K1/0204—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate
    • H05K1/0206—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate by printed thermal vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/114—Pad being close to via, but not surrounding the via
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0302—Properties and characteristics in general
    • H05K2201/0317—Thin film conductor layer; Thin film passive component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0347—Overplating, e.g. for reinforcing conductors or bumps; Plating over filled vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/16—Inspection; Monitoring; Aligning
    • H05K2203/167—Using mechanical means for positioning, alignment or registration, e.g. using rod-in-hole alignment
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0008—Apparatus or processes for manufacturing printed circuits for aligning or positioning of tools relative to the circuit board
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0073—Masks not provided for in groups H05K3/02 - H05K3/46, e.g. for photomechanical production of patterned surfaces
    • H05K3/0082—Masks not provided for in groups H05K3/02 - H05K3/46, e.g. for photomechanical production of patterned surfaces characterised by the exposure method of radiation-sensitive masks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061—Etching masks
    • H05K3/064—Photoresists
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/245—Reinforcing conductive patterns made by printing techniques or by other techniques for applying conductive pastes, inks or powders; Reinforcing other conductive patterns by such techniques
    • H05K3/246—Reinforcing conductive paste, ink or powder patterns by other methods, e.g. by plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4061—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in inorganic insulating substrates
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49156—Manufacturing circuit on or in base with selective destruction of conductive paths
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Definitions

  • the present invention relates to a ceramic substrate having via holes that can be suitably used as a submount, and a method for manufacturing the same.
  • Conventional technology
  • a submount is an insulating substrate located between a semiconductor laser element and a heat sink (a block made of metal such as copper), and has the ability to efficiently transfer the heat generated by the semiconductor laser element to the heat sink side. is there.
  • circuit patterns are provided on the upper and lower surfaces of a ceramic substrate, and these upper and lower circuit patterns are electrically connected by conductive via holes penetrating between the upper and lower surfaces. What is connected.
  • An element such as a semiconductor laser is bonded on one side and a heat sink is bonded on the other side by soldering or the like.
  • a through-hole is formed in a plate-like molded body (green sheet) containing ceramic powder, and a paste containing a conductive material is filled therein.
  • this method is called cofire method
  • polishing the surface metallizing the entire surface of the ceramic substrate to form a conductive layer, and then applying the lithography method to the circuit
  • a method of forming a pattern has been adopted.
  • a photoresist is applied on a conductive layer covering the entire surface of the substrate, and an exposure process using a circuit pattern mask, a development rinsing process, and, if necessary, an etching process after a post bake process
  • the circuit pattern is formed by removing the unnecessary conductive layer and removing the resist. Note that, depending on the implementation, On the surface on which the element is mounted, the circuit pattern may be composed of a conductive layer covering the entire surface in some cases, but even in this case, the circuit pattern is present on the portion where the element is actually mounted and on the base.
  • a via hole filled with a conductive material a metal is often used as the conductive material, so such a via hole is hereinafter also simply referred to as a metal via hole). Is provided for the purpose of electrical connection of the circuit patterns formed on both sides of the ceramic substrate.
  • the surface of the metal via holes by (more particularly a surface exposed portion of the electrically conductive material filled in the via holes) dividing lines to form a circuit pattern so as to cover the entire surface and its surroundings in the circuit pattern.
  • the circuit pattern mask photomask
  • the contact between the metal via hole and the circuit pattern on the surface of the ceramic substrate is made.
  • the contact area is reduced, which causes defective products such as increased electrical resistance and poor connection. Therefore, it is necessary to accurately align the mask. Even when the latter circuit pattern is formed of a conductive layer covering the entire surface, positioning of the mask for forming the solder film is important.
  • the present invention relates to a “double-sided circuit board having a metal via hole” which can be suitably used as a submount for mounting a semiconductor element, wherein the electrical connection between the metal via hole and the circuit pattern is good, and the element is bonded. It is an object to provide a substrate that can be easily positioned, and a method for efficiently manufacturing such a substrate. Means for solving the problem
  • the present inventors have conducted intensive research to solve the above technical problems. That is, in general, when a conductive layer is formed on a substrate, it is considered that the substrate surface is preferably smooth from the viewpoint of adhesion between the substrate and the conductive layer. If the conductive layer is formed by artificially projecting the conductive layer, the position of the metal via hole may be easily confirmed even after the conductive layer is formed.
  • the authors conducted intensive studies on the conditions for forming the protruding portions that can be distinguished as described above, while also ensuring the reliability when mounting directly on a metal via hole. As a result, it was found that when the surface roughness of the ceramic substrate was set to a specific value or less and the metal via hole was protruded from the substrate surface at a specific height, the expected effect was obtained. Complete I came to.
  • a conductive layer covering the entire surface of the exposed portion of the conductive material filled in the via hole is formed on the surface of the ceramic substrate having the via hole filled with the conductive material therein.
  • the conductive material filled in the via hole present in the substrate protrudes from the surface at a height of 0.3 to 5.
  • the substrate of the present invention (hereinafter also referred to as the product substrate of the present invention) can be suitably used as a submount.
  • the product substrate of the present invention is characterized in that not only the reliability of die attachment when mounting elements is high, but also a highly reliable substrate is easily and efficiently obtained by using a lithography method. Further, among the product substrates of the present invention, those having a conductive layer covering the entire surface of the ceramic substrate on which the elements are mounted can easily confirm the position of the metal via hole existing in the underlayer. A solder film pattern for element bonding can be formed on the conductive layer by arbitrarily controlling the relative positional relationship with the metal via hole.
  • a second aspect of the present invention is a ceramic substrate having a via hole filled with a conductive substance therein, wherein the ceramic portion on at least one surface of the ceramic substrate has a surface roughness of Ra 0.
  • the conductive material filled in the via hole present on at least one surface of the ceramic portion having a surface roughness of R a ⁇ 0.8 ⁇ m is 0.8 Aim.
  • the substrate of the present invention (hereinafter also referred to as the “raw material substrate of the present invention”) is used as a raw material substrate for producing the product substrate of the present invention which can be suitably used as the above submount. Can be suitably used.
  • the raw material substrate has a feature that even if a conductive layer is formed on the surface, the position of the metal via hole can be easily confirmed visually.
  • the conductive material filled in the via hole of the raw material substrate of the present invention protrudes at a height of 0.3 to 5.3 ⁇ from the surface of the ceramic portion of the substrate.
  • a part of the conductive layer is removed by lithography to form a conductive layer covering the entire surface of the exposed portion of the protruding conductive material.
  • the conductive material filled in the via hole of the raw material substrate according to the present invention is 0.3 to 5.0 from the surface of the ceramic portion of the substrate. protruding at a height of m After forming a conductive layer covering the entire surface on at least one surface, the position of a via hole existing under the conductive layer is confirmed based on the position of a convex portion of the conductive layer derived from the via hole.
  • FIG. 1 is a perspective view and a vertical sectional view of a typical embodiment of the product substrate of the present invention.
  • the substrate of the present invention (the raw material substrate of the present invention and the product substrate of the present invention) has a ceramic portion having a surface roughness of R on a surface serving as an element mounting surface of a ceramic substrate having metal via holes. a ⁇ 0.8 ⁇ or less, and further has a common feature that the conductive material filled in the via hole protrudes from the surface of the surface at a height of 0.3 to 5. . ⁇ .
  • the protrusion height is less than 0.3 ⁇ , it is difficult to visually check the position of the metal via hole when the entire surface of the substrate is covered with the conductive layer. If the protrusion height exceeds 5.0 ⁇ m, a large step is formed between the conductive layer on the metal via hole and the peripheral conductive layer when the entire surface of the substrate is covered with the conductive layer. In particular, the adhesiveness in the vicinity of the step is deteriorated, and there is a possibility that a poor electrical conduction may occur when a circuit pattern is formed. When the surface roughness of the ceramic portion is Ra> 0.8 / im, the reliability in mounting an element such as a semiconductor laser is reduced. From the viewpoint of the above effects, it is particularly preferable that the protrusion height is from 0.3 to 1.8 ⁇ , and the surface roughness is Ra ⁇ 0.05 m.
  • the substrate of the present invention having such characteristics is provided with a conductive layer covering the entire surface of the exposed portion of the conductive material filled in the via hole protruding from the surface of the ceramic substrate (the present invention).
  • a product substrate) itself can be suitably used as a submount, and a substrate having no conductive layer on its surface (a raw material substrate of the present invention) can be suitably used as a raw material substrate for manufacturing the product substrate of the present invention. .
  • FIG. 1 shows an alternative to the product substrate of the present invention in which a solder film pattern for mounting an element is formed.
  • the substrate has a ceramic surface having an element mounting surface 101 with a surface roughness of R a ⁇ 0.8 ⁇ m and a via hole (metallic via hole) 200 filled with a conductive substance therein.
  • the entire surface of the via-hole protruding portion of the substrate 100 and the surface of the ceramic substrate in the vicinity thereof are covered with the conductive layer 300, and the solder film pattern 400 for mounting elements is mounted on the conductive layer. Have been. Note that, in the perspective view of FIG.
  • the end face of the metal via hole 200 is described as being exposed, but this indicates the position of the metal via hole, and as shown in the sectional view, Is covered with a conductive layer 300.
  • a conductive layer may be formed on the surface 102 opposite to the device mounting surface.
  • the projecting height h of the via hole 200 from the surfaces 101 and 102 is 03 to 5. . ⁇ .
  • the product substrate shown in FIG. 1 excluding the conductive layer 300 and the element mounting solder film pattern 400 is the raw material substrate of the present invention.
  • the material of the ceramic substrate used in the raw material substrate and the product substrate of the present invention known materials can be used without particular limitation. Specifically, aluminum nitride, beryllium oxide, silicon carbide, alumina, mullite, boron nitride, glass borosilicate, and the like are used. Among them, aluminum nitride has high thermal conductivity, so when it is used as a submount, for example, it efficiently dissipates the heat generated from the semiconductor laser element to the heat sink, has a low dielectric constant, and has a low thermal conductivity. Since the coefficient is equivalent to the material of the semiconductor laser element such as Si, it can be used particularly preferably. When used as a submount for mounting a semiconductor laser element, the ceramic substrate preferably has a higher thermal conductivity, more preferably 170 W / mK or more, particularly preferably 20 O WZmK or more. Used for
  • the ceramic substrate used in the raw material substrate and the product substrate of the present invention has a via hole filled therein with a conductive substance.
  • a conductive substance a known substance is used without any particular limitation. Generally, tungsten, molybdenum, copper, silver, gold, nickel, palladium and the like can be suitably used.
  • the conductive material used in the production of the substrate described in the above “Is the heat-resistant substance used ? : can be used appropriately.
  • the size, shape and number of via holes can be arbitrarily determined. The via hole does not need to penetrate the ceramic substrate, and if a conductive layer is formed inside the ceramic substrate, the via hole has a depth that reaches the conductive layer.
  • the conductive material does not necessarily need to be filled so as to completely fill the via hole, and may be filled so as to cover the inner surface. It is preferable to have a via hole filled with a conductive material so as to completely fill a hole (through hole) penetrating the upper and lower surfaces of the ceramic substrate because the hole is easily formed.
  • a via hole is usually formed by filling a paste containing a conductive substance into the inside of the through-hole.
  • the diameter of the through-hole is 0.03 to 0. It is preferably 0.5 mm, more preferably 0.05 to 0.4 mm, and the ratio of its length to diameter (length / diameter) is preferably 40 or less.
  • the electrical resistance of the via hole filled with the conductive material is not particularly limited, but should be 0.5 ⁇ or less, more preferably 0.1 ⁇ or less, in order to sufficiently exhibit the performance of the semiconductor laser device. Is preferred.
  • the conductive layer formed so as to cover the entire surface of the exposed portion of the conductive material filled in the via hole on the surface on which the element is mounted is not particularly limited as long as it is a conductive film.
  • a thin metal film or a thick film made of a metal powder and an inorganic binder or an organic binder is used.
  • a metal thin film is most preferably used because of its high electric conductivity.
  • any known metal can be used without limitation. It is preferably used. These metals may be used alone, or two or more These may be used in combination.
  • the conductive layer may be a single layer, or may be used by laminating two or more layers in combination.
  • the above-mentioned metal has good adhesion to the ceramic substrate, and thus can be suitably used for the first layer directly in contact with the ceramic substrate.
  • Known metals can also be used for the metal of the second layer laminated on the first layer, but when the circuit pattern of the two-layer laminated film is used and the second layer is the uppermost layer, platinum, nickel, At least one of palladium, copper, silver and gold is preferably used because of its good electrical conductivity.
  • a film is further laminated on the second layer and used as a circuit pattern of three or more layers, diffusion of elements between the first layer and the third layer is prevented, and the circuit pattern and the ceramic material are used.
  • Platinum, nickel, palladium, tungsten, tungsten titanium, and molybdenum, which have a high diffusion-preventing ability, are more preferably used in order to secure a stable adhesion strength to the substrate.
  • Known metals can be used for the third layer, for example, platinum, nickel, and platinum.
  • At least one of radium, copper, silver, and gold is preferably used because of its good electrical conductivity.
  • platinum, palladium, silver and gold are particularly preferably used because of their excellent corrosion resistance.
  • solder film such as solder may be laminated and puttering.
  • the method for producing the raw material substrate of the present invention is not particularly limited, except that the surface roughness of the ceramic substrate and the protrusion height of the metal via hole are controlled to be within the above ranges, and a conventionally known method can be employed.
  • the raw material substrate of the present invention is a so-called cofire, in which a paste containing a conductive substance is directly filled into a through hole of a green sheet having a through hole, and firing of the ceramic powder and firing of the conductive substance are simultaneously performed. Method.
  • it can also be obtained by a so-called post-fire method in which a through hole is formed in a sintered body using a laser or the like, and then a paste containing a conductive substance is filled and refired.
  • the obtained raw material substrate can be suitably manufactured by polishing the surface of the substrate.
  • a known technique can be used for the method of polishing without limitation, and a method such as lapping, polishing, barrel polishing, sand blasting, or polishing with a grinder is usually used.
  • the method of setting the surface roughness of the ceramic substrate to R a ⁇ 0.8 ⁇ and the height of the metal via hole to 0.3 to 5.0 m is not particularly limited. i) After firing the green sheet with the through hole, fill the through hole with a paste containing a conductive material in a slightly excessive amount and fire again, and then make the surface of the substrate have surface roughness and protrusion of metal via holes. A method of controlling polishing conditions so that the height is within the above range; (ii) drilling a hole in the surface of the fired substrate using a laser or the like; 0. After polishing, the through hole is filled with a paste containing a slightly excessive amount of conductive material and refired.
  • a ceramic substrate including a via hole fired as described above has abrasive particles (abrasives) because the conductive substance filled in the via hole is harder than a ceramic base plate made of a material such as ceramic.
  • abrasive particles abrasives
  • the soft ceramic substrate is more polished, and the hard metal via holes are projected.
  • R a ⁇ 0.8 / m preferably R a ⁇ 0.05 zm, which is generally considered to have high reliability in mounting the semiconductor laser element, a small If the polishing using the cannonball is continued, the protruding height of the metal via hole becomes too large.
  • the present inventors Based on the finding that the above tendency becomes smaller when large abrasive grains are used, and larger when small abrasive grains are used, the surface roughness of the ceramic substrate is reduced and the amount of protrusion of the metal via hole is reduced.
  • first use large abrasive grains perform polishing, reduce the surface roughness of the ceramic substrate to a certain extent while suppressing the amount of protrusion of metal via holes, and then reduce
  • By reducing the surface roughness of the ceramic substrate while maintaining the amount of protrusion of the metal via hole by polishing using abrasive grains we succeeded in obtaining a raw material substrate satisfying the above conditions. Things.
  • Such polishing is 2 stage limited regardless number or more stages, it is also possible to carry out by selectively using abrasive grains of several grain size c
  • the polishing conditions for each stage of the ceramic substrate and the conductive material used Since it differs depending on the material, vial diameter, etc., it cannot be specified unconditionally, but polishing is performed by changing the size of the cannonball and the polishing time for each system, these conditions, the amount of protrusion of the metal via hole and the ceramic It can be easily determined by examining the relationship with the surface roughness of the substrate.
  • the position of the via hole can be easily visually checked from the surface of the thin-film conductive layer.
  • It can be suitably used as an intermediate material when manufacturing a product substrate. That is, (1) After covering the entire surface of the surface of the raw material substrate of the present invention on which the element is mounted, that is, the surface on the side where the metal via holes protrude at a height of 0.3 to 5.0 Aim with a conductive layer. At least a part of the conductive layer is removed by using a lithography method to form a conductive layer that covers at least the entire surface of the exposed portion of the protruding metal via hole.
  • the photomask Aligning the photomask based on the position of the convex portion of the conductive layer derived from the via hole existing under the conductive layer, or (2) adjusting the position of the raw material substrate of the present invention.
  • the position of the via hole existing under the conductive layer After covering the entire surface of the surface on which the element is mounted, that is, the surface on which the metal via hole protrudes at a height of 0.3 to 5.0 / zm, with a conductive layer, the position of the via hole existing under the conductive layer To the via hole
  • the product substrate of the present invention can be suitably manufactured by forming a solder film pattern for element bonding on the conductive layer by checking based on the position of the protruding portion of the conductive layer derived therefrom.
  • the lithography method used in the above method (1) is one of the typical pattern formation methods.
  • This is a method in which a circuit pattern is formed by baking an arbitrary circuit pattern using optical transfer technology and etching the underlying conductive layer using this resist pattern as a mask. It consists of a process of applying (pasting) a resist on top, (2) an exposure process of printing a pattern using a photomask on the resist, (3) a development and rinsing process, (4) an etching process, and (4) a resist removal process.
  • the alignment of the photomask in the exposure step is performed based on the position of the convex portion of the conductive layer derived from the metal via hole projecting from the raw material substrate, so that the photomask can be misaligned.
  • the rate of occurrence of defective products due to this can be reduced.
  • the conductive layer formed by the above manufacturing method so as to cover the entire surface of the side where the metal via hole of the raw material substrate protrudes at a height of 0.3 to 5.0 ⁇ m is formed on the exposed surface of the metal via hole.
  • the product substrate of the present invention having a circuit pattern of a desired shape can be obtained by leaving a part to cover the entire surface and removing a part of the part by etching. Therefore, the circuit pattern composed of the remaining conductive layer basically has the same structure as the conductive layer described in the product substrate of the present invention, but is selected later on the conductive layer remaining after etching.
  • a metallized layer can also be formed on the fly.
  • the conductive layer that finally becomes the circuit pattern has a multilayer structure
  • at least the lowermost layer may be formed and etched.
  • known film forming methods such as a physical vapor deposition method, a chemical vapor deposition method, a thermal spray method, an electroless plating method, a melting plating method, an anodic oxidation method, and a coating method can be used without limitation.
  • the lithography method employed in the present invention is a conventional lithography method except that the alignment of the photoresist is performed based on the position of the projection of the conductive layer derived from the metal via hole projecting from the raw material substrate of the present invention.
  • the various materials and chemicals such as a resist, a photomask, and a resist stripping agent, those used in a general lithography method can be used without limitation, and the use conditions are not particularly limited.
  • the formation of the solder film pattern in the method (2) is performed by forming a mask made of a metal plate or the like having a portion corresponding to the solder film pattern on the conductive layer of the substrate by projecting a metal via hole. It can be performed by positioning and mounting based on the position of the projection of the conductive layer to be formed, forming a solder film by a vapor deposition method, a sputtering method, or the like, and then removing the mask.
  • a solder film layer can be selectively formed only in a portion where there is no metal via hole immediately below the conductive layer. Note that, as shown in FIG. 1, even when a circuit pattern having a desired shape is formed by the method (1), similarly, only a portion where a metal via hole does not exist directly below the conductive layer is selectively formed. It is of course possible to form a solder film layer.
  • Example 1
  • the residual carbon ratio of the degreased test sample of the degreased test sample was 1950 ppm.
  • the degreased body is placed in a container made of aluminum nitride, heated in a nitrogen atmosphere at 1615 ° C for 4 hours, and further baked at 1870 ° C for 9 hours to obtain a ⁇ 200 / zm diameter.
  • An aluminum nitride substrate having a length of 48 mm, a width of 48 mm, and a thickness of 0.48 mm having a tungsten via hole was obtained.
  • the warpage of the substrate was 35 Aim.
  • the thermal conductivity of a test sample with a substrate thickness of 0.48 mm, degreased and fired was 210 W / mK when measured by the laser flash method.
  • the surface of the aluminum nitride substrate having the tungsten via hole was polished for 30 minutes with 360 ⁇ m gun granules, and then polished for 1 hour and 20 minutes with 120 ⁇ m abrasive particles to reduce the surface roughness of the aluminum nitride substrate plane.
  • the alignment of the metal mask could be easily performed because the position of the tungsten via hole could be confirmed as the position of the projection of the conductive layer.
  • the substrate on which the conductive layer and the solder film layer were formed was cut into a 1.3 mm square to obtain a chip shape. For everything that was cut When the positional relationship between the solder film pattern and the via hole was examined, no via hole was found under the solder film pattern.
  • a nail head with nickel plating was soldered vertically to a portion of the conductive layer located immediately above the tungsten via hole.
  • a raw substrate was obtained in which tungsten via holes protruded from the surface of the aluminum nitride substrate at a height of 0.1 m.
  • a conductive layer and a solder film pattern were formed on the surface of the raw material substrate.
  • the alignment of the metal mask was performed with reference to one corner of the substrate because the position of the via hole could not be visually confirmed from above the conductive layer and the solder film layer.
  • Example 2 the substrate on which the conductive layer and the solder film layer were formed was cut in the same manner as in Example 1, and the position relationship between the solder film pattern and the tungsten via holes was examined for all cut substrates. There were 419 defective chips with tungsten via holes under the film pattern. Further, the adhesion strength of the conductive layer was measured to be 10.5 kgZm m 2 , and the peeling mode was solder breakdown. In addition, the via hole When the air resistance was measured, it was 0.025 ⁇ (measured average value of 10 chips). Comparative Example 2
  • a source substrate was obtained in which the tungsten via hole protruded from the substrate surface at a height of 6.5 im.
  • a conductive layer and a solder film pattern were formed on the substrate surface in the same manner as in Example 1.
  • the alignment of the metal mask could be easily performed because the position of the via hole could be confirmed as the position of the protrusion of the metallized layer, and the positional relationship between the solder film pattern and the via hole was examined. There was no via hole below.
  • the adhesion strength of the conductive layer was measured to be as low as 2.1 kg / mm 2, and the peeling mode was destruction of the interface between the substrate and the conductive layer of the thin film.
  • the electrical resistance of the via hole was measured, it was as high as 0.55 ⁇ (measured average value of 10 chips), and partial conduction failure occurred.
  • the protrusion height of the via hole filled with the conductive material is limited to a certain height from the plane of the ceramic substrate, so that the position of the via hole can be visually confirmed even after metallization, and the circuit pattern Positioning of the mask for formation can be facilitated.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Manufacturing Of Printed Circuit Boards (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Semiconductor Lasers (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Die Bonding (AREA)

Description

基板及びその製造方法 発明の詳細な説明
発明の属する技術分野
本発明は、 サブマゥントとして好適に使用できるビアホールを有するセラ ミック製基板、 及びその製造方法明に関する。 従来の技術 食
サブマウントとは、 半導体レーザー素子とヒートシンク （銅等の金属製ブ ロック） の間に位置する絶縁基板であり、 半導体レーザー素子から発生され る熱をヒートシンク側へ効率よく伝達出来る性能を持つものである。 一般の 半導体レーザー素子用のサブマウントは、 セラミック製基板の上下面に回路 パターンが設けられており、 上下面間を貫通する導電性のビアホールによつ てこれら上下面の回路パターンが電気的に接続されているものである。 そし て、 片面に半導体レーザー等の素子を、 他の片面にヒートシンクをはんだ等 によりボンディングして使用されている。
このようなサブマウントを製造する場合、 一般的にはセラミック粉体を含 む板状成形体 （グリーンシート） にスルーホールを穿設し、 そこに導電性物 質を含むペーストを充填した後、 セラミック粉体及び導電性物質を焼結させ (このような方法をコファイア法という） 、 次いで表面を研磨した後、 セラ ミック製基板全面をメタライズして導電層を形成した上でリソグラフィ一法 により回路パターンを形成する方法が採用されている。 具体的には、 基板の 全面を覆う導電層上にフォトレジストを塗布し、 回路パターンのマスクを用 いた露光工程、 現像' リンス工程、 必要に応じてポストべーク工程を経た後 にエッチング工程で不要導電層を除去し、 さらにレジストを剥離することに よって回路パターンが形成されている。 なお、 実装の態様によっては、 特に 素子を載置する側の面において、 回路パターンはその面全面を覆う導電層か ら成っていてもよい場合もあるが、 この場合においても実際に素子が載置さ れる部位と下地に存在するビアホールとの位置関係を制御する必要がある場 合があり、 例えばリフロー法により素子をハンダ付けする場合、 回路パター ンの所定の位置に素子接合のためのハンダ膜パターンを形成する必要がある, 前者のリソグラフィ一法により回路パターンを形成する場合、 導電性物質 が充填されたビアホール （導電性物質としては金属が使用されることが多い ので、 以下このようなビアホールを単に金属ビアホールともいう。 ） は、 セ ラミック製基板の両面に形成された回路パターンの電気的接続を目的として 設けられるため、 セラミック製基板の表面に露出した金属ビアホールの表面 (より詳しくは該ビアホールに充填された導電性物質の露出分の表面） の全 面とその周辺を回路パターンで覆うように回路パターンを形成することが行 われる。 この時、 回路パターン形成過程の露光工程において回路パターンの マスク （フォトマスク） の位置合わせが正確に行なわれず、 位置ずれが生じ た場合には、 金属ビアホールとセラミック製基板表面の回路パターンとの接 触面積が小さくなり、 電気抵抗の上昇や接続不良等の不良品発生の原因とな る。 このため、 マスクの位置合わせを正確に行う必要がある。 また、 後者の 回路パターンが面全面を覆う導電層から成る場合においてもハンダ膜形成用 のマスクの位置合わせが重要である。
このような位置合わせの方法としては機械的な基準ピンによる機械的整合 法とパターン認識法があるが、 基板端部から金属ビアホールまでの位置精度 が低い場合、 基板端部が変形している場合または異形状の場合等には前者の 方法は適用困難であるため、 一般にパターン認識法が採用される。 該パター ン認識法は、 基板に位置合わせ用のマーカーを付しておきフォトマスクゃハ ンダ膜パターン形成用マスクと該マーカーを読取り、 ズレを微調整して整合 させるものであり、 自動化も可能な方法である。 発明が解決しようとする課題
しかしながら近年、 前記のようなサブマゥントは、 電子機器の高 1"生能化、 小型化に伴い、 小型化、 高密度実装ィヒが要求され、 金属ビアホールと回路パ ターンとの位置関係、 精度が厳しくなつているため、 その製造に際しては位 置合わせ用のマーカーを利用するだけで充分でない場合が多くなつてきてい る。 そのため、 導電層表面に現われる下地の金属ビアホールの痕跡を頼りに 目視により位置合わせの微調整を行なうが、 金属ビアホールの直径は 0 . 0 3〜0 . 5 O mmと非常に小さいため、 判別が困難であり、 その位置確認に は熟練を要していた。 そして、 操作に習熟していない者が位置合わせを行 なった場合には、 回路パターンと金属ビアホールとの位置ずれが度々発生し ていた。
そこで、 本発明は、 半導体素子搭載用のサブマウントとして好適に使用で きる 「金属ビアホールを有する両面回路基板」 であって、 金属ビアホールと 回路パターンとの電気的な接続が良好で、 素子の接合位置決めが容易な基板、 及びこのような基板を効率よく製造する方法を提供することを目的とする。 課題を解決するための手段
本発明者らは、 上記技術課題を解決すべく鋭意研究を行った。 即ち、 一般 に基板上に導電層を形成する場合には、 基板と導電層との密着性の観点から、 基板表面は平滑であるのが好ましいと考えられているのに対し、 金属ビア ホール部を作為的に突出させ導電層を形成すれば導電層を形成した後でも金 属ビアホールの位置を容易に確認できるのではないかと考え、 導電層の密着 性を低下させずに、 さらには半導体素子を直接金属ビアホール上にマウント する際の信頼性をも確保しながら上記のような判別が可能な突出部を形成す る条件について鋭意検討を行なった。 その結果、 セラミック製基板の表面粗 さを特定値以下とし、 さらに金属ビアホールを該基板表面から特定の高さで 突出させた場合には、 所期の効果が得られることを見出し、 本発明を完成す るに至った。
即ち、 第一の本発明は、 内部に導電性物質が充填されたビアホールを有す るセラミック製基板の表面に前記ビアホールに充填された導電性物質の露出 部分の全表面を被覆する導電層が形成されてなる素子載置用基板であって、 前記セラミック製基板の素子を载置する面のセラミック部位の表面粗さが R a≤0 . 8 mであり、 且つ該素子を載置する面に存在するビアホールに充 填された前記導電性物質が該面の表面から 0 . 3〜5 . の高さで突出 していることを特徴とする基板である。
上記本 明の基板 （以下、 本発明の製品基板ともいう。 ） は、 サブマウン トとして好適に使用できる。 該本発明の製品基板は、 素子をマウントする時 のダイ付けの信頼性が高いばかりでなく、 リソグラフィ一法を用いて信頼性 の高いものが容易且つ効率的に得られ易いという特徴を有する。 また、 該本 発明の製品基板の中でも、 セラミック製基板の素子を載置する側の面の全面 を被覆する導電層を有するものは、 下地に存在する金属ビアホールの位置の 確認が容易であり、 金属ビアホールとの相対的な位置関係を任意に制御して 該導電層上に素子接合用のハンダ膜パターンを形成することができる。 そし てこのようなハンダ膜パターンが形成された基板は、 素子の接合位置決めが 容易で、 所定の位置に精度良く素子を接合できるという特徴を有する。 また、 第二の本発明は、 内部に導電性物質が充填されたビアホールを有す るセラミック製基板であって、 該セラミック製基板の少なくとも一方の面の セラミック部位の表面粗さが R a 0 . 8 Ai mであり、 該セラミック部位の 表面粗さが R a≤0 . 8 μ mである少なくとも一方の面に存在するビアホー ルに充填された前記導電性物質が該面の表面から 0 . 3〜5 . 0 /z mの高さ で突出しており、 且つ該セラミック製基板の上下の何れの面にも導電層が形 成されていないことを特徴とする基板である。
該本発明の基板 （以下、 本発明の原料基板ともいう。 ) は、 上記サブマウ ントとして好適に使用できる本発明の製品基板を製造する際の原料基板とし て好適に使用できる。 当該原料基板は、 表面に導電層を形成しても、 金属ビ ァホールの位置を目視で容易に確認できるという特徴を有する。
また、 第三の本発明は、 上記本発明の原料基板のビアホールに充填された 導電性物質が該基板のセラミック部分の表面から 0 . 3〜5 . Ο μ πιの高さ で突出している少なくとも一方の面にその全面を覆う導電層を形成した後に 該導電層の一部をリソグラフィ一法を用いて除去し、 前記突出した導電性物 質の露出部分の全表面を被覆する導電層を形成して前記本発明の製品基板を 製造する方法であって、 リソグラフィ一法における露光工程のフォトマスク の位置合わせを該導電層の下地に存在するビアホールに由来する導電層の凸 部の位置に基づいて行なうことを特徴とする製造方法であり、 第四の本発明 は、 上記本発明の原料基板のビアホールに充填された導電性物質が該基板の セラミック部分の表面から 0 . 3〜5 . 0 mの高さで突出している少なく とも一方の面にその全面を覆う導電層を形成した後に該導電層の下地に存在 するビアホールの位置を該ビアホールに由来する導電層の凸部の位置に基づ いて確認し、 前記導電層上に素子接合用のハンダ膜パターンを形成すること を特徴とする前記本発明の製品基板の製造方法である。 これら本発明の製造 方法によれば、 本発明の製品基板を効率よく製造することが可能である。 図面の簡単な説明
図 1は、 本発明の製品基板の代表的な態様の斜視図及び垂直断面図である 符号の説明
1 0 0 :セラミック製基板
1 0 1 :素子載置面
1 0 2 :素子載置面の反対側の面
2 0 0 :金属ビアホール
3 0 0 :導電層
4 0 0 :ハンダ膜パターン h ： ビアホールの突出高さ 発明の実施の形態
前記したように、 本発明の基板 （本発明の原料基板及び本発明の製品基 板） は、 金属ビアホールを有するセラミック製基板の素子載置面となる面に おけるセラミック部位の表面粗さが R a≤ 0 . 8 μ πι以下であり、 さらにビ ァホールに充填された導電性物質が該面の表面から 0 . 3〜5 . Ο μ ιηの高 さで突出しているという共通の特徴を有する。 この様な特徴を有することに より、 上記セラミック製基板の表面全体を導電層で被覆しても金属ビアホー ルの位置が目視で容易に確認でき、 しかも導電層の密着強度を充分高く保ち. 更に半導体素子をマゥントする際の信頼性をも確保することができる。 前記 突出高さが 0 . 3 μ πι未満の場合には、 基板の表面全体を導電層で被覆した 時に金属ビアホールの位置を目視で確認するのが困難となる。 また、 該突出 高さが 5 . 0 μ mを越える場合には、 基板の表面全体を導電層で被覆した時 に金属ビアホール上の導電層とその周辺の導電層との間に大きな段差ができ、 特にこの段差近傍における密着性が悪くなり、 回路パターンを形成した時に 電気的に導通不良が生じる恐れがある。 また、 上記セラミック部位の表面粗 さが R a > 0 . 8 /i mとなる時には半導体レーザー等の素子をマウントする 際の信頼性が低下する。 上記効果の観点からは、 前記突出高さは 0 . 3〜1 . 8 μ πιであり、 かつ上記表面粗さは R a≤ 0 . 0 5 mであるのが特に好ま しい。
このような特徴を有する本発明の基板は、 セラミック製基板の表面から突 出したビアホールに充填された導電性物質の露出部分の全表面を被覆する導 電層が形成されたもの （本発明の製品基板） 、 それ自体サブマウントとし て好適に使用でき、 表面に導電層を有しないもの （本発明の原料基板） は、 上記本発明の製品基板を製造する際の原料基板として好適に使用できる。
図 1に素子載置用のハンダ膜パターンが形成された本発明の製品基板の代 表的な構造を示す。 該基板においては、 表面粗さが R a≤ 0 . 8 μ mである 素子載置面 1 0 1を有し、 内部に導電性物質が充填されたビアホール （金属 ビアホール） 2 0 0を有するセラミック製基板 1 0 0のビアホール突出部の 全面、 及びその近傍のセラミック製基板の表面が導電層 3 0 0で覆われ、 該 導電層上に素子載置用のハンダ膜パターン 4 0 0が載置されている。 なお、 図 1の斜視図においては金属ビアホール 2 0 0の端面が露出しているように 記されているが、 これは金属ビアホールの位置を示すものであり、 断面図に 示されるようにその上面は導電層 3 0 0で被覆されている。 また、 図示しな いが素子載置面と反対側の面 1 0 2上には導電層が形成されていてもよい。 更に、 前記表面 1 0 1及び 1 0 2からのビアホール 2 0 0の突出高さ hは 0 3〜5 . Ο μ πιとなっている。 なお、 図 1に示される製品基板から導電層 3 0 0及び素子載置用ハンダ膜パターン 4 0 0を除いたものが本発明の原料基 板となる。
本発明の原料基板及び製品基板で使用するセラミック製基板の材質は、 公 知のものを特に制限なく使用できる。 具体的には、 窒化アルミニウム、 酸化 ベリリウム、 炭化珪素、 アルミナ、 ムライト、 窒化ホウ素、 ホウケィ酸ガラ ス等が使用される。 その中で、 窒化アルミニウムは、 高い熱伝導率を有する ため、 例えばサブマウントとして使用した場合に半導体レーザー素子から発 生する熱を効率よくヒートシンクへ逃がすと共に、 誘電率も低く、 また熱 S彭 張係数が S i等の半導体レーザー素子の材質と同等であることから特に好適 に使用できる。 なお、 半導体レーザー素子搭載用のサブマウントとして使用 する場合には、 セラミック製基板の熱伝導率は高い方が好適であり、 1 7 0 W/mK以上、 特に 2 0 O WZmK以上のものが好適に使用される。
本発明の原料基板及ぴ製品基板で使用するセラミック製基板には、 内部に 導電性物質が充填されたビアホールが形成されている。 導電性物質としては 公知のものが特に制限無く使用される。 一般には、 タングステン、 モリブデ ン、 銅、 銀、 金、 ニッケル、 パラジウム等が好適に使用できる。 特に本発明 の基板を前記したコ 「、製造する場合の導電性物質は、 耐熱性の点 か :適に使用できる。 なお、 ビアホールの寸 法、 形状、 個数は任意にとることが出来、 さらに、 基板の外形寸法は制限さ れない。 また、 ビアホールはセラミック製基板を貫通している必要はなく、 セラミック製基板の内部に導電層が形成されている場合には、 該導電層に達 する深さの孔であってもよい。 更に導電性物質はビアホールを完全に埋める ように充填されている必要は必ずしもなく、 内部表面を覆う様な形で充填さ れていてもよい。 し力 しながら、 製造が容易であることからセラミック製基 板の上下面を貫通する孔 （スルーホール） を完全に埋めるように導電性物質 が充填されたビアホールを有するのが好適である。 この場合において、 上記 のようなビアホールは、 通常、 スルーホール内部への導電性物質を含むぺー ストを充填することにより形成されるが、 その際のペーストの充填性を考慮 するとスルーホールの直径は、 0 . 0 3〜0 . 5 mm、 好適には、 0 . 0 5 〜0 . 4 mmであるのが好ましい。 また、 その長さと直径の比 （長さ/直 径） は 4 0以下であるのが好ましい。 また、 導電性物質が充填されてなるビ ァホールの電気抵抗は特に制限されないが、 半導体レーザー素子の性能を充 分に発現するためには 0 . 5 Ω以下、 さらに好適には 0 . 1 Ω以下であるこ とが好ましい。
本発明の製品基板において、 素子を載置する面においてビアホールに充填 された導電性物質の露出部分の全表面を覆う様に形成される導電層は導電性 を有する膜状体であれば特に限定されないが、 通常は金属薄膜や、 金属粉末 と無機結合材、 有機結合材よりなる厚膜等が使用される。 この中でも金属薄 膜は、 電気伝導性が高いため最も好適に用いられる。 該金属薄膜の構成金属 としては公知のものが制限なく使用できるが、 チタニウム、 クロム、 モリブ デン、 タングステン、 タングステンチタニウム、 アルミニウム、 ニッケルク ロム、 タンタル、 窒化タンタルはセラミック製基板との密着性が良好なため- 好適に用いられる。 これら金属は単独で用いても良いし、 または、 2種類以 上組み合わせて用いても良い。 また、 導電層は単層でも良いし、 2層以上を 組み合わせて積層し、 用いても良い。 2層以上積層して用いる場合は、 前記 した金属がセラミック製基板との密着性が良好なため、 セラミック製基板に 直接に接する第 1層に好適に使用できる。 第 1層の上に積層する第 2層の金 属にも公知の金属を使用できるが、 2層積層膜の回路パターンを用い、 第 2 層が最上層となる場合には、 白金、 ニッケル、 パラジウム、 銅、 銀、 金の少 なくとも 1種が電気導電性が良好なため、 好適に用いられる。 また、 第 2層 の上にさらに膜を積層し、 3層以上の回路パターンとして用いる場合には、 第 1層と第 3層との間に元素の拡散を防止して、 回路パターンとセラミック 製基板との間の安定した密着強度を確保するために、 拡散防止能の高い白金、 ニッケル、 パラジウム、 タングステン、 タングステンチタニウム、 モリプデ ンがより好適に用いられる。 第 3層としては公知の金属を使用することがで き、 例えば、 白金、 ニッケル、 ノ、。ラジウム、 鲖、 銀、 金の少なくとも 1種類 が電気伝導性が良好なため、 好適に用いられる。 また、 これらの中でも特に 白金、 パラジウム、 銀、 金は耐食性にも優れるので、 より好適に用いられる。 また、 これら前記最上層の金属層上に、 半導体素子等のハンダ付けを容易に するために、 例えば、 金一錫系ハンダ、 鉛一錫系ハンダ、 金一シリコン系ハ ンダ、 金一ゲルマニウム系ハンダといった、 少なくとも 1種類のハンダ膜を 積層、 パターユングしてもよい。
本発明の原料基板の製法は、 セラミック製基板の表面粗さ及び金属ビア ホールの突出高さが前記した範囲内になるように制御する他は特に限定され ず、 従来の公知の方法が採用できる。 例えば本発明の原料基板は、 スルー ホールを穿設したグリーンシートのスルーホール内に導電性物質を含むぺー ストを直接充填し、 セラミック粉の焼成と導電性物質の焼成とを同時に行う、 所謂コファイア法により得ることができる。 または、 焼結体にレーザー等を 用いてスルーホールを形成後、 導電性物質を含むペーストを充填して再焼成 する、 所謂ポストファイア法によっても得ることができる。 いずれの方法で 得られた原料基板は、 基板の表面を研磨することにより好適に製造すること ができる。 なお、 研磨の方法としては公知の技術が制限無く使用でき、 通常、 ラッピング、 ポリツシング、 バレル研磨、 サンドブラスト、 研削盤による研 磨等の方法が用いられる。
このとき、 セラミック製基板の表面粗さを R a≤ 0 . 8 μ ηιにし、 更に金 属ビアホールの突出高さを 0 . 3〜5 . 0 mにする方法は特に限定されず、 例えば、 （i)スルーホールを穿設したグリーンシートを焼成した後にスルー ホール内に少し余剰に導電性物質を含むペーストを充填して再焼成し、 その 後、 該基板表面を表面粗さ及び金属ビアホールの突出高さが上記範囲内とな るように研磨条件を制御する方法、 （ii)焼成した基板の表面にレーザー等を 用いて孔加工し、 その後、 該基板の表面を表面粗さが R a≤ 0 . とな るまで研磨した後にスルーホール内に少し余剰に導電性物質を含むペースト を充填して再焼成し、 その後、 金属ビアホールをその突出高さが上記範囲内 となるように研磨する方法、 （iii)スルーホールを穿設したグリーンシートの スルーホール内部に直接導電性物質を含むペーストを充填後、 同時焼成し、 その後、 該基板表面を表面粗さ及び金属ビアホールの突出高さが上記範囲内 となるように研磨条件を制御する方法等が採用できる。 これら 3つの方法の 中でも、 工程が少なく経済的にも有利であることから（iii)の方法を採用する のが好適である。
一般に、 上記のようにして焼成されたビアホールを含むセラミック製基板 は、 ビアホールに充填される導電性物質が、 セラミック等の材料で構成され るセラミック製基版よりも硬いため、 砥粒 （研磨剤） を用いて表面全面を研 磨した場合に、 柔らかいセラミック製基板の部分がより研磨され、 硬い金属 ビアホールの部分が突出してくる。 このため、 半導体レーザー素子をマウン トする際の信頼性が一般に高いとされる R a≤ 0 . 8 / m、 好ましくは R a ≤0 . 0 5 z mの表面粗さを得ようして、 小さな砲粒を用いた研磨を続ける と金属ビアホールの突出高さが大きくなりすぎてしまう。 本発明者らは、 上 記の傾向が、 大きな砥粒を用いた場合には小さくなり、 小さな砥粒を用いた 場合には大きくなるという知見に基づき、 セラミック製基板の表面粗さを小 さくしてかつ金属ビアホールの突出量を適切範囲内に入れるためには、 最初 に大きな砥粒を用レ、た研磨を行なレ、金属ビアホールの突出量を抑えながらセ ラミック製基板の表面粗さをある程度まで小さくし、 その後小さな砥粒を用 いて研磨を行ない金属ビアホールを突出量を保持しながらセラミック製基板 の表面粗さをより小さくしていくことにより、 前記したような条件を満足す る原料基板を得ることに成功したものである。 このような研磨は 2段階に限 らず数段階以上、 数種類の粒径の砥粒を使い分けて行なうことも可能である c なお、 各段階の研磨条件は、 用いるセラミック製基板及び導電性物質の材質、 ビァホ一ルの径等によって異なるため一概に規定することはできないが、 系 毎に砲粒の大きさ及び研磨時間を変えて研磨を行ない、 これら条件と金属ビ ァホールの突出量とセラミック製基板の表面粗さとの関係を調べておけば、 容易に決定することができる。
この様にして製造された本発明の原料基板は、 表面に薄膜導電層を形成し ても、 薄膜導電層表面からビアホールの位置を目視で容易に確認できるので、 次のような方法で本発明の製品基板を製造する際の中間材料として好適に使 用することができる。 即ち、 （1 ) 前記本発明の原料基板の素子を載置する 面、 すなわち金属ビアホールが高さ 0 . 3〜5 . 0 Ai mで突出している側の 面の全面を導電層で被覆した後、 リソグラフィ一法を用いて該導電層の少な くとも一部を除去して、 前記突出した金属ビアホールの露出部分の表面全面 を少なくとも被覆する導電層を形成するに際し、 リソグラフィ一法における 露光工程のフォトマスクの位置合わせを該導電層の下地に存在するビアホー ルに由来する導電層の凸部の位置に基づいて行なうこと、 又は （2 ) 前記本 発明の原料基板の前記本発明の原料基板の素子を載置する面、 すなわち金属 ビアホールが高さ 0 . 3〜5 . 0 /z mで突出している側の面の全面を導電層 で被覆し後、 該導電層の下地に存在するビアホールの位置を該ビアホールに 由来する導電層の凸部の位置に基づいて確認し、 前記導電層上に素子接合用 のハンダ膜パターンを形成することにより本発明の製品基板を好適に製造す ることができる。
上記 （1 ) の方法で採用するリソグラフィ一法とは、 代表的なパターン形 成法の一つであり、 基板上に耐ェツチング性に優れた有機レジストを塗布し たり、 ドライフィルムを貼付した後、 光転写技術などを用いて任意の回路パ ターンに焼き付けし、 このレジストパターンをマスクに、 下地の導電層を エッチングして回路パターンを形成する方法であり、 基本的に、 ①洗浄され た基板上にレジストを塗布 （貼付） する工程、 ②レジス トにフォトマスクを 用いてパターン焼き付けを行なう露光工程、 ③現像 · リンス工程、 ④エッチ ング工程、 及び⑤レジスト除去工程からなる。
上記製造方法におけるリソグラフィ一法では、 露光工程のフォトマスクの 位置合わせを該原料基板から突出する前記金属ビアホールに由来する導電層 の凸部の位置に基づいて行なうことにより、 フォトマスクの位置ずれに起因 する不良品の発生率を低減することができる。
上記製造方法で原料基板の金属ビアホールが高さ 0 . 3〜 5 . 0 μ mで突 出している側の面の全面を被覆する様に形成される導電層は、 金属ビアホー ルの露出面の全面を覆う様に残して、 その一部をエッチングにより除去する ことにより所望の形状の回路パターンを有する本発明の製品基板を得ること ができる。 したがって、 該残存導電層から成る回路パターンは、 基本的に本 発明の製品基板のところで説明した導電層と同じ構造を有することになるが、 エッチングを行なった後に残つた導電層上に後から選択的にメタライズ層を 形成することもできる。 このため、 最終的に回路パターンとなる導電層が積 層構造を有する場合には、 少なくともその最下層を形成し、 エッチングすれ ばよい。 該導電層の形成方法としては、 物理蒸着法、 化学蒸着法、 溶射法、 無電解メツキ法、 溶融メツキ法、 陽極酸化法、 塗膜法等の公知の製膜方法が 制限なく採用できる。 また、 本発明で採用するリソグラフィ一法は、 フォトレジストの位置合わ せが本発明の原料基板の突出する金属ビアホールに由来する導電層の凸部の 位置に基づいて行なう点を除けば従来一般的に行われているでリソグラ フィ一と特に変わる点はない。 即ち、 レジスト、 フォトマスク、 レジスト剥 離剤等の各種材料及び薬液としては、 一般的なリソグラフィ一法で使用され ているものが制限なく使用でき、 その使用条件も特に限定されない。
また、 上記 （2 ) の方法におけるハンダ膜パターンの形成は、 基板の導電 層上に、 ハンダ膜パターンに相当する部位が欠除された金属板等からなるマ スクを、 突出した金属ビアホールに由来する導電層の凸部の位置に基づいて 位置決めして載置し、 蒸着法やスパッタリング法等によりハンダ膜を形成し た後に上記マスクを除去することにより行なうことができる。 このような方 法を採用することにより、 導電層の直下に金属ビアホールが存在しない部分 のみに選択的にハンダ膜層を形成することもできる。 なお、 図 1に示したよ うに、 前記 （1 ) の方法で所望の形状の回路パターンを形成した場合におい ても、 同様にして導電層の直下に金属ビアホールが存在しない部分のみに選 択的にハンダ膜層を形成することも勿論可能である。 実施例
以下に、 本発明を更に具体的に説明するために実施例を示すが、 本発明は これらの実施例に限定されるものではない。 実施例 1
窒化アルミニウム粉末 1 0 0重量部に酸化ィットリゥム粉末 5重量部、 有 機バインダー及ぴ分散剤としてメタタリル酸ブチル 1 5重量部、 可塑剤とし てジォクチルフタレート 5重量部を添加し、 トルェンを溶剤としてボールミ ルで混合した。 このスラリーを脱泡後、 ドクターブレード法により厚さ 0 . 6 mmのシート状に成形した。 このグリーンシートから長さ 6 O mm、 幅 6 0 inniのシートを切り出し、 パンチング用金型にて直径 ψ 25 Ο μπιのス ルーホールが縦横 1. 3 mmピッチで 42 X42個並んだものを用意した。 次に、 タングステンペーストをスルーホール内に圧入法で充填した。 充填条 件は、 45 p s i、 120秒であった。 このようにして作製したタンダステ ンビアホールを有する窒化アルミニウムグリーンシート体を乾燥窒素ガスを 30 1 /分流通させながら 900°C、 2時間加熱脱脂を行った。 昇温速度は、 2 °C/分であった。 同時に脱脂したテストサンプルの脱脂体の残留炭素率を 測定したところ、 1 950 p pmであった。 その後、 脱脂体を窒化アルミ二 ゥム製の容器に入れ、 窒素雰囲気中 16 1 5°Cで 4時間加熱し、 さらに 1 8 70°Cで 9時間焼成することにより、 直径 φ 200 /zmのタングステンビア ホールを有する長さ 48 mm、 幅 48mm、 厚さ 0. 48 mmの窒化アルミ ニゥム基板を得た。 基板の反りは 35 Aimであった。 同時に脱脂 ·焼成した基 板厚み 0. 48 mmのテストサンプルの熱伝導率をレーザーフラッシュ法に より測定したところ 210 W/mKであった。
このタングステンビアホールを有する窒化アルミニウム基板の表面を 36 0 β mの砲粒で 30分研磨した後、 120 μ mの砥粒を用いて 1時間 20分 研磨し、 窒化アルミニウム基板平面の表面粗さが R a =0. 027 ^mで、 基板表面から突出するタングステンビアホールの高さが 0. 8 Aimの本発明 の原料基板を得た。
次に、 この基板の両面の全面に第 1層 Z第 2層/第 3層 =チタン： 0. 1 μηι/白金： 0. 2 μιηΖ金： 0. 5 μ mの積層体からなる薄膜導電層をス パッタ法により形成後、 表面に金—錫 （金 =80wt%) 系ハンダ膜パター ン (厚み 5 a m) を、 該パターンの下にビアホールが存在しない様にメタル マスクを用いた蒸着法によりパターン形成した。 メタルマスクの位置合わせ は、 タングステンビアホールの位置が導電層の凸部の位置として確認できた ので容易に行うことができた。 次に、 導電層及びハンダ膜層の形成された前 記基板を 1. 3 mm角に切断し、 チップ形状にした。 切断されたもの全てに についてハンダ膜パターンとビアホールとの位置関係を調べたところ、 ハン ダ膜パターンの下にビアホールが存在するものはなかつた。
また、 導電層上のタングステンビアホール直上に位置する部位に二ッケル メツキしたネールへッ ドビンを垂直にハンダ付けした。 ネールへッドピンは、 ネールヘッド径 1. 1 mm, ピン径 0. 5mm、 42—ァロイ製であり、 ノヽ ンダは、 鉛一錫 （鉛 =40w t%) の組成のものである。 これを、 （株） 東 洋精機製作所製ストログラフ M 2にセットし、 ネールへッドピンを垂直方向 に引っ張った際の破壊強度すなわち、 導電層の密着強度を測定したところ、 1 3. 0 k g/mm2 であり、 剥離モードは、 ハンダ内破壊であった。
更に、 密着強度評価に使用したのと同一組成のハンダを用い、 該チップの 片面を銅板にハンダ付けし、 もう片面に 4端子をあて、 ビアホールの電気抵 抗を測定したところ、 0. 013 Ω (10チップの測定平均値） であった。 比較例 1
実施例 1において作製したタングステンビアホールを有する窒化アルミ二 ゥム基板の表面を 360 mの砥粒のみを用いて 1時間 50分研磨を行ない 該基板表面の表面粗さが R a =0. 043 /imで、 タングステンビアホールが 窒化アルミニウム基板の表面から突出高さ 0. 1 mで突出した原料基板を 得た。 次に、 実施例 1と同様にして該原料基板表面に導電層およびハンダ膜 パターンの形成を行なった。 ただし、 メタルマスクの位置合わせは、 ビア ホールの位置が導電層およびハンダ膜層の上から目視で確認できなかつたの で、 基板の一角を基準にして行った。 次に、 導電層及びハンダ膜層を形成し た基板を実施例 1と同様にして切断し、 切断されたもの全てにについてハン ダ膜パターンとタングステンビアホールとの位置関係を調べたところ、 ハン ダ膜パターンの下にタングステンビアホールが存在する不良チップが 41 9 個存在した。 また、 導電層の密着強度を測定したところ、 10. 5 k gZm m2 であり、 剥離モードは、 ハンダ内破壊であった。 更に、 ビアホールの電 気抵抗を測定したところ、 0. 025 Ω (10チップの測定平均値） であつ た。 比較例 2
実施例 1において作製したタングステンビアホールを有する窒化アルミ二 ゥム基板の表面を 1 20 μπιの砥粒のみを用いて 3時間 40分研磨を行ない 該基板表面の表面粗さが R a = 0· 041 zmで、 タングステンビアホールが 基板表面から突出高さが 6. 5 imで突出する原料基板を得た。 次に、 実施 例 1と同様にして基板表面に導電層及びハンダ膜パターンを形成した。 メタ ルマスクの位置合わせは、 ビアホールの位置がメタライズ層の凸部の位置と して確認できたので容易に行うことができ、 ハンダ膜パターンとビアホール との位置関係を調べたところ、 ハンダ膜パターンの下にビアホールが存在す るものはなかった。 また、 導電層の密着強度を測定したところ、 2. 1 k g /mm2 と低く、 剥離モードは、 基板/薄膜導電層界面の破壊であった。 し かしながら、 ビアホールの電気抵抗を測定したところ、 0. 55 Ω (10 チップの測定平均値） と高く、 部分的な導通不良が発生していた。 発明の効果
本発明によれば、 導電性物質が充填されたビアホールの突出高さをセラ ミック製基板平面よりある一定の高さに制限することにより、 メタライズ後 も目視によりビアホールの位置が確認でき、 回路パターン形成用のマスクの 位置合わせを容易にすることができる。

Claims

請 求 の 範 囲
1 . 内部に導電性物質が充填されたビアホールを有するセラミック製基板 の表面に前記ビアホールに充填された導電性物質の露出部分の全表面を被覆 する導電層が形成されてなる素子载置用基板であって、 前記セラミック製基 板の素子を載置する面のセラミック部分の表面粗さが R a≤ 0 . 8 であ り、 且つ該素子を載置する面に存在するビアホールに充填された前記導電性 物質が該面の表面から 0 . 3〜5 . 0 mの高さで突出していることを特徴 とする基板。
2 . 前記セラミック製基板の素子を载置する面の全面を被覆する導電層上 に素子接合用のハンダ膜パターンが形成されてなることを特徴とする請求項 1記載の基板。
3 . 内部に導電性物質が充填されたビアホールを有するセラミック製基板 であって、 該セラミック製基板の少なくとも一方の面のセラミック部分の表 面粗さが R a≤0 . 8 μ ΐηであり、 該セラミック部分の表面粗さが R a≤ 0 . 8 mである少なくとも一方の面に存在するビアホールに充填された前記導 電性物質が該面の表面から 0 . 3〜5 . 0 mの高さで突出しており、 且つ 該セラミック製基板の上下の何れの面にも導電層が形成されていないことを 特徴とする基板。
4. 請求項 3に記載の基板のビアホールに充填された導電性物質が該基板の セラミック部分の表面から 0 . 3〜5 . 0 /z mの高さで突出している少なく とも一方の面にその全面を覆う導電層を形成した後に該導電層の一部をリソ グラフィ一法を用いて除去し、 前記突出した導電性物質の露出部分の全表面 を被覆する導電層を形成して請求項 1に記載の基板を製造する方法であって、 リソグラフィ一法における露光工程のフォトマスクの位置合わせを該導電層 の下地に存在するビアホールに由来する導電層の凸部の位置に基づいて行な うことを特徴とする製造方法。
5 . 請求項 3に記載の基板のビアホールに充填された導電性物質が該基板 のセラミック部分の表面から 0 . 3〜5 . 0 mの高さで突出している少な くとも一方の面にその全面を覆う導電層を形成した後に該導電層の下地に存 在するビアホールの位置を該ビアホールに由来する導電層の凸部の位置に基 づいて確認し、 前記導電層上に素子接合用のハンダ膜パターンを形成するこ とを特徴とする請求項 2に記載の基板の製造方法。
PCT/JP2002/010414 2001-10-10 2002-10-07 Substrate and method for producing the same WO2003034488A1 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE60236526T DE60236526D1 (ja) 2001-10-10 2002-10-07
US10/450,182 US20040016570A1 (en) 2001-10-10 2002-10-07 Substrate and method of manufacturing the same
EP02779905A EP1435658B1 (en) 2001-10-10 2002-10-07 Substrates and method for producing the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001312516A JP4030285B2 (ja) 2001-10-10 2001-10-10 基板及びその製造方法
JP2001-312516 2001-10-10

Publications (1)

Publication Number Publication Date
WO2003034488A1 true WO2003034488A1 (en) 2003-04-24

Family

ID=19131163

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2002/010414 WO2003034488A1 (en) 2001-10-10 2002-10-07 Substrate and method for producing the same

Country Status (6)

Country Link
US (1) US20040016570A1 (ja)
EP (1) EP1435658B1 (ja)
JP (1) JP4030285B2 (ja)
CN (1) CN1329978C (ja)
DE (1) DE60236526D1 (ja)
WO (1) WO2003034488A1 (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005311205A (ja) * 2004-04-23 2005-11-04 Nec Corp 半導体装置
JP2006013367A (ja) * 2004-06-29 2006-01-12 Sanyo Electric Co Ltd 回路装置およびその製造方法
EP1946268A4 (en) * 2005-09-12 2012-08-01 Kritikal Securescan Pvt Ltd METHOD AND SYSTEM FOR AUTOMATIC AND INTERACTIVE INSPECTION OF VEHICLES BASED ON A NETWORK
US7877866B1 (en) 2005-10-26 2011-02-01 Second Sight Medical Products, Inc. Flexible circuit electrode array and method of manufacturing the same
JP2007250996A (ja) * 2006-03-17 2007-09-27 Kyocera Corp 配線基板、並びにその配線基板を備えた電子装置およびプローブカード
KR100754407B1 (ko) 2006-06-08 2007-08-31 삼성전자주식회사 서브마운트 및 이를 구비하는 멀티 빔 레이저 다이오드모듈
FI20070904A0 (fi) * 2007-06-07 2007-11-26 Focoil Oy Menetelmä piirilevyjen valmistuksessa
JP5305787B2 (ja) * 2008-08-27 2013-10-02 セイコーインスツル株式会社 電子部品パッケージの製造方法
JP5349007B2 (ja) * 2008-10-29 2013-11-20 京セラ株式会社 配線基板およびその製造方法
DE102009003178A1 (de) * 2009-05-18 2010-11-25 Endress + Hauser Gmbh + Co. Kg Keramisches Bauteil mit mindestens einer elektrischen Durchführung, Verfahren zu dessen Herstellung und Drucksensor mit einem solchen Bauteil
JP5461913B2 (ja) * 2009-07-31 2014-04-02 日本特殊陶業株式会社 多層セラミック基板の製造方法
DE102009054909A1 (de) * 2009-12-17 2011-06-22 Endress + Hauser GmbH + Co. KG, 79689 Keramisches Produkt und Verfahren zu dessen Herstellung
KR101089936B1 (ko) * 2010-01-13 2011-12-05 삼성전기주식회사 다층 세라믹 회로 기판 및 제조방법
CN103534802A (zh) * 2011-06-01 2014-01-22 E.I.内穆尔杜邦公司 用于高频应用的低温共烧陶瓷结构及其制造方法
DE102012101057A1 (de) * 2011-12-27 2013-06-27 Curamik Electronics Gmbh Verfahren zur Herstellung von DCB-Substraten
JP5831984B2 (ja) * 2012-02-08 2015-12-16 日本特殊陶業株式会社 配線基板の製造方法
TW201422352A (zh) * 2012-12-13 2014-06-16 Viking Tech Corp 基板製法
KR20150103653A (ko) * 2013-01-07 2015-09-11 가부시끼가이샤 아라이도 마테리아루 세라믹 배선 기판, 반도체 장치, 및 세라믹 배선 기판의 제조 방법
CN103337580A (zh) * 2013-06-19 2013-10-02 苏州信亚科技有限公司 一种带陶瓷散热基板的led灯
JP6867102B2 (ja) * 2014-10-22 2021-04-28 Ｊｘ金属株式会社 銅放熱材、キャリア付銅箔、コネクタ、端子、積層体、シールド材、プリント配線板、金属加工部材、電子機器、及び、プリント配線板の製造方法
CN106921923A (zh) * 2015-12-24 2017-07-04 北京卓锐微技术有限公司 Mems麦克风
JP6833818B2 (ja) * 2016-03-29 2021-02-24 株式会社東芝 セラミック回路基板およびそれを用いた半導体装置
JP6904094B2 (ja) * 2016-06-23 2021-07-14 三菱マテリアル株式会社 絶縁回路基板の製造方法
CN112312688A (zh) * 2019-07-23 2021-02-02 Oppo广东移动通信有限公司 壳体、壳体的制造方法和电子设备
TW202119877A (zh) * 2019-11-05 2021-05-16 南韓商普因特工程有限公司 多層配線基板及包括其的探針卡
CN115500011B (zh) * 2022-11-03 2023-02-03 四川富乐华半导体科技有限公司 一种用于dpc陶瓷基板加工的定位方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1117297A (ja) * 1997-06-25 1999-01-22 Kyocera Corp 配線基板
EP0987748A2 (en) * 1998-09-18 2000-03-22 Nec Corporation Multilayered circuit board for semiconductor chip module, and method of manufacturing the same
JP2001044323A (ja) * 1999-07-30 2001-02-16 Kyocera Corp 電子部品実装用回路基板

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62142396A (ja) * 1985-12-17 1987-06-25 アルプス電気株式会社 薄膜回路基板
US4963701A (en) * 1988-01-25 1990-10-16 Kabushiki Kaisha Toshiba Circuit board
US5117069A (en) * 1988-03-28 1992-05-26 Prime Computer, Inc. Circuit board fabrication
JPH02267989A (ja) * 1989-04-07 1990-11-01 Ngk Insulators Ltd セラミック回路基板およびその製造方法
JP2633366B2 (ja) * 1989-11-24 1997-07-23 株式会社日立製作所 計算機モジュール用リードレスチップキャリア
JPH04202074A (ja) * 1990-11-30 1992-07-22 Toshiba Corp 薄膜用セラミックス基板
JPH05145230A (ja) * 1991-11-22 1993-06-11 Fujitsu Ltd ガラスセラミツク基板の配線パターン形成方法
EP0560072A3 (en) * 1992-03-13 1993-10-06 Nitto Denko Corporation Anisotropic electrically conductive adhesive film and connection structure using the same
US5435480A (en) * 1993-12-23 1995-07-25 International Business Machines Corporation Method for filling plated through holes
US5581876A (en) * 1995-01-27 1996-12-10 David Sarnoff Research Center, Inc. Method of adhering green tape to a metal support substrate with a bonding glass
US5599744A (en) * 1995-02-06 1997-02-04 Grumman Aerospace Corporation Method of forming a microcircuit via interconnect
JPH08316271A (ja) * 1995-05-12 1996-11-29 Nitto Denko Corp フィルムキャリアおよびこれを用いた半導体装置
JP3165779B2 (ja) * 1995-07-18 2001-05-14 株式会社トクヤマ サブマウント
JP3166611B2 (ja) * 1996-04-19 2001-05-14 富士ゼロックス株式会社 プリント配線板及びその製造方法
US5787580A (en) * 1996-11-19 1998-08-04 Lg Information & Communications, Ltd. Method for making radio-frequency module by ball grid array package
JP3173410B2 (ja) * 1997-03-14 2001-06-04 松下電器産業株式会社 パッケージ基板およびその製造方法
JP3889856B2 (ja) * 1997-06-30 2007-03-07 松下電器産業株式会社 突起電極付きプリント配線基板の製造方法
JP3344956B2 (ja) * 1998-01-08 2002-11-18 日本特殊陶業株式会社 積層セラミック基板の製造方法
US6854985B1 (en) * 1998-12-16 2005-02-15 Paricon Technologies Corporation Elastomeric interconnection device and methods for making same
JP2000299560A (ja) * 1999-04-15 2000-10-24 Matsushita Electric Ind Co Ltd セラミック回路板の製造方法
US6465084B1 (en) * 2001-04-12 2002-10-15 International Business Machines Corporation Method and structure for producing Z-axis interconnection assembly of printed wiring board elements

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1117297A (ja) * 1997-06-25 1999-01-22 Kyocera Corp 配線基板
EP0987748A2 (en) * 1998-09-18 2000-03-22 Nec Corporation Multilayered circuit board for semiconductor chip module, and method of manufacturing the same
JP2001044323A (ja) * 1999-07-30 2001-02-16 Kyocera Corp 電子部品実装用回路基板

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1435658A4 *

Also Published As

Publication number Publication date
CN1329978C (zh) 2007-08-01
US20040016570A1 (en) 2004-01-29
CN1476632A (zh) 2004-02-18
EP1435658A4 (en) 2006-10-25
DE60236526D1 (ja) 2010-07-08
EP1435658A1 (en) 2004-07-07
JP4030285B2 (ja) 2008-01-09
EP1435658B1 (en) 2010-05-26
JP2003124397A (ja) 2003-04-25

Similar Documents

Publication Publication Date Title
WO2003034488A1 (en) Substrate and method for producing the same
US7580240B2 (en) Via array capacitor, wiring board incorporating a via array capacitor, and method of manufacturing the same
TWI357140B (en) Substrate having a built-in semiconductor element
JP5093840B2 (ja) 発光素子実装用多層配線基板とその製造方法
US8139368B2 (en) Component-containing module
JP2002359446A (ja) 配線基板およびその製造方法
JP2003198069A (ja) 回路基板及びその製造方法
US10157753B2 (en) Wiring board, electronic device, and electronic module
JP2002198660A (ja) 回路基板及びその製造方法
JP2008258214A (ja) 発光素子実装用多層配線基板とその製造方法
JP5535451B2 (ja) セラミック配線基板およびその製造方法
US11395405B2 (en) Wiring substrate and electronic device
JP4454105B2 (ja) 多層配線基板の製造方法
JP3199637B2 (ja) 多層配線基板の製造方法
JP2008159969A (ja) 回路基板、電子装置および回路基板の製造方法
JPH09293968A (ja) 多層配線基板およびその製造方法
JP4817835B2 (ja) 配線基板
JP2006066658A (ja) 回路基板の製造方法
JP2003008216A (ja) セラミック多層基板の製造方法
JP2001015895A (ja) 配線基板およびその製造方法
KR102360856B1 (ko) 세라믹 기판 및 이를 포함하는 엘이디 패키지
JP2001210746A (ja) 半導体素子搭載用基板
JP2002231860A (ja) 電子部品装置
JP4422452B2 (ja) 配線基板
JP2002124590A (ja) セラミック回路基板及びその製造方法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): CN

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE BG CH CY CZ DE DK EE ES FR GB GR IE IT LU MC NL PT SE SK TR

WWE Wipo information: entry into national phase

Ref document number: 028031555

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 10450182

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2002779905

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 2002779905

Country of ref document: EP